半導体装置およびその製造方法
【課題】不純物の偏析に起因する、ドレイン領域と空乏層との間のリーク電流の発生を抑制することが可能な半導体素子を含む半導体装置を提供する。
【解決手段】本半導体装置は、主表面を有する半導体基板ＳＵＢと、主表面上に形成された、論理回路を構成するコアトランジスタと、入出力回路を構成するＩ／Ｏトランジスタとを備える。主表面からＩ／Ｏｎ型トランジスタのｎ型不純物領域ＮＲの最下部までの距離は、主表面からコアｎ型トランジスタのｎ型不純物領域ＮＲの最下部までの距離より長い。主表面からＩ／Ｏｐ型トランジスタのｐ型不純物領域ＰＲの最下部までの距離は、主表面からコアｐ型トランジスタのｐ型不純物領域の最下部までの距離より長い。主表面からＩ／Ｏｎ型トランジスタのｎ型不純物領域の最下部までの距離は、主表面からＩ／Ｏｐ型トランジスタのｐ型不純物領域の最下部までの距離より長い。
【解決手段】本半導体装置は、主表面を有する半導体基板ＳＵＢと、主表面上に形成された、論理回路を構成するコアトランジスタと、入出力回路を構成するＩ／Ｏトランジスタとを備える。主表面からＩ／Ｏｎ型トランジスタのｎ型不純物領域ＮＲの最下部までの距離は、主表面からコアｎ型トランジスタのｎ型不純物領域ＮＲの最下部までの距離より長い。主表面からＩ／Ｏｐ型トランジスタのｐ型不純物領域ＰＲの最下部までの距離は、主表面からコアｐ型トランジスタのｐ型不純物領域の最下部までの距離より長い。主表面からＩ／Ｏｎ型トランジスタのｎ型不純物領域の最下部までの距離は、主表面からＩ／Ｏｐ型トランジスタのｐ型不純物領域の最下部までの距離より長い。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、より特定的には、論理回路を構成する半導体素子と、入出力回路を構成する半導体素子とを備える半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
フラッシュメモリやＣＰＵ（Central Processing Unit）を内蔵する半導体装置として、たとえばマイクロコンピュータ（Microcomputer）が考えられる。このマイクロコンピュータは、一般に半導体基板上に、多数のＭＯＳ（Metal Oxide Semiconductor）トランジスタが形成された構成を有している。
【０００３】
マイクロコンピュータの半導体基板上に形成されるＭＯＳトランジスタとして、たとえばＣＰＵやメモリなどの論理回路を構成するコアトランジスタと、他の半導体装置と電気的に接続される入出力回路としてのＩ／Ｏトランジスタとが形成される。
【０００４】
なお、コアトランジスタとＩ／Ｏトランジスタとのように、複数種類のトランジスタが同一の半導体基板上に形成された半導体装置を開示した文献として、たとえば下記の特許文献１〜特許文献７がある。
【０００５】
コアトランジスタとＩ／Ｏトランジスタとは同一の半導体基板上に形成されるが、両者それぞれの駆動に必要な電力が異なる。たとえば５Ｖ系のＩ／Ｏトランジスタであっても、バーンインの際には、ソースドレイン間に７Ｖ以上の電圧が印加されることがある。
【０００６】
この場合、たとえばソース領域やドレイン領域の一部が熱処理によりシリサイド化されれたシリサイド領域と、支持基板との間に、リーク電流が発生する可能性が高くなる。これはドレイン領域に印加される電圧が大きく、空乏層がドレイン領域のシリサイド領域と接触しやすくなるためである。
【０００７】
特許文献１〜特許文献４においては、いずれもコアトランジスタよりもＩ／Ｏトランジスタのソース領域／ドレイン領域（ＬＤＤ領域、不純物拡散層）が深い構成を有する半導体装置が開示されている。なおここで深いとは、半導体基板の一方の主表面から、当該ソース領域／ドレイン領域の最下部までの距離が長いことを意味する。このような構成とすれば、Ｉ／Ｏトランジスタにドレイン電圧を印加した際に、特にソース領域／ドレイン領域の表面近傍に形成されるシリサイド領域から空乏層までの距離を長くすることができる。その結果、シリサイド領域と空乏層との間のリーク電流の発生を抑制することができる。
【０００８】
また特許文献５においては、コアトランジスタ（ロジック部のＭＯＳＦＥＴ）とＩ／Ｏトランジスタとの動作特性の違いに鑑み、コアトランジスタとＩ／Ｏトランジスタとのソース領域／ドレイン領域（不純物層）の不純物濃度に差を設けている。
【０００９】
さらに特許文献６および特許文献７においては、高い絶縁破壊電圧や高耐圧特性を有するＭＯＳトランジスタのソース領域／ドレイン領域（接合領域など）が、低い絶縁破壊電圧や低耐圧特性を有するＭＯＳトランジスタのソース領域／ドレイン領域よりも低く形成された半導体装置が開示されている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００２−２１７３０７号公報
【特許文献２】特開２００６−２１０７９３号公報
【特許文献３】特開平８−２３０３１号公報
【特許文献４】特開２００２−３５９２５３号公報
【特許文献５】特開２０００−３１１９５０号公報
【特許文献６】特開２００５−２５２２６３号公報
【特許文献７】特開２００２−３６８１２３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかし従来の半導体装置中のトランジスタにおいては、半導体基板中に含まれる不純物であるボロンが、ＬＤＤ領域またはソース／ドレイン領域に注入後、酸化膜と支持基板（シリコン）との界面に吸引される現象が起こることがある。つまり半導体基板中のボロンの不純物が酸化膜とシリコンとの界面に集まる偏析と呼ばれる現象が発生する。
【００１２】
ボロンが酸化膜とシリコンとの界面に偏析する場合、その分だけドレイン領域が狭く（浅く）なる。するとドレイン領域に形成されたシリサイド領域と、当該空乏層との距離が短くなる。その結果、ドレイン電圧を印加してトランジスタを駆動する際にシリサイド領域と支持基板との間でリーク電流が発生する可能性が高くなる。
【００１３】
上記の偏析やこれに伴うリーク電流は、基板がボロンの不純物を含むｎ型ＭＯＳＦＥＴにおいて、ｐ型ＭＯＳＦＥＴよりも発生し易い。しかし上記の各特許文献には、ｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴとが混在する半導体装置における、偏析に起因するリーク電流の発生を抑制する技術についての開示がなされていない。
【００１４】
本発明は、以上の問題に鑑みなされたものである。その目的は、不純物の偏析に起因する、ドレイン領域と支持基板との間のリーク電流の発生を抑制することが可能な半導体素子（トランジスタ）を含む半導体装置、およびその製造方法を提供することである。
【課題を解決するための手段】
【００１５】
本発明の一実施例による半導体装置は以下の構成を備えている。
上記半導体装置は、主表面を有する半導体基板と、主表面上に形成された、論理回路を構成するｎチャネル型の第１のトランジスタおよびｐチャネル型の第２のトランジスタと、主表面上に形成された、入出力回路を構成するｎチャネル型の第３のトランジスタおよびｐチャネル型の第４のトランジスタとを備える。上記第１および第３のトランジスタは、ｎ型の不純物領域を有しており、第２および第４のトランジスタは、ｐ型の不純物領域を有している。上記主表面から第３のトランジスタの不純物領域の最下部までの距離は、主表面から第１のトランジスタの不純物領域の最下部までの距離より長い。上記主表面から第４のトランジスタの不純物領域の最下部までの距離は、主表面から第２のトランジスタの不純物領域の最下部までの距離より長い。上記主表面から第３のトランジスタの不純物領域の最下部までの距離は、主表面から第４のトランジスタの不純物領域の最下部までの距離より長い。
【００１６】
本発明の一実施例による半導体装置の製造方法は以下の工程を備えている。
まず主表面を有する半導体基板が準備される。上記主表面上に、論理回路を構成する第１および第２のトランジスタが形成される。上記主表面上に、入出力回路を構成する第３および第４のトランジスタが形成される。上記第１および第３のトランジスタを形成する工程には、ｎ型の不純物領域を形成する工程を含んでいる。上記第２および第４のトランジスタを形成する工程には、ｐ型の不純物領域を形成する工程を含んでいる。上記主表面から第３のトランジスタの不純物領域の最下部までの距離は、主表面から第１のトランジスタの不純物領域の最下部までの距離より長くなるように形成される。上記主表面から第４のトランジスタの不純物領域の最下部までの距離は、主表面から第２のトランジスタの不純物領域の最下部までの距離より長くなるように形成される。上記主表面から第３のトランジスタの不純物領域の最下部までの距離は、主表面から第４のトランジスタの不純物領域の最下部までの距離より長くなるように形成される。
【発明の効果】
【００１７】
上述した本発明の半導体装置は、入出力回路を構成する半導体素子（Ｉ／Ｏトランジスタ）の不純物領域（ドレイン領域）が、論理回路を構成する半導体素子（コアトランジスタ）の不純物領域よりも深い。また入出力回路を構成するｎ型半導体素子（ｎ型ＭＯＳトランジスタ）のｎ型の不純物領域が、入出力回路を構成するｐ型半導体素子（ｐ型ＭＯＳトランジスタ）のｐ型の不純物領域よりも深い。このため、Ｉ／Ｏトランジスタのドレイン領域にコアトランジスタのドレイン領域より高い電圧を印加した際に、Ｉ／Ｏトランジスタのドレイン領域の近傍に形成される空乏層とドレイン領域との距離が長くなる。したがって、Ｉ／Ｏトランジスタの当該空乏層とドレイン領域との間で、ドレイン領域の高電圧に起因するリーク電流の発生が抑制される。また入出力回路のうち偏析の起こりやすいｎ型ＭＯＳトランジスタのｎ型の不純物領域が、ｐ型ＭＯＳトランジスタのｐ型の不純物領域より深く、ｎ型トランジスタに偏析が起こったとしても当該不純物領域が極度に浅くなる可能性が低減される。このため、ｎ型ＭＯＳトランジスタの偏析に起因する、ドレイン領域でのリーク電流の発生が抑制される。
【００１８】
以上より本発明の半導体装置は、ドレイン領域におけるリーク電流の発生を抑制することができる。また上記の本発明の半導体装置の製造方法を用いれば、上記の本発明の半導体装置が形成される。このため当該製造方法を用いることにより、ドレイン領域におけるリーク電流の発生を抑制することが可能な半導体装置を提供することができる。
【図面の簡単な説明】
【００１９】
【図１】本実施の形態１に係る半導体装置であってウェハの状態を示す概略平面図である。
【図２】図１のＩＩ−ＩＩ線に沿う部分における概略断面図である。
【図３】図２のｎ型不純物領域のより詳細な構成を示す概略断面図である。
【図４】本実施の形態１に係る半導体装置中に含まれるＩ／Ｏｎ型ＭＯＳトランジスタの構成を示す概略断面図である。
【図５】本実施の形態１に係る半導体装置中に含まれるＩ／Ｏｐ型ＭＯＳトランジスタの構成を示す概略断面図である。
【図６】本実施の形態１に係る半導体装置中に含まれるコアｎ型ＭＯＳトランジスタの構成を示す概略断面図である。
【図７】本実施の形態１に係る半導体装置中に含まれるコアｐ型ＭＯＳトランジスタの構成を示す概略断面図である。
【図８】図４および図５のＩ／Ｏトランジスタの構成を示す上面図である。
【図９】図６および図７のコアトランジスタの構成を示す上面図である。
【図１０】図４のＩ／Ｏｎ型ＭＯＳトランジスタの、ｎ型不純物領域のより詳細な構成を示す概略断面図である。
【図１１】図５のＩ／Ｏｐ型ＭＯＳトランジスタの、ｐ型不純物領域のより詳細な構成を示す概略断面図である。
【図１２】図６のコアｎ型ＭＯＳトランジスタの、ｎ型不純物領域のより詳細な構成を示す概略断面図である。
【図１３】図７のコアｐ型ＭＯＳトランジスタの、ｐ型不純物領域のより詳細な構成を示す概略断面図である。
【図１４】ｎ型ＭＯＳトランジスタを構成するｎ型不純物領域の、半導体基板の主表面からの深さと不純物濃度との関係を示すグラフである。
【図１５】従来のＩ／Ｏｎ型ＭＯＳトランジスタについて、図１０と同様にｎ型不純物領域の構成をより詳細に示した概略断面図である。
【図１６】従来のＩ／Ｏｐ型ＭＯＳトランジスタについて、図１１と同様にｐ型不純物領域の構成をより詳細に示した概略断面図である。
【図１７】従来のＩ／Ｏｎ型ＭＯＳトランジスタにドレイン電圧を印加した駆動時の動作の態様を示す概略断面図である。
【図１８】Ｉ／Ｏｎ型ＭＯＳトランジスタに偏析が発生する箇所を説明する概略上面図である。
【図１９】図１８のＸＩＸ−ＸＩＸ線に沿う部分における概略断面図である。
【図２０】図１８のＸＸ−ＸＸ線に沿う部分における概略断面図である。
【図２１】本発明の実施の形態１における半導体装置の製造方法の第１工程を示す概略断面図である。
【図２２】本発明の実施の形態１における半導体装置の製造方法の第２工程を示す概略断面図である。
【図２３】本発明の実施の形態１における半導体装置の製造方法の第３工程を示す概略断面図である。
【図２４】本発明の実施の形態１における半導体装置の製造方法の第４工程を示す概略断面図である。
【図２５】本発明の実施の形態１における半導体装置の製造方法の第５工程を示す概略断面図である。
【図２６】本発明の実施の形態１における半導体装置の製造方法の第６工程を示す概略断面図である。
【図２７】本発明の実施の形態１における半導体装置の製造方法の第７工程を示す概略断面図である。
【図２８】本発明の実施の形態１における半導体装置の製造方法の第８工程を示す概略断面図である。
【図２９】本発明の実施の形態１における半導体装置の製造方法の第９工程を示す概略断面図である。
【図３０】本発明の実施の形態１における半導体装置の製造方法の第１０工程を示す概略断面図である。
【図３１】本発明の実施の形態１における半導体装置の製造方法の第１１工程を示す概略断面図である。
【図３２】本実施の形態２に係る半導体装置中に含まれる、Ｉ／Ｏｎ型ＭＯＳトランジスタの構成と、図１０と同様のｎ型不純物領域のより詳細な構成とを示す概略断面図である。
【図３３】本実施の形態３に係る半導体装置中に含まれる、Ｉ／Ｏｎ型ＭＯＳトランジスタの構成と、図１０と同様のｎ型不純物領域のより詳細な構成とを示す概略断面図である。
【図３４】本実施の形態３に係る半導体装置中に含まれるコアｎ型ＭＯＳトランジスタの構成と、図１２と同様のｎ型不純物領域のより詳細な構成とを示す概略断面図である。
【図３５】図３３に示すｎ型不純物領域の内部の各領域における、不純物の種類と濃度との関係を示すグラフである。
【図３６】図３４に示すｎ型不純物領域の内部の各領域における、不純物の種類と濃度との関係を示すグラフである。
【図３７】本実施の形態３に係る半導体装置中に含まれるＩ／Ｏｎ型ＭＯＳトランジスタの、図３３とは異なる構成を有する変形例を示す概略断面図である。
【図３８】ｎ型不純物領域に砒素を含む場合と砒素を含まない場合とにおける、ドレイン電圧とドレイン電流との関係を示すグラフである。
【図３９】本実施の形態３に係る半導体装置の製造方法の、図３０と同様の工程を示す概略断面図である。
【発明を実施するための形態】
【００２０】
以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
まず、本実施の形態としてウェハ状態の半導体装置について説明する。
【００２１】
図１を参照して、本実施の形態の半導体装置ＤＶは、たとえば半導体ウェハなどの半導体基板ＳＵＢの主表面上に複数種類の回路が形成されている。一例として、半導体装置ＤＶを構成する回路として、信号入出力回路、ＤＡ−ＡＤコンバータ、電源回路、ＣＰＵ、Ｆｌａｓｈメモリ、およびＳＲＡＭ（Static Random Access Memory）が挙げられる。
【００２２】
半導体装置ＤＶを構成する各回路の役割は以下のとおりである。まず信号入出力回路では、当該半導体装置ＤＶの外部に配置される回路との電気信号の入出力などがなされる。ＤＡ−ＡＤコンバータでは、アナログ信号とデジタル信号との変換が行なわれる。電源回路では半導体装置ＤＶの駆動に必要な電力の供給や、当該電力の制御がなされる。ＣＰＵでは論理回路による論理演算が行なわれる。またＦｌａｓｈメモリやＳＲＡＭではデータの格納が行なわれる。
【００２３】
これらの各回路は、主にＭＯＳトランジスタなどのスイッチング素子から構成される。これらの中でも特に、ＣＰＵやＳＲＡＭを構成するトランジスタは、論理回路としてのコアトランジスタである。また信号入出力回路、ＤＡ−ＡＤコンバータ、電源回路、Ｆｌａｓｈメモリを構成するトランジスタは、入出力回路としてのＩ／Ｏトランジスタである。
【００２４】
図１のＩＩ−ＩＩ線に沿う部分の断面図は、信号入出力回路を構成するＩ／Ｏトランジスタと、ＣＰＵを構成するコアトランジスタとを跨ぐ。これは図２に示すようにＩ／Ｏトランジスタとコアトランジスタとが並列する。図２を参照して、たとえば半導体基板ＳＵＢ上の主表面上に形成されるコアトランジスタとＩ／Ｏトランジスタとは、フィールド酸化膜ＦＯにより区画される。つまり半導体基板ＳＵＢ上の主表面上においてコアトランジスタが形成される領域と、Ｉ／Ｏトランジスタが形成される領域とは、フィールド酸化膜ＦＯにより区画されることが好ましい。またフィールド酸化膜ＦＯは、たとえばシリコン酸化膜（ＳｉＯ2）からなることが好ましい。
【００２５】
半導体基板ＳＵＢは、たとえばシリコンの単結晶からなるものであることが好ましい。また半導体基板ＳＵＢの支持基板ＳＳはｎ型、ｐ型いずれであってもよい。ただし図２においては支持基板ＳＳはｐ型のシリコンの単結晶からなるものであり、コアトランジスタおよびＩ／Ｏトランジスタはいずれもｎ型ＭＯＳトランジスタであるものとする。
【００２６】
コアトランジスタとＩ／Ｏトランジスタとは、それぞれ１対のｎ型不純物領域ＮＲと、ゲート電極ＧＥとを有している。１対のｎ型不純物領域ＮＲは、それぞれＭＯＳトランジスタのソース領域、ドレイン領域を構成する。当該ＭＯＳトランジスタの駆動時には、ソース領域に対してドレイン領域に電圧が印加される。たとえば、通常の駆動時にはコアトランジスタには１．０Ｖ以上１．８Ｖ以下の電圧が印加され、Ｉ／Ｏトランジスタには５Ｖの電圧が印加される。なおバーンイン時には、Ｉ／Ｏトランジスタには７Ｖの電圧が印加されることもある。
【００２７】
これらのｎ型不純物領域ＮＲは、シリコンの単結晶に対してたとえば砒素（Ａｓ）やリン（Ｐ）などの不純物原子が拡散された不純物拡散層である。またゲート電極ＧＥは、たとえば多結晶シリコンから構成される。
【００２８】
ゲート電極ＧＥと半導体基板ＳＵＢの主表面との間には、たとえばシリコン酸化膜からなるゲート絶縁膜ＧＩが形成されている。また、ゲート絶縁膜ＧＩとゲート電極ＧＥとの側面を覆うように、たとえばシリコン酸化膜からなる側壁絶縁膜ＳＷが形成される。
【００２９】
コアトランジスタ、Ｉ／Ｏトランジスタともに、ｎ型不純物領域ＮＲは、半導体基板ＳＵＢの一方（上側）の主表面から支持基板ＳＳの内部へ、埋め込まれるように配置される。またコアトランジスタのｎ型不純物領域ＮＲから、ゲート電極ＧＥおよびゲート絶縁膜ＧＩの形成される側へ出るように、低濃度ｎ型不純物領域ＬＮＲが形成されている。
【００３０】
コアトランジスタ、Ｉ／Ｏトランジスタともに、ｎ型不純物領域ＮＲとゲート電極ＧＥとの上には、シリサイドＳＣが形成されている。シリサイドＳＣは、ｎ型不純物領域ＮＲやゲート電極ＧＥの表面など、シリコンが露出した領域から、当該表面に交差する方向に一定の深さ分の領域において、当該シリコンがたとえばコバルト（Ｃｏ）、ニッケル（Ｎｉ）と反応して形成されるものである。
【００３１】
図３を参照して、図２の各トランジスタのｎ型不純物領域ＮＲは、ｎ型不純物領域ＮＲ１、ＮＲ２と、低濃度ｎ型不純物領域ＬＮＲとを有している。不純物領域ＬＮＲ、ＮＲ２はｎ型不純物領域ＮＲ１に比べて不純物濃度が低い領域である。またコアトランジスタの低濃度ｎ型不純物領域ＬＮＲはｎ型不純物領域ＮＲ１、ＮＲ２から出るように（ゲート絶縁膜ＧＩの下部に）形成されている。またコアトランジスタ、Ｉ／Ｏトランジスタともに、たとえばｎ型不純物領域ＮＲ１は砒素の不純物を含み、ｎ型不純物領域ＮＲ２はリンの不純物を含む構成である。コアトランジスタの低濃度ｎ型不純物領域ＬＮＲはたとえば砒素の不純物を含む構成であり、Ｉ／Ｏトランジスタの低濃度ｎ型不純物領域ＬＮＲはたとえばリンの不純物を含む構成であることが好ましい。しかしこれらは一例であり、ｎ型不純物領域は他の不純物を含む構成であってもよい。あるいはたとえば砒素の不純物とリンの不純物との両方を含む構成であってもよい。
【００３２】
さらに図３において、シリサイドＳＣはｎ型不純物領域ＮＲ１のみに形成されているが、これがたとえばｎ型不純物領域ＮＲ２や低濃度ｎ型不純物領域ＬＮＲの少なくとも一部の領域に形成されていてもよい。
【００３３】
本実施の形態においては、ｎ型不純物領域ＮＲの主表面（図３における最上面）から最下部までの距離である深さに関して、以下の関係がある。コアトランジスタのｎ型不純物領域の深さＤcrnよりも、Ｉ／Ｏトランジスタのｎ型不純物領域の深さＤionの方が深い。またｎ型不純物領域ＮＲ内のシリサイドＳＣの端部（図３の左右方向に関し、ゲート絶縁膜ＧＩ側の端部）からｎ型不純物領域ＮＲの端部までの距離である幅に関して、以下の関係がある。コアトランジスタの上記幅Ｗcrnよりも、Ｉ／Ｏトランジスタの上記幅Ｗionの方が広い。
【００３４】
なお図２、図３において、コアトランジスタよりもＩ／Ｏトランジスタの方がゲート電極ＧＥの幅（左右方向）が長い。これはＩ／Ｏトランジスタの方がコアトランジスタよりも高いドレイン電圧を印加するため、ゲート電極ＧＥの幅が短い場合に発生する可能性が高い、ピンチオフ現象やパンチスルー現象などをより確実に抑制するためである。
【００３５】
半導体装置ＤＶを構成する図１の各回路にはｎチャネル型ＭＯＳトランジスタとｐチャネル型ＭＯＳトランジスタとが複数形成されており、いわゆるＣＭＯＳ（Complementary Metal Oxide Semiconductor）として構成されている。したがって半導体装置ＤＶの各回路中には、Ｉ／Ｏｎ型トランジスタ（図４参照）、Ｉ／Ｏｐ型トランジスタ（図５参照）、コアｎ型トランジスタ（図６参照）、コアｐ型トランジスタ（図７参照）が存在する。
【００３６】
図４〜図５を参照して、Ｉ／Ｏｎ型トランジスタ（第３のトランジスタ）には図２のＩ／Ｏｎ型トランジスタと同様に、ｐ型の支持基板ＳＳにｎ型不純物領域ＮＲが形成されている。Ｉ／Ｏｐ型トランジスタ（第４のトランジスタ）には、たとえばｎ型の支持基板ＳＳにｐ型不純物領域ＰＲが形成されている。
【００３７】
図４のゲート電極は、たとえばｎ型の多結晶シリコンからなるｎ型ゲート電極ＮＧＥであり、図５のゲート電極は、たとえばｐ型の多結晶シリコンからなるｐ型ゲート電極ＰＧＥである。しかし後述するように、ｎ型ＭＯＳトランジスタであってもｐ型ゲート電極ＰＧＥを用いてもよい。またｐ型ＭＯＳトランジスタであってもｎ型ゲート電極ＮＧＥを用いてもよい。
【００３８】
図６〜図７を参照して、コアｎ型トランジスタ（第１のトランジスタ）には図２のコアｎ型トランジスタと同様に、ｐ型の支持基板ＳＳにｎ型不純物領域ＮＲが形成されている。またコアｐ型トランジスタ（第２のトランジスタ）には、たとえばｎ型の支持基板ＳＳにｐ型不純物領域ＰＲが形成されている。
【００３９】
また上述したように、ｎ型不純物領域ＮＲに関しては、コアトランジスタのｎ型不純物領域の深さＤcrnよりも、Ｉ／Ｏトランジスタのｎ型不純物領域の深さＤionの方が深い。ｎ型不純物領域ＮＲ内のシリサイドＳＣの端部からｎ型不純物領域ＮＲの端部までの距離（幅）に関して、以下の関係がある。コアトランジスタの上記幅Ｗcrnよりも、Ｉ／Ｏトランジスタの上記幅Ｗionの方が広い。
【００４０】
ｐ型不純物領域ＰＲに関しては、コアトランジスタのｐ型不純物領域の深さＤcrpよりも、Ｉ／Ｏトランジスタのｐ型不純物領域の深さＤiopの方が深い。ｐ型不純物領域ＰＲ内のシリサイドＳＣの端部からｐ型不純物領域ＰＲの端部までの距離（幅）に関して、コアトランジスタの上記幅Ｗcrpよりも、Ｉ／Ｏトランジスタの上記幅Ｗiopの方が広い。
【００４１】
図８は、図４および図５のＩ／Ｏトランジスタを上方から見た概略図である。また図９は、図６および図７のコアトランジスタを上方から見た概略図である。これらの図に示すように、本実施の形態のＭＯＳトランジスタは、平面視において矩形状のパターン形状を有していることが好ましい。
【００４２】
図１０を参照して、Ｉ／Ｏｎ型トランジスタは図３のＩ／Ｏｎ型トランジスタと同様に、ｎ型不純物領域ＮＲは、ｎ型不純物領域ＮＲ１、ＮＲ２と、低濃度ｎ型不純物領域ＬＮＲとを有している。図１１を参照して、Ｉ／Ｏｐ型トランジスタのｐ型不純物領域ＰＲは、ｐ型不純物領域ＰＲ１、ＰＲ２と、低濃度ｐ型不純物領域ＬＰＲとを有している。図１２を参照して、コアｎ型トランジスタは図３のコアｎ型トランジスタと同様に、ｎ型不純物領域ＮＲは、ｎ型不純物領域ＮＲ１、ＮＲ２と、低濃度ｎ型不純物領域ＬＮＲとを有している。図１３を参照して、コアｐ型トランジスタのｐ型不純物領域ＰＲは、ｐ型不純物領域ＰＲ１、ＰＲ２と、低濃度ｐ型不純物領域ＬＰＲとを有している。
【００４３】
図１２における不純物領域ＬＮＲ、ＮＲ２はｎ型不純物領域ＮＲ１に比べて不純物濃度が低い領域である。同様に、図１３における不純物領域ＬＰＲ、ＰＲ２はｐ型不純物領域ＰＲ１に比べて不純物濃度が低い領域である。またコアトランジスタの不純物領域ＬＮＲ、ＬＰＲは不純物領域ＮＲ１、ＮＲ２、ＰＲ１、ＰＲ２から出るように（ゲート絶縁膜ＧＩの下部に）形成されている。またコアトランジスタ、Ｉ／Ｏトランジスタともに、ｐ型不純物領域ＰＲ１、ＰＲ２、低濃度ｐ型不純物領域ＬＰＲはボロン（Ｂ）やボロンの化合物を含む構成であることが好ましい。しかしこれらの不純物領域は、たとえばインジウム（Ｉｎ）を含むなど他の不純物からなる構成であってもよい。またこれらの不純物領域は、たとえばボロンの不純物とインジウムの不純物との両方を含む構成であってもよい。
【００４４】
さらに図１０〜図１３において、シリサイドＳＣはｐ型不純物領域ＰＲ１のみに形成されているが、これがたとえばｐ型不純物領域ＰＲ２や低濃度ｐ型不純物領域ＬＰＲの少なくとも一部の領域に形成されていてもよい。
【００４５】
本実施の形態においては、図１２と図１３とを比較して、深さＤcrnは、深さＤcrpとほぼ同じであってもよい。また幅Ｗcrnは幅Ｗcrpとほぼ同じであってもよい。つまりコアトランジスタに関しては、図１２と図１３とはｎ型とｐ型とが異なるのみで、各トランジスタの各領域のサイズや形状などはすべて同じであってもよい。
【００４６】
ただし本実施の形態においては、深さＤionは、深さＤcrnより深いことが好ましい。具体的には、ＤionはＤcrnの１．４倍以上の深さを有することが好ましい。また深さＤiopは、深さＤcrpより深いことが好ましい。具体的には、ＤiopはＤcrpの１．１５倍以上の深さを有することが好ましい。
【００４７】
ＤionがＤcrnの１．４倍以上の深さを有することにより、シリサイドＳＣの深さや、シリサイドＳＣの表面の凹凸状態などにかかわらず、Ｉ／Ｏｎ型ＭＯＳトランジスタに印加するドレイン電圧に起因するリーク電流を抑制できる。同様に、ＤiopがＤcrpの１．１５倍以上の深さを有することにより、シリサイドＳＣの深さや、シリサイドＳＣの表面の凹凸状態などにかかわらず、Ｉ／Ｏｐ型ＭＯＳトランジスタに印加するドレイン電圧に起因するリーク電流を抑制できる。
【００４８】
また本実施の形態においては、ＤionはＤiopより深いことが好ましい。たとえばＤcrnとＤcrpとの深さが同一であり、ＤionはＤcrnの１．４倍以上の深さを有し、ＤiopはＤcrpの１．１５倍以上の深さを有する場合、必然的にＤionはＤiopよりも深くなる。また幅についても、ＷionはＷiopよりも広いことが好ましい。
【００４９】
以上より、図１０〜図１３の４種類のＭＯＳトランジスタの中では、図１０のＩ／Ｏｎ型ＭＯＳトランジスタのｎ型不純物領域ＮＲのＤionがもっとも深く、図１１のＩ／Ｏｐ型ＭＯＳトランジスタのｐ型不純物領域ＰＲのＤiopがこれに次ぐことが好ましい。ＤionやＤiopを他よりも深くするために、図１０および図１１のＩ／Ｏトランジスタのｎ型不純物領域ＮＲ、ｐ型不純物領域ＰＲの構成が、図１２〜図１３のコアトランジスタのｎ型またはｐ型不純物領域の構成と異なっていてもよい。
【００５０】
具体的には、図１２〜図１３に示すｎ型またはｐ型不純物領域は、低濃度ｎ型（ｐ型）不純物領域ＬＮＲ（ＬＰＲ）がｎ型（ｐ型）不純物領域ＮＲ（ＰＲ）より浅い。これに対して図１０〜図１１のｎ型不純物領域ＮＲは、低濃度ｎ型不純物領域ＬＮＲがｎ型不純物領域ＮＲ１、ＮＲ２より深い。このように、低濃度ｎ型不純物領域ＬＮＲを深く形成することにより、ｎ型不純物領域ＮＲ全体をより深く形成することができる。
【００５１】
ただし、たとえば図１０のｎ型不純物領域ＮＲ全体の深さＤionと図１２のｎ型不純物領域ＮＲ全体の深さＤcrnとの大小関係が上述したとおりになっていればよく、これらを構成する個々の不純物領域の深さの大小関係については任意である。つまり、たとえば図１０におけるｎ型不純物領域ＮＲ１と図１２におけるｎ型不純物領域ＮＲ１とを比較した際に、図１２のｎ型不純物領域ＮＲ１が図１０のｎ型不純物領域ＮＲ１より深くなっていてもよい。ｎ型不純物領域ＮＲ２や低濃度ｎ型不純物領域ＬＮＲなどについても同様である。
【００５２】
ところで上述したように、ｎ型不純物領域ＮＲなどの深さとは、当該ｎ型不純物領域ＮＲが形成される半導体基板ＳＵＢの主表面からｎ型不純物領域ＮＲの最下部までの、半導体基板ＳＵＢの主表面に垂直な方向に関する距離を示す。このことを図１４を参照しながらより詳細に説明する。
【００５３】
図１４のグラフの横軸は、半導体基板の内部における、半導体基板の上側の主表面からの深さを示す。つまり横軸の原点は、半導体基板の上側の主表面を示す。また当該グラフの縦軸は、各深さの領域における、リンや砒素、ボロンの原子の濃度を示す。
【００５４】
たとえば不純物として主に砒素を含み、リンの不純物も含んでいるｎ型不純物領域を考える。具体的には、図１４に示すように、図１４の場合、半導体基板の主表面から、リンの濃度とボロンの濃度とが等しくなる点までの深さである。
【００５５】
この場合、当該ｎ型不純物領域の深さは、半導体基板の主表面から、リンの濃度とボロンの濃度とが等しくなる箇所までの距離である。上記箇所とは、たとえば図１０〜図１３の断面図における不純物領域ＬＮＲ、ＮＲ２、ＬＰＲ、ＰＲ１などの境界（界面）を示す曲線（最下部）である。
【００５６】
以上は一例として、ｎ型不純物領域ＮＲや、ｎ型不純物領域ＮＲを構成する各領域の界面について説明している。しかしｐ型不純物領域ＰＲや、ｐ型不純物領域ＰＲを構成する各領域の界面についても同様に定義することができる。
【００５７】
上記の不純物領域の界面を検証する方法の一例として、以下のような方法が用いられる。当該不純物領域に対して、たとえばジルトルエッチャントによるエッチングを行なう。このとき、当該不純物領域に含まれる不純物の種類に応じて、あるいは不純物材料の有無に応じて、エッチングの速度が変化する。このエッチング速度の変化を分析することにより、不純物領域の界面の位置を検証することができる。ただし以上の方法はあくまで一例であり、他の方法を用いて不純物領域の界面の位置や深さを検証してもよい。
【００５８】
ここで本実施の形態の、コアトランジスタとＩ／Ｏトランジスタとを有する半導体装置の作用効果について説明する。
【００５９】
まず、図１５および図１６を参照して、従来例と本実施の形態との相違点について説明する。従来のＩ／Ｏｎ型トランジスタのｎ型不純物領域ＮＲは、本実施の形態のコアｎ型トランジスタのｎ型不純物領域ＮＲと同様の構成や深さを有している。すなわち低濃度ｎ型不純物領域ＬＮＲがｎ型不純物領域ＮＲ２よりも浅く、またｎ型不純物領域ＮＲ全体の深さが本実施の形態のＩ／Ｏｎ型トランジスタよりも浅い点において、図１５は図１０と異なっている。従来のＩ／Ｏｐ型トランジスタについても同様であり、低濃度ｐ型不純物領域ＬＰＲがｐ型不純物領域ＰＲ２よりも浅く、またｐ型不純物領域ＰＲ全体の深さが本実施の形態のＩ／Ｏｐ型トランジスタよりも浅い点において、図１６は図１１と異なっている。
【００６０】
図１７を参照して、図１５のＩ／Ｏｎ型トランジスタのゲート電極ＮＧＥにゲート電圧、ドレイン領域としてのｎ型不純物領域ＮＲにドレイン電圧を印加した場合を考える。このとき当該電圧により、半導体基板ＳＵＢの内部には空乏層ＤＰＴが形成される。ここで空乏層ＤＰＴとは、図１７中のソース領域（左側のｎ型不純物領域ＮＲ）からドレイン領域（右側のｎ型不純物領域）に延びる点曲線と、ソース領域近傍およびドレイン領域近傍に描かれた点曲線とに挟まれた領域である。
【００６１】
ここで、上記のようにＩ／Ｏトランジスタのドレイン電圧は、コアトランジスタのドレイン電圧に比べて非常に高い（約５Ｖ）。このためＩ／Ｏトランジスタのドレイン領域の周囲の空乏層ＤＰＴは、コアトランジスタのドレイン領域の周囲の空乏層よりも延在する方向に交差する幅が広くなる。
【００６２】
またドレイン領域（ｎ型不純物領域ＮＲ）のシリサイドＳＣは、半導体基板ＳＵＢの主表面に対して平坦であるとは限らず、実際には部分的に半導体基板ＳＵＢの内部方向に突出したシリサイド凸部ＥＳＣが形成される場合もある。空乏層についても同様に、部分的に凹凸の大きい領域が存在する場合がある。
【００６３】
高いドレイン電圧の印加により、空乏層ＤＰＴの幅が広くなる結果、シリサイド凸部ＥＳＣ（シリサイドＳＣ）が空乏層ＤＰＴと接触することがある。
【００６４】
その結果、図１７中に矢印で示すようなリーク電流が発生する可能性がある。仮にＩ／ＯトランジスタのシリサイドＳＣ（シリサイド凸部ＥＳＣ）と空乏層ＤＰＴとの距離が、コアトランジスタの当該距離と同じであっても、Ｉ／Ｏトランジスタにはコアトランジスタよりもリーク電流が発生しやすい。これはＩ／Ｏトランジスタのドレイン電圧はコアトランジスタのドレイン電圧よりも高いためである。
【００６５】
そこで、本実施の形態において、Ｉ／Ｏトランジスタのｎ型（ｐ型）不純物領域が、コアトランジスタのｎ型（ｐ型）不純物領域よりも深く形成される。このようにすれば、特にドレイン領域としてのｎ型不純物領域の下に空乏層ＤＰＴは、より深い位置に形成される。このためたとえシリサイドＳＣに多数のシリサイド凸部ＥＳＣが含まれたり、シリサイドＳＣが比較的深い位置まで形成される場合においても、シリサイドＳＣ（シリサイド凸部ＥＳＣ）と空乏層ＤＰＴとの距離を広くすることが可能になる。したがってたとえ当該トランジスタに高いドレイン電圧が印加されても、シリサイドＳＣ（シリサイド凸部ＥＳＣ）と空乏層ＤＰＴとの接触が抑制される。すなわちリーク電流の発生が抑制され、半導体装置ＤＶを構成する各回路の信頼性が向上される。
【００６６】
また一般に、当該ｎ型（ｐ型）不純物領域が深いほど、当該不純物領域の図１７の左右方向に関する幅も広く形成される。したがって当該不純物領域を深く形成すれば、深さ方向のみならず、幅方向に関しても、シリサイドＳＣから空乏層ＤＰＴまでの距離を長くすることができ、シリサイドＳＣと空乏層ＤＰＴとの間でのリーク電流の発生を抑制することができる。
【００６７】
また、支持基板ＳＳとｎ型ゲート電極ＮＧＥとのみが図示され、他の構成部材は図示が省略された図１８の上面図を参照して、特にＩ／Ｏｎ型トランジスタでは、ｐ型の支持基板ＳＳ中に含まれるボロンの不純物が主に酸化膜とシリコンとの界面に偏析する。また偏析とは、不純物原子が特定の箇所に集合する現象をいう。
【００６８】
上記の不純物原子の偏析は、特に支持基板ＳＳにボロンを含む際に顕著となる。これはボロンの原子量が小さくボロンの不純物原子が容易に移動するため、ボロンの原子は他の不純物原子に比べて拡散しやすい性質を有するためである。
【００６９】
なお偏析は、フィールド酸化膜ＦＯと支持基板ＳＳとの界面近傍を始めとする、酸化膜とシリコン単結晶との界面近傍や、酸化膜とｎ型不純物領域ＮＲとの界面近傍にも発生しやすい。
【００７０】
図１８および、図１９と図２０とを参照して、Ｉ／Ｏｎ型トランジスタの駆動時に偏析が起きていない領域（図１９）に比べて、偏析が起きた領域（図２０）はｎ型不純物領域ＮＲの最下部が浅くなる。これはボロンなどｐ型基板ＳＳの不純物原子がｎ型不純物領域ＮＲの不純物と再結合することにより、ｎ型不純物領域ＮＲの下方の不純物が消滅して空乏層となるためである。
【００７１】
つまり、特にチャネルやドレイン領域の近傍にて偏析が発生すれば、ｎ型不純物領域ＮＲが浅くなり、その分空乏層がドレイン領域下の浅い領域に形成される。するとドレイン領域のシリサイドと、ドレイン領域下の空乏層との距離が短くなるため、両者の間にリーク電流が発生しやすくなる。
【００７２】
以上のように、特に支持基板ＳＳがボロンを不純物とするｐ型であるＩ／Ｏｎ型トランジスタでは、ドレイン領域への高電圧印加に起因するリーク電流が発生しやすくなる。そこで本実施の形態に示すように、Ｉ／Ｏｎ型トランジスタに対して、Ｉ／Ｏｐ型トランジスタよりもｎ型不純物領域ＮＲを深く形成する。このようにすれば、Ｉ／Ｏｎ型トランジスタ駆動時における、ドレイン領域への高電圧印加に起因するリーク電流の発生が抑制される。したがって半導体装置ＤＶを構成する各回路の信頼性が向上される。
【００７３】
次に、本実施の形態の半導体装置ＤＶの製造方法について説明する。なお半導体装置ＤＶには、コアｎ型−ｐ型トランジスタと、Ｉ／Ｏｎ型−ｐ型トランジスタとの合計４種類が形成されている。しかし以下の図２１〜図３１においては特に、図２および図３に示す、コアｎ型トランジスタとＩ／Ｏｎ型トランジスタとが１台ずつ並列する構造の製造方法について説明する。
【００７４】
図２１を参照して、まず半導体基板ＳＵＢが準備される。半導体基板ＳＵＢはたとえばシリコンの単結晶からなるｎ型の支持基板が用いられることが好ましい。半導体基板ＳＵＢの一方（上側）の主表面上に、パッド酸化膜ＰＤａ、窒化珪素膜ＳＮａが順に、たとえばＣＶＤ（Chemical Vapor Deposition）法を用いて形成されることが好ましい。
【００７５】
パッド酸化膜ＰＤａはたとえばシリコン酸化膜からなることが好ましい。またその厚みは５ｎｍ以上２０ｎｍ以下とすることが好ましい。また窒化珪素膜ＳＮａはたとえば窒化珪素（ＳｉＮ）からなることが好ましい。またその厚みは１００ｎｍ程度であり、たとえば７０ｎｍ以上１５０ｎｍ以下とすることが好ましい。
【００７６】
次に、通常のフォトレジストＲＳを用いて、通常の写真製版技術により、トレンチＴＲが形成される。トレンチＴＲは、窒化珪素膜ＳＮａおよびパッド酸化膜ＰＤａ、半導体基板ＳＵＢの一部がエッチングにより除去されることにより形成される溝部である。トレンチＴＲは、複数の半導体素子（たとえばコアトランジスタとＩ／Ｏトランジスタ）間を区画する領域を形成するために設けられる。ここでは半導体基板ＳＵＢの上側の主表面から、２００ｎｍ以上３００ｎｍ以下の深さ分だけエッチングされることが好ましい。
【００７７】
図２２を参照して、次に、窒化珪素膜ＳＮａおよびトレンチＴＲの底面上に、たとえばＣＶＤ法により、シリコン酸化膜ＦＯａが堆積される。このシリコン酸化膜ＦＯａの厚みは５００ｎｍ程度であり、４００ｎｍ以上６００ｎｍ以下であることが好ましい。
【００７８】
図２３を参照して、次に、シリコン酸化膜ＦＯａの表面（上部）に対して、ＣＭＰ（Chemical Mechanical Polishing）と呼ばれる化学機械研磨がなされる。ここではシリコン酸化膜ＦＯａおよびその下の窒化珪素膜ＳＮａが研磨される。ここでは研磨後の窒化珪素膜を窒化珪素膜ＳＮｂとする。トレンチＴＲの内部に形成されたシリコン酸化膜ＦＯａのみ研磨されずに残り、これが隣接するトランジスタ間を電気的に分離するフィールド酸化膜ＦＯとなる。
【００７９】
図２４を参照して、まずたとえばウェットエッチングにより、窒化珪素膜ＳＮｂが除去される。次に写真製版技術を用いたパターニングがなされる。具体的には、ウェルＷＬを形成したい領域に開口を有するレジスト膜が形成される。当該レジスト膜をマスクとして用いて、たとえばボロンなどのｐ型不純物が半導体基板ＳＵＢの主表面にほぼ垂直な方向から照射される。すると当該不純物は半導体基板ＳＵＢの内部に注入され（ウェル注入）、ボロンを含むｐ型のウェルＷＬが形成される。
【００８０】
なお図２４でのウェル注入において、注入されるボロン原子の持つエネルギは以下のとおりであることが好ましい。第１段階として、数百ｋｅＶ、たとえば１００ｋｅＶ以上５００ｋｅＶ以下のエネルギを印加しながらボロン原子が注入される。このときボロン原子はたとえば平面視において１×１０12ｃｍ-2以上５×１０13ｃｍ-2以下の照射密度で注入されることが好ましい。次に第２段階として、数十ｋｅＶ、たとえば１０ｋｅＶ以上５０ｋｅＶ以下のエネルギを印加しながらボロン原子が注入される。このときボロン原子はたとえば平面視において１×１０11ｃｍ-2以上５×１０12ｃｍ-2以下の照射密度で注入されることが好ましい。
【００８１】
ここで形成されるｐ型のウェルＷＬは、たとえばｎ型の半導体基板ＳＵＢを用いて、ｎ型のＭＯＳＦＥＴを作る際に必要な、ｐ型のベース領域として用いられる。なお図２５〜図３１においては、半導体基板ＳＵＢは全体がｐ型のベース領域であると仮定して、ウェルＷＬの図示は省略される。
【００８２】
図２５を参照して、コアトランジスタが形成される領域のみ、追加でイオン注入がなされる。具体的には、たとえばボロンなどのｐ型不純物が図２４のウェル注入と同様の手順により半導体基板ＳＵＢの所望の領域の内部に注入される（チャネル注入）。このとき注入されるボロン原子の持つエネルギは以下のとおりであることが好ましい。十数ｋｅＶ、たとえば１０ｋｅＶ以上２０ｋｅＶ以下のエネルギを印加しながらボロン原子が注入される。このときボロン原子はたとえば平面視において１×１０12ｃｍ-2以上５×１０13ｃｍ-2以下の照射密度で注入されることが好ましい。
【００８３】
図２６を参照して、まずたとえばウェットエッチングにより、パッド酸化膜ＰＤｂが除去される。その後、たとえば熱酸化法を用いて、ゲート絶縁膜ＧＩａが半導体基板ＳＵＢの主表面上の全面に成膜される。ゲート絶縁膜ＧＩａは数十ｎｍ、たとえば５ｎｍ以上２０ｎｍ以下の厚みとなるように成膜されることが好ましい。またゲート絶縁膜ＧＩａはたとえばシリコン酸化膜からなるものであることが好ましい。ゲート絶縁膜ＧＩａ形成後、コアトランジスタが形成される領域のゲート絶縁膜ＧＩａのみウェットエッチングにより除去され、ゲート絶縁膜ＧＩａより薄いゲート絶縁膜ＧＩｂが形成される。ゲート絶縁膜ＧＩｂは数ｎｍ、たとえば１ｎｍ以上３ｎｍ以下の厚みとなるように形成されることが好ましい。
【００８４】
図２７を参照して、ゲート絶縁膜ＧＩａ、ＧＩｂ上に、たとえばＣＶＤ法により、多結晶シリコンの成膜がなされる。ここで成膜される多結晶シリコンの厚みはたとえば２０ｎｍ以上３００ｎｍ以下であることが好ましい。次に当該多結晶シリコンに不純物が注入される。ここではたとえば図２４や図２５での注入と同様の手順により、ｎ型不純物としてのリン原子が多結晶シリコンの内部に注入される。このときたとえば１ｋｅＶ以上５０ｋｅＶ以下のエネルギを印加しながら、平面視において１×１０15ｃｍ-2以上５×１０15ｃｍ-2以下の照射密度で注入されることが好ましい。
【００８５】
その後、所望のｎ型ゲート電極ＮＧＥおよびゲート絶縁膜ＧＩの形状となるように、堆積した多結晶シリコンおよびその下のゲート絶縁膜ＧＩａ、ＧＩｂがパターニングされる。ここでのパターニングは、たとえば通常の写真製版技術を適用することによりなされる。
【００８６】
図２８を参照して、Ｉ／Ｏトランジスタのソース領域、ドレイン領域としての低濃度ｎ型不純物領域ＬＮＲが形成される。低濃度ｎ型不純物領域ＬＮＲは、図２４や図２５での注入と同様の手順により形成される。ここではたとえば１ｋｅＶ以上１２０ｋｅＶ以下のエネルギを印加しながら、平面視において１×１０13ｃｍ-2以上１×１０14ｃｍ-2以下の照射密度で、ｎ型不純物としてのリン原子が形成されることが好ましい。
【００８７】
ただし図２８の工程において、リン原子は、半導体基板ＳＵＢの主表面に垂直な方向に対して斜めの方向から注入（ＬＤＤ注入）されることが好ましい。具体的には、半導体基板ＳＵＢの主表面に垂直な方向に対して０°以上６０°以下の角度の方向から注入されることが好ましい。
【００８８】
ここでの低濃度ｎ型不純物領域ＬＮＲは、Ｉ／Ｏトランジスタのソース領域やドレイン領域の深い接合として形成される。半導体基板ＳＵＢの主表面に垂直な方向に対して斜めの方向から不純物を注入することにより、ｎ型ゲート電極ＮＧＥ下部の深い領域にまで不純物原子を注入することができる。
【００８９】
なお、低濃度ｎ型不純物領域ＬＮＲを形成したい領域のみに選択的に不純物を注入する方法としては、図２４や図２５での注入と同様の、写真製版技術によりパターニングされたマスク層を形成することによりなされることが好ましい。
【００９０】
図２９を参照して、コアトランジスタのソース領域、ドレイン領域としての低濃度ｎ型不純物領域ＬＮＲが形成される。低濃度ｎ型不純物領域ＬＮＲは、たとえばｎ型不純物としての砒素の原子が、図２４や図２５での注入と同様の手順により形成される。ここではたとえば１ｋｅＶ以上２０ｋｅＶ以下のエネルギを印加しながら、平面視において５×１０13ｃｍ-2以上１×１０15ｃｍ-2以下の照射密度で、リン原子が注入されることが好ましい。
【００９１】
図３０を参照して、コアトランジスタとＩ／Ｏトランジスタとのｎ型ゲート電極ＮＧＥとゲート絶縁膜ＧＩの側面上に側壁絶縁膜ＳＷが形成される。具体的には、半導体基板ＳＵＢの主表面上および、コアトランジスタとＩ／Ｏトランジスタとのｎ型ゲート電極ＮＧＥの上面および側面を覆うように、たとえばＣＶＤ法により、シリコン酸化膜が堆積される。その後、ドライエッチングを行なうことで側壁絶縁膜ＳＷが形成される。
【００９２】
次に、上記各工程と同様に行なわれる不純物の注入により、コアトランジスタとＩ／Ｏトランジスタとのソース領域／ドレイン領域としてのｎ型不純物領域ＮＲ１、ＮＲ２が形成される。具体的には、たとえば砒素の原子が注入されることによりｎ型不純物領域ＮＲ１が形成され、リンの原子が注入されることによりｎ型不純物領域ＮＲ２が形成される。
【００９３】
砒素の原子は、たとえば１ｋｅＶ以上５０ｋｅＶ以下のエネルギを印加しながら、平面視において３×１０14ｃｍ-2以上３×１０15ｃｍ-2以下の照射密度で注入されることが好ましい。またリンの原子は、たとえば１ｋｅＶ以上５０ｋｅＶ以下のエネルギを印加しながら、平面視において５×１０12ｃｍ-2以上１×１０14ｃｍ-2以下の照射密度で注入されることが好ましい。なおここでは各不純物の注入される角度は、半導体基板ＳＵＢの主表面にほぼ垂直な方向であることが好ましい。
【００９４】
以上により、ｎ型不純物領域ＮＲ１、ＮＲ２と低濃度ｎ型不純物領域ＬＮＲとからなる、ｎ型不純物領域ＮＲが形成される。ここでｎ型不純物領域ＮＲ全体の、半導体基板ＳＵＢの主表面からの深さに関して、コアｎ型トランジスタよりもＩ／Ｏｎ型トランジスタの方が深くなるように形成されることが好ましい。図２８にて形成された、Ｉ／Ｏトランジスタの低濃度ｎ型不純物領域ＬＮＲの深さが、Ｉ／Ｏトランジスタのｎ型不純物領域ＮＲ全体の深さとなる。
【００９５】
より具体的には、Ｉ／Ｏトランジスタのｎ型不純物領域ＮＲ全体の深さは、コアトランジスタのｎ型不純物領域ＮＲ全体の深さの１．４倍以上となるように、ｎ型不純物領域ＮＲが形成されることが好ましい。
【００９６】
以上のようにソース領域／ドレイン領域としてのｎ型不純物領域ＮＲが形成された後、半導体基板ＳＵＢが１０００℃程度、たとえば９００℃以上１１００℃以下の温度で数十秒以内で加熱される、いわゆるアニール処理がなされる。この処理により、ｎ型不純物領域ＮＲの内部の、砒素やリンなどの不純物原子が活性化される。
【００９７】
次に図３１を参照して、半導体基板ＳＵＢ、ｎ型不純物領域ＮＲ、ｎ型ゲート電極ＮＧＥの上面上、およびｎ型ゲート電極ＮＧＥとゲート絶縁膜ＧＩとの側面上を覆うように、金属膜ＭＴＬが堆積される。この金属膜ＭＴＬは、たとえばコバルトと窒化チタン（ＴｉＮ）との積層構造が合計数ｎｍ以上数十ｎｍ以下だけ堆積されることにより形成される。また上記コバルトと窒化チタンとの積層構造の代わりに、たとえばニッケルと窒化チタンとの積層構造が形成されてもよい。このような金属膜ＭＴＬの積層構造が、たとえばスパッタリング法などの一般的な金属薄膜形成方法により形成されることが好ましい。
【００９８】
次に、当該半導体基板ＳＵＢが数百℃の温度で数十秒から数分間加熱される、いわゆるアニール処理がなされる。するとｎ型不純物領域ＮＲやｎ型ゲート電極ＮＧＥを構成するシリコンの原子と、その上に形成されたコバルトやニッケルの原子とが反応してシリサイドＳＣ（図３参照）が形成される。すなわち、特にｎ型不純物領域ＮＲのうち半導体基板ＳＵＢの主表面近傍の領域や、ｎ型ゲート電極ＮＧＥの最上面近傍の領域においてシリサイドＳＣが形成される（シリサイド化）。
【００９９】
その後、シリサイド化がなされなかった金属膜ＭＴＬが、たとえばウェットエッチングなどの処理により除去される。以上の工程により、図３に示す態様の、コアトランジスタとＩ／Ｏトランジスタとを有する半導体装置が形成される。
【０１００】
なお以上においてはコアｎ型トランジスタとＩ／Ｏｎ型トランジスタとの製造方法のみを示している。しかしコアｐ型トランジスタやＩ／Ｏｐ型トランジスタについても、同様の製造方法により形成される。以下に、図２１〜図３１を用いてｐ型トランジスタの製造方法を説明する場合の、ｎ型トランジスタの製造方法と異なる点において説明する。
【０１０１】
具体的には、ｐ型トランジスタが形成される場合には、たとえば図２１ではｐ型の支持基板ＳＳが用いられる。また、図２４においてはｎ型の不純物原子であるリン原子と砒素原子とがウェル注入される。ここで注入される各不純物原子の持つエネルギは以下のとおりであることが好ましい。第１段階として、数百ｋｅＶ、たとえば１００ｋｅＶ以上５００ｋｅＶ以下のエネルギを印加しながらリン原子が注入される。このときリン原子はたとえば平面視において１×１０11ｃｍ-2以上５×１０13ｃｍ-2以下の照射密度で注入されることが好ましい。次に第２段階として、数十ｋｅＶ、たとえば１０ｋｅＶ以上５０ｋｅＶ以下のエネルギを印加しながら砒素原子が注入される。このとき砒素原子はたとえば平面視において１×１０11ｃｍ-2以上５×１０12ｃｍ-2以下の照射密度で注入されることが好ましい。
【０１０２】
図２５においては、たとえば砒素などのｎ型不純物が図２４のウェル注入と同様の手順により半導体基板ＳＵＢの所望の領域の内部に注入される（チャネル注入）。このとき注入される砒素原子の持つエネルギは以下のとおりであることが好ましい。数十ｋｅＶ、たとえば１０ｋｅＶ以上５０ｋｅＶ以下のエネルギを印加しながら砒素原子が注入される。このとき砒素原子はたとえば平面視において１×１０12ｃｍ-2以上５×１０13ｃｍ-2以下の照射密度で注入されることが好ましい。
【０１０３】
図２７においては、ｐ型不純物としてのボロン原子が多結晶シリコンの内部に注入される。このときのエネルギ強度はたとえば１ｋｅＶ以上１０ｋｅＶ以下であることが好ましい。またボロン原子の照射範囲は、ｎ型不純物としてのリン原子が多結晶シリコンの内部に注入される場合と同様である。
【０１０４】
また図２８においては、Ｉ／Ｏ領域に低濃度ｐ型不純物領域ＬＰＲを形成するため、たとえばボロン原子が注入される。注入の条件は低濃度ｎ型不純物領域ＬＮＲが形成される場合と同様である。
【０１０５】
図２９においては、コア領域のみに低濃度ｐ型不純物領域ＬＰＲを形成するため、たとえばｐ型不純物としてのボロンの原子を含む化合物、具体的にはフッ化ボロン（ＢＦ2）が形成される。注入の条件は低濃度ｎ型不純物領域ＬＮＲが形成される場合と同様である。
【０１０６】
図３０においては、不純物の注入により、コアトランジスタとＩ／Ｏトランジスタとのソース領域／ドレイン領域としてのｐ型不純物領域ＰＲ１、ＰＲ２が形成される。具体的には、たとえばフッ化ボロンの化合物が注入されることによりｐ型不純物領域ＰＲ１が形成され、ボロンの原子が注入されることによりｐ型不純物領域ＰＲ２が形成される。
【０１０７】
フッ化ボロンの原子は、たとえば１ｋｅＶ以上５０ｋｅＶ以下のエネルギを印加しながら、平面視において３×１０14ｃｍ-2以上３×１０15ｃｍ-2以下の照射密度で注入されることが好ましい。またボロンの原子は、たとえば１ｋｅＶ以上５０ｋｅＶ以下のエネルギを印加しながら、平面視において５×１０12ｃｍ-2以上１×１０14ｃｍ-2以下の照射密度で注入されることが好ましい。なおここでは各不純物の注入される角度は、半導体基板ＳＵＢの主表面にほぼ垂直な方向であることが好ましい。
【０１０８】
以上により、ｐ型不純物領域ＰＲ１、ＰＲ２と低濃度ｐ型不純物領域ＬＰＲとからなる、ｐ型不純物領域ＰＲが形成される。ここでｐ型不純物領域ＰＲ全体の、半導体基板ＳＵＢの主表面からの深さに関して、コアｐ型トランジスタよりもＩ／Ｏｐ型トランジスタの方が深くなるように形成されることが好ましい。より具体的には、Ｉ／Ｏトランジスタのｐ型不純物領域ＰＲ全体の深さは、コアトランジスタのｐ型不純物領域ＰＲ全体の深さの１．１５倍以上となるように、ｐ型不純物領域ＰＲが形成されることが好ましい。
【０１０９】
また、コアｎ型トランジスタ、Ｉ／Ｏｎ型トランジスタ、コアｐ型トランジスタ、Ｉ／Ｏｐ型トランジスタを含む半導体装置が形成される場合には、Ｉ／Ｏｎ型トランジスタのｎ型不純物領域ＮＲ全体が、Ｉ／Ｏｐ型トランジスタのｐ型不純物領域ＰＲ全体よりも深いことが好ましい。
【０１１０】
以上の各点が、ｐ型トランジスタの形成において、ｎ型トランジスタの形成と異なる点である。
【０１１１】
（実施の形態２）
本実施の形態は、実施の形態１と比較して、ゲート電極およびチャネル領域の構成において異なっている。以下、本実施の形態の半導体装置について説明する。
【０１１２】
図３２を参照して、本実施の形態の半導体装置を構成するＩ／Ｏｎ型トランジスタは、ゲート電極がｐ型不純物を含むｐ型ゲート電極ＰＧＥとなっている。ｐ型の支持基板ＳＳの内部のうち、ｐ型ゲート電極ＰＧＥおよびゲート絶縁膜ＧＩの下のチャネル領域には、埋め込みチャネルＢＣＮ（ｎ型の不純物拡散層）が埋め込まれている。埋め込みチャネルＢＣＮは、たとえば砒素などのｎ型不純物を含む。
【０１１３】
図３２のＩ／Ｏｎ型トランジスタは、上記の点において図１０のＩ／Ｏｎ型トランジスタと異なっている。つまり本実施の形態の構成は、上記以外は実施の形態１の構成とほぼ同じであるため、図３２において実施の形態１と同一の要素については同一の符号を付し、その説明を省略する。
【０１１４】
Ｉ／Ｏｎ型トランジスタには、実施の形態１に示すｎ型ゲート電極ＮＧＥを有するＭＯＳトランジスタと、ｐ型ゲート電極ＰＧＥを有するＭＯＳトランジスタとを含んでいてもよい。
【０１１５】
同一の半導体基板ＳＵＢに、ｎ型ゲート電極ＮＧＥを有するＩ／Ｏｎ型トランジスタとｐ型ゲート電極ＰＧＥを有するＩ／Ｏｎ型トランジスタとが形成される場合、一般にｐ型ゲート電極ＰＧＥの方が閾値電圧Ｖthが高くなる。具体的には、たとえば図１０に示すｎ型ゲート電極ＮＧＥを有するＩ／Ｏｎ型トランジスタの閾値電圧Ｖthは約１Ｖである。これに対して、図１０のｎ型ゲート電極ＮＧＥをｐ型ゲート電極ＰＧＥに変更したＩ／Ｏｎ型トランジスタの閾値電圧Ｖthは約２Ｖである。したがって前者を低閾値電圧Ｉ／Ｏｎ型トランジスタ、後者を高閾値電圧Ｉ／Ｏｐ型トランジスタと考え、閾値電圧の異なる複数種類のＩ／Ｏｎ型トランジスタが１つの半導体基板ＳＵＢ上に意図的に形成された半導体装置を形成することができる。
【０１１６】
また、図３２のようにｐ型ゲート電極ＰＧＥを有し、かつ埋め込みチャネルＢＣＮを有するＩ／Ｏｎ型トランジスタは、閾値電圧が約１Ｖとなる。このように埋め込みチャネルＢＣＮを設けることにより、Ｉ／Ｏｎ型トランジスタの閾値電圧が低下する。埋め込みチャネルＢＣＮを設け、かつ当該埋め込みチャネルＢＣＮ中に含まれるｎ型不純物の濃度を調整することにより、Ｉ／Ｏｎ型トランジスタの閾値電圧を任意に調整することができる。
【０１１７】
埋め込みチャネルＢＣＮの最下部は、ｎ型不純物領域ＬＮＲの最下部よりも、半導体基板ＳＵＢの主表面からの（主表面に垂直な、図３２の上下方向に関する）距離が短いことが好ましい。言い換えればｎ型不純物領域ＬＮＲの最下部は、埋め込みチャネルＢＣＮの最下部よりも半導体基板ＳＵＢの内部の深いところまで形成されていることが好ましい。
【０１１８】
次に、本実施の形態の、コアトランジスタとＩ／Ｏトランジスタとを有する半導体装置の作用効果について説明する。本実施の形態は、実施の形態１に記載の効果に加えて、以下の効果を有する。
【０１１９】
上記のようにＩ／Ｏｎ型トランジスタが埋め込みチャネルＢＣＮを有することにより、ｎ型不純物領域ＮＲに形成されたシリサイドＳＣから見て、ｎ型不純物を含まない（ｐ型不純物を含む）支持基板ＳＳの内部の領域までの距離が長くなる。すると、ｎ型不純物領域ＮＲが深く形成される実施の形態１と同様に、シリサイドＳＣから、ｎ型不純物領域ＮＲなどの外側に形成される空乏層ＤＰＴ（図１７参照）までの距離が長くなる。シリサイドＳＣからｎ型不純物領域ＮＲまでの、特に図３２の左右方向に関する距離は、図３２中に矢印で示す距離となり、この距離は埋め込みチャネルＢＣＮが存在しない場合に比べて長くなる。
【０１２０】
埋め込みチャネルＢＣＮが配置されることにより、ソース領域としてのｎ型不純物領域ＮＲと、ドレイン領域としてのｎ型不純物領域ＮＲとがｎ型不純物領域により橋渡しされる。このためソース領域からドレイン領域まで、ｎ型不純物領域が連続するように形成される。したがって、特に図３２の左右方向に関しては、ドレイン領域のシリサイドＳＣが空乏層との距離を非常に大きくすることができる。つまりシリサイドＳＣと空乏層との間にリーク電流が流れる可能性を大きく低減することができる。
【０１２１】
また、埋め込みチャネルＢＣＮがシリサイドＳＣよりも深く形成されることにより、図３２の上下方向に関しても、シリサイドＳＣと空乏層との距離を確保することができる。この結果、シリサイドＳＣと空乏層との間にリーク電流が流れる可能性を大きく低減することができる。
【０１２２】
ここで、本実施の形態の半導体装置ＤＶの製造方法について説明する。
本実施の形態の半導体装置ＤＶの製造方法は、大筋で実施の形態１における製造方法と同様であり、図２１〜図３１を用いて説明できる。しかし図２６においてゲート絶縁膜ＧＩａが形成される前に、Ｉ／Ｏｎ型トランジスタのゲート電極が形成される領域の直下の、半導体基板ＳＵＢの内部に、埋め込みチャネルＢＣＮが形成されることが好ましい。具体的には、実施の形態１と同様にたとえば砒素原子などのｎ型不純物がイオン注入される。ここで、注入される砒素原子の持つエネルギは以下のとおりであることが好ましい。たとえば１０ｋｅＶ以上１５０ｋｅＶ以下のエネルギを印加しながら砒素原子が注入される。このとき、たとえば平面視において１×１０11ｃｍ-2以上１×１０13ｃｍ-2以下の照射密度で砒素原子が注入されることが好ましい。
【０１２３】
以上の工程により埋め込みチャネルＢＣＮが形成された状態で、図２７に示すゲート絶縁膜ＧＩおよびゲート電極が形成される。ただしここで形成されるゲート電極はｐ型ゲート電極ＰＧＥである。このため、たとえば実施の形態１におけるＩ／Ｏｐ型トランジスタが形成される場合と同様に、不純物としてのボロン原子がイオン注入されることが好ましい。このときのエネルギ強度はたとえば１ｋｅＶ以上１０ｋｅＶ以下であることが好ましい。またボロン原子の照射範囲は、ｎ型不純物としてのリン原子が多結晶シリコンの内部に注入される場合と同様である。
【０１２４】
以上の各工程において、本実施の形態の製造方法は実施の形態１の製造方法と異なる。したがって本実施の形態の、上述しなかった各工程については実施の形態１と同様である。
【０１２５】
また以上においては、Ｉ／Ｏｎ型トランジスタに埋め込みチャネルＢＣＮが形成される態様について説明している。しかしＩ／Ｏｐ型トランジスタに埋め込みチャネルを埋め込んでもよい。この場合はｐ型の不純物を含む埋め込みチャネルが形成される。このようにすれば、Ｉ／Ｏｎ型トランジスタに埋め込みチャネルＢＣＮが形成される場合と同様に、シリサイドと空乏層との間でのリーク電流を抑制することができる。また、当該Ｉ／Ｏｐ型トランジスタの閾値電圧を任意に調整することができる。
【０１２６】
本発明の実施の形態２は、以上に述べた各点についてのみ、本発明の実施の形態１と異なる。すなわち、本発明の実施の形態２について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１に順ずる。
【０１２７】
（実施の形態３）
本実施の形態は、実施の形態１と比較して、不純物領域の構成において異なっている。以下、本実施の形態の半導体装置について説明する。
【０１２８】
図３３および図３４を参照して、本実施の形態のｎ型トランジスタのうち、コアｎ型トランジスタのｎ型不純物領域ＮＲは砒素を含むｎ型不純物領域ＮＲ１とリンを含むｎ型不純物領域ＮＲ２とを有する。これに対してＩ／Ｏｎ型トランジスタのｎ型不純物領域ＮＲはリンを含む不純物領域のみから構成されている。
【０１２９】
図３５および図３６のグラフの横軸は、それぞれ図３３および図３４のｎ型不純物領域ＮＲ上に引かれた点線に沿う方向に（上下方向に）関する位置（深さ）を示している。また図３５および図３６のグラフの縦軸は、それぞれ図３３および図３４のｎ型不純物領域ＮＲ上に引かれた点線上の各位置における不純物の濃度を示している。
【０１３０】
図３５を参照して、本実施の形態のＩ／Ｏｎ型トランジスタのｎ型不純物領域ＮＲの内部にはリンの不純物のみが含まれている。これに対して、図３６を参照して、本実施の形態におけるコアトランジスタのｎ型不純物領域ＮＲの内部には、図３４の低濃度ｎ型不純物領域ＬＮＲを構成する砒素の不純物と、ｎ型不純物領域ＮＲ１を構成する砒素の不純物、およびｎ型不純物領域ＮＲ２を構成するリンの不純物とが存在する。すなわち、本実施の形態のコアｎ型トランジスタは実施の形態１のコアｎ型トランジスタと同様である。
【０１３１】
本実施の形態のＩ／Ｏｎ型トランジスタのｎ型不純物領域ＮＲに含まれるリンは、実施の形態１のＩ／Ｏｎ型トランジスタの低濃度ｎ型不純物領域ＬＮＲの濃度にほぼ等しい。言い換えれば、本実施の形態のＩ／Ｏｎ型トランジスタのｎ型不純物領域は、実施の形態１のＩ／Ｏｎ型トランジスタの低濃度ｎ型不純物領域ＬＮＲと深さや濃度がほぼ等しいもののみがｎ型不純物領域ＮＲとして形成された態様を有する。
【０１３２】
つまり図３４のコアｎ型トランジスタは、図１２の実施の形態１のコアｎ型トランジスタと同様の構成を有する。したがって本実施の形態のｎ型トランジスタは、Ｉ／Ｏｎ型トランジスタのみが実施の形態１と異なっており、コアｎ型トランジスタについては実施の形態１と同様である。
【０１３３】
なお図３６中の「砒素Ｌ」とは、図３４のコアｎ型トランジスタの低濃度ｎ型不純物領域ＬＮＲにおける砒素の不純物の濃度を示しており、「砒素１」とは、図３４のｎ型不純物領域ＮＲ１における砒素の不純物の濃度を示している。つまり両者の示す砒素は物質としては同一である。
【０１３４】
図３７を参照して、本実施の形態の変形例として、図３３と同様の構成を有するＩ／Ｏｎ型トランジスタに対して、図３２と同様に、たとえば砒素の不純物を含む埋め込みチャネルＢＣＮが形成されてもよい。またゲート電極がｐ型ゲート電極ＰＧＥからなっていてもよい。
【０１３５】
本実施の形態のｎ型トランジスタは、上記の点において実施の形態１のｎ型トランジスタと異なっている。つまり本実施の形態の構成は、上記以外は実施の形態１の構成とほぼ同じであるため、図３３〜図３９において実施の形態１と同一の要素については同一の符号を付し、その説明を省略する。
【０１３６】
次に、本実施の形態の、コアトランジスタとＩ／Ｏトランジスタとを有する半導体装置の作用効果について説明する。本実施の形態は、実施の形態１に記載の効果に加えて、以下の効果を有する。
【０１３７】
本実施の形態のＩ／Ｏｎ型トランジスタのように、リンを含む低濃度ｎ型不純物領域のみからなるｎ型不純物領域ＮＲは、特に半導体基板ＳＵＢの主表面近傍の浅い領域において、不純物濃度が実施の形態１のＩ／Ｏｎ型トランジスタや、各実施の形態のコアｎ型トランジスタなどに比べて低くなる。すると当該トランジスタに加えられるドレイン電圧に対して、当該トランジスタが駆動可能な耐圧を向上することができる。
【０１３８】
図３８のグラフの横軸は、ソース領域に対してドレイン領域に加えられるドレイン電圧の大きさを示す。また当グラフの縦軸は、ソース領域とドレイン領域との間に流れるドレイン電流の大きさを示す。また図３８中には複数のデータ曲線が図示されるが、上方にある曲線ほど、ゲート電極に加わるゲート電圧が大きいことを示す。
【０１３９】
各曲線のうち、実線はＩ／Ｏｎ型トランジスタのｎ型不純物領域ＮＲが、実施の形態１のように砒素の不純物を含む場合のデータを示す。また各曲線のうち、点線はＩ／Ｏｎ型トランジスタのｎ型不純物領域ＮＲが、本実施の形態のようにリンの不純物のみからなる場合のデータを示す。
【０１４０】
図３８より、Ｉ／Ｏｎ型トランジスタのｎ型不純物領域ＮＲが砒素の不純物を含まない方が、砒素の不純物を含む場合に比べて、駆動時の許容可能なドレイン電圧（ＯＮ耐圧）の値が大きくなることがわかる。上記のようにドレイン電圧のＯＮ耐圧が向上されると、半導体装置ＤＶ全体の機能が向上される。
【０１４１】
上記のように耐圧を向上する効果は、ｎ型不純物領域ＮＲの中でも特に半導体基板ＳＵＢの主表面に近い浅い領域における不純物濃度が低い場合に顕著となる。さらに、本実施の形態のように、ｎ型不純物領域ＮＲ中に含まれる１種類の不純物は、より拡散させやすいリンであることが好ましい。
【０１４２】
また、図３７のように埋め込みチャネルＢＣＮを有し、かつｎ型不純物領域ＮＲに濃度の低いリンの不純物のみを有する構成とすれば、シリサイドＳＣと当該ｎ型不純物領域ＮＲとの間でのリーク電流の発生を、実施の形態２と同様に抑制することができる。
【０１４３】
ここで、本実施の形態の半導体装置ＤＶの製造方法について説明する。
本実施の形態の半導体装置ＤＶの製造方法は、大筋で実施の形態１における製造方法と同様であり、図２１〜図３１を用いて説明できる。しかし本実施の形態において、図３０に示す、ｎ型不純物領域ＮＲ１およびｎ型不純物領域ＮＲ２は、コアトランジスタにのみ形成され、Ｉ／Ｏトランジスタには形成されない。
【０１４４】
具体的には、図３９を参照して、図３０と同様にｎ型ゲート電極ＮＧＥが形成され、Ｉ／Ｏトランジスタのリン不純物を含む低濃度ｎ型不純物領域ＬＮＲが形成された状態で、Ｉ／Ｏｎ型トランジスタ上のみにフォトレジストＲＳが塗布される。この状態で、コアｎ型トランジスタの所望の箇所に、実施の意形態１と同様の手順により、ソース領域／ドレイン領域としてのｎ型不純物領域ＮＲ１、ＮＲ２が形成される。このようにすれば、コアｎ型トランジスタにのみ、砒素およびリンを含むｎ型不純物領域ＮＲが形成され、Ｉ／Ｏｎ型トランジスタにはリンのみを含むｎ型不純物領域ＮＲが形成される。
【０１４５】
なおここでコアｎ型トランジスタのみにｎ型不純物領域ＮＲ１、ＮＲ２を形成する際におけるイオン注入の条件は、実施の形態１と同様である。
【０１４６】
本発明の実施の形態３は、以上に述べた各点についてのみ、本発明の実施の形態１と異なる。すなわち、本発明の実施の形態３について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１に順ずる。
【０１４７】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【０１４８】
本発明は、論理回路を構成する半導体素子と、入出力回路を構成する半導体素子とを備える半導体装置およびその製造方法に特に有利に適用されうる。
【符号の説明】
【０１４９】
ＢＣＮ 埋め込みチャネル、ＤＰＴ 空乏層、ＤＶ 半導体装置、ＥＳＣ シリサイド凸部、ＦＯ フィールド酸化膜、ＦＯａ シリコン酸化膜、ＧＥ ゲート電極、ＧＩ，ＧＩａ，ＧＩｂ ゲート絶縁膜、ＬＮＲ 低濃度ｎ型不純物領域、ＬＰＲ 低濃度ｐ型不純物領域、ＭＴＬ 金属膜、ＮＧＥ ｎ型ゲート電極、ＮＲ，ＮＲ１，ＮＲ２ ｎ型不純物領域、ＰＤａ，ＰＤｂ パッド酸化膜、ＰＧＥ ｐ型ゲート電極、ＰＲ，ＰＲ１，ＰＲ２ ｐ型不純物領域、ＲＳ フォトレジスト、ＳＣ シリサイド、ＳＮａ，ＳＮｂ 窒化珪素膜、ＳＳ 支持基板、ＳＵＢ 半導体基板、ＳＷ 側壁絶縁膜、ＴＲ トレンチ、ＷＬ ウェル。
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、より特定的には、論理回路を構成する半導体素子と、入出力回路を構成する半導体素子とを備える半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
フラッシュメモリやＣＰＵ（Central Processing Unit）を内蔵する半導体装置として、たとえばマイクロコンピュータ（Microcomputer）が考えられる。このマイクロコンピュータは、一般に半導体基板上に、多数のＭＯＳ（Metal Oxide Semiconductor）トランジスタが形成された構成を有している。
【０００３】
マイクロコンピュータの半導体基板上に形成されるＭＯＳトランジスタとして、たとえばＣＰＵやメモリなどの論理回路を構成するコアトランジスタと、他の半導体装置と電気的に接続される入出力回路としてのＩ／Ｏトランジスタとが形成される。
【０００４】
なお、コアトランジスタとＩ／Ｏトランジスタとのように、複数種類のトランジスタが同一の半導体基板上に形成された半導体装置を開示した文献として、たとえば下記の特許文献１〜特許文献７がある。
【０００５】
コアトランジスタとＩ／Ｏトランジスタとは同一の半導体基板上に形成されるが、両者それぞれの駆動に必要な電力が異なる。たとえば５Ｖ系のＩ／Ｏトランジスタであっても、バーンインの際には、ソースドレイン間に７Ｖ以上の電圧が印加されることがある。
【０００６】
この場合、たとえばソース領域やドレイン領域の一部が熱処理によりシリサイド化されれたシリサイド領域と、支持基板との間に、リーク電流が発生する可能性が高くなる。これはドレイン領域に印加される電圧が大きく、空乏層がドレイン領域のシリサイド領域と接触しやすくなるためである。
【０００７】
特許文献１〜特許文献４においては、いずれもコアトランジスタよりもＩ／Ｏトランジスタのソース領域／ドレイン領域（ＬＤＤ領域、不純物拡散層）が深い構成を有する半導体装置が開示されている。なおここで深いとは、半導体基板の一方の主表面から、当該ソース領域／ドレイン領域の最下部までの距離が長いことを意味する。このような構成とすれば、Ｉ／Ｏトランジスタにドレイン電圧を印加した際に、特にソース領域／ドレイン領域の表面近傍に形成されるシリサイド領域から空乏層までの距離を長くすることができる。その結果、シリサイド領域と空乏層との間のリーク電流の発生を抑制することができる。
【０００８】
また特許文献５においては、コアトランジスタ（ロジック部のＭＯＳＦＥＴ）とＩ／Ｏトランジスタとの動作特性の違いに鑑み、コアトランジスタとＩ／Ｏトランジスタとのソース領域／ドレイン領域（不純物層）の不純物濃度に差を設けている。
【０００９】
さらに特許文献６および特許文献７においては、高い絶縁破壊電圧や高耐圧特性を有するＭＯＳトランジスタのソース領域／ドレイン領域（接合領域など）が、低い絶縁破壊電圧や低耐圧特性を有するＭＯＳトランジスタのソース領域／ドレイン領域よりも低く形成された半導体装置が開示されている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００２−２１７３０７号公報
【特許文献２】特開２００６−２１０７９３号公報
【特許文献３】特開平８−２３０３１号公報
【特許文献４】特開２００２−３５９２５３号公報
【特許文献５】特開２０００−３１１９５０号公報
【特許文献６】特開２００５−２５２２６３号公報
【特許文献７】特開２００２−３６８１２３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかし従来の半導体装置中のトランジスタにおいては、半導体基板中に含まれる不純物であるボロンが、ＬＤＤ領域またはソース／ドレイン領域に注入後、酸化膜と支持基板（シリコン）との界面に吸引される現象が起こることがある。つまり半導体基板中のボロンの不純物が酸化膜とシリコンとの界面に集まる偏析と呼ばれる現象が発生する。
【００１２】
ボロンが酸化膜とシリコンとの界面に偏析する場合、その分だけドレイン領域が狭く（浅く）なる。するとドレイン領域に形成されたシリサイド領域と、当該空乏層との距離が短くなる。その結果、ドレイン電圧を印加してトランジスタを駆動する際にシリサイド領域と支持基板との間でリーク電流が発生する可能性が高くなる。
【００１３】
上記の偏析やこれに伴うリーク電流は、基板がボロンの不純物を含むｎ型ＭＯＳＦＥＴにおいて、ｐ型ＭＯＳＦＥＴよりも発生し易い。しかし上記の各特許文献には、ｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴとが混在する半導体装置における、偏析に起因するリーク電流の発生を抑制する技術についての開示がなされていない。
【００１４】
本発明は、以上の問題に鑑みなされたものである。その目的は、不純物の偏析に起因する、ドレイン領域と支持基板との間のリーク電流の発生を抑制することが可能な半導体素子（トランジスタ）を含む半導体装置、およびその製造方法を提供することである。
【課題を解決するための手段】
【００１５】
本発明の一実施例による半導体装置は以下の構成を備えている。
上記半導体装置は、主表面を有する半導体基板と、主表面上に形成された、論理回路を構成するｎチャネル型の第１のトランジスタおよびｐチャネル型の第２のトランジスタと、主表面上に形成された、入出力回路を構成するｎチャネル型の第３のトランジスタおよびｐチャネル型の第４のトランジスタとを備える。上記第１および第３のトランジスタは、ｎ型の不純物領域を有しており、第２および第４のトランジスタは、ｐ型の不純物領域を有している。上記主表面から第３のトランジスタの不純物領域の最下部までの距離は、主表面から第１のトランジスタの不純物領域の最下部までの距離より長い。上記主表面から第４のトランジスタの不純物領域の最下部までの距離は、主表面から第２のトランジスタの不純物領域の最下部までの距離より長い。上記主表面から第３のトランジスタの不純物領域の最下部までの距離は、主表面から第４のトランジスタの不純物領域の最下部までの距離より長い。
【００１６】
本発明の一実施例による半導体装置の製造方法は以下の工程を備えている。
まず主表面を有する半導体基板が準備される。上記主表面上に、論理回路を構成する第１および第２のトランジスタが形成される。上記主表面上に、入出力回路を構成する第３および第４のトランジスタが形成される。上記第１および第３のトランジスタを形成する工程には、ｎ型の不純物領域を形成する工程を含んでいる。上記第２および第４のトランジスタを形成する工程には、ｐ型の不純物領域を形成する工程を含んでいる。上記主表面から第３のトランジスタの不純物領域の最下部までの距離は、主表面から第１のトランジスタの不純物領域の最下部までの距離より長くなるように形成される。上記主表面から第４のトランジスタの不純物領域の最下部までの距離は、主表面から第２のトランジスタの不純物領域の最下部までの距離より長くなるように形成される。上記主表面から第３のトランジスタの不純物領域の最下部までの距離は、主表面から第４のトランジスタの不純物領域の最下部までの距離より長くなるように形成される。
【発明の効果】
【００１７】
上述した本発明の半導体装置は、入出力回路を構成する半導体素子（Ｉ／Ｏトランジスタ）の不純物領域（ドレイン領域）が、論理回路を構成する半導体素子（コアトランジスタ）の不純物領域よりも深い。また入出力回路を構成するｎ型半導体素子（ｎ型ＭＯＳトランジスタ）のｎ型の不純物領域が、入出力回路を構成するｐ型半導体素子（ｐ型ＭＯＳトランジスタ）のｐ型の不純物領域よりも深い。このため、Ｉ／Ｏトランジスタのドレイン領域にコアトランジスタのドレイン領域より高い電圧を印加した際に、Ｉ／Ｏトランジスタのドレイン領域の近傍に形成される空乏層とドレイン領域との距離が長くなる。したがって、Ｉ／Ｏトランジスタの当該空乏層とドレイン領域との間で、ドレイン領域の高電圧に起因するリーク電流の発生が抑制される。また入出力回路のうち偏析の起こりやすいｎ型ＭＯＳトランジスタのｎ型の不純物領域が、ｐ型ＭＯＳトランジスタのｐ型の不純物領域より深く、ｎ型トランジスタに偏析が起こったとしても当該不純物領域が極度に浅くなる可能性が低減される。このため、ｎ型ＭＯＳトランジスタの偏析に起因する、ドレイン領域でのリーク電流の発生が抑制される。
【００１８】
以上より本発明の半導体装置は、ドレイン領域におけるリーク電流の発生を抑制することができる。また上記の本発明の半導体装置の製造方法を用いれば、上記の本発明の半導体装置が形成される。このため当該製造方法を用いることにより、ドレイン領域におけるリーク電流の発生を抑制することが可能な半導体装置を提供することができる。
【図面の簡単な説明】
【００１９】
【図１】本実施の形態１に係る半導体装置であってウェハの状態を示す概略平面図である。
【図２】図１のＩＩ−ＩＩ線に沿う部分における概略断面図である。
【図３】図２のｎ型不純物領域のより詳細な構成を示す概略断面図である。
【図４】本実施の形態１に係る半導体装置中に含まれるＩ／Ｏｎ型ＭＯＳトランジスタの構成を示す概略断面図である。
【図５】本実施の形態１に係る半導体装置中に含まれるＩ／Ｏｐ型ＭＯＳトランジスタの構成を示す概略断面図である。
【図６】本実施の形態１に係る半導体装置中に含まれるコアｎ型ＭＯＳトランジスタの構成を示す概略断面図である。
【図７】本実施の形態１に係る半導体装置中に含まれるコアｐ型ＭＯＳトランジスタの構成を示す概略断面図である。
【図８】図４および図５のＩ／Ｏトランジスタの構成を示す上面図である。
【図９】図６および図７のコアトランジスタの構成を示す上面図である。
【図１０】図４のＩ／Ｏｎ型ＭＯＳトランジスタの、ｎ型不純物領域のより詳細な構成を示す概略断面図である。
【図１１】図５のＩ／Ｏｐ型ＭＯＳトランジスタの、ｐ型不純物領域のより詳細な構成を示す概略断面図である。
【図１２】図６のコアｎ型ＭＯＳトランジスタの、ｎ型不純物領域のより詳細な構成を示す概略断面図である。
【図１３】図７のコアｐ型ＭＯＳトランジスタの、ｐ型不純物領域のより詳細な構成を示す概略断面図である。
【図１４】ｎ型ＭＯＳトランジスタを構成するｎ型不純物領域の、半導体基板の主表面からの深さと不純物濃度との関係を示すグラフである。
【図１５】従来のＩ／Ｏｎ型ＭＯＳトランジスタについて、図１０と同様にｎ型不純物領域の構成をより詳細に示した概略断面図である。
【図１６】従来のＩ／Ｏｐ型ＭＯＳトランジスタについて、図１１と同様にｐ型不純物領域の構成をより詳細に示した概略断面図である。
【図１７】従来のＩ／Ｏｎ型ＭＯＳトランジスタにドレイン電圧を印加した駆動時の動作の態様を示す概略断面図である。
【図１８】Ｉ／Ｏｎ型ＭＯＳトランジスタに偏析が発生する箇所を説明する概略上面図である。
【図１９】図１８のＸＩＸ−ＸＩＸ線に沿う部分における概略断面図である。
【図２０】図１８のＸＸ−ＸＸ線に沿う部分における概略断面図である。
【図２１】本発明の実施の形態１における半導体装置の製造方法の第１工程を示す概略断面図である。
【図２２】本発明の実施の形態１における半導体装置の製造方法の第２工程を示す概略断面図である。
【図２３】本発明の実施の形態１における半導体装置の製造方法の第３工程を示す概略断面図である。
【図２４】本発明の実施の形態１における半導体装置の製造方法の第４工程を示す概略断面図である。
【図２５】本発明の実施の形態１における半導体装置の製造方法の第５工程を示す概略断面図である。
【図２６】本発明の実施の形態１における半導体装置の製造方法の第６工程を示す概略断面図である。
【図２７】本発明の実施の形態１における半導体装置の製造方法の第７工程を示す概略断面図である。
【図２８】本発明の実施の形態１における半導体装置の製造方法の第８工程を示す概略断面図である。
【図２９】本発明の実施の形態１における半導体装置の製造方法の第９工程を示す概略断面図である。
【図３０】本発明の実施の形態１における半導体装置の製造方法の第１０工程を示す概略断面図である。
【図３１】本発明の実施の形態１における半導体装置の製造方法の第１１工程を示す概略断面図である。
【図３２】本実施の形態２に係る半導体装置中に含まれる、Ｉ／Ｏｎ型ＭＯＳトランジスタの構成と、図１０と同様のｎ型不純物領域のより詳細な構成とを示す概略断面図である。
【図３３】本実施の形態３に係る半導体装置中に含まれる、Ｉ／Ｏｎ型ＭＯＳトランジスタの構成と、図１０と同様のｎ型不純物領域のより詳細な構成とを示す概略断面図である。
【図３４】本実施の形態３に係る半導体装置中に含まれるコアｎ型ＭＯＳトランジスタの構成と、図１２と同様のｎ型不純物領域のより詳細な構成とを示す概略断面図である。
【図３５】図３３に示すｎ型不純物領域の内部の各領域における、不純物の種類と濃度との関係を示すグラフである。
【図３６】図３４に示すｎ型不純物領域の内部の各領域における、不純物の種類と濃度との関係を示すグラフである。
【図３７】本実施の形態３に係る半導体装置中に含まれるＩ／Ｏｎ型ＭＯＳトランジスタの、図３３とは異なる構成を有する変形例を示す概略断面図である。
【図３８】ｎ型不純物領域に砒素を含む場合と砒素を含まない場合とにおける、ドレイン電圧とドレイン電流との関係を示すグラフである。
【図３９】本実施の形態３に係る半導体装置の製造方法の、図３０と同様の工程を示す概略断面図である。
【発明を実施するための形態】
【００２０】
以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
まず、本実施の形態としてウェハ状態の半導体装置について説明する。
【００２１】
図１を参照して、本実施の形態の半導体装置ＤＶは、たとえば半導体ウェハなどの半導体基板ＳＵＢの主表面上に複数種類の回路が形成されている。一例として、半導体装置ＤＶを構成する回路として、信号入出力回路、ＤＡ−ＡＤコンバータ、電源回路、ＣＰＵ、Ｆｌａｓｈメモリ、およびＳＲＡＭ（Static Random Access Memory）が挙げられる。
【００２２】
半導体装置ＤＶを構成する各回路の役割は以下のとおりである。まず信号入出力回路では、当該半導体装置ＤＶの外部に配置される回路との電気信号の入出力などがなされる。ＤＡ−ＡＤコンバータでは、アナログ信号とデジタル信号との変換が行なわれる。電源回路では半導体装置ＤＶの駆動に必要な電力の供給や、当該電力の制御がなされる。ＣＰＵでは論理回路による論理演算が行なわれる。またＦｌａｓｈメモリやＳＲＡＭではデータの格納が行なわれる。
【００２３】
これらの各回路は、主にＭＯＳトランジスタなどのスイッチング素子から構成される。これらの中でも特に、ＣＰＵやＳＲＡＭを構成するトランジスタは、論理回路としてのコアトランジスタである。また信号入出力回路、ＤＡ−ＡＤコンバータ、電源回路、Ｆｌａｓｈメモリを構成するトランジスタは、入出力回路としてのＩ／Ｏトランジスタである。
【００２４】
図１のＩＩ−ＩＩ線に沿う部分の断面図は、信号入出力回路を構成するＩ／Ｏトランジスタと、ＣＰＵを構成するコアトランジスタとを跨ぐ。これは図２に示すようにＩ／Ｏトランジスタとコアトランジスタとが並列する。図２を参照して、たとえば半導体基板ＳＵＢ上の主表面上に形成されるコアトランジスタとＩ／Ｏトランジスタとは、フィールド酸化膜ＦＯにより区画される。つまり半導体基板ＳＵＢ上の主表面上においてコアトランジスタが形成される領域と、Ｉ／Ｏトランジスタが形成される領域とは、フィールド酸化膜ＦＯにより区画されることが好ましい。またフィールド酸化膜ＦＯは、たとえばシリコン酸化膜（ＳｉＯ2）からなることが好ましい。
【００２５】
半導体基板ＳＵＢは、たとえばシリコンの単結晶からなるものであることが好ましい。また半導体基板ＳＵＢの支持基板ＳＳはｎ型、ｐ型いずれであってもよい。ただし図２においては支持基板ＳＳはｐ型のシリコンの単結晶からなるものであり、コアトランジスタおよびＩ／Ｏトランジスタはいずれもｎ型ＭＯＳトランジスタであるものとする。
【００２６】
コアトランジスタとＩ／Ｏトランジスタとは、それぞれ１対のｎ型不純物領域ＮＲと、ゲート電極ＧＥとを有している。１対のｎ型不純物領域ＮＲは、それぞれＭＯＳトランジスタのソース領域、ドレイン領域を構成する。当該ＭＯＳトランジスタの駆動時には、ソース領域に対してドレイン領域に電圧が印加される。たとえば、通常の駆動時にはコアトランジスタには１．０Ｖ以上１．８Ｖ以下の電圧が印加され、Ｉ／Ｏトランジスタには５Ｖの電圧が印加される。なおバーンイン時には、Ｉ／Ｏトランジスタには７Ｖの電圧が印加されることもある。
【００２７】
これらのｎ型不純物領域ＮＲは、シリコンの単結晶に対してたとえば砒素（Ａｓ）やリン（Ｐ）などの不純物原子が拡散された不純物拡散層である。またゲート電極ＧＥは、たとえば多結晶シリコンから構成される。
【００２８】
ゲート電極ＧＥと半導体基板ＳＵＢの主表面との間には、たとえばシリコン酸化膜からなるゲート絶縁膜ＧＩが形成されている。また、ゲート絶縁膜ＧＩとゲート電極ＧＥとの側面を覆うように、たとえばシリコン酸化膜からなる側壁絶縁膜ＳＷが形成される。
【００２９】
コアトランジスタ、Ｉ／Ｏトランジスタともに、ｎ型不純物領域ＮＲは、半導体基板ＳＵＢの一方（上側）の主表面から支持基板ＳＳの内部へ、埋め込まれるように配置される。またコアトランジスタのｎ型不純物領域ＮＲから、ゲート電極ＧＥおよびゲート絶縁膜ＧＩの形成される側へ出るように、低濃度ｎ型不純物領域ＬＮＲが形成されている。
【００３０】
コアトランジスタ、Ｉ／Ｏトランジスタともに、ｎ型不純物領域ＮＲとゲート電極ＧＥとの上には、シリサイドＳＣが形成されている。シリサイドＳＣは、ｎ型不純物領域ＮＲやゲート電極ＧＥの表面など、シリコンが露出した領域から、当該表面に交差する方向に一定の深さ分の領域において、当該シリコンがたとえばコバルト（Ｃｏ）、ニッケル（Ｎｉ）と反応して形成されるものである。
【００３１】
図３を参照して、図２の各トランジスタのｎ型不純物領域ＮＲは、ｎ型不純物領域ＮＲ１、ＮＲ２と、低濃度ｎ型不純物領域ＬＮＲとを有している。不純物領域ＬＮＲ、ＮＲ２はｎ型不純物領域ＮＲ１に比べて不純物濃度が低い領域である。またコアトランジスタの低濃度ｎ型不純物領域ＬＮＲはｎ型不純物領域ＮＲ１、ＮＲ２から出るように（ゲート絶縁膜ＧＩの下部に）形成されている。またコアトランジスタ、Ｉ／Ｏトランジスタともに、たとえばｎ型不純物領域ＮＲ１は砒素の不純物を含み、ｎ型不純物領域ＮＲ２はリンの不純物を含む構成である。コアトランジスタの低濃度ｎ型不純物領域ＬＮＲはたとえば砒素の不純物を含む構成であり、Ｉ／Ｏトランジスタの低濃度ｎ型不純物領域ＬＮＲはたとえばリンの不純物を含む構成であることが好ましい。しかしこれらは一例であり、ｎ型不純物領域は他の不純物を含む構成であってもよい。あるいはたとえば砒素の不純物とリンの不純物との両方を含む構成であってもよい。
【００３２】
さらに図３において、シリサイドＳＣはｎ型不純物領域ＮＲ１のみに形成されているが、これがたとえばｎ型不純物領域ＮＲ２や低濃度ｎ型不純物領域ＬＮＲの少なくとも一部の領域に形成されていてもよい。
【００３３】
本実施の形態においては、ｎ型不純物領域ＮＲの主表面（図３における最上面）から最下部までの距離である深さに関して、以下の関係がある。コアトランジスタのｎ型不純物領域の深さＤcrnよりも、Ｉ／Ｏトランジスタのｎ型不純物領域の深さＤionの方が深い。またｎ型不純物領域ＮＲ内のシリサイドＳＣの端部（図３の左右方向に関し、ゲート絶縁膜ＧＩ側の端部）からｎ型不純物領域ＮＲの端部までの距離である幅に関して、以下の関係がある。コアトランジスタの上記幅Ｗcrnよりも、Ｉ／Ｏトランジスタの上記幅Ｗionの方が広い。
【００３４】
なお図２、図３において、コアトランジスタよりもＩ／Ｏトランジスタの方がゲート電極ＧＥの幅（左右方向）が長い。これはＩ／Ｏトランジスタの方がコアトランジスタよりも高いドレイン電圧を印加するため、ゲート電極ＧＥの幅が短い場合に発生する可能性が高い、ピンチオフ現象やパンチスルー現象などをより確実に抑制するためである。
【００３５】
半導体装置ＤＶを構成する図１の各回路にはｎチャネル型ＭＯＳトランジスタとｐチャネル型ＭＯＳトランジスタとが複数形成されており、いわゆるＣＭＯＳ（Complementary Metal Oxide Semiconductor）として構成されている。したがって半導体装置ＤＶの各回路中には、Ｉ／Ｏｎ型トランジスタ（図４参照）、Ｉ／Ｏｐ型トランジスタ（図５参照）、コアｎ型トランジスタ（図６参照）、コアｐ型トランジスタ（図７参照）が存在する。
【００３６】
図４〜図５を参照して、Ｉ／Ｏｎ型トランジスタ（第３のトランジスタ）には図２のＩ／Ｏｎ型トランジスタと同様に、ｐ型の支持基板ＳＳにｎ型不純物領域ＮＲが形成されている。Ｉ／Ｏｐ型トランジスタ（第４のトランジスタ）には、たとえばｎ型の支持基板ＳＳにｐ型不純物領域ＰＲが形成されている。
【００３７】
図４のゲート電極は、たとえばｎ型の多結晶シリコンからなるｎ型ゲート電極ＮＧＥであり、図５のゲート電極は、たとえばｐ型の多結晶シリコンからなるｐ型ゲート電極ＰＧＥである。しかし後述するように、ｎ型ＭＯＳトランジスタであってもｐ型ゲート電極ＰＧＥを用いてもよい。またｐ型ＭＯＳトランジスタであってもｎ型ゲート電極ＮＧＥを用いてもよい。
【００３８】
図６〜図７を参照して、コアｎ型トランジスタ（第１のトランジスタ）には図２のコアｎ型トランジスタと同様に、ｐ型の支持基板ＳＳにｎ型不純物領域ＮＲが形成されている。またコアｐ型トランジスタ（第２のトランジスタ）には、たとえばｎ型の支持基板ＳＳにｐ型不純物領域ＰＲが形成されている。
【００３９】
また上述したように、ｎ型不純物領域ＮＲに関しては、コアトランジスタのｎ型不純物領域の深さＤcrnよりも、Ｉ／Ｏトランジスタのｎ型不純物領域の深さＤionの方が深い。ｎ型不純物領域ＮＲ内のシリサイドＳＣの端部からｎ型不純物領域ＮＲの端部までの距離（幅）に関して、以下の関係がある。コアトランジスタの上記幅Ｗcrnよりも、Ｉ／Ｏトランジスタの上記幅Ｗionの方が広い。
【００４０】
ｐ型不純物領域ＰＲに関しては、コアトランジスタのｐ型不純物領域の深さＤcrpよりも、Ｉ／Ｏトランジスタのｐ型不純物領域の深さＤiopの方が深い。ｐ型不純物領域ＰＲ内のシリサイドＳＣの端部からｐ型不純物領域ＰＲの端部までの距離（幅）に関して、コアトランジスタの上記幅Ｗcrpよりも、Ｉ／Ｏトランジスタの上記幅Ｗiopの方が広い。
【００４１】
図８は、図４および図５のＩ／Ｏトランジスタを上方から見た概略図である。また図９は、図６および図７のコアトランジスタを上方から見た概略図である。これらの図に示すように、本実施の形態のＭＯＳトランジスタは、平面視において矩形状のパターン形状を有していることが好ましい。
【００４２】
図１０を参照して、Ｉ／Ｏｎ型トランジスタは図３のＩ／Ｏｎ型トランジスタと同様に、ｎ型不純物領域ＮＲは、ｎ型不純物領域ＮＲ１、ＮＲ２と、低濃度ｎ型不純物領域ＬＮＲとを有している。図１１を参照して、Ｉ／Ｏｐ型トランジスタのｐ型不純物領域ＰＲは、ｐ型不純物領域ＰＲ１、ＰＲ２と、低濃度ｐ型不純物領域ＬＰＲとを有している。図１２を参照して、コアｎ型トランジスタは図３のコアｎ型トランジスタと同様に、ｎ型不純物領域ＮＲは、ｎ型不純物領域ＮＲ１、ＮＲ２と、低濃度ｎ型不純物領域ＬＮＲとを有している。図１３を参照して、コアｐ型トランジスタのｐ型不純物領域ＰＲは、ｐ型不純物領域ＰＲ１、ＰＲ２と、低濃度ｐ型不純物領域ＬＰＲとを有している。
【００４３】
図１２における不純物領域ＬＮＲ、ＮＲ２はｎ型不純物領域ＮＲ１に比べて不純物濃度が低い領域である。同様に、図１３における不純物領域ＬＰＲ、ＰＲ２はｐ型不純物領域ＰＲ１に比べて不純物濃度が低い領域である。またコアトランジスタの不純物領域ＬＮＲ、ＬＰＲは不純物領域ＮＲ１、ＮＲ２、ＰＲ１、ＰＲ２から出るように（ゲート絶縁膜ＧＩの下部に）形成されている。またコアトランジスタ、Ｉ／Ｏトランジスタともに、ｐ型不純物領域ＰＲ１、ＰＲ２、低濃度ｐ型不純物領域ＬＰＲはボロン（Ｂ）やボロンの化合物を含む構成であることが好ましい。しかしこれらの不純物領域は、たとえばインジウム（Ｉｎ）を含むなど他の不純物からなる構成であってもよい。またこれらの不純物領域は、たとえばボロンの不純物とインジウムの不純物との両方を含む構成であってもよい。
【００４４】
さらに図１０〜図１３において、シリサイドＳＣはｐ型不純物領域ＰＲ１のみに形成されているが、これがたとえばｐ型不純物領域ＰＲ２や低濃度ｐ型不純物領域ＬＰＲの少なくとも一部の領域に形成されていてもよい。
【００４５】
本実施の形態においては、図１２と図１３とを比較して、深さＤcrnは、深さＤcrpとほぼ同じであってもよい。また幅Ｗcrnは幅Ｗcrpとほぼ同じであってもよい。つまりコアトランジスタに関しては、図１２と図１３とはｎ型とｐ型とが異なるのみで、各トランジスタの各領域のサイズや形状などはすべて同じであってもよい。
【００４６】
ただし本実施の形態においては、深さＤionは、深さＤcrnより深いことが好ましい。具体的には、ＤionはＤcrnの１．４倍以上の深さを有することが好ましい。また深さＤiopは、深さＤcrpより深いことが好ましい。具体的には、ＤiopはＤcrpの１．１５倍以上の深さを有することが好ましい。
【００４７】
ＤionがＤcrnの１．４倍以上の深さを有することにより、シリサイドＳＣの深さや、シリサイドＳＣの表面の凹凸状態などにかかわらず、Ｉ／Ｏｎ型ＭＯＳトランジスタに印加するドレイン電圧に起因するリーク電流を抑制できる。同様に、ＤiopがＤcrpの１．１５倍以上の深さを有することにより、シリサイドＳＣの深さや、シリサイドＳＣの表面の凹凸状態などにかかわらず、Ｉ／Ｏｐ型ＭＯＳトランジスタに印加するドレイン電圧に起因するリーク電流を抑制できる。
【００４８】
また本実施の形態においては、ＤionはＤiopより深いことが好ましい。たとえばＤcrnとＤcrpとの深さが同一であり、ＤionはＤcrnの１．４倍以上の深さを有し、ＤiopはＤcrpの１．１５倍以上の深さを有する場合、必然的にＤionはＤiopよりも深くなる。また幅についても、ＷionはＷiopよりも広いことが好ましい。
【００４９】
以上より、図１０〜図１３の４種類のＭＯＳトランジスタの中では、図１０のＩ／Ｏｎ型ＭＯＳトランジスタのｎ型不純物領域ＮＲのＤionがもっとも深く、図１１のＩ／Ｏｐ型ＭＯＳトランジスタのｐ型不純物領域ＰＲのＤiopがこれに次ぐことが好ましい。ＤionやＤiopを他よりも深くするために、図１０および図１１のＩ／Ｏトランジスタのｎ型不純物領域ＮＲ、ｐ型不純物領域ＰＲの構成が、図１２〜図１３のコアトランジスタのｎ型またはｐ型不純物領域の構成と異なっていてもよい。
【００５０】
具体的には、図１２〜図１３に示すｎ型またはｐ型不純物領域は、低濃度ｎ型（ｐ型）不純物領域ＬＮＲ（ＬＰＲ）がｎ型（ｐ型）不純物領域ＮＲ（ＰＲ）より浅い。これに対して図１０〜図１１のｎ型不純物領域ＮＲは、低濃度ｎ型不純物領域ＬＮＲがｎ型不純物領域ＮＲ１、ＮＲ２より深い。このように、低濃度ｎ型不純物領域ＬＮＲを深く形成することにより、ｎ型不純物領域ＮＲ全体をより深く形成することができる。
【００５１】
ただし、たとえば図１０のｎ型不純物領域ＮＲ全体の深さＤionと図１２のｎ型不純物領域ＮＲ全体の深さＤcrnとの大小関係が上述したとおりになっていればよく、これらを構成する個々の不純物領域の深さの大小関係については任意である。つまり、たとえば図１０におけるｎ型不純物領域ＮＲ１と図１２におけるｎ型不純物領域ＮＲ１とを比較した際に、図１２のｎ型不純物領域ＮＲ１が図１０のｎ型不純物領域ＮＲ１より深くなっていてもよい。ｎ型不純物領域ＮＲ２や低濃度ｎ型不純物領域ＬＮＲなどについても同様である。
【００５２】
ところで上述したように、ｎ型不純物領域ＮＲなどの深さとは、当該ｎ型不純物領域ＮＲが形成される半導体基板ＳＵＢの主表面からｎ型不純物領域ＮＲの最下部までの、半導体基板ＳＵＢの主表面に垂直な方向に関する距離を示す。このことを図１４を参照しながらより詳細に説明する。
【００５３】
図１４のグラフの横軸は、半導体基板の内部における、半導体基板の上側の主表面からの深さを示す。つまり横軸の原点は、半導体基板の上側の主表面を示す。また当該グラフの縦軸は、各深さの領域における、リンや砒素、ボロンの原子の濃度を示す。
【００５４】
たとえば不純物として主に砒素を含み、リンの不純物も含んでいるｎ型不純物領域を考える。具体的には、図１４に示すように、図１４の場合、半導体基板の主表面から、リンの濃度とボロンの濃度とが等しくなる点までの深さである。
【００５５】
この場合、当該ｎ型不純物領域の深さは、半導体基板の主表面から、リンの濃度とボロンの濃度とが等しくなる箇所までの距離である。上記箇所とは、たとえば図１０〜図１３の断面図における不純物領域ＬＮＲ、ＮＲ２、ＬＰＲ、ＰＲ１などの境界（界面）を示す曲線（最下部）である。
【００５６】
以上は一例として、ｎ型不純物領域ＮＲや、ｎ型不純物領域ＮＲを構成する各領域の界面について説明している。しかしｐ型不純物領域ＰＲや、ｐ型不純物領域ＰＲを構成する各領域の界面についても同様に定義することができる。
【００５７】
上記の不純物領域の界面を検証する方法の一例として、以下のような方法が用いられる。当該不純物領域に対して、たとえばジルトルエッチャントによるエッチングを行なう。このとき、当該不純物領域に含まれる不純物の種類に応じて、あるいは不純物材料の有無に応じて、エッチングの速度が変化する。このエッチング速度の変化を分析することにより、不純物領域の界面の位置を検証することができる。ただし以上の方法はあくまで一例であり、他の方法を用いて不純物領域の界面の位置や深さを検証してもよい。
【００５８】
ここで本実施の形態の、コアトランジスタとＩ／Ｏトランジスタとを有する半導体装置の作用効果について説明する。
【００５９】
まず、図１５および図１６を参照して、従来例と本実施の形態との相違点について説明する。従来のＩ／Ｏｎ型トランジスタのｎ型不純物領域ＮＲは、本実施の形態のコアｎ型トランジスタのｎ型不純物領域ＮＲと同様の構成や深さを有している。すなわち低濃度ｎ型不純物領域ＬＮＲがｎ型不純物領域ＮＲ２よりも浅く、またｎ型不純物領域ＮＲ全体の深さが本実施の形態のＩ／Ｏｎ型トランジスタよりも浅い点において、図１５は図１０と異なっている。従来のＩ／Ｏｐ型トランジスタについても同様であり、低濃度ｐ型不純物領域ＬＰＲがｐ型不純物領域ＰＲ２よりも浅く、またｐ型不純物領域ＰＲ全体の深さが本実施の形態のＩ／Ｏｐ型トランジスタよりも浅い点において、図１６は図１１と異なっている。
【００６０】
図１７を参照して、図１５のＩ／Ｏｎ型トランジスタのゲート電極ＮＧＥにゲート電圧、ドレイン領域としてのｎ型不純物領域ＮＲにドレイン電圧を印加した場合を考える。このとき当該電圧により、半導体基板ＳＵＢの内部には空乏層ＤＰＴが形成される。ここで空乏層ＤＰＴとは、図１７中のソース領域（左側のｎ型不純物領域ＮＲ）からドレイン領域（右側のｎ型不純物領域）に延びる点曲線と、ソース領域近傍およびドレイン領域近傍に描かれた点曲線とに挟まれた領域である。
【００６１】
ここで、上記のようにＩ／Ｏトランジスタのドレイン電圧は、コアトランジスタのドレイン電圧に比べて非常に高い（約５Ｖ）。このためＩ／Ｏトランジスタのドレイン領域の周囲の空乏層ＤＰＴは、コアトランジスタのドレイン領域の周囲の空乏層よりも延在する方向に交差する幅が広くなる。
【００６２】
またドレイン領域（ｎ型不純物領域ＮＲ）のシリサイドＳＣは、半導体基板ＳＵＢの主表面に対して平坦であるとは限らず、実際には部分的に半導体基板ＳＵＢの内部方向に突出したシリサイド凸部ＥＳＣが形成される場合もある。空乏層についても同様に、部分的に凹凸の大きい領域が存在する場合がある。
【００６３】
高いドレイン電圧の印加により、空乏層ＤＰＴの幅が広くなる結果、シリサイド凸部ＥＳＣ（シリサイドＳＣ）が空乏層ＤＰＴと接触することがある。
【００６４】
その結果、図１７中に矢印で示すようなリーク電流が発生する可能性がある。仮にＩ／ＯトランジスタのシリサイドＳＣ（シリサイド凸部ＥＳＣ）と空乏層ＤＰＴとの距離が、コアトランジスタの当該距離と同じであっても、Ｉ／Ｏトランジスタにはコアトランジスタよりもリーク電流が発生しやすい。これはＩ／Ｏトランジスタのドレイン電圧はコアトランジスタのドレイン電圧よりも高いためである。
【００６５】
そこで、本実施の形態において、Ｉ／Ｏトランジスタのｎ型（ｐ型）不純物領域が、コアトランジスタのｎ型（ｐ型）不純物領域よりも深く形成される。このようにすれば、特にドレイン領域としてのｎ型不純物領域の下に空乏層ＤＰＴは、より深い位置に形成される。このためたとえシリサイドＳＣに多数のシリサイド凸部ＥＳＣが含まれたり、シリサイドＳＣが比較的深い位置まで形成される場合においても、シリサイドＳＣ（シリサイド凸部ＥＳＣ）と空乏層ＤＰＴとの距離を広くすることが可能になる。したがってたとえ当該トランジスタに高いドレイン電圧が印加されても、シリサイドＳＣ（シリサイド凸部ＥＳＣ）と空乏層ＤＰＴとの接触が抑制される。すなわちリーク電流の発生が抑制され、半導体装置ＤＶを構成する各回路の信頼性が向上される。
【００６６】
また一般に、当該ｎ型（ｐ型）不純物領域が深いほど、当該不純物領域の図１７の左右方向に関する幅も広く形成される。したがって当該不純物領域を深く形成すれば、深さ方向のみならず、幅方向に関しても、シリサイドＳＣから空乏層ＤＰＴまでの距離を長くすることができ、シリサイドＳＣと空乏層ＤＰＴとの間でのリーク電流の発生を抑制することができる。
【００６７】
また、支持基板ＳＳとｎ型ゲート電極ＮＧＥとのみが図示され、他の構成部材は図示が省略された図１８の上面図を参照して、特にＩ／Ｏｎ型トランジスタでは、ｐ型の支持基板ＳＳ中に含まれるボロンの不純物が主に酸化膜とシリコンとの界面に偏析する。また偏析とは、不純物原子が特定の箇所に集合する現象をいう。
【００６８】
上記の不純物原子の偏析は、特に支持基板ＳＳにボロンを含む際に顕著となる。これはボロンの原子量が小さくボロンの不純物原子が容易に移動するため、ボロンの原子は他の不純物原子に比べて拡散しやすい性質を有するためである。
【００６９】
なお偏析は、フィールド酸化膜ＦＯと支持基板ＳＳとの界面近傍を始めとする、酸化膜とシリコン単結晶との界面近傍や、酸化膜とｎ型不純物領域ＮＲとの界面近傍にも発生しやすい。
【００７０】
図１８および、図１９と図２０とを参照して、Ｉ／Ｏｎ型トランジスタの駆動時に偏析が起きていない領域（図１９）に比べて、偏析が起きた領域（図２０）はｎ型不純物領域ＮＲの最下部が浅くなる。これはボロンなどｐ型基板ＳＳの不純物原子がｎ型不純物領域ＮＲの不純物と再結合することにより、ｎ型不純物領域ＮＲの下方の不純物が消滅して空乏層となるためである。
【００７１】
つまり、特にチャネルやドレイン領域の近傍にて偏析が発生すれば、ｎ型不純物領域ＮＲが浅くなり、その分空乏層がドレイン領域下の浅い領域に形成される。するとドレイン領域のシリサイドと、ドレイン領域下の空乏層との距離が短くなるため、両者の間にリーク電流が発生しやすくなる。
【００７２】
以上のように、特に支持基板ＳＳがボロンを不純物とするｐ型であるＩ／Ｏｎ型トランジスタでは、ドレイン領域への高電圧印加に起因するリーク電流が発生しやすくなる。そこで本実施の形態に示すように、Ｉ／Ｏｎ型トランジスタに対して、Ｉ／Ｏｐ型トランジスタよりもｎ型不純物領域ＮＲを深く形成する。このようにすれば、Ｉ／Ｏｎ型トランジスタ駆動時における、ドレイン領域への高電圧印加に起因するリーク電流の発生が抑制される。したがって半導体装置ＤＶを構成する各回路の信頼性が向上される。
【００７３】
次に、本実施の形態の半導体装置ＤＶの製造方法について説明する。なお半導体装置ＤＶには、コアｎ型−ｐ型トランジスタと、Ｉ／Ｏｎ型−ｐ型トランジスタとの合計４種類が形成されている。しかし以下の図２１〜図３１においては特に、図２および図３に示す、コアｎ型トランジスタとＩ／Ｏｎ型トランジスタとが１台ずつ並列する構造の製造方法について説明する。
【００７４】
図２１を参照して、まず半導体基板ＳＵＢが準備される。半導体基板ＳＵＢはたとえばシリコンの単結晶からなるｎ型の支持基板が用いられることが好ましい。半導体基板ＳＵＢの一方（上側）の主表面上に、パッド酸化膜ＰＤａ、窒化珪素膜ＳＮａが順に、たとえばＣＶＤ（Chemical Vapor Deposition）法を用いて形成されることが好ましい。
【００７５】
パッド酸化膜ＰＤａはたとえばシリコン酸化膜からなることが好ましい。またその厚みは５ｎｍ以上２０ｎｍ以下とすることが好ましい。また窒化珪素膜ＳＮａはたとえば窒化珪素（ＳｉＮ）からなることが好ましい。またその厚みは１００ｎｍ程度であり、たとえば７０ｎｍ以上１５０ｎｍ以下とすることが好ましい。
【００７６】
次に、通常のフォトレジストＲＳを用いて、通常の写真製版技術により、トレンチＴＲが形成される。トレンチＴＲは、窒化珪素膜ＳＮａおよびパッド酸化膜ＰＤａ、半導体基板ＳＵＢの一部がエッチングにより除去されることにより形成される溝部である。トレンチＴＲは、複数の半導体素子（たとえばコアトランジスタとＩ／Ｏトランジスタ）間を区画する領域を形成するために設けられる。ここでは半導体基板ＳＵＢの上側の主表面から、２００ｎｍ以上３００ｎｍ以下の深さ分だけエッチングされることが好ましい。
【００７７】
図２２を参照して、次に、窒化珪素膜ＳＮａおよびトレンチＴＲの底面上に、たとえばＣＶＤ法により、シリコン酸化膜ＦＯａが堆積される。このシリコン酸化膜ＦＯａの厚みは５００ｎｍ程度であり、４００ｎｍ以上６００ｎｍ以下であることが好ましい。
【００７８】
図２３を参照して、次に、シリコン酸化膜ＦＯａの表面（上部）に対して、ＣＭＰ（Chemical Mechanical Polishing）と呼ばれる化学機械研磨がなされる。ここではシリコン酸化膜ＦＯａおよびその下の窒化珪素膜ＳＮａが研磨される。ここでは研磨後の窒化珪素膜を窒化珪素膜ＳＮｂとする。トレンチＴＲの内部に形成されたシリコン酸化膜ＦＯａのみ研磨されずに残り、これが隣接するトランジスタ間を電気的に分離するフィールド酸化膜ＦＯとなる。
【００７９】
図２４を参照して、まずたとえばウェットエッチングにより、窒化珪素膜ＳＮｂが除去される。次に写真製版技術を用いたパターニングがなされる。具体的には、ウェルＷＬを形成したい領域に開口を有するレジスト膜が形成される。当該レジスト膜をマスクとして用いて、たとえばボロンなどのｐ型不純物が半導体基板ＳＵＢの主表面にほぼ垂直な方向から照射される。すると当該不純物は半導体基板ＳＵＢの内部に注入され（ウェル注入）、ボロンを含むｐ型のウェルＷＬが形成される。
【００８０】
なお図２４でのウェル注入において、注入されるボロン原子の持つエネルギは以下のとおりであることが好ましい。第１段階として、数百ｋｅＶ、たとえば１００ｋｅＶ以上５００ｋｅＶ以下のエネルギを印加しながらボロン原子が注入される。このときボロン原子はたとえば平面視において１×１０12ｃｍ-2以上５×１０13ｃｍ-2以下の照射密度で注入されることが好ましい。次に第２段階として、数十ｋｅＶ、たとえば１０ｋｅＶ以上５０ｋｅＶ以下のエネルギを印加しながらボロン原子が注入される。このときボロン原子はたとえば平面視において１×１０11ｃｍ-2以上５×１０12ｃｍ-2以下の照射密度で注入されることが好ましい。
【００８１】
ここで形成されるｐ型のウェルＷＬは、たとえばｎ型の半導体基板ＳＵＢを用いて、ｎ型のＭＯＳＦＥＴを作る際に必要な、ｐ型のベース領域として用いられる。なお図２５〜図３１においては、半導体基板ＳＵＢは全体がｐ型のベース領域であると仮定して、ウェルＷＬの図示は省略される。
【００８２】
図２５を参照して、コアトランジスタが形成される領域のみ、追加でイオン注入がなされる。具体的には、たとえばボロンなどのｐ型不純物が図２４のウェル注入と同様の手順により半導体基板ＳＵＢの所望の領域の内部に注入される（チャネル注入）。このとき注入されるボロン原子の持つエネルギは以下のとおりであることが好ましい。十数ｋｅＶ、たとえば１０ｋｅＶ以上２０ｋｅＶ以下のエネルギを印加しながらボロン原子が注入される。このときボロン原子はたとえば平面視において１×１０12ｃｍ-2以上５×１０13ｃｍ-2以下の照射密度で注入されることが好ましい。
【００８３】
図２６を参照して、まずたとえばウェットエッチングにより、パッド酸化膜ＰＤｂが除去される。その後、たとえば熱酸化法を用いて、ゲート絶縁膜ＧＩａが半導体基板ＳＵＢの主表面上の全面に成膜される。ゲート絶縁膜ＧＩａは数十ｎｍ、たとえば５ｎｍ以上２０ｎｍ以下の厚みとなるように成膜されることが好ましい。またゲート絶縁膜ＧＩａはたとえばシリコン酸化膜からなるものであることが好ましい。ゲート絶縁膜ＧＩａ形成後、コアトランジスタが形成される領域のゲート絶縁膜ＧＩａのみウェットエッチングにより除去され、ゲート絶縁膜ＧＩａより薄いゲート絶縁膜ＧＩｂが形成される。ゲート絶縁膜ＧＩｂは数ｎｍ、たとえば１ｎｍ以上３ｎｍ以下の厚みとなるように形成されることが好ましい。
【００８４】
図２７を参照して、ゲート絶縁膜ＧＩａ、ＧＩｂ上に、たとえばＣＶＤ法により、多結晶シリコンの成膜がなされる。ここで成膜される多結晶シリコンの厚みはたとえば２０ｎｍ以上３００ｎｍ以下であることが好ましい。次に当該多結晶シリコンに不純物が注入される。ここではたとえば図２４や図２５での注入と同様の手順により、ｎ型不純物としてのリン原子が多結晶シリコンの内部に注入される。このときたとえば１ｋｅＶ以上５０ｋｅＶ以下のエネルギを印加しながら、平面視において１×１０15ｃｍ-2以上５×１０15ｃｍ-2以下の照射密度で注入されることが好ましい。
【００８５】
その後、所望のｎ型ゲート電極ＮＧＥおよびゲート絶縁膜ＧＩの形状となるように、堆積した多結晶シリコンおよびその下のゲート絶縁膜ＧＩａ、ＧＩｂがパターニングされる。ここでのパターニングは、たとえば通常の写真製版技術を適用することによりなされる。
【００８６】
図２８を参照して、Ｉ／Ｏトランジスタのソース領域、ドレイン領域としての低濃度ｎ型不純物領域ＬＮＲが形成される。低濃度ｎ型不純物領域ＬＮＲは、図２４や図２５での注入と同様の手順により形成される。ここではたとえば１ｋｅＶ以上１２０ｋｅＶ以下のエネルギを印加しながら、平面視において１×１０13ｃｍ-2以上１×１０14ｃｍ-2以下の照射密度で、ｎ型不純物としてのリン原子が形成されることが好ましい。
【００８７】
ただし図２８の工程において、リン原子は、半導体基板ＳＵＢの主表面に垂直な方向に対して斜めの方向から注入（ＬＤＤ注入）されることが好ましい。具体的には、半導体基板ＳＵＢの主表面に垂直な方向に対して０°以上６０°以下の角度の方向から注入されることが好ましい。
【００８８】
ここでの低濃度ｎ型不純物領域ＬＮＲは、Ｉ／Ｏトランジスタのソース領域やドレイン領域の深い接合として形成される。半導体基板ＳＵＢの主表面に垂直な方向に対して斜めの方向から不純物を注入することにより、ｎ型ゲート電極ＮＧＥ下部の深い領域にまで不純物原子を注入することができる。
【００８９】
なお、低濃度ｎ型不純物領域ＬＮＲを形成したい領域のみに選択的に不純物を注入する方法としては、図２４や図２５での注入と同様の、写真製版技術によりパターニングされたマスク層を形成することによりなされることが好ましい。
【００９０】
図２９を参照して、コアトランジスタのソース領域、ドレイン領域としての低濃度ｎ型不純物領域ＬＮＲが形成される。低濃度ｎ型不純物領域ＬＮＲは、たとえばｎ型不純物としての砒素の原子が、図２４や図２５での注入と同様の手順により形成される。ここではたとえば１ｋｅＶ以上２０ｋｅＶ以下のエネルギを印加しながら、平面視において５×１０13ｃｍ-2以上１×１０15ｃｍ-2以下の照射密度で、リン原子が注入されることが好ましい。
【００９１】
図３０を参照して、コアトランジスタとＩ／Ｏトランジスタとのｎ型ゲート電極ＮＧＥとゲート絶縁膜ＧＩの側面上に側壁絶縁膜ＳＷが形成される。具体的には、半導体基板ＳＵＢの主表面上および、コアトランジスタとＩ／Ｏトランジスタとのｎ型ゲート電極ＮＧＥの上面および側面を覆うように、たとえばＣＶＤ法により、シリコン酸化膜が堆積される。その後、ドライエッチングを行なうことで側壁絶縁膜ＳＷが形成される。
【００９２】
次に、上記各工程と同様に行なわれる不純物の注入により、コアトランジスタとＩ／Ｏトランジスタとのソース領域／ドレイン領域としてのｎ型不純物領域ＮＲ１、ＮＲ２が形成される。具体的には、たとえば砒素の原子が注入されることによりｎ型不純物領域ＮＲ１が形成され、リンの原子が注入されることによりｎ型不純物領域ＮＲ２が形成される。
【００９３】
砒素の原子は、たとえば１ｋｅＶ以上５０ｋｅＶ以下のエネルギを印加しながら、平面視において３×１０14ｃｍ-2以上３×１０15ｃｍ-2以下の照射密度で注入されることが好ましい。またリンの原子は、たとえば１ｋｅＶ以上５０ｋｅＶ以下のエネルギを印加しながら、平面視において５×１０12ｃｍ-2以上１×１０14ｃｍ-2以下の照射密度で注入されることが好ましい。なおここでは各不純物の注入される角度は、半導体基板ＳＵＢの主表面にほぼ垂直な方向であることが好ましい。
【００９４】
以上により、ｎ型不純物領域ＮＲ１、ＮＲ２と低濃度ｎ型不純物領域ＬＮＲとからなる、ｎ型不純物領域ＮＲが形成される。ここでｎ型不純物領域ＮＲ全体の、半導体基板ＳＵＢの主表面からの深さに関して、コアｎ型トランジスタよりもＩ／Ｏｎ型トランジスタの方が深くなるように形成されることが好ましい。図２８にて形成された、Ｉ／Ｏトランジスタの低濃度ｎ型不純物領域ＬＮＲの深さが、Ｉ／Ｏトランジスタのｎ型不純物領域ＮＲ全体の深さとなる。
【００９５】
より具体的には、Ｉ／Ｏトランジスタのｎ型不純物領域ＮＲ全体の深さは、コアトランジスタのｎ型不純物領域ＮＲ全体の深さの１．４倍以上となるように、ｎ型不純物領域ＮＲが形成されることが好ましい。
【００９６】
以上のようにソース領域／ドレイン領域としてのｎ型不純物領域ＮＲが形成された後、半導体基板ＳＵＢが１０００℃程度、たとえば９００℃以上１１００℃以下の温度で数十秒以内で加熱される、いわゆるアニール処理がなされる。この処理により、ｎ型不純物領域ＮＲの内部の、砒素やリンなどの不純物原子が活性化される。
【００９７】
次に図３１を参照して、半導体基板ＳＵＢ、ｎ型不純物領域ＮＲ、ｎ型ゲート電極ＮＧＥの上面上、およびｎ型ゲート電極ＮＧＥとゲート絶縁膜ＧＩとの側面上を覆うように、金属膜ＭＴＬが堆積される。この金属膜ＭＴＬは、たとえばコバルトと窒化チタン（ＴｉＮ）との積層構造が合計数ｎｍ以上数十ｎｍ以下だけ堆積されることにより形成される。また上記コバルトと窒化チタンとの積層構造の代わりに、たとえばニッケルと窒化チタンとの積層構造が形成されてもよい。このような金属膜ＭＴＬの積層構造が、たとえばスパッタリング法などの一般的な金属薄膜形成方法により形成されることが好ましい。
【００９８】
次に、当該半導体基板ＳＵＢが数百℃の温度で数十秒から数分間加熱される、いわゆるアニール処理がなされる。するとｎ型不純物領域ＮＲやｎ型ゲート電極ＮＧＥを構成するシリコンの原子と、その上に形成されたコバルトやニッケルの原子とが反応してシリサイドＳＣ（図３参照）が形成される。すなわち、特にｎ型不純物領域ＮＲのうち半導体基板ＳＵＢの主表面近傍の領域や、ｎ型ゲート電極ＮＧＥの最上面近傍の領域においてシリサイドＳＣが形成される（シリサイド化）。
【００９９】
その後、シリサイド化がなされなかった金属膜ＭＴＬが、たとえばウェットエッチングなどの処理により除去される。以上の工程により、図３に示す態様の、コアトランジスタとＩ／Ｏトランジスタとを有する半導体装置が形成される。
【０１００】
なお以上においてはコアｎ型トランジスタとＩ／Ｏｎ型トランジスタとの製造方法のみを示している。しかしコアｐ型トランジスタやＩ／Ｏｐ型トランジスタについても、同様の製造方法により形成される。以下に、図２１〜図３１を用いてｐ型トランジスタの製造方法を説明する場合の、ｎ型トランジスタの製造方法と異なる点において説明する。
【０１０１】
具体的には、ｐ型トランジスタが形成される場合には、たとえば図２１ではｐ型の支持基板ＳＳが用いられる。また、図２４においてはｎ型の不純物原子であるリン原子と砒素原子とがウェル注入される。ここで注入される各不純物原子の持つエネルギは以下のとおりであることが好ましい。第１段階として、数百ｋｅＶ、たとえば１００ｋｅＶ以上５００ｋｅＶ以下のエネルギを印加しながらリン原子が注入される。このときリン原子はたとえば平面視において１×１０11ｃｍ-2以上５×１０13ｃｍ-2以下の照射密度で注入されることが好ましい。次に第２段階として、数十ｋｅＶ、たとえば１０ｋｅＶ以上５０ｋｅＶ以下のエネルギを印加しながら砒素原子が注入される。このとき砒素原子はたとえば平面視において１×１０11ｃｍ-2以上５×１０12ｃｍ-2以下の照射密度で注入されることが好ましい。
【０１０２】
図２５においては、たとえば砒素などのｎ型不純物が図２４のウェル注入と同様の手順により半導体基板ＳＵＢの所望の領域の内部に注入される（チャネル注入）。このとき注入される砒素原子の持つエネルギは以下のとおりであることが好ましい。数十ｋｅＶ、たとえば１０ｋｅＶ以上５０ｋｅＶ以下のエネルギを印加しながら砒素原子が注入される。このとき砒素原子はたとえば平面視において１×１０12ｃｍ-2以上５×１０13ｃｍ-2以下の照射密度で注入されることが好ましい。
【０１０３】
図２７においては、ｐ型不純物としてのボロン原子が多結晶シリコンの内部に注入される。このときのエネルギ強度はたとえば１ｋｅＶ以上１０ｋｅＶ以下であることが好ましい。またボロン原子の照射範囲は、ｎ型不純物としてのリン原子が多結晶シリコンの内部に注入される場合と同様である。
【０１０４】
また図２８においては、Ｉ／Ｏ領域に低濃度ｐ型不純物領域ＬＰＲを形成するため、たとえばボロン原子が注入される。注入の条件は低濃度ｎ型不純物領域ＬＮＲが形成される場合と同様である。
【０１０５】
図２９においては、コア領域のみに低濃度ｐ型不純物領域ＬＰＲを形成するため、たとえばｐ型不純物としてのボロンの原子を含む化合物、具体的にはフッ化ボロン（ＢＦ2）が形成される。注入の条件は低濃度ｎ型不純物領域ＬＮＲが形成される場合と同様である。
【０１０６】
図３０においては、不純物の注入により、コアトランジスタとＩ／Ｏトランジスタとのソース領域／ドレイン領域としてのｐ型不純物領域ＰＲ１、ＰＲ２が形成される。具体的には、たとえばフッ化ボロンの化合物が注入されることによりｐ型不純物領域ＰＲ１が形成され、ボロンの原子が注入されることによりｐ型不純物領域ＰＲ２が形成される。
【０１０７】
フッ化ボロンの原子は、たとえば１ｋｅＶ以上５０ｋｅＶ以下のエネルギを印加しながら、平面視において３×１０14ｃｍ-2以上３×１０15ｃｍ-2以下の照射密度で注入されることが好ましい。またボロンの原子は、たとえば１ｋｅＶ以上５０ｋｅＶ以下のエネルギを印加しながら、平面視において５×１０12ｃｍ-2以上１×１０14ｃｍ-2以下の照射密度で注入されることが好ましい。なおここでは各不純物の注入される角度は、半導体基板ＳＵＢの主表面にほぼ垂直な方向であることが好ましい。
【０１０８】
以上により、ｐ型不純物領域ＰＲ１、ＰＲ２と低濃度ｐ型不純物領域ＬＰＲとからなる、ｐ型不純物領域ＰＲが形成される。ここでｐ型不純物領域ＰＲ全体の、半導体基板ＳＵＢの主表面からの深さに関して、コアｐ型トランジスタよりもＩ／Ｏｐ型トランジスタの方が深くなるように形成されることが好ましい。より具体的には、Ｉ／Ｏトランジスタのｐ型不純物領域ＰＲ全体の深さは、コアトランジスタのｐ型不純物領域ＰＲ全体の深さの１．１５倍以上となるように、ｐ型不純物領域ＰＲが形成されることが好ましい。
【０１０９】
また、コアｎ型トランジスタ、Ｉ／Ｏｎ型トランジスタ、コアｐ型トランジスタ、Ｉ／Ｏｐ型トランジスタを含む半導体装置が形成される場合には、Ｉ／Ｏｎ型トランジスタのｎ型不純物領域ＮＲ全体が、Ｉ／Ｏｐ型トランジスタのｐ型不純物領域ＰＲ全体よりも深いことが好ましい。
【０１１０】
以上の各点が、ｐ型トランジスタの形成において、ｎ型トランジスタの形成と異なる点である。
【０１１１】
（実施の形態２）
本実施の形態は、実施の形態１と比較して、ゲート電極およびチャネル領域の構成において異なっている。以下、本実施の形態の半導体装置について説明する。
【０１１２】
図３２を参照して、本実施の形態の半導体装置を構成するＩ／Ｏｎ型トランジスタは、ゲート電極がｐ型不純物を含むｐ型ゲート電極ＰＧＥとなっている。ｐ型の支持基板ＳＳの内部のうち、ｐ型ゲート電極ＰＧＥおよびゲート絶縁膜ＧＩの下のチャネル領域には、埋め込みチャネルＢＣＮ（ｎ型の不純物拡散層）が埋め込まれている。埋め込みチャネルＢＣＮは、たとえば砒素などのｎ型不純物を含む。
【０１１３】
図３２のＩ／Ｏｎ型トランジスタは、上記の点において図１０のＩ／Ｏｎ型トランジスタと異なっている。つまり本実施の形態の構成は、上記以外は実施の形態１の構成とほぼ同じであるため、図３２において実施の形態１と同一の要素については同一の符号を付し、その説明を省略する。
【０１１４】
Ｉ／Ｏｎ型トランジスタには、実施の形態１に示すｎ型ゲート電極ＮＧＥを有するＭＯＳトランジスタと、ｐ型ゲート電極ＰＧＥを有するＭＯＳトランジスタとを含んでいてもよい。
【０１１５】
同一の半導体基板ＳＵＢに、ｎ型ゲート電極ＮＧＥを有するＩ／Ｏｎ型トランジスタとｐ型ゲート電極ＰＧＥを有するＩ／Ｏｎ型トランジスタとが形成される場合、一般にｐ型ゲート電極ＰＧＥの方が閾値電圧Ｖthが高くなる。具体的には、たとえば図１０に示すｎ型ゲート電極ＮＧＥを有するＩ／Ｏｎ型トランジスタの閾値電圧Ｖthは約１Ｖである。これに対して、図１０のｎ型ゲート電極ＮＧＥをｐ型ゲート電極ＰＧＥに変更したＩ／Ｏｎ型トランジスタの閾値電圧Ｖthは約２Ｖである。したがって前者を低閾値電圧Ｉ／Ｏｎ型トランジスタ、後者を高閾値電圧Ｉ／Ｏｐ型トランジスタと考え、閾値電圧の異なる複数種類のＩ／Ｏｎ型トランジスタが１つの半導体基板ＳＵＢ上に意図的に形成された半導体装置を形成することができる。
【０１１６】
また、図３２のようにｐ型ゲート電極ＰＧＥを有し、かつ埋め込みチャネルＢＣＮを有するＩ／Ｏｎ型トランジスタは、閾値電圧が約１Ｖとなる。このように埋め込みチャネルＢＣＮを設けることにより、Ｉ／Ｏｎ型トランジスタの閾値電圧が低下する。埋め込みチャネルＢＣＮを設け、かつ当該埋め込みチャネルＢＣＮ中に含まれるｎ型不純物の濃度を調整することにより、Ｉ／Ｏｎ型トランジスタの閾値電圧を任意に調整することができる。
【０１１７】
埋め込みチャネルＢＣＮの最下部は、ｎ型不純物領域ＬＮＲの最下部よりも、半導体基板ＳＵＢの主表面からの（主表面に垂直な、図３２の上下方向に関する）距離が短いことが好ましい。言い換えればｎ型不純物領域ＬＮＲの最下部は、埋め込みチャネルＢＣＮの最下部よりも半導体基板ＳＵＢの内部の深いところまで形成されていることが好ましい。
【０１１８】
次に、本実施の形態の、コアトランジスタとＩ／Ｏトランジスタとを有する半導体装置の作用効果について説明する。本実施の形態は、実施の形態１に記載の効果に加えて、以下の効果を有する。
【０１１９】
上記のようにＩ／Ｏｎ型トランジスタが埋め込みチャネルＢＣＮを有することにより、ｎ型不純物領域ＮＲに形成されたシリサイドＳＣから見て、ｎ型不純物を含まない（ｐ型不純物を含む）支持基板ＳＳの内部の領域までの距離が長くなる。すると、ｎ型不純物領域ＮＲが深く形成される実施の形態１と同様に、シリサイドＳＣから、ｎ型不純物領域ＮＲなどの外側に形成される空乏層ＤＰＴ（図１７参照）までの距離が長くなる。シリサイドＳＣからｎ型不純物領域ＮＲまでの、特に図３２の左右方向に関する距離は、図３２中に矢印で示す距離となり、この距離は埋め込みチャネルＢＣＮが存在しない場合に比べて長くなる。
【０１２０】
埋め込みチャネルＢＣＮが配置されることにより、ソース領域としてのｎ型不純物領域ＮＲと、ドレイン領域としてのｎ型不純物領域ＮＲとがｎ型不純物領域により橋渡しされる。このためソース領域からドレイン領域まで、ｎ型不純物領域が連続するように形成される。したがって、特に図３２の左右方向に関しては、ドレイン領域のシリサイドＳＣが空乏層との距離を非常に大きくすることができる。つまりシリサイドＳＣと空乏層との間にリーク電流が流れる可能性を大きく低減することができる。
【０１２１】
また、埋め込みチャネルＢＣＮがシリサイドＳＣよりも深く形成されることにより、図３２の上下方向に関しても、シリサイドＳＣと空乏層との距離を確保することができる。この結果、シリサイドＳＣと空乏層との間にリーク電流が流れる可能性を大きく低減することができる。
【０１２２】
ここで、本実施の形態の半導体装置ＤＶの製造方法について説明する。
本実施の形態の半導体装置ＤＶの製造方法は、大筋で実施の形態１における製造方法と同様であり、図２１〜図３１を用いて説明できる。しかし図２６においてゲート絶縁膜ＧＩａが形成される前に、Ｉ／Ｏｎ型トランジスタのゲート電極が形成される領域の直下の、半導体基板ＳＵＢの内部に、埋め込みチャネルＢＣＮが形成されることが好ましい。具体的には、実施の形態１と同様にたとえば砒素原子などのｎ型不純物がイオン注入される。ここで、注入される砒素原子の持つエネルギは以下のとおりであることが好ましい。たとえば１０ｋｅＶ以上１５０ｋｅＶ以下のエネルギを印加しながら砒素原子が注入される。このとき、たとえば平面視において１×１０11ｃｍ-2以上１×１０13ｃｍ-2以下の照射密度で砒素原子が注入されることが好ましい。
【０１２３】
以上の工程により埋め込みチャネルＢＣＮが形成された状態で、図２７に示すゲート絶縁膜ＧＩおよびゲート電極が形成される。ただしここで形成されるゲート電極はｐ型ゲート電極ＰＧＥである。このため、たとえば実施の形態１におけるＩ／Ｏｐ型トランジスタが形成される場合と同様に、不純物としてのボロン原子がイオン注入されることが好ましい。このときのエネルギ強度はたとえば１ｋｅＶ以上１０ｋｅＶ以下であることが好ましい。またボロン原子の照射範囲は、ｎ型不純物としてのリン原子が多結晶シリコンの内部に注入される場合と同様である。
【０１２４】
以上の各工程において、本実施の形態の製造方法は実施の形態１の製造方法と異なる。したがって本実施の形態の、上述しなかった各工程については実施の形態１と同様である。
【０１２５】
また以上においては、Ｉ／Ｏｎ型トランジスタに埋め込みチャネルＢＣＮが形成される態様について説明している。しかしＩ／Ｏｐ型トランジスタに埋め込みチャネルを埋め込んでもよい。この場合はｐ型の不純物を含む埋め込みチャネルが形成される。このようにすれば、Ｉ／Ｏｎ型トランジスタに埋め込みチャネルＢＣＮが形成される場合と同様に、シリサイドと空乏層との間でのリーク電流を抑制することができる。また、当該Ｉ／Ｏｐ型トランジスタの閾値電圧を任意に調整することができる。
【０１２６】
本発明の実施の形態２は、以上に述べた各点についてのみ、本発明の実施の形態１と異なる。すなわち、本発明の実施の形態２について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１に順ずる。
【０１２７】
（実施の形態３）
本実施の形態は、実施の形態１と比較して、不純物領域の構成において異なっている。以下、本実施の形態の半導体装置について説明する。
【０１２８】
図３３および図３４を参照して、本実施の形態のｎ型トランジスタのうち、コアｎ型トランジスタのｎ型不純物領域ＮＲは砒素を含むｎ型不純物領域ＮＲ１とリンを含むｎ型不純物領域ＮＲ２とを有する。これに対してＩ／Ｏｎ型トランジスタのｎ型不純物領域ＮＲはリンを含む不純物領域のみから構成されている。
【０１２９】
図３５および図３６のグラフの横軸は、それぞれ図３３および図３４のｎ型不純物領域ＮＲ上に引かれた点線に沿う方向に（上下方向に）関する位置（深さ）を示している。また図３５および図３６のグラフの縦軸は、それぞれ図３３および図３４のｎ型不純物領域ＮＲ上に引かれた点線上の各位置における不純物の濃度を示している。
【０１３０】
図３５を参照して、本実施の形態のＩ／Ｏｎ型トランジスタのｎ型不純物領域ＮＲの内部にはリンの不純物のみが含まれている。これに対して、図３６を参照して、本実施の形態におけるコアトランジスタのｎ型不純物領域ＮＲの内部には、図３４の低濃度ｎ型不純物領域ＬＮＲを構成する砒素の不純物と、ｎ型不純物領域ＮＲ１を構成する砒素の不純物、およびｎ型不純物領域ＮＲ２を構成するリンの不純物とが存在する。すなわち、本実施の形態のコアｎ型トランジスタは実施の形態１のコアｎ型トランジスタと同様である。
【０１３１】
本実施の形態のＩ／Ｏｎ型トランジスタのｎ型不純物領域ＮＲに含まれるリンは、実施の形態１のＩ／Ｏｎ型トランジスタの低濃度ｎ型不純物領域ＬＮＲの濃度にほぼ等しい。言い換えれば、本実施の形態のＩ／Ｏｎ型トランジスタのｎ型不純物領域は、実施の形態１のＩ／Ｏｎ型トランジスタの低濃度ｎ型不純物領域ＬＮＲと深さや濃度がほぼ等しいもののみがｎ型不純物領域ＮＲとして形成された態様を有する。
【０１３２】
つまり図３４のコアｎ型トランジスタは、図１２の実施の形態１のコアｎ型トランジスタと同様の構成を有する。したがって本実施の形態のｎ型トランジスタは、Ｉ／Ｏｎ型トランジスタのみが実施の形態１と異なっており、コアｎ型トランジスタについては実施の形態１と同様である。
【０１３３】
なお図３６中の「砒素Ｌ」とは、図３４のコアｎ型トランジスタの低濃度ｎ型不純物領域ＬＮＲにおける砒素の不純物の濃度を示しており、「砒素１」とは、図３４のｎ型不純物領域ＮＲ１における砒素の不純物の濃度を示している。つまり両者の示す砒素は物質としては同一である。
【０１３４】
図３７を参照して、本実施の形態の変形例として、図３３と同様の構成を有するＩ／Ｏｎ型トランジスタに対して、図３２と同様に、たとえば砒素の不純物を含む埋め込みチャネルＢＣＮが形成されてもよい。またゲート電極がｐ型ゲート電極ＰＧＥからなっていてもよい。
【０１３５】
本実施の形態のｎ型トランジスタは、上記の点において実施の形態１のｎ型トランジスタと異なっている。つまり本実施の形態の構成は、上記以外は実施の形態１の構成とほぼ同じであるため、図３３〜図３９において実施の形態１と同一の要素については同一の符号を付し、その説明を省略する。
【０１３６】
次に、本実施の形態の、コアトランジスタとＩ／Ｏトランジスタとを有する半導体装置の作用効果について説明する。本実施の形態は、実施の形態１に記載の効果に加えて、以下の効果を有する。
【０１３７】
本実施の形態のＩ／Ｏｎ型トランジスタのように、リンを含む低濃度ｎ型不純物領域のみからなるｎ型不純物領域ＮＲは、特に半導体基板ＳＵＢの主表面近傍の浅い領域において、不純物濃度が実施の形態１のＩ／Ｏｎ型トランジスタや、各実施の形態のコアｎ型トランジスタなどに比べて低くなる。すると当該トランジスタに加えられるドレイン電圧に対して、当該トランジスタが駆動可能な耐圧を向上することができる。
【０１３８】
図３８のグラフの横軸は、ソース領域に対してドレイン領域に加えられるドレイン電圧の大きさを示す。また当グラフの縦軸は、ソース領域とドレイン領域との間に流れるドレイン電流の大きさを示す。また図３８中には複数のデータ曲線が図示されるが、上方にある曲線ほど、ゲート電極に加わるゲート電圧が大きいことを示す。
【０１３９】
各曲線のうち、実線はＩ／Ｏｎ型トランジスタのｎ型不純物領域ＮＲが、実施の形態１のように砒素の不純物を含む場合のデータを示す。また各曲線のうち、点線はＩ／Ｏｎ型トランジスタのｎ型不純物領域ＮＲが、本実施の形態のようにリンの不純物のみからなる場合のデータを示す。
【０１４０】
図３８より、Ｉ／Ｏｎ型トランジスタのｎ型不純物領域ＮＲが砒素の不純物を含まない方が、砒素の不純物を含む場合に比べて、駆動時の許容可能なドレイン電圧（ＯＮ耐圧）の値が大きくなることがわかる。上記のようにドレイン電圧のＯＮ耐圧が向上されると、半導体装置ＤＶ全体の機能が向上される。
【０１４１】
上記のように耐圧を向上する効果は、ｎ型不純物領域ＮＲの中でも特に半導体基板ＳＵＢの主表面に近い浅い領域における不純物濃度が低い場合に顕著となる。さらに、本実施の形態のように、ｎ型不純物領域ＮＲ中に含まれる１種類の不純物は、より拡散させやすいリンであることが好ましい。
【０１４２】
また、図３７のように埋め込みチャネルＢＣＮを有し、かつｎ型不純物領域ＮＲに濃度の低いリンの不純物のみを有する構成とすれば、シリサイドＳＣと当該ｎ型不純物領域ＮＲとの間でのリーク電流の発生を、実施の形態２と同様に抑制することができる。
【０１４３】
ここで、本実施の形態の半導体装置ＤＶの製造方法について説明する。
本実施の形態の半導体装置ＤＶの製造方法は、大筋で実施の形態１における製造方法と同様であり、図２１〜図３１を用いて説明できる。しかし本実施の形態において、図３０に示す、ｎ型不純物領域ＮＲ１およびｎ型不純物領域ＮＲ２は、コアトランジスタにのみ形成され、Ｉ／Ｏトランジスタには形成されない。
【０１４４】
具体的には、図３９を参照して、図３０と同様にｎ型ゲート電極ＮＧＥが形成され、Ｉ／Ｏトランジスタのリン不純物を含む低濃度ｎ型不純物領域ＬＮＲが形成された状態で、Ｉ／Ｏｎ型トランジスタ上のみにフォトレジストＲＳが塗布される。この状態で、コアｎ型トランジスタの所望の箇所に、実施の意形態１と同様の手順により、ソース領域／ドレイン領域としてのｎ型不純物領域ＮＲ１、ＮＲ２が形成される。このようにすれば、コアｎ型トランジスタにのみ、砒素およびリンを含むｎ型不純物領域ＮＲが形成され、Ｉ／Ｏｎ型トランジスタにはリンのみを含むｎ型不純物領域ＮＲが形成される。
【０１４５】
なおここでコアｎ型トランジスタのみにｎ型不純物領域ＮＲ１、ＮＲ２を形成する際におけるイオン注入の条件は、実施の形態１と同様である。
【０１４６】
本発明の実施の形態３は、以上に述べた各点についてのみ、本発明の実施の形態１と異なる。すなわち、本発明の実施の形態３について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１に順ずる。
【０１４７】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【０１４８】
本発明は、論理回路を構成する半導体素子と、入出力回路を構成する半導体素子とを備える半導体装置およびその製造方法に特に有利に適用されうる。
【符号の説明】
【０１４９】
ＢＣＮ 埋め込みチャネル、ＤＰＴ 空乏層、ＤＶ 半導体装置、ＥＳＣ シリサイド凸部、ＦＯ フィールド酸化膜、ＦＯａ シリコン酸化膜、ＧＥ ゲート電極、ＧＩ，ＧＩａ，ＧＩｂ ゲート絶縁膜、ＬＮＲ 低濃度ｎ型不純物領域、ＬＰＲ 低濃度ｐ型不純物領域、ＭＴＬ 金属膜、ＮＧＥ ｎ型ゲート電極、ＮＲ，ＮＲ１，ＮＲ２ ｎ型不純物領域、ＰＤａ，ＰＤｂ パッド酸化膜、ＰＧＥ ｐ型ゲート電極、ＰＲ，ＰＲ１，ＰＲ２ ｐ型不純物領域、ＲＳ フォトレジスト、ＳＣ シリサイド、ＳＮａ，ＳＮｂ 窒化珪素膜、ＳＳ 支持基板、ＳＵＢ 半導体基板、ＳＷ 側壁絶縁膜、ＴＲ トレンチ、ＷＬ ウェル。
【特許請求の範囲】
【請求項１】
主表面を有する半導体基板と、
前記主表面上に形成された、論理回路を構成するｎチャネル型の第１のトランジスタおよびｐチャネル型の第２のトランジスタと、
前記主表面上に形成された、入出力回路を構成するｎチャネル型の第３のトランジスタおよびｐチャネル型の第４のトランジスタとを備える半導体装置であって、
前記第１および第３のトランジスタは、ｎ型の不純物領域を有しており、
前記第２および第４のトランジスタは、ｐ型の不純物領域を有しており、
前記主表面から前記第３のトランジスタの前記不純物領域の最下部までの距離は、前記主表面から前記第１のトランジスタの前記不純物領域の最下部までの距離より長く、
前記主表面から前記第４のトランジスタの前記不純物領域の最下部までの距離は、前記主表面から前記第２のトランジスタの前記不純物領域の最下部までの距離より長く、
前記主表面から前記第３のトランジスタの前記不純物領域の最下部までの距離は、前記主表面から前記第４のトランジスタの前記不純物領域の最下部までの距離より長い、半導体装置。
【請求項２】
前記主表面から前記第３のトランジスタの前記不純物領域の最下部までの距離は、前記主表面から前記第１のトランジスタの前記不純物領域の最下部までの距離の１．４倍以上である、請求項１に記載の半導体装置。
【請求項３】
前記主表面から前記第４のトランジスタの前記不純物領域の最下部までの距離は、前記主表面から前記第２のトランジスタの前記不純物領域の最下部までの距離の１．１５倍以上である、請求項１または２に記載の半導体装置。
【請求項４】
前記第３のトランジスタには、ｎ型のゲート電極を有する前記第３のトランジスタと、ｐ型のゲート電極を有する前記第３のトランジスタとを有しており、
前記第３のトランジスタにおける前記ｐ型のゲート電極の下には、ｎ型の不純物拡散層を有している、請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
前記主表面から、前記不純物拡散層の最下部までの距離は、前記主表面から、前記不純物領域の最下部までの距離より短い、請求項４に記載の半導体装置。
【請求項６】
前記第１のトランジスタを構成する前記不純物領域は、不純物として砒素およびリンを含んでおり、前記第３のトランジスタを構成する前記不純物領域は、前記不純物としてリンのみ含んでいる、請求項１〜５のいずれかに記載の半導体装置。
【請求項７】
主表面を有する半導体基板を準備する工程と、
前記主表面上に、論理回路を構成する第１および第２のトランジスタを形成する工程と、
前記主表面上に、入出力回路を構成する第３および第４のトランジスタを形成する工程とを備える半導体装置の製造方法であって、
前記第１および第３のトランジスタを形成する工程には、ｎ型の不純物領域を形成する工程を含んでおり、
前記第２および第４のトランジスタを形成する工程には、ｐ型の不純物領域を形成する工程を含んでおり、
前記主表面から前記第３のトランジスタの前記不純物領域の最下部までの距離は、前記主表面から前記第１のトランジスタの前記不純物領域の最下部までの距離より長くなるように形成され、
前記主表面から前記第４のトランジスタの前記不純物領域の最下部までの距離は、前記主表面から前記第２のトランジスタの前記不純物領域の最下部までの距離より長くなるように形成され、
前記主表面から前記第３のトランジスタの前記不純物領域の最下部までの距離は、前記主表面から前記第４のトランジスタの前記不純物領域の最下部までの距離より長くなるように形成される、半導体装置の製造方法。
【請求項８】
前記不純物領域は、不純物のイオンを注入することにより形成され、
前記イオンは、前記主表面に対して斜めの方向から注入される、請求項７に記載の半導体装置の製造方法。
【請求項９】
前記不純物領域は、不純物のイオンを注入することにより形成され、
前記第１のトランジスタを構成する前記不純物領域は、前記不純物として砒素およびリンを含むように形成され、前記第３のトランジスタを構成する前記不純物領域は、前記不純物としてリンのみ含むように形成される、請求項７または８に記載の半導体装置の製造方法。
【請求項１０】
前記主表面から前記第３のトランジスタの前記不純物領域の最下部までの距離は、前記主表面から前記第１のトランジスタの前記不純物領域の最下部までの距離の１．４倍以上となるように形成される、請求項７〜９のいずれかに記載の半導体装置の製造方法。
【請求項１１】
前記主表面から前記第４のトランジスタの前記不純物領域の最下部までの距離は、前記主表面から前記第２のトランジスタの前記不純物領域の最下部までの距離の１．１５倍以上となるように形成される、請求項７〜１０のいずれかに記載の半導体装置の製造方法。
【請求項１２】
前記第３のトランジスタとして、ｎ型のゲート電極を有する前記第３のトランジスタと、ｐ型のゲート電極を有する前記第３のトランジスタとが形成され、
前記第３のトランジスタにおける前記ｐ型のゲート電極の下に、前記ｎ型の不純物拡散層を形成する工程をさらに有する、請求項７〜１１のいずれかに記載の半導体装置の製造方法。
【請求項１】
主表面を有する半導体基板と、
前記主表面上に形成された、論理回路を構成するｎチャネル型の第１のトランジスタおよびｐチャネル型の第２のトランジスタと、
前記主表面上に形成された、入出力回路を構成するｎチャネル型の第３のトランジスタおよびｐチャネル型の第４のトランジスタとを備える半導体装置であって、
前記第１および第３のトランジスタは、ｎ型の不純物領域を有しており、
前記第２および第４のトランジスタは、ｐ型の不純物領域を有しており、
前記主表面から前記第３のトランジスタの前記不純物領域の最下部までの距離は、前記主表面から前記第１のトランジスタの前記不純物領域の最下部までの距離より長く、
前記主表面から前記第４のトランジスタの前記不純物領域の最下部までの距離は、前記主表面から前記第２のトランジスタの前記不純物領域の最下部までの距離より長く、
前記主表面から前記第３のトランジスタの前記不純物領域の最下部までの距離は、前記主表面から前記第４のトランジスタの前記不純物領域の最下部までの距離より長い、半導体装置。
【請求項２】
前記主表面から前記第３のトランジスタの前記不純物領域の最下部までの距離は、前記主表面から前記第１のトランジスタの前記不純物領域の最下部までの距離の１．４倍以上である、請求項１に記載の半導体装置。
【請求項３】
前記主表面から前記第４のトランジスタの前記不純物領域の最下部までの距離は、前記主表面から前記第２のトランジスタの前記不純物領域の最下部までの距離の１．１５倍以上である、請求項１または２に記載の半導体装置。
【請求項４】
前記第３のトランジスタには、ｎ型のゲート電極を有する前記第３のトランジスタと、ｐ型のゲート電極を有する前記第３のトランジスタとを有しており、
前記第３のトランジスタにおける前記ｐ型のゲート電極の下には、ｎ型の不純物拡散層を有している、請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
前記主表面から、前記不純物拡散層の最下部までの距離は、前記主表面から、前記不純物領域の最下部までの距離より短い、請求項４に記載の半導体装置。
【請求項６】
前記第１のトランジスタを構成する前記不純物領域は、不純物として砒素およびリンを含んでおり、前記第３のトランジスタを構成する前記不純物領域は、前記不純物としてリンのみ含んでいる、請求項１〜５のいずれかに記載の半導体装置。
【請求項７】
主表面を有する半導体基板を準備する工程と、
前記主表面上に、論理回路を構成する第１および第２のトランジスタを形成する工程と、
前記主表面上に、入出力回路を構成する第３および第４のトランジスタを形成する工程とを備える半導体装置の製造方法であって、
前記第１および第３のトランジスタを形成する工程には、ｎ型の不純物領域を形成する工程を含んでおり、
前記第２および第４のトランジスタを形成する工程には、ｐ型の不純物領域を形成する工程を含んでおり、
前記主表面から前記第３のトランジスタの前記不純物領域の最下部までの距離は、前記主表面から前記第１のトランジスタの前記不純物領域の最下部までの距離より長くなるように形成され、
前記主表面から前記第４のトランジスタの前記不純物領域の最下部までの距離は、前記主表面から前記第２のトランジスタの前記不純物領域の最下部までの距離より長くなるように形成され、
前記主表面から前記第３のトランジスタの前記不純物領域の最下部までの距離は、前記主表面から前記第４のトランジスタの前記不純物領域の最下部までの距離より長くなるように形成される、半導体装置の製造方法。
【請求項８】
前記不純物領域は、不純物のイオンを注入することにより形成され、
前記イオンは、前記主表面に対して斜めの方向から注入される、請求項７に記載の半導体装置の製造方法。
【請求項９】
前記不純物領域は、不純物のイオンを注入することにより形成され、
前記第１のトランジスタを構成する前記不純物領域は、前記不純物として砒素およびリンを含むように形成され、前記第３のトランジスタを構成する前記不純物領域は、前記不純物としてリンのみ含むように形成される、請求項７または８に記載の半導体装置の製造方法。
【請求項１０】
前記主表面から前記第３のトランジスタの前記不純物領域の最下部までの距離は、前記主表面から前記第１のトランジスタの前記不純物領域の最下部までの距離の１．４倍以上となるように形成される、請求項７〜９のいずれかに記載の半導体装置の製造方法。
【請求項１１】
前記主表面から前記第４のトランジスタの前記不純物領域の最下部までの距離は、前記主表面から前記第２のトランジスタの前記不純物領域の最下部までの距離の１．１５倍以上となるように形成される、請求項７〜１０のいずれかに記載の半導体装置の製造方法。
【請求項１２】
前記第３のトランジスタとして、ｎ型のゲート電極を有する前記第３のトランジスタと、ｐ型のゲート電極を有する前記第３のトランジスタとが形成され、
前記第３のトランジスタにおける前記ｐ型のゲート電極の下に、前記ｎ型の不純物拡散層を形成する工程をさらに有する、請求項７〜１１のいずれかに記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【公開番号】特開２０１２−５９９３２（Ｐ２０１２−５９９３２Ａ）
【公開日】平成２４年３月２２日（２０１２．３．２２）
【国際特許分類】
【出願番号】特願２０１０−２０１８８５（Ｐ２０１０−２０１８８５）
【出願日】平成２２年９月９日（２０１０．９．９）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年３月２２日（２０１２．３．２２）
【国際特許分類】
【出願日】平成２２年９月９日（２０１０．９．９）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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