半導体装置及びその製造方法
【課題】素子分離領域のエッチングを生じさせることなく、基板上にサイドウォール幅が異なる複数のトランジスタを精度良く形成できるようにする。
【解決手段】
半導体装置の製造方法において、まず第１のゲート電極１３４及び第２のゲート電極１４４を覆うように、第１の絶縁膜１５１及び第２の絶縁膜１５２を順次形成する。この後、第２の絶縁膜１５２における第１の領域１０３の上に形成された部分を除去する。この後、基板１０１の上に第３の絶縁膜１５３を形成する。この後、第２の絶縁膜１５２及び第３の絶縁膜１５３を選択的に除去することにより、第１のゲート電極１３４の側面上に第３の絶縁膜１５３からなる第１の外側サイドウォール１３６を形成し、第２のゲート電極１４４の側面上に第２の絶縁膜１５２及び第３の絶縁膜１５３からなる第２の外側サイドウォール１４６を形成する。
【解決手段】
半導体装置の製造方法において、まず第１のゲート電極１３４及び第２のゲート電極１４４を覆うように、第１の絶縁膜１５１及び第２の絶縁膜１５２を順次形成する。この後、第２の絶縁膜１５２における第１の領域１０３の上に形成された部分を除去する。この後、基板１０１の上に第３の絶縁膜１５３を形成する。この後、第２の絶縁膜１５２及び第３の絶縁膜１５３を選択的に除去することにより、第１のゲート電極１３４の側面上に第３の絶縁膜１５３からなる第１の外側サイドウォール１３６を形成し、第２のゲート電極１４４の側面上に第２の絶縁膜１５２及び第３の絶縁膜１５３からなる第２の外側サイドウォール１４６を形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特にサイドウォールの幅が異なる複数のトランジスタを有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の微細化に伴い、マイクロコンピュータ等の演算回路及び内蔵メモリ等に使用されるコア回路と、外部とのインターフェースとして用いられる入出力回路との電源電圧の差が増大している。また、高機能化のために多様な電源電圧のトランジスタを１つのチップ上に搭載する動きが加速している。
【０００３】
半導体装置に使用されているＭＩＳ（金属−絶縁膜−半導体）型電界効果トランジスタにおいては、ソース／ドレインとチャネルとの境界における不純物濃度の変化を低減し、ホットキャリアによるトランジスタの劣化を抑制するためにＬＤＤ（Lightly Doped Drain）構造が多用されている。ＬＤＤ構造においては、トランジスタのゲート電極の両側にソース／ドレイン領域よりも低濃度の不純物を注入した後、ゲート電極の側壁にサイドウォールを形成し、サイドウォール越しに高濃度の不純物を注入してソース／ドレイン領域を形成する。
【０００４】
ＬＤＤ構造の場合、一般的に、電源電圧の高いトランジスタのサイドウォール幅は、電源電圧の低いトランジスタよりも大きくする必要がある。トランジスタのサイドウォール幅が設計値よりも小さくなると、ソース／ドレインとチャネルとの境界領域における不純物濃度の変化が急峻になる。これにより、チャネルを流れるキャリアがエネルギーを得て、いわゆるホットキャリアとなり、ゲート絶縁膜に注入される。ゲート絶縁膜に注入されたホットキャリアは、ゲート絶縁膜に欠陥を発生させたり、ゲート絶縁膜中にトラップされたりする。その結果、トランジスタのしきい値の変動及び信頼性の低下が生じる。逆に、サイドウォール幅が設計よりも大きくなると、拡散層の抵抗値が上昇し、トランジスタの駆動能力が低下する。このように、ＬＤＤ構造のサイドウォールの幅は、トランジスタの特性に多大な影響を与えるため、その制御は重要である。そこで、個々のトランジスタのサイドウォール幅を制御する種々の技術が報告されている（例えば、特許文献１を参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平２−１３９９６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来の半導体装置の製造方法においては、サイドウォール形成用の酸化膜に対して長時間のエッチングを行うことにより、幅が小さいサイドウォールを形成する。長時間のエッチングを行うと、サイドウォール形成用の酸化膜だけでなく、素子分離領域と活性領域との境界近傍において素子分離領域がエッチングされ、活性領域の側面にｐｎ接合が露出するおそれがある。活性領域の側面にｐｎ接合が露出すると、シリサイド層を形成した場合に接合リークが発生する原因となる。
【０００７】
素子分離領域のエッチングを避けるために、素子分離領域の上においてエッチングマスクが重なり合うようにすると、エッチングマスクが重なった部分においてサイドウォール用の酸化膜がエッチングされず、細い柱状に残存するおそれがある。細い柱状に残存した酸化膜が製造工程中に折れると、パーティクルが発生し、製品歩留まりが低下する。さらに、パーティクルは、後工程の設備に悪影響を及ぼす。
【０００８】
本発明は、前記の問題を解決し、素子分離領域のエッチングを生じさせることなく、基板上にサイドウォール幅が異なる複数のトランジスタを精度良く形成できるようにすることを目的とする。
【課題を解決するための手段】
【０００９】
前記の目的を達成するため、本発明は半導体装置の製造方法を、積層された複数の絶縁膜からサイドウォールを形成し、サイドウォールを形成する絶縁膜の積層数を変えることによりサイドウォール幅を制御する構成とする。
【００１０】
具体的に、本発明に係る半導体装置の製造方法は、基板に素子分離領域により互いに分離された第１の領域及び第２の領域を形成する工程（ａ）と、第１の領域の上に第１のゲート絶縁膜を介在させて第１のゲート電極を形成し、第２の領域の上に第２のゲート絶縁膜を介在させて第２のゲート電極を形成する工程（ｂ）と、第１のゲート電極及び第２のゲート電極を覆うように、第１の絶縁膜及び第２の絶縁膜を順次形成する工程（ｃ）と、工程（ｃ）よりも後に、第２の絶縁膜における第１の領域の上に形成された部分を除去する工程（ｄ）と、工程（ｄ）よりも後に、基板の上に第３の絶縁膜を形成する工程（ｅ）と、工程（ｅ）よりも後に、第２の絶縁膜及び第３の絶縁膜をエッチバックすることにより、第１のゲート電極の側面上に第３の絶縁膜からなる第１の外側サイドウォールを形成し、第２のゲート電極の側面上に第２の絶縁膜及び第３の絶縁膜からなる第２の外側サイドウォールを形成する工程（ｆ）と、工程（ｆ）よりも後に、第１の絶縁膜における第１の外側サイドウォール及び第２の外側サイドウォールに覆われていない部分を除去することにより、第１のゲート電極の側面上に第１の内側サイドウォールを形成し、第２のゲート電極の側面上に第２の内側サイドウォールを形成する工程（ｇ）とを備え、第２のゲート電極は、第１のゲート電極よりもゲート長が長く、第１の絶縁膜と第２の絶縁膜とは、互いに異なる材料からなり、第２の絶縁膜と第３の絶縁膜とは、同一の材料からなる。
【００１１】
本発明の半導体装置の製造方法は、第２の絶縁膜における第１の領域の上に形成された部分を除去する工程（ｄ）と、工程（ｄ）よりも後に、基板の上に第３の絶縁膜を形成する工程（ｅ）と、工程（ｅ）よりも後に、第２の絶縁膜及び第３の絶縁膜をエッチバックすることにより、第１のゲート電極の側面上に第３の絶縁膜からなる第１の外側サイドウォールを形成し、第２のゲート電極の側面上に第２の絶縁膜及び第３の絶縁膜からなる第２の外側サイドウォールを形成する工程（ｆ）とを備えている。このため、第１の外側サイドウォールの幅と第２の外側サイドウォールの幅を正確に制御することができる。また、第２の絶縁膜の下に第１の絶縁膜を形成するため、第２の絶縁膜及び第３の絶縁膜をエッチングする際に、素子分離領域及びゲート絶縁膜等がエッチングされることがない。
【００１２】
本発明の半導体装置の製造方法において、工程（ｄ）では、ウエットエッチングにより第２の絶縁膜を除去すればよい。
【００１３】
本発明の半導体装置の製造方法において、第１の絶縁膜はシリコン窒化膜であり、第２の絶縁膜及び第３の絶縁膜はシリコン酸化膜である構成とすればよい。
【００１４】
本発明の半導体装置の製造方法において、第１の外側サイドウォールは、第２の外側サイドウォールよりも幅が狭くしてもよい。
【００１５】
本発明の半導体装置の製造方法において、第１のゲート絶縁膜は、第２のゲート絶縁膜よりも膜厚が薄くしてもよい。
【００１６】
本発明の半導体装置の製造方法において、第１の領域は、第１のトランジスタの形成領域であり、第２の領域は、第２のトランジスタの形成領域であり、第１のトランジスタは、電源電圧が１．１Ｖ以上且つ２．０Ｖ以下であり、第２のトランジスタは、電源電圧が３．３Ｖ以上且つ７．０Ｖ以下である構成とすればよい。
【００１７】
本発明の半導体装置の製造方法において、第１のゲート電極は、ゲート長が３０ｎｍ以上且つ１８０ｎｍ以下であり、第２のゲート電極は、ゲート長が２００ｎｍ以上且つ７００ｎｍ以下である構成とすればよい。
【００１８】
本発明の半導体装置の製造方法は、工程（ｂ）よりも後で且つ工程（ｃ）よりも前に、基板の上に第４の絶縁膜を形成する工程（ｈ）をさらに備え、工程（ｇ）において、第１の絶縁膜の露出部分を除去した後、第４の絶縁膜の露出部分を除去してもよい。
【００１９】
本発明の半導体装置の製造方法は、工程（ｂ）よりも後で且つ工程（ｃ）よりも前に、基板の上に第４の絶縁膜を形成する工程（ｈ）と、第４の絶縁膜を選択的に除去することにより第１のゲート電極及び第２のゲート電極の側面上にオフセットスペーサを形成する工程（ｉ）とをさらに備えていてもよい。
【００２０】
本発明の半導体装置の製造方法において、第４の絶縁膜はシリコン酸化膜としてもよい。
【００２１】
本発明の半導体装置の製造方法において、工程（ｆ）は、第１の絶縁膜における第１のゲート電極の上に形成された部分が露出するまで第２の絶縁膜及び第３の絶縁膜を除去する工程（ｆ１）と、工程（ｆ１）よりも後に、第１の絶縁膜における第２のゲート電極の上に形成された部分が露出するまで、第２の絶縁膜及び第３の絶縁膜における第２の領域の上に形成された部分を除去する工程（ｆ２）とを含んでいてもよい。
【００２２】
本発明に係る半導体装置は、基板の第１の領域に形成された第１のトランジスタ及び第２の領域に形成された第２のトランジスタを備え、第１のトランジスタは、基板の上に第１のゲート絶縁膜を介在させて形成された第１のゲート電極と、第１のゲート電極の側面上に形成された第１の内側サイドウォールと、第１の内側サイドウォールの上に形成された第１の外側サイドウォールとを有し、第２のトランジスタは、基板の上に第２のゲート絶縁膜を介在させて形成された第２のゲート電極と、第２のゲート電極の側面上に形成された第２の内側サイドウォールと、第２の内側サイドウォールの上に形成された第２の外側サイドウォールとを有し、第１の内側サイドウォール及び第２の内側サイドウォールと第１の外側サイドウォール及び第２の外側サイドウォールとは、互いに異なる材料からなり、第１の外側サイドウォールは、単層膜からなり、第２の外側サイドウォールは、積層膜からなる。
【発明の効果】
【００２３】
本発明に係る半導体装置の製造方法によれば、素子分離領域のエッチングを生じさせることなく、基板上にサイドウォール幅が異なる複数のトランジスタを精度良く形成できる。
【図面の簡単な説明】
【００２４】
【図１】（ａ）〜（ｃ）は一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図２】（ａ）〜（ｃ）は一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図３】（ａ）〜（ｃ）は一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図５】従来のサイドウォールの製造方法の問題点を示す断面図である。
【図６】（ａ）〜（ｃ）は一実施形態の第１変形例に係る半導体装置の製造方法を工程順に示す断面図である。
【図７】（ａ）〜（ｃ）は一実施形態の第２変形例に係る半導体装置の製造方法を工程順に示す断面図である。
【図８】（ａ）〜（ｃ）は一実施形態の第２変形例に係る半導体装置の製造方法を工程順に示す断面図である。
【図９】（ａ）及び（ｂ）は一実施形態の第２変形例に係る半導体装置の製造方法を工程順に示す断面図である。
【図１０】（ａ）〜（ｃ）は一実施形態の第３変形例に係る半導体装置の製造方法を工程順に示す断面図である。
【図１１】（ａ）〜（ｃ）は一実施形態の第３変形例に係る半導体装置の製造方法を工程順に示す断面図である。
【図１２】（ａ）及び（ｂ）は一実施形態の第３変形例に係る半導体装置の製造方法を工程順に示す断面図である。
【図１３】（ａ）及び（ｂ）は一実施形態の第３変形例に係る半導体装置の製造方法を工程順に示す断面図である。
【発明を実施するための形態】
【００２５】
（一実施形態）
まず、図１（ａ）に示すように、シリコン基板等の基板１０１に厚さが３００ｎｍのシリコン酸化膜からなるシャロートレンチ（ＳＴＩ）構造の素子分離領域１０２を形成し、互いに分離された２つの素子領域を形成する。続いて、低耐圧トランジスタである第１のトランジスタを形成する第１の領域１０３において素子領域の上部に第１のＰウェル１３１を形成し、高耐圧トランジスタである第２のトランジスタを形成する第２の領域１０４において素子領域の上部に第２のＰウェル１４１を形成する。
【００２６】
次に、図１（ｂ）に示すように、第１のトランジスタの第１のゲート絶縁膜１３３及び第１のゲート電極１３４と、第２のトランジスタの第２のゲート絶縁膜１４３及び第２のゲート電極１４４とを形成する。具体的には、第１の領域１０３の上に厚さが２ｎｍのシリコン酸化膜を形成し、第２の領域１０４の上に厚さが２０ｎｍのシリコン酸化膜を形成した後、第１の領域１０３及び第２の領域１０４の上に厚さが２００ｎｍのポリシリコン膜を形成する。続いて、リソグラフィを利用したパターニングを実施し、エッチングを行う。これにより、第１の領域１０３の上に第１のゲート絶縁膜１３３及び第１のゲート電極１３４を形成し、第２の領域１０４の上に第２のゲート絶縁膜１４３及び第２のゲート電極１４４を形成する。第１のゲート電極１３４はゲート長を１８０ｎｍとし、第２のゲート電極１４４はゲート長を６００ｎｍとする。
【００２７】
次に、図１（ｃ）に示すように、リソグラフィ法によりレジストマスクをパターニングし、第１の領域１０３を覆い、第２の領域１０４を露出するレジスト膜１７１を形成する。レジスト膜１７１を注入マスクとして、第２の領域１０４にリン（Ｐ）をイオンを注入する。イオン注入は、加速電圧を８０ｋｅＶとし、ドーズ量を２×１０13／ｃｍ2とする。これにより、第２の領域１０４の上部に、第２のトランジスタ用の第２のＮ型エクステンション拡散層１４５を形成する。
【００２８】
次に、レジスト膜１７１を除去した後、図２（ａ）に示すように、リソグラフィ法によりレジストマスクをパターニングし、第２の領域１０４を覆い、第１の領域１０３を露出するレジスト膜１７２を形成する。レジスト膜１７２を注入マスクとして第１の領域１０３にリンをイオン注入する。イオン注入は、加速電圧を１２ｋｅＶとし、ドーズ量を５×１０14ｃｍ2とする。これにより、第１の領域１０３の上部に第１のトランジスタ用の第１のＮ型エクステンション拡散層１３５を形成する。
【００２９】
次に、レジスト膜１７２を除去した後、図２（ｂ）に示すように第１のゲート電極１３４及び第２のゲート電極１４４を覆うように、厚さが１５ｎｍのシリコン窒化膜からなる第１の絶縁膜１５１を堆積し、続いて厚さが４０ｎｍのシリコン酸化膜からなる第２の絶縁膜１５２を堆積する。
【００３０】
次に、図２（ｃ）に示すように第２の領域１０４を覆い、第１の領域１０３を露出するレジスト膜１７３を形成し、続いてウエットエッチングにより第１の領域１０３上に形成された第２の絶縁膜１５２を除去する。シリコン酸化膜からなる第２の絶縁膜１５２は、例えばフッ酸（ＨＦ）と水とを１対２０の割合で混合した希フッ酸を用いてエッチングすればよい。第１のゲート絶縁膜１３３及び素子分離領域１０２は、シリコン窒化膜からなる第１の絶縁膜１５１に覆われているため、エッチングされない。
【００３１】
次に、レジスト膜１７３を除去した後、図３（ａ）に示すように厚さが５０ｎｍのシリコン酸化膜からなる第３の絶縁膜１５３を堆積する。
【００３２】
次に、図３（ｂ）に示すように全面エッチバックにより第１のゲート電極１３４の側面上に第１の外側サイドウォール１３６を形成し、第２のゲート電極１４４の側面上に第２の外側サイドウォール１４６を形成する。第３の絶縁膜１５３及び第２の絶縁膜１５２のエッチバックは、ドライエッチングにより第２の領域１０４において第１の絶縁膜１５１の一部が露出するまで行えばよい。ドライエッチングは、例えば下部電極にのみ単一周波数（例えば、１３．５６ＭＨｚ）の高周波電力を印加する下部１周波のＲＩＥ方式のエッチング装置を用い、エッチングガスにパーフルオロシクロブタン（Ｃ4Ｆ8）、アルゴン（Ａｒ）及び酸素（Ｏ2）をそれぞれ２２ｓｃｃｍ（標準状態でのｃｍ3／ｍｉｎ）、１５００ｓｃｃｍ及び４ｓｃｃｍの流量でチャンバ内に供給し、チャンバ内の圧力を３０ｍＴｏｒｒ（約４Ｐａ）とし、高周波電力を２５０Ｗとし、基板温度を２０℃として行えばよい。このようなエッチング条件とすることにより、シリコン酸化膜とシリコン窒化膜との選択比を５程度とすることができる。
【００３３】
第２の領域１０４において、第１の絶縁膜１５１の上に堆積されているシリコン酸化膜の膜厚は、第２の絶縁膜１５２の膜厚と第３の絶縁膜１５３の膜厚との和であり、９０ｎｍとなる。一方、第１の領域１０３においては、第２の絶縁膜１５２が除去されているため、第１の絶縁膜１５１の上に堆積されているシリコン酸化膜の膜厚は５０ｎｍとなる。第２の領域１０４において第１の絶縁膜１５１が露出するようにする場合には、シリコン酸化膜の膜厚に約２０％のオーバーエッチ量を加えて、シリコン酸化膜として１０８ｎｍ相当のエッチングをする必要がある。シリコン酸化膜とシリコン窒化膜との選択比が５程度である場合には、第２の領域１０４においては、第１の絶縁膜１５１は約４ｎｍエッチングされることになる。一方、第１の領域１０３においては、シリコン酸化膜として５８ｎｍに相当するオーバーエッチが生じ、第１の絶縁膜１５１は約１２ｎｍエッチングされる。このように、第１の絶縁膜１５１の膜厚が１５ｎｍの場合には、第２の絶縁膜１５２及び第３の絶縁膜１５３を除去するエッチングにおいて、シリコン酸化膜とシリコン窒化膜との選択比を５程度とすれば、シリコン窒化膜からなる第１の絶縁膜１５１においてエッチングを停止させることができ、基板１０１及び素子分離領域１０２がエッチングされることはない。
【００３４】
次に、図３（ｃ）に示すように全面エッチバックにより基板１０１が露出するまで第１の絶縁膜１５１を除去する。この際に、第１のゲート電極１３４及び第２のゲート電極１４４上の第１の絶縁膜１５１も同時に除去される。これにより、第１のゲート電極１３４の側面上に、第１の内側サイドウォール１３７及び第１の外側サイドウォール１３６を有する第１のサイドウォール１３８が形成され、第２のゲート電極１４４の側面上に第２の内側サイドウォール１４７及び第２の外側サイドウォール１４６を有する第２のサイドウォール１４８が形成される。第１の絶縁膜のエッチングは、例えば、下部１周波のＲＩＥ方式のエッチング装置を用い、エッチングガスに４フッ化炭素（ＣＦ4）、２フッ化エチレン（ＣＨ2Ｆ2）、Ａｒ及びＯ2をそれぞれ５０ｓｃｃｍ、３０ｓｃｃｍ、１５００ｓｃｃｍ及び３０ｓｃｃｍの流量でチャンバ内に供給し、チャンバ内の圧力を６０ｍＴｏｒｒ（約８Ｐａ）とし、高周波電力を２５０Ｗとし、基板温度を２０℃として行えばよい。
【００３５】
次に、図４に示すように、第１のゲート電極１３４及び第１のサイドウォール１３８をマスクとして、第１の領域１０３にイオン注入を行い、第２のゲート電極１４４及び第２のサイドウォール１４８をマスクとして、第２の領域１０４にイオン注入を行う。これにより、第１の領域１０３に第１のＮ型ソースドレイン拡散層１３９を形成し、第２の領域１０４に第２のＮ型ソースドレイン拡散層１４９を形成する。イオン注入は、例えば２０ｋｅＶの加速電圧でドーズ量が４×１０14／ｃｍ2となるように砒素（Ａｓ）イオンを注入すればよい。続いて、第１のＮ型ソースドレイン拡散層１３９及び第２のＮ型ソースドレイン拡散層１４９を活性化する熱処理を行う。熱処理は、例えば１０００℃で１０秒間の高速熱処理とすればよい。この後、第１のＮ型ソースドレイン拡散層１３９、第２のＮ型ソースドレイン拡散層１４９、第１のゲート電極１３４及び第２のゲート電極１４４の上部にシリサイド層１０７を形成する工程等を行えばよい。これにより、第１の領域１０３に幅が６０ｎｍ程度の第１のサイドウォール１３８を有する第１のトランジスタが形成され、第２の領域１０４に幅が１０５ｎｍ程度の第２のサイドウォール１４８を有する第２のトランジスタが形成される。
【００３６】
本実施形態の半導体装置製造方法は、サイドウォールの幅をシリコン酸化膜である第２の絶縁膜１５２及び第３の絶縁膜１５３の膜厚により制御することができ、サイドウォールの幅を自由に設定することが可能である。また、第１の領域１０３においてシリコン酸化膜である第２の絶縁膜１５２をウエットエッチングにより除去する際に、第１のゲート絶縁膜１３３はシリコン窒化膜からなる第１の絶縁膜１５１に覆われている。このため、第１のゲート絶縁膜１３３にサイドエッチが生じず、信頼性が高いトランジスタを形成することができる。さらに、第２の絶縁膜１５２及び第３の絶縁膜１５３をエッチングする際に、エッチング選択比が高い条件でエッチングを行うことにより、第１の絶縁膜１５１においてエッチングを止めることができる。このため、特に第１の領域１０３において素子分離領域１０２がエッチングされることがなく、シリサイド層１０７を形成する際に接合リークが生じるおそれがない。
【００３７】
本実施形態では第１のトランジスタの第１の外側サイドウォール１３６と第２のトランジスタの第２の外側サイドウォール１４６とを同一のエッチング工程において形成する。第１のトランジスタのサイドウォールと第２のトランジスタのサイドウォールとを別々の工程により形成する場合には、サイドウォールを形成するための酸化膜が素子分離領域の上に残存するおそれがある。例えば、図５に示すように、第２のトランジスタのサイドウォール５４６を形成する際に第１の領域５０３を覆うレジスト膜５７１の端部が第２の領域５０４側に突出し、第１のトランジスタのサイドウォール５３６を形成する際にレジスト膜に覆われていた領域と重なりが生じると、素子分離領域５０２の上に細い柱状の酸化膜５１１が残存する。酸化膜５１１は折れやすく、酸化膜５１１が折れることによりパーティクルが発生すると、製品の歩留まりが低下する。また、パーティクルは後工程の設備に悪影響を及ぼす。しかし、本実施形態では、このような酸化膜の残存が生じることがない。
【００３８】
（一実施形態の第１変形例）
一実施形態において、第１の外側サイドウォール１３６と第２の外側サイドウォール１４６とを同じ工程において形成する例を示した。しかし、第１の外側サイドウォール１３６と第２の外側サイドウォール１４６とを順次形成してもよい。
【００３９】
第３の絶縁膜１５３を形成するまでの工程は、一実施形態において示した工程と同様に行う。
【００４０】
次に、図６（ａ）に示すように、第２の絶縁膜１５２及び第３の絶縁膜１５３を、第１の領域１０３において第１の絶縁膜１５１が露出するまでエッチバックする。これにより、第１の領域１０３においては、第１のゲート電極１３４の側面上に第１の外側サイドウォール１３６が形成され、第２の領域１０４においては第２の絶縁膜１５２及び第３の絶縁膜１５３が残存し、第１の絶縁膜１５１が露出していない状態となる。
【００４１】
次に、図６（ｂ）に示すように、第１の領域１０３を覆い第２の領域１０４を露出するレジスト膜１７４を形成する。続いて、第２の領域１０４において、第１の絶縁膜１５１が露出するまで第２の絶縁膜１５２及び第３の絶縁膜１５３をエッチングする。これにより、第２の領域１０４において第２のゲート絶縁膜の側面上に第２の外側サイドウォール１４６が形成される。第２の絶縁膜１５２及び第３の絶縁膜１５３は、一実施形態と同様の条件でエッチングすればよい。
【００４２】
次に、レジスト膜１７４を除去した後、図６（ｃ）に示すように、一実施形態と同様にして第１の絶縁膜１５１の露出している部分を除去する。これにより、第１の内側サイドウォール１３７及び第１の外側サイドウォール１３６を有する第１のサイドウォール１３８と、第２の内側サイドウォール１４７及び第２の外側サイドウォール１４６を有する第２のサイドウォール１４８を形成する。第１の絶縁膜１５１は、一実施形態と同様の条件でエッチングすればよい。
【００４３】
この後、一実施形態と同様にしてＮ型ソースドレイン拡散層及びシリサイド層等を形成すればよい。
【００４４】
本変形例の半導体装置の製造方法は、一実施形態と同様に、サイドウォールの幅を自由に設定することが可能である。また、第１のゲート絶縁膜１３３にサイドエッチが生じず、信頼性が高いトランジスタを形成することができる。さらに、シリサイド層１０７を形成する際に接合リークが生じるおそれがない。
【００４５】
本変形例は、第２の外側サイドウォール１４６を形成する際に、第１の領域１０３をレジスト膜１７４で覆っている。このため、第１の外側サイドウォール１３６が過剰にオーバーエッチされない。第１のサイドウォール１３８の幅を第２のサイドウォール１４８の幅よりも極端に細くする場合、第３の絶縁膜の膜厚を薄くする必要がある。この場合には、第１の領域１０３におけるオーバーエッチ量が増大するため、第１の絶縁膜１５１においてエッチングを停止させることができず、下地がエッチングされるおそれがある。本変形例では、第１の外側サイドウォール１３６を形成した後、第２の外側サイドウォールを形成するため、第１の領域１０３における第１の絶縁膜１５１のエッチング量が増大するおそれがない。また、第１の外側サイドウォール１３６が過剰にエッチングされないため、第１のサイドウォール１３８の高さが第１のゲート電極１３４の高さよりも低くならない。このため、Ｎ型ソースドレイン拡散層を形成するイオン注入を行う際に、イオン種が基板を突き抜けるおそれも生じない。
【００４６】
（一実施形態の第２変形例）
一実施形態において、第１のＮ型エクステンション拡散層１３５及び第２のＮ型エクステンション拡散層１４５は、それぞれ第１のゲート電極１３４及び第２のゲート電極１４４を注入マスクとして形成する例を示した。本変形例においては、ゲート電極の側面上にオフセットスペーサを形成した後、Ｎ型エクステンション拡散層を形成するイオン注入を行う。
【００４７】
第１のゲート電極１３４及び第２のゲート電極１４４を形成するまでの工程は、一実施形態において示した工程と同様に行う。
【００４８】
次に、図７（ａ）に示すように、第１のゲート電極１３４及び第２のゲート電極１４４を覆うように厚さが１０ｎｍのシリコン酸化膜からなる第４の絶縁膜１６１を形成する。
【００４９】
次に、図７（ｂ）に示すように、全面エッチバックにより基板１０１が露出するまで第４の絶縁膜１６１をエッチングし、第１のゲート電極１３４及び第２のゲート電極１４４の側面上にオフセットスペーサ１６２を形成する。第４の絶縁膜１６１のエッチングは、例えば下部１周波のＲＩＥ方式のエッチング装置を用い、エッチングガスにＣ4Ｆ8、Ａｒ及びＯ2をそれぞれ２２ｓｃｃｍ、１５００ｓｃｃｍ及び４ｓｃｃｍの流量でチャンバ内に供給し、チャンバ内の圧力を３０ｍＴｏｒｒとし、高周波電力を２５０Ｗとし、基板温度を２０℃として行えばよい。
【００５０】
次に、図７（ｃ）に示すように、第１の領域１０３を覆い第２の領域１０４を露出するレジスト膜１７５を形成し、第２のゲート電極１４４及びオフセットスペーサ１６２を注入マスクとして第２の領域１０４にイオン注入を行う。これにより、第２のＮ型エクステンション拡散層１４５が形成される。イオン注入は、一実施形態において示した工程と同様の条件で行えばよい。
【００５１】
次に、レジスト膜１７５を除去した後、図８（ａ）に示すように、第２の領域１０４を覆い第１の領域１０３を露出するレジスト膜１７６を形成し、第１のゲート電極１３４及びオフセットスペーサ１６２を注入マスクとして第１の領域１０３にイオン注入を行う。これにより、第１のＮ型エクステンション拡散層１３５が形成される。イオン注入は、一実施形態において示した工程と同様の条件で行えばよい。
【００５２】
次に、レジスト膜１７６を除去した後、図８（ｂ）に示すように、一実施形態と同様にして、第１の絶縁膜１５１、第２の絶縁膜１５２を順次形成し、第１の領域１０３において第２の絶縁膜１５２を除去した後、基板１０１上の全面に第３の絶縁膜１５３を形成する。この後、第２の絶縁膜１５２及び第３の絶縁膜１５３を全面エッチバックすることにより第１の外側サイドウォール１３６及び第２の外側サイドウォール１４６を形成する。次に、図８（ｃ）に示すように、第１の絶縁膜１５１の露出部分を除去して第１の内側サイドウォール１３７及び第２の内側サイドウォール１４７を形成する。さらに、図示しないが一実施形態と同様にして、第１のゲート電極１３４、オフセットスペーサ１６２及び第１のサイドウォール１３８をマスクとして第１の領域１０３にイオン注入を行い、第２のゲート電極１４４、オフセットスペーサ１６２及び第２のサイドウォール１４８をマスクとして第２の領域１０４にイオン注入を行う。これにより、Ｎ型ソースドレイン拡散層を形成する。Ｎ型ソースドレイン拡散層を形成した後、シリサイド層等の形成を行う。
【００５３】
また、第３の絶縁膜１５３を形成した後、図９（ａ）に示すように第１変形例と同様にして、まず第１の外側サイドウォール１３６を形成し、続いて図９（ｂ）に示すように第２の外側サイドウォール１４６を形成してもよい。
【００５４】
本変形例の半導体装置の製造方法は、一実施形態と同様に、サイドウォールの幅を自由に設定することが可能である。また、第１のゲート絶縁膜１３３にサイドエッチが生じず、信頼性が高いトランジスタを形成することができる。さらに、シリサイド層１０７を形成する際に接合リークが生じるおそれがない。
【００５５】
本変形例の半導体装置の製造方法は、オフセットサイドウォールを形成した後、エクステンション拡散層を形成するため、ショートチャネル効果を低減することができる。また、第４の絶縁膜の半導体基板上に形成された部分を除去した後、エクステンション拡散層の形成を行っているため、エクステンション拡散層を半導体基板から浅く形成するプロセスを使用する際に、注入プロファイルの制御が容易となる。
【００５６】
また、シリコン窒化膜からなる第１の絶縁膜とゲート絶縁膜との間にシリコン酸化膜からなるオフセットサイドウォールが形成されている。シリコン窒化膜からなる第１の絶縁膜とゲート絶縁膜とが直接接すると、ゲート絶縁膜と第１の絶縁膜との界面近傍に界面準位が形成されホットキャリア及びＮＢＴＩ（Negative bias temperature instability）等の信頼性を低下させる問題が発生するおそれがある。本変形例においては、シリコン酸化膜からなるオフセットスペーサが、シリコン窒化膜からなる第１の絶縁膜とゲート絶縁膜との間に形成されているため、このような問題は発生しない。
【００５７】
（一実施形態の第３変形例）
第２変形例においては、第４の絶縁膜をエッチバックしてオフセットスペーサを形成した後、エクステンション拡散層のイオン注入を行う例を示した。しかし、第４の絶縁膜を残存させてエクステンション拡散層のイオン注入を行ってもよい。
【００５８】
第４の絶縁膜１６１を形成するまでの工程は、第２変形例において示した工程と同様に行う。
【００５９】
次に、図１０（ａ）に示すように、第１の領域１０３を覆い第２の領域１０４を露出するレジスト膜１７８を形成した後、第２の領域１０４にイオン注入を行い、第２のＮ型エクステンション拡散層１４５を形成する。イオン注入は、一実施形態において示した工程と同様の条件で行えばよい。
【００６０】
次に、レジスト膜１７８を除去した後、図１０（ｂ）に示すように、第２の領域１０４を覆い第１の領域１０３を露出するレジスト膜１７９を形成した後、第１の領域１０３にイオン注入を行い、第１のＮ型エクステンション拡散層１３５を形成する。イオン注入は、一実施形態において示した工程と同様の条件で行えばよい。
【００６１】
次に、レジスト膜１７９を除去した後、図１０（ｃ）に示すように、第４の絶縁膜１６１の上に第１の絶縁膜１５１及び第２の絶縁膜１５２を順次形成する。
【００６２】
次に、図１１（ａ）に示すように、第１の領域１０３を露出し第２の領域１０４を覆うレジスト膜１７３を形成し、第２の絶縁膜１５２における第１の領域１０３に形成された部分を除去する。第２の絶縁膜１５２のエッチングは、一実施形態において示した工程と同様の条件で行えばよい。
【００６３】
次に、レジスト膜１７３を除去した後、図１１（ｂ）に示すように、第１の領域１０３及び第２の領域１０４に第３の絶縁膜１５３を形成する。
【００６４】
次に、図１１（ｃ）に示すように、第２の絶縁膜１５２及び第３の絶縁膜１５３を全面エッチバックし、第１の外側サイドウォール１３６及び第２の外側サイドウォール１４６を形成する。第２の絶縁膜１５２及び第３の絶縁膜１５３のエッチングは、一実施形態において示した工程と同様の条件で行えばよい。
【００６５】
次に、図１２（ａ）に示すように、第１の絶縁膜１５１の露出部分をエッチングし、この後、第４の絶縁膜１６１の露出部分をエッチングする。これにより、第１の絶縁膜１５１及び第４の絶縁膜１６１を有する第１の内側サイドウォール１３７と、第１の絶縁膜１５１及び第４の絶縁膜１６１を有する第２の内側サイドウォール１４７を形成する。第１の絶縁膜１５１のエッチングは一実施形態において示した工程と同様の条件で行えばよい。第４の絶縁膜１６１のエッチングは、例えば下部１周波のＲＩＥ方式のエッチング装置を用い、エッチングガスにＣ4Ｆ8、Ａｒ及びＯ2をそれぞれ２２ｓｃｃｍ、１５００ｓｃｃｍ及び４ｓｃｃｍの流量でチャンバ内に供給し、チャンバ内の圧力を３０ｍＴｏｒｒとし、高周波電力を２５０Ｗとし、基板温度を２０℃として行えばよい。
【００６６】
次に、図１２（ｂ）に示すように、第１のゲート電極１３４及び第１のサイドウォール１３８をマスクとして第１の領域１０３にイオン注入を行い、第２のゲート電極１４４及び第２のサイドウォール１４８をマスクとして第２の領域１０４にイオン注入を行う。これにより、第１のＮ型ソースドレイン拡散層１３９及び第２のＮ型ソースドレイン拡散層１４９を形成する。イオン注入は、一実施形態において示した工程と同様の条件で行えばよい。この後、第１のＮ型ソースドレイン拡散層１３９、第２のＮ型ソースドレイン拡散層１４９、第１のゲート電極１３４及び第２のゲート電極１４４の上部にシリサイド層１０７を形成すればよい。
【００６７】
なお、第２変形例と同様にして、まず図１３（ａ）に示すように第１の外側サイドウォール１３６を形成し、続いて図１３（ｂ）に示すように第２の外側サイドウォール１４６を形成してもよい。
【００６８】
本変形例の半導体装置の製造方法は、一実施形態と同様に、サイドウォールの幅を自由に設定することが可能である。また、第１のゲート絶縁膜１３３にサイドエッチが生じず、信頼性が高いトランジスタを形成することができる。さらに、シリサイド層１０７を形成する際に接合リークが生じるおそれがない。
【００６９】
本変形例の半導体装置の製造方法は、エクステンション拡散層を形成する際に第４の絶縁膜が形成されているため、ショートチャネル効果を低減することができる。
【００７０】
また、シリコン窒化膜からなる第１の絶縁膜とゲート絶縁膜との間にシリコン酸化膜からなる第４の絶縁膜が形成されている。シリコン窒化膜からなる第１の絶縁膜とゲート絶縁膜とが直接接すると、ゲート絶縁膜と第１の絶縁膜との界面近傍に界面準位が形成されホットキャリア及びＮＢＴＩ（Negative bias temperature instability）等の信頼性を低下させる問題が発生するおそれがある。本変形例においては、シリコン酸化膜からなるオフセットスペーサが、シリコン窒化膜からなる第１の絶縁膜とゲート絶縁膜との間に形成されているため、このような問題は発生しない。
【００７１】
一実施形態及びその変形例において、第１のトランジスタが低耐圧用トランジスタであり、第２のトランジスタが高耐圧用トランジスタである例を示した。例示したゲート電極のサイズ及びサイドウォールの幅等は、第１のトランジスタの動作電圧が１．８Ｖであり、第２のトランジスタの動作電圧が５Ｖである場合に好適である。但し、第１のトランジスタ及び第２のトランジスタの動作電圧はこれに限らない。第１のトランジスタ及び第２のトランジスタの動作電圧は、第２のトランジスタの方が第１のトランジスタよりも高ければ、それぞれ任意に設定してかまわない。例えば、第１のトランジスタの動作電圧を１．１Ｖ〜２Ｖ程度の範囲とし、第２のトランジスタの動作電圧を３．３Ｖ〜７Ｖ程度の範囲としてもよい。また、動作電圧が異なる３種類以上のトランジスタを形成する場合にも、一実施形態及びその変形例において示した製造方法を適用することができる。
【００７２】
一実施形態及びその変形例において、第１のトランジスタのゲート長を１８０ｎｍとし、第２のトランジスタのゲート長を６００ｎｍとした。しかし、第２のトランジスタのゲート長が第１のトランジスタのゲート長よりも長ければ、第１のトランジスタ及び第２のトランジスタのゲート長は任意に設定してかまわない。例えば、第１のトランジスタのゲート長は３０ｎｍ〜１８０ｎｍ程度の範囲とし、第２のトランジスタのゲート長は２００ｎｍ〜７００ｎｍ程度の範囲としてもよい。
【００７３】
一実施形態及びその変形例において、Ｎ型ＭＩＳＴトランジスタを形成する例を示したが、Ｐ型ＭＩＳトランジスタを形成する場合にも、一実施形態及びその変形例において示した製造方法を適用することができる。また、半導体基板上にＮ型ＭＩＳトランジスタとＰ型ＭＩＳトランジスタとを混在させて形成してもよい。この場合、サイドウォール幅が互いに異なるＮ型ＭＩＳトランジスタとＰ型ＭＩＳトランジスタを形成してもよい。
【００７４】
一実施形態及びその変形例において、第１のゲート絶縁膜及び第２のゲート絶縁膜はシリコン酸化膜としたが、他の絶縁膜を用いてもよい。また、第１のゲート電極及び第２のゲート電極をポリシリコンゲート電極としたが、他の材料からなるゲート電極としてもよい。
【００７５】
一実施形態及びその変形例において、第１の絶縁膜をシリコン窒化膜とし、第２の絶縁膜及び第３の絶縁膜をシリコン酸化膜としたが、第１の絶縁膜と第２の絶縁膜とが互いに異なる材料からなり、第２の絶縁膜と第３の絶縁膜とが同一の材料からなる構成であれば、他の材料を用いてもよい。
【００７６】
第２の絶縁膜及び第３の絶縁膜を除去して外側サイドウォールを形成する工程において、第１の絶縁膜と第２の絶縁膜及び第３の絶縁膜とのエッチング選択比を５程度に設定する例を示したが、エッチング選択比はこの値に限らない。エッチング選択比は大きい方が好ましいが、エッチング選択比と第２の絶縁膜及び第３の絶縁膜の膜厚とに応じて第１の絶縁膜が残存するように第１の絶縁膜の膜厚を設定すれば、エッチング選択比が２程度であっても問題ない。例えば、第２の絶縁膜の厚さを２０ｎｍ及び第３の絶縁膜の厚さが５０ｎｍであり、オーバーエッチ量が２０％である場合、エッチング量は８４ｎｍとなる。このため、低耐圧領域においては、第１の絶縁膜の換算エッチング量は６４ｎｍとなる。従って、エッチング選択比が２の場合には、第１の絶縁膜の膜厚は３５ｎｍ程度あれば十分である。
【産業上の利用可能性】
【００７７】
本発明に係る半導体装置の製造方法は、素子分離領域のエッチングを生じさせることなく、基板上にサイドウォール幅が異なる複数のトランジスタを精度良く形成でき、特にサイドウォールの幅が異なる複数のトランジスタを有する半導体装置の製造方法等として有用である。
【符号の説明】
【００７８】
１０１ 基板
１０２ 素子分離領域
１０３ 第１の領域
１０４ 第２の領域
１０７ シリサイド層
１３１ 第１のＰウェル
１３３ 第１のゲート絶縁膜
１３４ 第１のゲート電極
１３５ 第１のＮ型エクステンション拡散層
１３６ 第１の外側サイドウォール
１３７ 第１の内側サイドウォール
１３８ 第１のサイドウォール
１３９ 第１のＮ型ソースドレイン拡散層
１４１ 第２のＰウェル
１４３ 第２のゲート絶縁膜
１４４ 第２のゲート電極
１４５ 第２のＮ型エクステンション拡散層
１４６ 第２の外側サイドウォール
１４７ 第２の内側サイドウォール
１４８ 第２のサイドウォール
１４９ 第２のＮ型ソースドレイン拡散層
１５１ 第１の絶縁膜
１５２ 第２の絶縁膜
１５３ 第３の絶縁膜
１６１ 第４の絶縁膜
１６２ オフセットスペーサ
１７１ レジスト膜
１７２ レジスト膜
１７３ レジスト膜
１７４ レジスト膜
１７５ レジスト膜
１７６ レジスト膜
１７７ レジスト膜
１７８ レジスト膜
５０２ 素子分離領域
５０３ 第１の領域
５０４ 第２の領域
５１１ 酸化膜
５３６ サイドウォール
５４７ サイドウォール
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特にサイドウォールの幅が異なる複数のトランジスタを有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の微細化に伴い、マイクロコンピュータ等の演算回路及び内蔵メモリ等に使用されるコア回路と、外部とのインターフェースとして用いられる入出力回路との電源電圧の差が増大している。また、高機能化のために多様な電源電圧のトランジスタを１つのチップ上に搭載する動きが加速している。
【０００３】
半導体装置に使用されているＭＩＳ（金属−絶縁膜−半導体）型電界効果トランジスタにおいては、ソース／ドレインとチャネルとの境界における不純物濃度の変化を低減し、ホットキャリアによるトランジスタの劣化を抑制するためにＬＤＤ（Lightly Doped Drain）構造が多用されている。ＬＤＤ構造においては、トランジスタのゲート電極の両側にソース／ドレイン領域よりも低濃度の不純物を注入した後、ゲート電極の側壁にサイドウォールを形成し、サイドウォール越しに高濃度の不純物を注入してソース／ドレイン領域を形成する。
【０００４】
ＬＤＤ構造の場合、一般的に、電源電圧の高いトランジスタのサイドウォール幅は、電源電圧の低いトランジスタよりも大きくする必要がある。トランジスタのサイドウォール幅が設計値よりも小さくなると、ソース／ドレインとチャネルとの境界領域における不純物濃度の変化が急峻になる。これにより、チャネルを流れるキャリアがエネルギーを得て、いわゆるホットキャリアとなり、ゲート絶縁膜に注入される。ゲート絶縁膜に注入されたホットキャリアは、ゲート絶縁膜に欠陥を発生させたり、ゲート絶縁膜中にトラップされたりする。その結果、トランジスタのしきい値の変動及び信頼性の低下が生じる。逆に、サイドウォール幅が設計よりも大きくなると、拡散層の抵抗値が上昇し、トランジスタの駆動能力が低下する。このように、ＬＤＤ構造のサイドウォールの幅は、トランジスタの特性に多大な影響を与えるため、その制御は重要である。そこで、個々のトランジスタのサイドウォール幅を制御する種々の技術が報告されている（例えば、特許文献１を参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平２−１３９９６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来の半導体装置の製造方法においては、サイドウォール形成用の酸化膜に対して長時間のエッチングを行うことにより、幅が小さいサイドウォールを形成する。長時間のエッチングを行うと、サイドウォール形成用の酸化膜だけでなく、素子分離領域と活性領域との境界近傍において素子分離領域がエッチングされ、活性領域の側面にｐｎ接合が露出するおそれがある。活性領域の側面にｐｎ接合が露出すると、シリサイド層を形成した場合に接合リークが発生する原因となる。
【０００７】
素子分離領域のエッチングを避けるために、素子分離領域の上においてエッチングマスクが重なり合うようにすると、エッチングマスクが重なった部分においてサイドウォール用の酸化膜がエッチングされず、細い柱状に残存するおそれがある。細い柱状に残存した酸化膜が製造工程中に折れると、パーティクルが発生し、製品歩留まりが低下する。さらに、パーティクルは、後工程の設備に悪影響を及ぼす。
【０００８】
本発明は、前記の問題を解決し、素子分離領域のエッチングを生じさせることなく、基板上にサイドウォール幅が異なる複数のトランジスタを精度良く形成できるようにすることを目的とする。
【課題を解決するための手段】
【０００９】
前記の目的を達成するため、本発明は半導体装置の製造方法を、積層された複数の絶縁膜からサイドウォールを形成し、サイドウォールを形成する絶縁膜の積層数を変えることによりサイドウォール幅を制御する構成とする。
【００１０】
具体的に、本発明に係る半導体装置の製造方法は、基板に素子分離領域により互いに分離された第１の領域及び第２の領域を形成する工程（ａ）と、第１の領域の上に第１のゲート絶縁膜を介在させて第１のゲート電極を形成し、第２の領域の上に第２のゲート絶縁膜を介在させて第２のゲート電極を形成する工程（ｂ）と、第１のゲート電極及び第２のゲート電極を覆うように、第１の絶縁膜及び第２の絶縁膜を順次形成する工程（ｃ）と、工程（ｃ）よりも後に、第２の絶縁膜における第１の領域の上に形成された部分を除去する工程（ｄ）と、工程（ｄ）よりも後に、基板の上に第３の絶縁膜を形成する工程（ｅ）と、工程（ｅ）よりも後に、第２の絶縁膜及び第３の絶縁膜をエッチバックすることにより、第１のゲート電極の側面上に第３の絶縁膜からなる第１の外側サイドウォールを形成し、第２のゲート電極の側面上に第２の絶縁膜及び第３の絶縁膜からなる第２の外側サイドウォールを形成する工程（ｆ）と、工程（ｆ）よりも後に、第１の絶縁膜における第１の外側サイドウォール及び第２の外側サイドウォールに覆われていない部分を除去することにより、第１のゲート電極の側面上に第１の内側サイドウォールを形成し、第２のゲート電極の側面上に第２の内側サイドウォールを形成する工程（ｇ）とを備え、第２のゲート電極は、第１のゲート電極よりもゲート長が長く、第１の絶縁膜と第２の絶縁膜とは、互いに異なる材料からなり、第２の絶縁膜と第３の絶縁膜とは、同一の材料からなる。
【００１１】
本発明の半導体装置の製造方法は、第２の絶縁膜における第１の領域の上に形成された部分を除去する工程（ｄ）と、工程（ｄ）よりも後に、基板の上に第３の絶縁膜を形成する工程（ｅ）と、工程（ｅ）よりも後に、第２の絶縁膜及び第３の絶縁膜をエッチバックすることにより、第１のゲート電極の側面上に第３の絶縁膜からなる第１の外側サイドウォールを形成し、第２のゲート電極の側面上に第２の絶縁膜及び第３の絶縁膜からなる第２の外側サイドウォールを形成する工程（ｆ）とを備えている。このため、第１の外側サイドウォールの幅と第２の外側サイドウォールの幅を正確に制御することができる。また、第２の絶縁膜の下に第１の絶縁膜を形成するため、第２の絶縁膜及び第３の絶縁膜をエッチングする際に、素子分離領域及びゲート絶縁膜等がエッチングされることがない。
【００１２】
本発明の半導体装置の製造方法において、工程（ｄ）では、ウエットエッチングにより第２の絶縁膜を除去すればよい。
【００１３】
本発明の半導体装置の製造方法において、第１の絶縁膜はシリコン窒化膜であり、第２の絶縁膜及び第３の絶縁膜はシリコン酸化膜である構成とすればよい。
【００１４】
本発明の半導体装置の製造方法において、第１の外側サイドウォールは、第２の外側サイドウォールよりも幅が狭くしてもよい。
【００１５】
本発明の半導体装置の製造方法において、第１のゲート絶縁膜は、第２のゲート絶縁膜よりも膜厚が薄くしてもよい。
【００１６】
本発明の半導体装置の製造方法において、第１の領域は、第１のトランジスタの形成領域であり、第２の領域は、第２のトランジスタの形成領域であり、第１のトランジスタは、電源電圧が１．１Ｖ以上且つ２．０Ｖ以下であり、第２のトランジスタは、電源電圧が３．３Ｖ以上且つ７．０Ｖ以下である構成とすればよい。
【００１７】
本発明の半導体装置の製造方法において、第１のゲート電極は、ゲート長が３０ｎｍ以上且つ１８０ｎｍ以下であり、第２のゲート電極は、ゲート長が２００ｎｍ以上且つ７００ｎｍ以下である構成とすればよい。
【００１８】
本発明の半導体装置の製造方法は、工程（ｂ）よりも後で且つ工程（ｃ）よりも前に、基板の上に第４の絶縁膜を形成する工程（ｈ）をさらに備え、工程（ｇ）において、第１の絶縁膜の露出部分を除去した後、第４の絶縁膜の露出部分を除去してもよい。
【００１９】
本発明の半導体装置の製造方法は、工程（ｂ）よりも後で且つ工程（ｃ）よりも前に、基板の上に第４の絶縁膜を形成する工程（ｈ）と、第４の絶縁膜を選択的に除去することにより第１のゲート電極及び第２のゲート電極の側面上にオフセットスペーサを形成する工程（ｉ）とをさらに備えていてもよい。
【００２０】
本発明の半導体装置の製造方法において、第４の絶縁膜はシリコン酸化膜としてもよい。
【００２１】
本発明の半導体装置の製造方法において、工程（ｆ）は、第１の絶縁膜における第１のゲート電極の上に形成された部分が露出するまで第２の絶縁膜及び第３の絶縁膜を除去する工程（ｆ１）と、工程（ｆ１）よりも後に、第１の絶縁膜における第２のゲート電極の上に形成された部分が露出するまで、第２の絶縁膜及び第３の絶縁膜における第２の領域の上に形成された部分を除去する工程（ｆ２）とを含んでいてもよい。
【００２２】
本発明に係る半導体装置は、基板の第１の領域に形成された第１のトランジスタ及び第２の領域に形成された第２のトランジスタを備え、第１のトランジスタは、基板の上に第１のゲート絶縁膜を介在させて形成された第１のゲート電極と、第１のゲート電極の側面上に形成された第１の内側サイドウォールと、第１の内側サイドウォールの上に形成された第１の外側サイドウォールとを有し、第２のトランジスタは、基板の上に第２のゲート絶縁膜を介在させて形成された第２のゲート電極と、第２のゲート電極の側面上に形成された第２の内側サイドウォールと、第２の内側サイドウォールの上に形成された第２の外側サイドウォールとを有し、第１の内側サイドウォール及び第２の内側サイドウォールと第１の外側サイドウォール及び第２の外側サイドウォールとは、互いに異なる材料からなり、第１の外側サイドウォールは、単層膜からなり、第２の外側サイドウォールは、積層膜からなる。
【発明の効果】
【００２３】
本発明に係る半導体装置の製造方法によれば、素子分離領域のエッチングを生じさせることなく、基板上にサイドウォール幅が異なる複数のトランジスタを精度良く形成できる。
【図面の簡単な説明】
【００２４】
【図１】（ａ）〜（ｃ）は一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図２】（ａ）〜（ｃ）は一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図３】（ａ）〜（ｃ）は一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図５】従来のサイドウォールの製造方法の問題点を示す断面図である。
【図６】（ａ）〜（ｃ）は一実施形態の第１変形例に係る半導体装置の製造方法を工程順に示す断面図である。
【図７】（ａ）〜（ｃ）は一実施形態の第２変形例に係る半導体装置の製造方法を工程順に示す断面図である。
【図８】（ａ）〜（ｃ）は一実施形態の第２変形例に係る半導体装置の製造方法を工程順に示す断面図である。
【図９】（ａ）及び（ｂ）は一実施形態の第２変形例に係る半導体装置の製造方法を工程順に示す断面図である。
【図１０】（ａ）〜（ｃ）は一実施形態の第３変形例に係る半導体装置の製造方法を工程順に示す断面図である。
【図１１】（ａ）〜（ｃ）は一実施形態の第３変形例に係る半導体装置の製造方法を工程順に示す断面図である。
【図１２】（ａ）及び（ｂ）は一実施形態の第３変形例に係る半導体装置の製造方法を工程順に示す断面図である。
【図１３】（ａ）及び（ｂ）は一実施形態の第３変形例に係る半導体装置の製造方法を工程順に示す断面図である。
【発明を実施するための形態】
【００２５】
（一実施形態）
まず、図１（ａ）に示すように、シリコン基板等の基板１０１に厚さが３００ｎｍのシリコン酸化膜からなるシャロートレンチ（ＳＴＩ）構造の素子分離領域１０２を形成し、互いに分離された２つの素子領域を形成する。続いて、低耐圧トランジスタである第１のトランジスタを形成する第１の領域１０３において素子領域の上部に第１のＰウェル１３１を形成し、高耐圧トランジスタである第２のトランジスタを形成する第２の領域１０４において素子領域の上部に第２のＰウェル１４１を形成する。
【００２６】
次に、図１（ｂ）に示すように、第１のトランジスタの第１のゲート絶縁膜１３３及び第１のゲート電極１３４と、第２のトランジスタの第２のゲート絶縁膜１４３及び第２のゲート電極１４４とを形成する。具体的には、第１の領域１０３の上に厚さが２ｎｍのシリコン酸化膜を形成し、第２の領域１０４の上に厚さが２０ｎｍのシリコン酸化膜を形成した後、第１の領域１０３及び第２の領域１０４の上に厚さが２００ｎｍのポリシリコン膜を形成する。続いて、リソグラフィを利用したパターニングを実施し、エッチングを行う。これにより、第１の領域１０３の上に第１のゲート絶縁膜１３３及び第１のゲート電極１３４を形成し、第２の領域１０４の上に第２のゲート絶縁膜１４３及び第２のゲート電極１４４を形成する。第１のゲート電極１３４はゲート長を１８０ｎｍとし、第２のゲート電極１４４はゲート長を６００ｎｍとする。
【００２７】
次に、図１（ｃ）に示すように、リソグラフィ法によりレジストマスクをパターニングし、第１の領域１０３を覆い、第２の領域１０４を露出するレジスト膜１７１を形成する。レジスト膜１７１を注入マスクとして、第２の領域１０４にリン（Ｐ）をイオンを注入する。イオン注入は、加速電圧を８０ｋｅＶとし、ドーズ量を２×１０13／ｃｍ2とする。これにより、第２の領域１０４の上部に、第２のトランジスタ用の第２のＮ型エクステンション拡散層１４５を形成する。
【００２８】
次に、レジスト膜１７１を除去した後、図２（ａ）に示すように、リソグラフィ法によりレジストマスクをパターニングし、第２の領域１０４を覆い、第１の領域１０３を露出するレジスト膜１７２を形成する。レジスト膜１７２を注入マスクとして第１の領域１０３にリンをイオン注入する。イオン注入は、加速電圧を１２ｋｅＶとし、ドーズ量を５×１０14ｃｍ2とする。これにより、第１の領域１０３の上部に第１のトランジスタ用の第１のＮ型エクステンション拡散層１３５を形成する。
【００２９】
次に、レジスト膜１７２を除去した後、図２（ｂ）に示すように第１のゲート電極１３４及び第２のゲート電極１４４を覆うように、厚さが１５ｎｍのシリコン窒化膜からなる第１の絶縁膜１５１を堆積し、続いて厚さが４０ｎｍのシリコン酸化膜からなる第２の絶縁膜１５２を堆積する。
【００３０】
次に、図２（ｃ）に示すように第２の領域１０４を覆い、第１の領域１０３を露出するレジスト膜１７３を形成し、続いてウエットエッチングにより第１の領域１０３上に形成された第２の絶縁膜１５２を除去する。シリコン酸化膜からなる第２の絶縁膜１５２は、例えばフッ酸（ＨＦ）と水とを１対２０の割合で混合した希フッ酸を用いてエッチングすればよい。第１のゲート絶縁膜１３３及び素子分離領域１０２は、シリコン窒化膜からなる第１の絶縁膜１５１に覆われているため、エッチングされない。
【００３１】
次に、レジスト膜１７３を除去した後、図３（ａ）に示すように厚さが５０ｎｍのシリコン酸化膜からなる第３の絶縁膜１５３を堆積する。
【００３２】
次に、図３（ｂ）に示すように全面エッチバックにより第１のゲート電極１３４の側面上に第１の外側サイドウォール１３６を形成し、第２のゲート電極１４４の側面上に第２の外側サイドウォール１４６を形成する。第３の絶縁膜１５３及び第２の絶縁膜１５２のエッチバックは、ドライエッチングにより第２の領域１０４において第１の絶縁膜１５１の一部が露出するまで行えばよい。ドライエッチングは、例えば下部電極にのみ単一周波数（例えば、１３．５６ＭＨｚ）の高周波電力を印加する下部１周波のＲＩＥ方式のエッチング装置を用い、エッチングガスにパーフルオロシクロブタン（Ｃ4Ｆ8）、アルゴン（Ａｒ）及び酸素（Ｏ2）をそれぞれ２２ｓｃｃｍ（標準状態でのｃｍ3／ｍｉｎ）、１５００ｓｃｃｍ及び４ｓｃｃｍの流量でチャンバ内に供給し、チャンバ内の圧力を３０ｍＴｏｒｒ（約４Ｐａ）とし、高周波電力を２５０Ｗとし、基板温度を２０℃として行えばよい。このようなエッチング条件とすることにより、シリコン酸化膜とシリコン窒化膜との選択比を５程度とすることができる。
【００３３】
第２の領域１０４において、第１の絶縁膜１５１の上に堆積されているシリコン酸化膜の膜厚は、第２の絶縁膜１５２の膜厚と第３の絶縁膜１５３の膜厚との和であり、９０ｎｍとなる。一方、第１の領域１０３においては、第２の絶縁膜１５２が除去されているため、第１の絶縁膜１５１の上に堆積されているシリコン酸化膜の膜厚は５０ｎｍとなる。第２の領域１０４において第１の絶縁膜１５１が露出するようにする場合には、シリコン酸化膜の膜厚に約２０％のオーバーエッチ量を加えて、シリコン酸化膜として１０８ｎｍ相当のエッチングをする必要がある。シリコン酸化膜とシリコン窒化膜との選択比が５程度である場合には、第２の領域１０４においては、第１の絶縁膜１５１は約４ｎｍエッチングされることになる。一方、第１の領域１０３においては、シリコン酸化膜として５８ｎｍに相当するオーバーエッチが生じ、第１の絶縁膜１５１は約１２ｎｍエッチングされる。このように、第１の絶縁膜１５１の膜厚が１５ｎｍの場合には、第２の絶縁膜１５２及び第３の絶縁膜１５３を除去するエッチングにおいて、シリコン酸化膜とシリコン窒化膜との選択比を５程度とすれば、シリコン窒化膜からなる第１の絶縁膜１５１においてエッチングを停止させることができ、基板１０１及び素子分離領域１０２がエッチングされることはない。
【００３４】
次に、図３（ｃ）に示すように全面エッチバックにより基板１０１が露出するまで第１の絶縁膜１５１を除去する。この際に、第１のゲート電極１３４及び第２のゲート電極１４４上の第１の絶縁膜１５１も同時に除去される。これにより、第１のゲート電極１３４の側面上に、第１の内側サイドウォール１３７及び第１の外側サイドウォール１３６を有する第１のサイドウォール１３８が形成され、第２のゲート電極１４４の側面上に第２の内側サイドウォール１４７及び第２の外側サイドウォール１４６を有する第２のサイドウォール１４８が形成される。第１の絶縁膜のエッチングは、例えば、下部１周波のＲＩＥ方式のエッチング装置を用い、エッチングガスに４フッ化炭素（ＣＦ4）、２フッ化エチレン（ＣＨ2Ｆ2）、Ａｒ及びＯ2をそれぞれ５０ｓｃｃｍ、３０ｓｃｃｍ、１５００ｓｃｃｍ及び３０ｓｃｃｍの流量でチャンバ内に供給し、チャンバ内の圧力を６０ｍＴｏｒｒ（約８Ｐａ）とし、高周波電力を２５０Ｗとし、基板温度を２０℃として行えばよい。
【００３５】
次に、図４に示すように、第１のゲート電極１３４及び第１のサイドウォール１３８をマスクとして、第１の領域１０３にイオン注入を行い、第２のゲート電極１４４及び第２のサイドウォール１４８をマスクとして、第２の領域１０４にイオン注入を行う。これにより、第１の領域１０３に第１のＮ型ソースドレイン拡散層１３９を形成し、第２の領域１０４に第２のＮ型ソースドレイン拡散層１４９を形成する。イオン注入は、例えば２０ｋｅＶの加速電圧でドーズ量が４×１０14／ｃｍ2となるように砒素（Ａｓ）イオンを注入すればよい。続いて、第１のＮ型ソースドレイン拡散層１３９及び第２のＮ型ソースドレイン拡散層１４９を活性化する熱処理を行う。熱処理は、例えば１０００℃で１０秒間の高速熱処理とすればよい。この後、第１のＮ型ソースドレイン拡散層１３９、第２のＮ型ソースドレイン拡散層１４９、第１のゲート電極１３４及び第２のゲート電極１４４の上部にシリサイド層１０７を形成する工程等を行えばよい。これにより、第１の領域１０３に幅が６０ｎｍ程度の第１のサイドウォール１３８を有する第１のトランジスタが形成され、第２の領域１０４に幅が１０５ｎｍ程度の第２のサイドウォール１４８を有する第２のトランジスタが形成される。
【００３６】
本実施形態の半導体装置製造方法は、サイドウォールの幅をシリコン酸化膜である第２の絶縁膜１５２及び第３の絶縁膜１５３の膜厚により制御することができ、サイドウォールの幅を自由に設定することが可能である。また、第１の領域１０３においてシリコン酸化膜である第２の絶縁膜１５２をウエットエッチングにより除去する際に、第１のゲート絶縁膜１３３はシリコン窒化膜からなる第１の絶縁膜１５１に覆われている。このため、第１のゲート絶縁膜１３３にサイドエッチが生じず、信頼性が高いトランジスタを形成することができる。さらに、第２の絶縁膜１５２及び第３の絶縁膜１５３をエッチングする際に、エッチング選択比が高い条件でエッチングを行うことにより、第１の絶縁膜１５１においてエッチングを止めることができる。このため、特に第１の領域１０３において素子分離領域１０２がエッチングされることがなく、シリサイド層１０７を形成する際に接合リークが生じるおそれがない。
【００３７】
本実施形態では第１のトランジスタの第１の外側サイドウォール１３６と第２のトランジスタの第２の外側サイドウォール１４６とを同一のエッチング工程において形成する。第１のトランジスタのサイドウォールと第２のトランジスタのサイドウォールとを別々の工程により形成する場合には、サイドウォールを形成するための酸化膜が素子分離領域の上に残存するおそれがある。例えば、図５に示すように、第２のトランジスタのサイドウォール５４６を形成する際に第１の領域５０３を覆うレジスト膜５７１の端部が第２の領域５０４側に突出し、第１のトランジスタのサイドウォール５３６を形成する際にレジスト膜に覆われていた領域と重なりが生じると、素子分離領域５０２の上に細い柱状の酸化膜５１１が残存する。酸化膜５１１は折れやすく、酸化膜５１１が折れることによりパーティクルが発生すると、製品の歩留まりが低下する。また、パーティクルは後工程の設備に悪影響を及ぼす。しかし、本実施形態では、このような酸化膜の残存が生じることがない。
【００３８】
（一実施形態の第１変形例）
一実施形態において、第１の外側サイドウォール１３６と第２の外側サイドウォール１４６とを同じ工程において形成する例を示した。しかし、第１の外側サイドウォール１３６と第２の外側サイドウォール１４６とを順次形成してもよい。
【００３９】
第３の絶縁膜１５３を形成するまでの工程は、一実施形態において示した工程と同様に行う。
【００４０】
次に、図６（ａ）に示すように、第２の絶縁膜１５２及び第３の絶縁膜１５３を、第１の領域１０３において第１の絶縁膜１５１が露出するまでエッチバックする。これにより、第１の領域１０３においては、第１のゲート電極１３４の側面上に第１の外側サイドウォール１３６が形成され、第２の領域１０４においては第２の絶縁膜１５２及び第３の絶縁膜１５３が残存し、第１の絶縁膜１５１が露出していない状態となる。
【００４１】
次に、図６（ｂ）に示すように、第１の領域１０３を覆い第２の領域１０４を露出するレジスト膜１７４を形成する。続いて、第２の領域１０４において、第１の絶縁膜１５１が露出するまで第２の絶縁膜１５２及び第３の絶縁膜１５３をエッチングする。これにより、第２の領域１０４において第２のゲート絶縁膜の側面上に第２の外側サイドウォール１４６が形成される。第２の絶縁膜１５２及び第３の絶縁膜１５３は、一実施形態と同様の条件でエッチングすればよい。
【００４２】
次に、レジスト膜１７４を除去した後、図６（ｃ）に示すように、一実施形態と同様にして第１の絶縁膜１５１の露出している部分を除去する。これにより、第１の内側サイドウォール１３７及び第１の外側サイドウォール１３６を有する第１のサイドウォール１３８と、第２の内側サイドウォール１４７及び第２の外側サイドウォール１４６を有する第２のサイドウォール１４８を形成する。第１の絶縁膜１５１は、一実施形態と同様の条件でエッチングすればよい。
【００４３】
この後、一実施形態と同様にしてＮ型ソースドレイン拡散層及びシリサイド層等を形成すればよい。
【００４４】
本変形例の半導体装置の製造方法は、一実施形態と同様に、サイドウォールの幅を自由に設定することが可能である。また、第１のゲート絶縁膜１３３にサイドエッチが生じず、信頼性が高いトランジスタを形成することができる。さらに、シリサイド層１０７を形成する際に接合リークが生じるおそれがない。
【００４５】
本変形例は、第２の外側サイドウォール１４６を形成する際に、第１の領域１０３をレジスト膜１７４で覆っている。このため、第１の外側サイドウォール１３６が過剰にオーバーエッチされない。第１のサイドウォール１３８の幅を第２のサイドウォール１４８の幅よりも極端に細くする場合、第３の絶縁膜の膜厚を薄くする必要がある。この場合には、第１の領域１０３におけるオーバーエッチ量が増大するため、第１の絶縁膜１５１においてエッチングを停止させることができず、下地がエッチングされるおそれがある。本変形例では、第１の外側サイドウォール１３６を形成した後、第２の外側サイドウォールを形成するため、第１の領域１０３における第１の絶縁膜１５１のエッチング量が増大するおそれがない。また、第１の外側サイドウォール１３６が過剰にエッチングされないため、第１のサイドウォール１３８の高さが第１のゲート電極１３４の高さよりも低くならない。このため、Ｎ型ソースドレイン拡散層を形成するイオン注入を行う際に、イオン種が基板を突き抜けるおそれも生じない。
【００４６】
（一実施形態の第２変形例）
一実施形態において、第１のＮ型エクステンション拡散層１３５及び第２のＮ型エクステンション拡散層１４５は、それぞれ第１のゲート電極１３４及び第２のゲート電極１４４を注入マスクとして形成する例を示した。本変形例においては、ゲート電極の側面上にオフセットスペーサを形成した後、Ｎ型エクステンション拡散層を形成するイオン注入を行う。
【００４７】
第１のゲート電極１３４及び第２のゲート電極１４４を形成するまでの工程は、一実施形態において示した工程と同様に行う。
【００４８】
次に、図７（ａ）に示すように、第１のゲート電極１３４及び第２のゲート電極１４４を覆うように厚さが１０ｎｍのシリコン酸化膜からなる第４の絶縁膜１６１を形成する。
【００４９】
次に、図７（ｂ）に示すように、全面エッチバックにより基板１０１が露出するまで第４の絶縁膜１６１をエッチングし、第１のゲート電極１３４及び第２のゲート電極１４４の側面上にオフセットスペーサ１６２を形成する。第４の絶縁膜１６１のエッチングは、例えば下部１周波のＲＩＥ方式のエッチング装置を用い、エッチングガスにＣ4Ｆ8、Ａｒ及びＯ2をそれぞれ２２ｓｃｃｍ、１５００ｓｃｃｍ及び４ｓｃｃｍの流量でチャンバ内に供給し、チャンバ内の圧力を３０ｍＴｏｒｒとし、高周波電力を２５０Ｗとし、基板温度を２０℃として行えばよい。
【００５０】
次に、図７（ｃ）に示すように、第１の領域１０３を覆い第２の領域１０４を露出するレジスト膜１７５を形成し、第２のゲート電極１４４及びオフセットスペーサ１６２を注入マスクとして第２の領域１０４にイオン注入を行う。これにより、第２のＮ型エクステンション拡散層１４５が形成される。イオン注入は、一実施形態において示した工程と同様の条件で行えばよい。
【００５１】
次に、レジスト膜１７５を除去した後、図８（ａ）に示すように、第２の領域１０４を覆い第１の領域１０３を露出するレジスト膜１７６を形成し、第１のゲート電極１３４及びオフセットスペーサ１６２を注入マスクとして第１の領域１０３にイオン注入を行う。これにより、第１のＮ型エクステンション拡散層１３５が形成される。イオン注入は、一実施形態において示した工程と同様の条件で行えばよい。
【００５２】
次に、レジスト膜１７６を除去した後、図８（ｂ）に示すように、一実施形態と同様にして、第１の絶縁膜１５１、第２の絶縁膜１５２を順次形成し、第１の領域１０３において第２の絶縁膜１５２を除去した後、基板１０１上の全面に第３の絶縁膜１５３を形成する。この後、第２の絶縁膜１５２及び第３の絶縁膜１５３を全面エッチバックすることにより第１の外側サイドウォール１３６及び第２の外側サイドウォール１４６を形成する。次に、図８（ｃ）に示すように、第１の絶縁膜１５１の露出部分を除去して第１の内側サイドウォール１３７及び第２の内側サイドウォール１４７を形成する。さらに、図示しないが一実施形態と同様にして、第１のゲート電極１３４、オフセットスペーサ１６２及び第１のサイドウォール１３８をマスクとして第１の領域１０３にイオン注入を行い、第２のゲート電極１４４、オフセットスペーサ１６２及び第２のサイドウォール１４８をマスクとして第２の領域１０４にイオン注入を行う。これにより、Ｎ型ソースドレイン拡散層を形成する。Ｎ型ソースドレイン拡散層を形成した後、シリサイド層等の形成を行う。
【００５３】
また、第３の絶縁膜１５３を形成した後、図９（ａ）に示すように第１変形例と同様にして、まず第１の外側サイドウォール１３６を形成し、続いて図９（ｂ）に示すように第２の外側サイドウォール１４６を形成してもよい。
【００５４】
本変形例の半導体装置の製造方法は、一実施形態と同様に、サイドウォールの幅を自由に設定することが可能である。また、第１のゲート絶縁膜１３３にサイドエッチが生じず、信頼性が高いトランジスタを形成することができる。さらに、シリサイド層１０７を形成する際に接合リークが生じるおそれがない。
【００５５】
本変形例の半導体装置の製造方法は、オフセットサイドウォールを形成した後、エクステンション拡散層を形成するため、ショートチャネル効果を低減することができる。また、第４の絶縁膜の半導体基板上に形成された部分を除去した後、エクステンション拡散層の形成を行っているため、エクステンション拡散層を半導体基板から浅く形成するプロセスを使用する際に、注入プロファイルの制御が容易となる。
【００５６】
また、シリコン窒化膜からなる第１の絶縁膜とゲート絶縁膜との間にシリコン酸化膜からなるオフセットサイドウォールが形成されている。シリコン窒化膜からなる第１の絶縁膜とゲート絶縁膜とが直接接すると、ゲート絶縁膜と第１の絶縁膜との界面近傍に界面準位が形成されホットキャリア及びＮＢＴＩ（Negative bias temperature instability）等の信頼性を低下させる問題が発生するおそれがある。本変形例においては、シリコン酸化膜からなるオフセットスペーサが、シリコン窒化膜からなる第１の絶縁膜とゲート絶縁膜との間に形成されているため、このような問題は発生しない。
【００５７】
（一実施形態の第３変形例）
第２変形例においては、第４の絶縁膜をエッチバックしてオフセットスペーサを形成した後、エクステンション拡散層のイオン注入を行う例を示した。しかし、第４の絶縁膜を残存させてエクステンション拡散層のイオン注入を行ってもよい。
【００５８】
第４の絶縁膜１６１を形成するまでの工程は、第２変形例において示した工程と同様に行う。
【００５９】
次に、図１０（ａ）に示すように、第１の領域１０３を覆い第２の領域１０４を露出するレジスト膜１７８を形成した後、第２の領域１０４にイオン注入を行い、第２のＮ型エクステンション拡散層１４５を形成する。イオン注入は、一実施形態において示した工程と同様の条件で行えばよい。
【００６０】
次に、レジスト膜１７８を除去した後、図１０（ｂ）に示すように、第２の領域１０４を覆い第１の領域１０３を露出するレジスト膜１７９を形成した後、第１の領域１０３にイオン注入を行い、第１のＮ型エクステンション拡散層１３５を形成する。イオン注入は、一実施形態において示した工程と同様の条件で行えばよい。
【００６１】
次に、レジスト膜１７９を除去した後、図１０（ｃ）に示すように、第４の絶縁膜１６１の上に第１の絶縁膜１５１及び第２の絶縁膜１５２を順次形成する。
【００６２】
次に、図１１（ａ）に示すように、第１の領域１０３を露出し第２の領域１０４を覆うレジスト膜１７３を形成し、第２の絶縁膜１５２における第１の領域１０３に形成された部分を除去する。第２の絶縁膜１５２のエッチングは、一実施形態において示した工程と同様の条件で行えばよい。
【００６３】
次に、レジスト膜１７３を除去した後、図１１（ｂ）に示すように、第１の領域１０３及び第２の領域１０４に第３の絶縁膜１５３を形成する。
【００６４】
次に、図１１（ｃ）に示すように、第２の絶縁膜１５２及び第３の絶縁膜１５３を全面エッチバックし、第１の外側サイドウォール１３６及び第２の外側サイドウォール１４６を形成する。第２の絶縁膜１５２及び第３の絶縁膜１５３のエッチングは、一実施形態において示した工程と同様の条件で行えばよい。
【００６５】
次に、図１２（ａ）に示すように、第１の絶縁膜１５１の露出部分をエッチングし、この後、第４の絶縁膜１６１の露出部分をエッチングする。これにより、第１の絶縁膜１５１及び第４の絶縁膜１６１を有する第１の内側サイドウォール１３７と、第１の絶縁膜１５１及び第４の絶縁膜１６１を有する第２の内側サイドウォール１４７を形成する。第１の絶縁膜１５１のエッチングは一実施形態において示した工程と同様の条件で行えばよい。第４の絶縁膜１６１のエッチングは、例えば下部１周波のＲＩＥ方式のエッチング装置を用い、エッチングガスにＣ4Ｆ8、Ａｒ及びＯ2をそれぞれ２２ｓｃｃｍ、１５００ｓｃｃｍ及び４ｓｃｃｍの流量でチャンバ内に供給し、チャンバ内の圧力を３０ｍＴｏｒｒとし、高周波電力を２５０Ｗとし、基板温度を２０℃として行えばよい。
【００６６】
次に、図１２（ｂ）に示すように、第１のゲート電極１３４及び第１のサイドウォール１３８をマスクとして第１の領域１０３にイオン注入を行い、第２のゲート電極１４４及び第２のサイドウォール１４８をマスクとして第２の領域１０４にイオン注入を行う。これにより、第１のＮ型ソースドレイン拡散層１３９及び第２のＮ型ソースドレイン拡散層１４９を形成する。イオン注入は、一実施形態において示した工程と同様の条件で行えばよい。この後、第１のＮ型ソースドレイン拡散層１３９、第２のＮ型ソースドレイン拡散層１４９、第１のゲート電極１３４及び第２のゲート電極１４４の上部にシリサイド層１０７を形成すればよい。
【００６７】
なお、第２変形例と同様にして、まず図１３（ａ）に示すように第１の外側サイドウォール１３６を形成し、続いて図１３（ｂ）に示すように第２の外側サイドウォール１４６を形成してもよい。
【００６８】
本変形例の半導体装置の製造方法は、一実施形態と同様に、サイドウォールの幅を自由に設定することが可能である。また、第１のゲート絶縁膜１３３にサイドエッチが生じず、信頼性が高いトランジスタを形成することができる。さらに、シリサイド層１０７を形成する際に接合リークが生じるおそれがない。
【００６９】
本変形例の半導体装置の製造方法は、エクステンション拡散層を形成する際に第４の絶縁膜が形成されているため、ショートチャネル効果を低減することができる。
【００７０】
また、シリコン窒化膜からなる第１の絶縁膜とゲート絶縁膜との間にシリコン酸化膜からなる第４の絶縁膜が形成されている。シリコン窒化膜からなる第１の絶縁膜とゲート絶縁膜とが直接接すると、ゲート絶縁膜と第１の絶縁膜との界面近傍に界面準位が形成されホットキャリア及びＮＢＴＩ（Negative bias temperature instability）等の信頼性を低下させる問題が発生するおそれがある。本変形例においては、シリコン酸化膜からなるオフセットスペーサが、シリコン窒化膜からなる第１の絶縁膜とゲート絶縁膜との間に形成されているため、このような問題は発生しない。
【００７１】
一実施形態及びその変形例において、第１のトランジスタが低耐圧用トランジスタであり、第２のトランジスタが高耐圧用トランジスタである例を示した。例示したゲート電極のサイズ及びサイドウォールの幅等は、第１のトランジスタの動作電圧が１．８Ｖであり、第２のトランジスタの動作電圧が５Ｖである場合に好適である。但し、第１のトランジスタ及び第２のトランジスタの動作電圧はこれに限らない。第１のトランジスタ及び第２のトランジスタの動作電圧は、第２のトランジスタの方が第１のトランジスタよりも高ければ、それぞれ任意に設定してかまわない。例えば、第１のトランジスタの動作電圧を１．１Ｖ〜２Ｖ程度の範囲とし、第２のトランジスタの動作電圧を３．３Ｖ〜７Ｖ程度の範囲としてもよい。また、動作電圧が異なる３種類以上のトランジスタを形成する場合にも、一実施形態及びその変形例において示した製造方法を適用することができる。
【００７２】
一実施形態及びその変形例において、第１のトランジスタのゲート長を１８０ｎｍとし、第２のトランジスタのゲート長を６００ｎｍとした。しかし、第２のトランジスタのゲート長が第１のトランジスタのゲート長よりも長ければ、第１のトランジスタ及び第２のトランジスタのゲート長は任意に設定してかまわない。例えば、第１のトランジスタのゲート長は３０ｎｍ〜１８０ｎｍ程度の範囲とし、第２のトランジスタのゲート長は２００ｎｍ〜７００ｎｍ程度の範囲としてもよい。
【００７３】
一実施形態及びその変形例において、Ｎ型ＭＩＳＴトランジスタを形成する例を示したが、Ｐ型ＭＩＳトランジスタを形成する場合にも、一実施形態及びその変形例において示した製造方法を適用することができる。また、半導体基板上にＮ型ＭＩＳトランジスタとＰ型ＭＩＳトランジスタとを混在させて形成してもよい。この場合、サイドウォール幅が互いに異なるＮ型ＭＩＳトランジスタとＰ型ＭＩＳトランジスタを形成してもよい。
【００７４】
一実施形態及びその変形例において、第１のゲート絶縁膜及び第２のゲート絶縁膜はシリコン酸化膜としたが、他の絶縁膜を用いてもよい。また、第１のゲート電極及び第２のゲート電極をポリシリコンゲート電極としたが、他の材料からなるゲート電極としてもよい。
【００７５】
一実施形態及びその変形例において、第１の絶縁膜をシリコン窒化膜とし、第２の絶縁膜及び第３の絶縁膜をシリコン酸化膜としたが、第１の絶縁膜と第２の絶縁膜とが互いに異なる材料からなり、第２の絶縁膜と第３の絶縁膜とが同一の材料からなる構成であれば、他の材料を用いてもよい。
【００７６】
第２の絶縁膜及び第３の絶縁膜を除去して外側サイドウォールを形成する工程において、第１の絶縁膜と第２の絶縁膜及び第３の絶縁膜とのエッチング選択比を５程度に設定する例を示したが、エッチング選択比はこの値に限らない。エッチング選択比は大きい方が好ましいが、エッチング選択比と第２の絶縁膜及び第３の絶縁膜の膜厚とに応じて第１の絶縁膜が残存するように第１の絶縁膜の膜厚を設定すれば、エッチング選択比が２程度であっても問題ない。例えば、第２の絶縁膜の厚さを２０ｎｍ及び第３の絶縁膜の厚さが５０ｎｍであり、オーバーエッチ量が２０％である場合、エッチング量は８４ｎｍとなる。このため、低耐圧領域においては、第１の絶縁膜の換算エッチング量は６４ｎｍとなる。従って、エッチング選択比が２の場合には、第１の絶縁膜の膜厚は３５ｎｍ程度あれば十分である。
【産業上の利用可能性】
【００７７】
本発明に係る半導体装置の製造方法は、素子分離領域のエッチングを生じさせることなく、基板上にサイドウォール幅が異なる複数のトランジスタを精度良く形成でき、特にサイドウォールの幅が異なる複数のトランジスタを有する半導体装置の製造方法等として有用である。
【符号の説明】
【００７８】
１０１ 基板
１０２ 素子分離領域
１０３ 第１の領域
１０４ 第２の領域
１０７ シリサイド層
１３１ 第１のＰウェル
１３３ 第１のゲート絶縁膜
１３４ 第１のゲート電極
１３５ 第１のＮ型エクステンション拡散層
１３６ 第１の外側サイドウォール
１３７ 第１の内側サイドウォール
１３８ 第１のサイドウォール
１３９ 第１のＮ型ソースドレイン拡散層
１４１ 第２のＰウェル
１４３ 第２のゲート絶縁膜
１４４ 第２のゲート電極
１４５ 第２のＮ型エクステンション拡散層
１４６ 第２の外側サイドウォール
１４７ 第２の内側サイドウォール
１４８ 第２のサイドウォール
１４９ 第２のＮ型ソースドレイン拡散層
１５１ 第１の絶縁膜
１５２ 第２の絶縁膜
１５３ 第３の絶縁膜
１６１ 第４の絶縁膜
１６２ オフセットスペーサ
１７１ レジスト膜
１７２ レジスト膜
１７３ レジスト膜
１７４ レジスト膜
１７５ レジスト膜
１７６ レジスト膜
１７７ レジスト膜
１７８ レジスト膜
５０２ 素子分離領域
５０３ 第１の領域
５０４ 第２の領域
５１１ 酸化膜
５３６ サイドウォール
５４７ サイドウォール
【特許請求の範囲】
【請求項１】
基板に素子分離領域により互いに分離された第１の領域及び第２の領域を形成する工程（ａ）と、
前記第１の領域において前記基板の上に第１のゲート絶縁膜を介在させて第１のゲート電極を形成し、前記第２の領域において前記基板の上に第２のゲート絶縁膜を介在させて第２のゲート電極を形成する工程（ｂ）と、
前記第１のゲート電極及び第２のゲート電極を覆うように、第１の絶縁膜及び第２の絶縁膜を順次形成する工程（ｃ）と、
前記工程（ｃ）よりも後に、前記第２の絶縁膜における前記第１の領域の上に形成された部分を除去する工程（ｄ）と、
前記工程（ｄ）よりも後に、前記基板の上に第３の絶縁膜を形成する工程（ｅ）と、
前記工程（ｅ）よりも後に、前記第２の絶縁膜及び第３の絶縁膜をエッチバックすることにより、前記第１のゲート電極の側面上に前記第３の絶縁膜からなる第１の外側サイドウォールを形成し、前記第２のゲート電極の側面上に前記第２の絶縁膜及び第３の絶縁膜からなる第２の外側サイドウォールを形成する工程（ｆ）と、
前記工程（ｆ）よりも後に、前記第１の絶縁膜における前記第１の外側サイドウォール及び第２の外側サイドウォールに覆われていない部分を除去することにより、前記第１のゲート電極の側面上に第１の内側サイドウォールを形成し、前記第２のゲート電極の側面上に第２の内側サイドウォールを形成する工程（ｇ）とを備え、
前記第２のゲート電極は、前記第１のゲート電極よりもゲート長が長く、
前記第１の絶縁膜と前記第２の絶縁膜とは、互いに異なる材料からなり、
前記第２の絶縁膜と前記第３の絶縁膜とは、同一の材料からなることを特徴とする半導体装置の製造方法。
【請求項２】
前記工程（ｄ）では、ウエットエッチングにより前記第２の絶縁膜を除去することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１の絶縁膜はシリコン窒化膜であり、
前記第２の絶縁膜及び第３の絶縁膜はシリコン酸化膜であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記第１の外側サイドウォールは、前記第２の外側サイドウォールよりも幅が狭いことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記第１のゲート絶縁膜は、前記第２のゲート絶縁膜よりも膜厚が薄いことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項６】
前記第１の領域は、第１のトランジスタの形成領域であり、
前記第２の領域は、第２のトランジスタの形成領域であり、
前記第１のトランジスタは、電源電圧が１．１Ｖ以上且つ２．０Ｖ以下であり、
前記第２のトランジスタは、電源電圧が３．３Ｖ以上且つ７．０Ｖ以下であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項７】
前記第１のゲート電極は、ゲート長が３０ｎｍ以上且つ１８０ｎｍ以下であり、
前記第２のゲート電極は、ゲート長が２００ｎｍ以上且つ７００ｎｍ以下であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項８】
前記工程（ｂ）よりも後で且つ前記工程（ｃ）よりも前に、前記基板の上に第４の絶縁膜を形成する工程（ｈ）をさらに備え、
前記工程（ｇ）において、前記第１の絶縁膜の露出部分を除去した後、前記第４の絶縁膜の露出部分を除去することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項９】
前記工程（ｂ）よりも後で且つ前記工程（ｃ）よりも前に、
前記基板の上に第４の絶縁膜を形成する工程（ｈ）と、
前記第４の絶縁膜を選択的に除去することにより前記第１のゲート電極及び第２のゲート電極の側面上にオフセットスペーサを形成する工程（ｉ）とをさらに備えていることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項１０】
前記第４の絶縁膜はシリコン酸化膜であることを特徴とする請求項８又は９に記載の半導体装置の製造方法。
【請求項１１】
前記工程（ｆ）は、
前記第１の絶縁膜における前記第１のゲート電極の上に形成された部分が露出するまで前記第２の絶縁膜及び前記第３の絶縁膜を除去する工程（ｆ１）と、
前記工程（ｆ１）よりも後に、前記第１の絶縁膜における前記第２のゲート電極の上に形成された部分が露出するまで、前記第２の絶縁膜及び前記第３の絶縁膜における前記第２の領域の上に形成された部分を除去する工程（ｆ２）とを含むことを特徴とする請求項１〜１０のいずれか１項に記載の半導体装置の製造方法。
【請求項１２】
基板の第１の領域に形成された第１のトランジスタ及び第２の領域に形成された第２のトランジスタを備え、
前記第１のトランジスタは、
前記基板の上に第１のゲート絶縁膜を介在させて形成された第１のゲート電極と、
前記第１のゲート電極の側面上に形成された第１の内側サイドウォールと、
前記第１の内側サイドウォールの上に形成された第１の外側サイドウォールとを有し、
前記第２のトランジスタは、
前記基板の上に第２のゲート絶縁膜を介在させて形成された第２のゲート電極と、
前記第２のゲート電極の側面上に形成された第２の内側サイドウォールと、
前記第２の内側サイドウォールの上に形成された第２の外側サイドウォールとを有し、
前記第１の内側サイドウォール及び第２の内側サイドウォールと前記第１の外側サイドウォール及び第２の外側サイドウォールとは、互いに異なる材料からなり、
前記第１の外側サイドウォールは、単層膜からなり、
前記第２の外側サイドウォールは、積層膜からなることを特徴とする半導体装置。
【請求項１】
基板に素子分離領域により互いに分離された第１の領域及び第２の領域を形成する工程（ａ）と、
前記第１の領域において前記基板の上に第１のゲート絶縁膜を介在させて第１のゲート電極を形成し、前記第２の領域において前記基板の上に第２のゲート絶縁膜を介在させて第２のゲート電極を形成する工程（ｂ）と、
前記第１のゲート電極及び第２のゲート電極を覆うように、第１の絶縁膜及び第２の絶縁膜を順次形成する工程（ｃ）と、
前記工程（ｃ）よりも後に、前記第２の絶縁膜における前記第１の領域の上に形成された部分を除去する工程（ｄ）と、
前記工程（ｄ）よりも後に、前記基板の上に第３の絶縁膜を形成する工程（ｅ）と、
前記工程（ｅ）よりも後に、前記第２の絶縁膜及び第３の絶縁膜をエッチバックすることにより、前記第１のゲート電極の側面上に前記第３の絶縁膜からなる第１の外側サイドウォールを形成し、前記第２のゲート電極の側面上に前記第２の絶縁膜及び第３の絶縁膜からなる第２の外側サイドウォールを形成する工程（ｆ）と、
前記工程（ｆ）よりも後に、前記第１の絶縁膜における前記第１の外側サイドウォール及び第２の外側サイドウォールに覆われていない部分を除去することにより、前記第１のゲート電極の側面上に第１の内側サイドウォールを形成し、前記第２のゲート電極の側面上に第２の内側サイドウォールを形成する工程（ｇ）とを備え、
前記第２のゲート電極は、前記第１のゲート電極よりもゲート長が長く、
前記第１の絶縁膜と前記第２の絶縁膜とは、互いに異なる材料からなり、
前記第２の絶縁膜と前記第３の絶縁膜とは、同一の材料からなることを特徴とする半導体装置の製造方法。
【請求項２】
前記工程（ｄ）では、ウエットエッチングにより前記第２の絶縁膜を除去することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１の絶縁膜はシリコン窒化膜であり、
前記第２の絶縁膜及び第３の絶縁膜はシリコン酸化膜であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記第１の外側サイドウォールは、前記第２の外側サイドウォールよりも幅が狭いことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記第１のゲート絶縁膜は、前記第２のゲート絶縁膜よりも膜厚が薄いことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項６】
前記第１の領域は、第１のトランジスタの形成領域であり、
前記第２の領域は、第２のトランジスタの形成領域であり、
前記第１のトランジスタは、電源電圧が１．１Ｖ以上且つ２．０Ｖ以下であり、
前記第２のトランジスタは、電源電圧が３．３Ｖ以上且つ７．０Ｖ以下であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項７】
前記第１のゲート電極は、ゲート長が３０ｎｍ以上且つ１８０ｎｍ以下であり、
前記第２のゲート電極は、ゲート長が２００ｎｍ以上且つ７００ｎｍ以下であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項８】
前記工程（ｂ）よりも後で且つ前記工程（ｃ）よりも前に、前記基板の上に第４の絶縁膜を形成する工程（ｈ）をさらに備え、
前記工程（ｇ）において、前記第１の絶縁膜の露出部分を除去した後、前記第４の絶縁膜の露出部分を除去することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項９】
前記工程（ｂ）よりも後で且つ前記工程（ｃ）よりも前に、
前記基板の上に第４の絶縁膜を形成する工程（ｈ）と、
前記第４の絶縁膜を選択的に除去することにより前記第１のゲート電極及び第２のゲート電極の側面上にオフセットスペーサを形成する工程（ｉ）とをさらに備えていることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項１０】
前記第４の絶縁膜はシリコン酸化膜であることを特徴とする請求項８又は９に記載の半導体装置の製造方法。
【請求項１１】
前記工程（ｆ）は、
前記第１の絶縁膜における前記第１のゲート電極の上に形成された部分が露出するまで前記第２の絶縁膜及び前記第３の絶縁膜を除去する工程（ｆ１）と、
前記工程（ｆ１）よりも後に、前記第１の絶縁膜における前記第２のゲート電極の上に形成された部分が露出するまで、前記第２の絶縁膜及び前記第３の絶縁膜における前記第２の領域の上に形成された部分を除去する工程（ｆ２）とを含むことを特徴とする請求項１〜１０のいずれか１項に記載の半導体装置の製造方法。
【請求項１２】
基板の第１の領域に形成された第１のトランジスタ及び第２の領域に形成された第２のトランジスタを備え、
前記第１のトランジスタは、
前記基板の上に第１のゲート絶縁膜を介在させて形成された第１のゲート電極と、
前記第１のゲート電極の側面上に形成された第１の内側サイドウォールと、
前記第１の内側サイドウォールの上に形成された第１の外側サイドウォールとを有し、
前記第２のトランジスタは、
前記基板の上に第２のゲート絶縁膜を介在させて形成された第２のゲート電極と、
前記第２のゲート電極の側面上に形成された第２の内側サイドウォールと、
前記第２の内側サイドウォールの上に形成された第２の外側サイドウォールとを有し、
前記第１の内側サイドウォール及び第２の内側サイドウォールと前記第１の外側サイドウォール及び第２の外側サイドウォールとは、互いに異なる材料からなり、
前記第１の外側サイドウォールは、単層膜からなり、
前記第２の外側サイドウォールは、積層膜からなることを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１２−８４６３６（Ｐ２０１２−８４６３６Ａ）
【公開日】平成２４年４月２６日（２０１２．４．２６）
【国際特許分類】
【出願番号】特願２０１０−２２８３６１（Ｐ２０１０−２２８３６１）
【出願日】平成２２年１０月８日（２０１０．１０．８）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２４年４月２６日（２０１２．４．２６）
【国際特許分類】
【出願日】平成２２年１０月８日（２０１０．１０．８）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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