【課題】高耐圧で、特性の優れた半導体装置を提供する。
【解決手段】素子分離領域ＳＴＩと、ウェルＰＷと、活性領域を横断するゲート電極Ｇと、ゲート電極の一方の側からゲート電極下方に入り込んで形成された低濃度ドレイン領域ＬＤＤと、ゲート電極の他方の側からゲート電極下方に入り込み、低濃度ドレイン領域とオーバーラップし、低濃度ドレイン領域より浅い、チャネル領域ＣＨと、ゲート電極の他方の側に形成されたソース領域Ｓｎと、ゲート領域の一方の側に、ゲート電極から離間したドレイン領域Ｄｎと、を有し、ゲート電極と高濃度ドレイン領域Ｄｎとの間の中間領域の実効不純物濃度は、オーバーラップ領域の不純物濃度より高い。 （もっと読む）

【課題】フィンの下部に適切に不純物が導入された半導体装置及びその製造方法を提供する。
【解決手段】半導体装置としてのＦｉｎＦＥＴ１は、基体としての半導体基板１０と、半導体基板１０上に形成された複数のフィン２０とを有し、複数のフィン２０は、第１の間隔と第１の間隔よりも間隔が狭い第２の間隔とを繰り返して形成され、第１の間隔を形成する側に面した第１の側面２２１の下部の不純物濃度が、第２の間隔を形成する側に面した第２の側面２２２の下部の不純物濃度よりも高い半導体領域を有する。 （もっと読む）

【課題】ＳｉＧｅ層を用いてＰチャネル型トランジスタのチャネル形成領域に圧縮応力を印加すると共に、リーク電流を低減する。
【解決手段】半導体装置１２０は、半導体基板１００の表面部に形成されたソース領域及びドレイン領域１２２と、これらに挟まれたチャネル形成領域上にゲート絶縁膜１０１を介して形成されたゲート電極１０２とを含むＰチャネル型トランジスタを備える。ゲート電極１０２の両側それぞれにおいて半導体基板１００にリセスが形成され、リセスに、ＳｉＧｅからなる第１エピタキシャル層１１１と、その上に形成され且つＳｉからなる第２エピタキシャル層１１２と、その上に形成され且つＳｉＧｅからなり、チャネル形成領域を挟む第３エピタキシャル層１１３とを備える。ソース領域及びドレイン領域１２２は、第３エピタキシャル層１１３中に形成され、且つ、それぞれの接合深さがいずれも第３エピタキシャル層１３３の深さよりも浅い。 （もっと読む）

【課題】
高温、長時間のアニールを必要とすることなく、低いオン抵抗を実現可能な高耐圧ＭＯＳトランジスタを含む半導体装置を提供する。
【解決手段】
半導体基板の高耐圧トランジスタ用第１導電型領域上にゲート電極を形成し、ゲート電極のドレイン側部分及びドレイン領域を覆う第１のマスクをイオン注入マスクとして、ゲート電極を貫通する加速エネルギで第１導電型の不純物イオンを注入して、ソース領域で深く、ゲート電極下方で浅いチャネルドーズ領域を形成し、ゲート電極のドレイン側部分及びドレイン領域を覆う第２のマスク及びゲート電極をイオン注入マスクとして第２導電型の不純物をイオン注入してソースエクステンション領域を形成し、半導体装置を製造する。 （もっと読む）

【課題】 半導体装置に関し、ソース・ドレイン領域を実効的に埋込Ｓｉ混晶層で構成する際の電気的特性を向上する
【解決手段】 一導電型シリコン基体と、一導電型シリコン基体上に設けたゲート絶縁膜と、ゲート絶縁膜の上に設けたゲート電極とゲート電極の両側の一導電型シリコン基体に設けた逆導電型エクステンション領域と、逆導電型エクステンション領域に接するとともに、一導電型シリコン基体に形成された凹部に埋め込まれた逆導電型Ｓｉ混晶層とを備えた半導体装置であって、逆導電型Ｓｉ混晶層が、第１不純物濃度Ｓｉ混晶層／第２不純物濃度Ｓｉ混晶層／第３不純物濃度Ｓｉ混晶層を有し、第２不純物濃度を第１不純物濃度及び第３不純物濃度よりも高くする。 （もっと読む）

【課題】ＭＯＳトランジスタの高耐圧化、オン抵抗の低減、ＨＣＩ耐性の向上、及びデザインルールの縮小を実現する。
【解決手段】ＭＯＳトランジスタのドレインは、チャネル長方向で一端がＰ型低濃度ウェル３内に配置され、他端がＰ型ウェル５内に配置されたＮ型低濃度ドレイン７と、低濃度ウェル３上の低濃度ドレイン７内に低濃度ドレイン７の端部とは間隔をもって配置されたＮ型高濃度ドレイン９からなる。ソースは、チャネル長方向で一端が低濃度ドレイン７とは間隔をもって低濃度ウェル３内に配置され、他端がウェル５内に配置されたＮ型高濃度ソース１１と、低濃度ウェル３内で高濃度ソース１１に隣接し、低濃度ドレイン７とは間隔をもって配置されたＮ型低濃度ソース１３からなる。ゲート電極１９は、高濃度ドレイン９−低濃度ソース１３間の低濃度ウェル３上及び低濃度ドレイン７上に高濃度ドレイン９とは間隔をもって配置されている。 （もっと読む）

【課題】半導体装置の信頼性を向上させる。特に、ｎチャネル型のＭＯＳＦＥＴにおけるＶｔｈのローカルばらつきＡｖｔを低減させる。
【解決手段】ｃｏ−ｉｍｐｌａ技術を用い、ｎチャネル型のＭＯＳＦＥＴのエクステンション領域９ａに窒素をシリコン基板１の主面に対して垂直もしくは垂直に近い角度（０〜３度）で打ち込むことにより、窒素が打ち込まれて形成された欠陥トラップ層もしくはアモルファス層がアニ−ル後のシリコン基板１表面近傍への不純物のパイルアップを軽減するため、チャネル表面近傍のドーパントの濃度が低減し、シリコン基板１表面近傍における不純物プロファイルの揺らぎ成分が軽減される。その結果、チャネル表面近傍の不純物揺らぎ起因のローカルばらつきを抑制することができる。 （もっと読む）

【課題】閾値電圧が相対的に高い半導体装置のチャネル領域における不純物濃度を閾値電圧が相対的に低い半導体装置のチャネル領域における不純物濃度よりも高くすると、閾値電圧が相対的に高い半導体装置の駆動力の低下を招来する虞があった。
【解決手段】半導体装置は、第１のトランジスタと第２のトランジスタとを備えている。第１のトランジスタは、第１のチャネル領域３ａと、第１のゲート絶縁膜４ａと、第１のゲート電極５ａと、第１のエクステンション領域８ａとを有している。第２のトランジスタは、第１のトランジスタよりも高い閾値電圧を有しており、第２のチャネル領域３ｂと、第２のゲート絶縁膜４ｂと、第２のゲート電極５ｂと、第２のエクステンション領域８ｂとを有している。第２のエクステンション領域８ｂは浅接合化不純物を含んでおり、第２のエクステンション領域８ｂの接合深さは第１のエクステンション領域８ａの接合深さよりも浅い。 （もっと読む）

【課題】歪みの高いキャリア移動領域における寄生抵抗及びエネルギー障壁を小さくするための半導体装置を提供する。
【解決手段】半導体基板１上にゲート絶縁膜７を介して形成されたゲート電極１３ｂと、半導体基板１のうちゲート電極１３ｂの下方に形成されるチャネル領域６ｃと、チャネル領域６ｃの両側方に形成され、第１炭素濃度で炭素を含み、第１リン濃度でリンを含む第１の炭化シリコン層２３と、第１の炭化シリコン層２３上にチャネル領域６ｃに接合して形成され、第１リン濃度より多い第２リン濃度でリンを含み、第１炭素濃度以下の第２炭素濃度で炭素を含む第２の炭化シリコン層２４とを有する。 （もっと読む）

【課題】相異なる動作電圧の第１，第２，第３のＭＩＳトランジスタを有する半導体装置において、第１，第２，第３のチャネル拡散層の不純物プロファイルの変動を抑制する。
【解決手段】半導体装置は、第１，第２，第３の活性領域上に第１，第２，第３のゲート絶縁膜１３Ａ，１３Ｂ，１４Ｃを介して形成された第１，第２，第３のゲート電極を有する第１導電型の第１，第２，第３のＭＩＳトランジスタを備えている。第１のゲート絶縁膜１３Ａは、第１のシリコン酸化膜１３ａと第１の高誘電率絶縁膜１５ａとからなる。第２のゲート絶縁膜１３Ｂは、第２のシリコン酸化膜１３ｂと第２の高誘電率絶縁膜１５ｂとからなる。第３のゲート絶縁膜１４Ｃは、第３のシリコン酸化膜１４ｃと第３の高誘電率絶縁膜１５ｃとからなる。第２のシリコン酸化膜１３ｂは、第１のシリコン酸化膜１３ａと同じ膜厚を有し、且つ、第３のシリコン酸化膜１４ｃよりも厚い膜厚を有している。 （もっと読む）

【課題】横型の電界効果トランジスタを備えた半導体装置であって、素子面積を大きくしても特性が均一な半導体装置を提供する。
【解決手段】第１導電型の半導体層１１と、第２導電型のディープウエル１２と、第１導電型のウエル１３と、前記ウエル内に形成された第２導電型のソース層１５と、第２導電型のドレイン層１７と、前記ディープウエルの上層部分に形成され、前記ドレイン層に接続される第２導電型のコンタクト層１９と、前記ソースドレイン間の領域の直上域に設けられたゲート電極２１と、第２導電型のドリフト層１８と、を備え、前記ソース層と前記ドレイン層との間に逆バイアス電圧が印加された状態において、前記ソース層と前記ドレイン層との間ではパンチスルーが発生せず、前記ドレイン層と前記ウエルとの間の第１の空乏層と、前記ウエルと前記ディープウエルとの間の第２の空乏層とが前記ウエルと前記ドレイン層の接合耐圧以下で繋がる。 （もっと読む）

【課題】複数のゲート長を有するトランジスタを形成することができる半導体装置の製造方法を提供する。
【解決手段】半導体基板上に、第１の柱状体と第２の柱状体とを形成する工程と、前記第１及び第２の柱状体と前記半導体基板とを覆う半導体膜であって、前記第１の柱状体を覆う第１の部分と前記第２の柱状体を覆う第２の部分との導電型及び不純物の濃度の少なくとも一方が互いに異なるように半導体膜を形成する工程と、前記半導体膜をエッチバックして、前記第１及び第２の柱状体のそれぞれの側壁に、互いに異なる高さを有する第１の半導体膜柱状部と第２の半導体膜柱状部とを形成する工程と、を備えることを特徴とする半導体装置の製造方法を採用する。 （もっと読む）

【課題】内部回路の誤動作を誘発させない保護回路を有する半導体装置を提供する。
【解決手段】Ｐ型Ｓｉ基板１０１と、ＥＳＤ保護素子１Ａと、被保護素子１Ｂとを備えた半導体装置１であって、ＥＳＤ保護素子１Ａは、ソースＮ型拡散領域１０７Ａと、Ｐ型Ｓｉ基板１０１内においてソースＮ型拡散領域１０７Ａを覆い、ソースＮ型拡散領域１０７Ａの下方から少なくともゲート電極１０６Ａの下方の一部まで形成され、Ｐ型Ｓｉ基板１０１の基本領域よりもＰ型不純物濃度が高い高濃度Ｐ型拡散領域１０３とを備え、被保護素子１Ｂは、ドレインＮ型拡散領域１０８Ｂと、Ｐ型Ｓｉ基板１０１内においてドレインＮ型拡散領域１０８Ｂと接する低濃度Ｐ型拡散領域１０４とを備え、ＥＳＤ保護素子１Ａのドレイン電極１１２Ａと被保護素子１Ｂのドレイン電極１１２Ｂとが接続され、高濃度Ｐ型拡散領域１０３は、低濃度Ｐ型拡散領域１０４よりもＰ型不純物濃度が高い。 （もっと読む）

【課題】モジュール化された、相互作用しないやり方で、単一の半導体ウェハにともに接近して実装され、十分に分離された、最適化されたトランジスタまたは他のデバイスの任意の集合の作製を可能にする。
【解決手段】
一群の半導体デバイスが、エピタキシャル層を含まない基板に形成される。一実施例では、この一群は、５ＶのＣＭＯＳペア、１２ＶのＣＭＯＳペア、５ＶのＮＰＮ、５ＶのＰＮＰ、いくつかの形状の横型トレンチＭＯＳＦＥＴ、および３０Ｖ横型Ｎ−チャネルＤＭＯＳを含む。これらのデバイスの各々は、横方向かつ縦方向の双方において極めて小型であり、基板の他のすべてのデバイスから十分に分離され得る。 （もっと読む）

【課題】 混合信号適用例を含むアナログ及びデジタル適用例用のＩＧＦＥＴを与える半導体製造プラットフォームに適した対称的及び非対称的の両方の絶縁ゲート電界効果トランジスタ（「ＩＧＦＥＴ」）が、高性能を達成する上で空のウエル領域を使用する。
【解決手段】 各空のウエルの上部近くにおいては半導体ウエルドーパントが比較的少量である。各ＩＧＦＥＴ（１００，１０２，１１２，１１４，１２４又は２３６）は、空のウエル（１８０，１８２，１９２，１９４，２０４又は２０６）のボディ物質のチャンネルゾーンによって横方向に分離された一対のソース／ドレインゾーンを有している。ゲート電極が該チャンネルゾーン上方でゲート誘電体層の上側に位置している。各ソース／ドレインゾーン（２４０，２４２，２８０，２８２，５２０，５２２，５５０，５５２，７２０．７２２、７５２又は７５２）が主要部分（２４０Ｍ，２４２Ｍ，２８０Ｍ，２８２Ｍ，５２０Ｍ，５２２Ｍ，５５０Ｍ，５５２Ｍ，７２０Ｍ，７２２Ｍ，７５２Ｍ又は７５２Ｍ）及び一層軽度にドープした横方向延長部（２４０Ｅ，２４２Ｅ，２８０Ｅ，２８２Ｅ，５２０Ｅ，５２２Ｅ，５５０Ｅ，５５２Ｅ，７２０Ｅ，７２２Ｅ，７５２Ｅ又は７５２Ｅ）を有している。代替的に又は付加的に、該ボディ物質の一層高度にドープしたポケット部分（２５０又は２９０）が該ソース／ドレインゾーンの内の一方に沿って延在する。存在する場合には、該ポケット部分は典型的に該ＩＧＦＥＴを非対称的装置とさせる。 （もっと読む）

【課題】アクティブマトリクス型の液晶表示装置の画面の大面積化を可能とするゲート電極とゲート配線を提供することを第１の課題とする。
【解決手段】同一基板上に表示領域と、表示領域の周辺に設けられた駆動回路と、を有し、表示領域は、第１の薄膜トランジスタを有し、駆動回路は、第２の薄膜トランジスタを有し、第１の薄膜トランジスタと第２の薄膜トランジスタは、リンがドープされたシリコンでなるゲート電極を有し、ゲート電極は、チャネル形成領域の外側に設けられた接続部でアルミニウムまたは銅を主成分とする層とタンタル、タングステン、チタン、モリブデンから選ばれた少なくとも１種を主成分とする層とを有する配線と電気的に接続する。 （もっと読む）

【課題】 半導体製造プラットフォームのコアとして作用する半導体構成体が、所望の電子的特性を達成するために、電子要素、特に絶縁ゲート型電界効果トランジスタ（「ＩＧＦＥＴ」）、によって種々に使用される空のウエル領域及び充填したウエル領域の結合を有している。
【解決手段】 比較的少量の半導体ウエルドーパントが空のウエルの上部近くにある。かなりの量の半導体ウエルドーパントが充填したウエルの上部近くにある。幾つかのＩＧＦＥＴ（１００，１０２，１１２，１１４，１２４，１２６）は所望のトランジスタ特性を達成する上で空のウエル（１８０，１８２，１９２，１９４，２０４，２０６）を使用する。その他のＩＧＦＥＴ（１０８，１１０，１１６，１１８，１２０，１２２）は所望のトランジスタ特性を達成する上で充填したウエル（１８８，１９０，１９６、１９８，２００，２０２）を使用する。空のウエルと充填したウエルとの結合は、半導体製造プラットフォームが広範で多様な高性能ＩＧＦＥＴを提供することを可能としており、それから回路設計者は混合信号適用例を含む種々のアナログ及びデジタル適用例に対して特定のＩＧＦＥＴを選択することが可能である。 （もっと読む）

【課題】 一群の高性能同極性絶縁ゲート電界効果トランジスタ（１００，１０８，１１２，１１６，１２０及び１２４又は１０２，１１０，１１４、１１８，１１２及び１２６）が、アナログ及び／又はデジタル適用例用の広く多様なトランジスタを提供する半導体製造プラットフォームに適した横方向ソース／ドレイン延長部、ハローポケット、及びゲート誘電体厚さの選択可能な異なる構成を有している。
【解決手段】 各トランジスタは、一対のソース／ドレインゾーン、ゲート誘電体層、及びゲート電極を有している。各ソース／ドレインゾーンは主要部分及び一層軽度にドープした横方向延長部を有している。該トランジスタの内の一つのソース／ドレインゾーンの内の一つの横方向延長部が該トランジスタの別のもののソース／ドレインゾーンの内の一つの横方向延長部よりも一層高度にドープされており又は／及びそれよりも上部半導体表面下側により少ない深さに延在している。 （もっと読む）

【課題】ゲート絶縁膜の厚さが異なるトランジスタを有する半導体装置の製造歩留まりを向上させる。
【解決手段】シリコン基板１上に高耐圧絶縁膜ＩＨ１を形成した後、高耐圧絶縁膜ＩＨ１の表面を削って膜厚を薄くし、高耐圧絶縁膜ＩＨ１と隣接するようにして中耐圧絶縁膜ＩＭ１を形成する。高耐圧絶縁膜ＩＨ１は、熱酸化法によって、シリコン基板１の主面より内側から外側に至るようにして形成し、中耐圧絶縁膜ＩＭ１は高耐圧絶縁膜ＩＨ１より薄くなるようにして形成する。高耐圧絶縁膜ＩＨ１は高耐圧ＭＩＳトランジスタのゲート絶縁膜として、中耐圧絶縁膜ＩＭ１は中耐圧ＭＩＳトランジスタのゲート絶縁膜として形成する。 （もっと読む）

【課題】高耐圧に対応しつつ小型化を容易に行い、昇圧及び降圧回路等の種々の用途に使用することができる半導体装置及び半導体装置の製造方法を提供する。
【解決手段】半導体基板に形成された第１のウエル及び第２のウエルと、第１のウエルに形成された複数の高耐圧ＭＯＳトランジスタと、第２のウエルに形成された低耐圧ＭＯＳトランジスタと、を有し、複数の高耐圧ＭＯＳトランジスタが、低耐圧ＭＯＳトランジスタのゲート絶縁膜の膜厚よりも厚いゲート絶縁膜を備える第１の高耐圧ＭＯＳトランジスタと、第１の高耐圧ＭＯＳトランジスタのゲート絶縁膜の膜厚よりも薄いゲート絶縁膜を備える第２の高耐圧ＭＯＳトランジスタと、からなること。 （もっと読む）