半導体装置
【課題】MOSトランジスタの高耐圧化、オン抵抗の低減、HCI耐性の向上、及びデザインルールの縮小を実現する。
【解決手段】MOSトランジスタのドレインは、チャネル長方向で一端がP型低濃度ウェル3内に配置され、他端がP型ウェル5内に配置されたN型低濃度ドレイン7と、低濃度ウェル3上の低濃度ドレイン7内に低濃度ドレイン7の端部とは間隔をもって配置されたN型高濃度ドレイン9からなる。ソースは、チャネル長方向で一端が低濃度ドレイン7とは間隔をもって低濃度ウェル3内に配置され、他端がウェル5内に配置されたN型高濃度ソース11と、低濃度ウェル3内で高濃度ソース11に隣接し、低濃度ドレイン7とは間隔をもって配置されたN型低濃度ソース13からなる。ゲート電極19は、高濃度ドレイン9−低濃度ソース13間の低濃度ウェル3上及び低濃度ドレイン7上に高濃度ドレイン9とは間隔をもって配置されている。
【解決手段】MOSトランジスタのドレインは、チャネル長方向で一端がP型低濃度ウェル3内に配置され、他端がP型ウェル5内に配置されたN型低濃度ドレイン7と、低濃度ウェル3上の低濃度ドレイン7内に低濃度ドレイン7の端部とは間隔をもって配置されたN型高濃度ドレイン9からなる。ソースは、チャネル長方向で一端が低濃度ドレイン7とは間隔をもって低濃度ウェル3内に配置され、他端がウェル5内に配置されたN型高濃度ソース11と、低濃度ウェル3内で高濃度ソース11に隣接し、低濃度ドレイン7とは間隔をもって配置されたN型低濃度ソース13からなる。ゲート電極19は、高濃度ドレイン9−低濃度ソース13間の低濃度ウェル3上及び低濃度ドレイン7上に高濃度ドレイン9とは間隔をもって配置されている。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関し、特に、高耐圧MOSトランジスタを備えた半導体装置に関するものである。
【背景技術】
【0002】
近年、半導体装置は、デジタル演算速度向上のため、MOSトランジスタのゲート電極の微細化や低電圧化が進んでいる。また一方、電源製品に代表されるように、MOSトランジスタの高耐圧化の動きもある。
【0003】
MOSトランジスタのドレイン構造を高耐圧化するために、高濃度のドレインの周りに低濃度化した不純物拡散層を配置したものが開示されている(例えば特許文献1を参照。)。従来の高耐圧MOSトランジスタは、濃度の均一な1つのウェル内に形成されている。
【発明の概要】
【発明が解決しようとする課題】
【0004】
ドレイン構造を高耐圧化するために高濃度のドレインの周りに低濃度化した不純物拡散層を配置した従来の高耐圧MOSトランジスタでは、濃度の均一な1つのウェル内に形成されているので、ゲート電極下でのドレイン近傍の電界強度が大きく、HCI(Hot Carrier Injection)の問題があった。また、ドレインのボトム付近の接合耐圧が落ちるため、高耐圧化に不利になるという問題があった。
【0005】
このような不具合を解消するために、高耐圧MOSトランジスタを形成するウェルの不純物濃度を低くすることが考えられる。しかし、ウェルの不純物濃度を低くすると、複数の高耐圧MOSトランジスタを並べて配置する場合に、隣り合うMOSトランジスタ間でウェル間の耐圧を保持するためにMOSトランジスタ−MOSトランジスタ間のスペースを大きく取る必要があり、デザインルール的に不利になるという問題があった。また、不純物濃度が低いウェルを用いると、MOSトランジスタにおいて基板抵抗が大きくなる。例えば、大きなドライバートランジスタなどの場合、インパクトイオン化が起こると基板電位が浮きやすく、すぐにスナップバックしてしまい、オン耐圧が悪くなるという問題もあった。
【0006】
そこで本発明は、MOSトランジスタの高耐圧化、オン抵抗の低減、HCI耐性の向上、及びデザインルールの縮小を実現できる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0007】
本発明に係る半導体装置は、比較的低濃度のP型不純物濃度で半導体基板表面に形成されたP型低濃度ウェルと、上記P型低濃度ウェルに隣接し、かつ上記P型低濃度ウェルの周囲を取り囲んで上記P型低濃度ウェルよりも濃いP型不純物濃度で上記半導体基板表面に形成されたP型ウェルと、を備えている。高耐圧MOSトランジスタは上記P型低濃度ウェル及び上記P型ウェルにまたがって形成されている。
ここで、半導体基板はP型又はN型のいずれであってもよい。また、半導体基板の語はエピタキシャル成長層を含む。
【0008】
上記高耐圧MOSトランジスタは、上記P型低濃度ウェル及び上記P型ウェルよりも浅く上記半導体基板表面に形成され、チャネル長方向で一端が上記P型低濃度ウェル内に配置され、他端が上記P型ウェル内に配置された比較的低濃度のN型不純物濃度をもつN型低濃度ドレインと、上記N型低濃度ドレインよりも濃いN型不純物濃度で上記N型低濃度ドレインよりも浅く上記半導体基板表面に形成され、上記P型低濃度ウェル上の上記N型低濃度ドレイン内に上記N型低濃度ドレインの端部とは間隔をもって配置されたN型高濃度ドレインと、上記P型低濃度ウェル及び上記P型ウェルよりも浅く上記半導体基板表面に形成され、上記チャネル長方向で上記N型低濃度ドレインが配置されている上記P型低濃度ウェル端部とは反対側の端部上に、一端が上記N型低濃度ドレインとは間隔をもって上記P型低濃度ウェル内に配置され、他端が上記P型ウェル内に配置されたN型ソースと、上記N型高濃度ドレインと上記N型ソースの間の上記半導体基板上に上記ゲート絶縁膜を介して形成され、上方から見て上記チャネル長方向でドレイン側の端部が上記N型高濃度ドレインとは間隔をもって上記N型低濃度ドレイン上に配置されたゲート電極と、を備えている。
【0009】
本発明の半導体装置において、上記N型ソースはシングルソース構造である例を挙げることができる。すなわち、上記N型ソースは、上記N型高濃度ドレインと同時に形成されたN型高濃度ソースのみによって形成されている例を挙げることができる。
【0010】
また、上記N型ソースは、LDD(Lightly Doped Drain)構造であってもよい。すなわち、上記N型ソースは、上記N型高濃度ドレインと同時に形成されたN型高濃度ソースと、上記N型低濃度ソースよりも薄いN型不純物濃度で上記N型高濃度ソースよりも浅く上記半導体基板表面に形成され、上方から見て上記チャネル長方向で上記ゲート電極のソース側の端部と上記N型高濃度ソースとの間に配置されたN型低濃度ソースによって形成されているようにしてもよい。
【0011】
本発明の半導体装置において、ソースはドレインと同様の構造を備えていてもよい。
すなわち、上記N型ソースは、上記P型低濃度ウェル及び上記P型ウェルよりも浅く上記半導体基板表面に形成され、チャネル長方向で一端が上記P型低濃度ウェル内に配置され、他端が上記P型ウェル内に配置された比較的低濃度のN型不純物濃度をもつN型低濃度ソースと、上記N型低濃度ソースよりも濃いN型不純物濃度で上記N型低濃度ソースよりも浅く上記半導体基板表面に形成され、上記P型低濃度ウェル上の上記N型低濃度ソース内に上記N型低濃度ソースの端部とは間隔をもって配置されたN型高濃度ソースと、を備え、上記ゲート電極のソース側の端部は、上方から見て、上記N型高濃度ソースとは間隔をもって上記N型低濃度ソース上に配置されているようにしてもよい。
【0012】
本発明の半導体装置において、P型とN型を反対導電型にしてもよい。すなわち、上記高耐圧MOSトランジスタはP型とN型を反対導電型にしたPチャネルMOSトランジスタであってもよい。また、PチャネルMOSトランジスタとNチャネルMOSトランジスタを同一半導体基板上に混載していてもよい。
【発明の効果】
【0013】
本発明の半導体装置では、P型低濃度ウェルと、P型低濃度ウェルに隣接し、かつP型低濃度ウェルの周囲を取り囲んでP型低濃度ウェルよりも濃いP型不純物濃度のP型ウェルにまたがって高耐圧MOSトランジスタを形成した。
高耐圧MOSトランジスタにおいて、ドレインに高い接合耐圧を持たせるために、N型高濃度ドレインをN型低濃度ドレイン覆う構造にした。さらに、N型高濃度ドレインをP型低濃度ウェルの上に配置することにより、ドレインの耐圧を向上させることができる。
【0014】
また、チャネルからN型高濃度ドレインまでの一般にドリフトと呼ばれる領域においても、耐圧確保のために一定距離を配置しているが、逆に寄生の高抵抗部分となるため、できるだけ抵抗値を下げたい。その問題に対して、本発明の半導体装置ではP型低濃度ウェル上にドリフト領域を配置しているので、N型低濃度ドレイン形成時にP型不純物濃度の薄いP型低濃度ウェルに対して打ち返すため、ドリフト部分は、高濃度なP型ウェルに形成する場合に比べれば、低抵抗化することができ、オン抵抗を低くすることができる。
【0015】
さらに、チャネルをP型低濃度ウェルにより形成し、ゲート電極下にN型低濃度ドレインの端部を配置することにより、ゲート電極直下のドレイン近傍の濃度勾配を低くすることができる。これにより、HCI耐性の向上を図ることができる。
さらに、MOSトランジスタの周囲はP型ウェルによって囲まれているので、複数の高耐圧MOSトランジスタを並べて配置する場合に、MOSトランジスタを濃度が均一な1つのP型低濃度ウェルのみに形成する場合に比べて隣り合うMOSトランジスタ間でウェル間のスペースを小さくすることができ、デザインルールの縮小を図ることができる。
【0016】
本発明の半導体装置において、N型ソースは、シングルソース構造又はLDD構造を備えているようにすれば、ソース抵抗を小さくすることができるので、オン抵抗を小さくすることができる。
また、ソースはドレインと同様の構造を備えているようにすれば、ソースに高耐圧を必要とする場合に対応できる。
【図面の簡単な説明】
【0017】
【図1】一実施例を説明するための概略的な断面図である。
【図2】同実施例の概略的な平面図である。
【図3】同実施例のMOSトランジスタのドレイン電圧−ドレイン電流でドライブ能力を検証した測定結果を表す図である。
【図4】比較例のMOSトランジスタのドレイン電圧−ドレイン電流でドライブ能力を検証した測定結果を表す図である。
【図5】同実施例のMOSトランジスタの製造工程の一例の最初の工程を説明するための工程断面図である。
【図6】同製造工程の続きを説明するための工程断面図である。
【図7】同製造工程のさらに続きを説明するための工程断面図である。
【図8】同製造工程のさらに続きを説明するための工程断面図である。
【図9】同製造工程のさらに続きを説明するための工程断面図である。
【図10】同製造工程のさらに続きを説明するための工程断面図である。
【図11】同製造工程のさらに続きを説明するための工程断面図である。
【図12】他の実施例を説明するための概略的な断面図である。
【図13】同実施例の概略的な平面図である。
【図14】さらに他の実施例を説明するための概略的な断面図である。
【図15】同実施例の概略的な平面図である。
【発明を実施するための形態】
【0018】
図1は一実施例を説明するための概略的な断面図である。図2はその実施例の概略的な平面図である。図1は図2のA−A位置の断面に対応している。
【0019】
P型半導体基板1(Psub)の表面に、P型低濃度ウェル3(LPW)、P型ウェル5(PW)、N型低濃度ドレイン7(NLDD)、N型高濃度ドレイン9(N+)、N型高濃度ソース11(N+)、N型低濃度ソース13が形成されている。
【0020】
P型低濃度ウェル3は、Nチャネル高耐圧MOSトランジスタのチャネルを形成する。
P型ウェル5は、比較的低濃度のP型不純物濃度で形成されたP型低濃度ウェル3に隣接し、かつP型低濃度ウェルの周囲を取り囲んで形成されている。P型ウェル5はP型低濃度ウェル3よりも濃いP型不純物濃度をもつ。
【0021】
N型低濃度ドレイン7は比較的低濃度のN型不純物濃度で形成されている。N型低濃度ドレイン7はP型低濃度ウェル3及びP型ウェル5よりも浅く形成されている。Nチャネル高耐圧MOSトランジスタのチャネル長方向で、N型低濃度ドレイン7の一端はP型低濃度ウェル3内に配置されている。N型低濃度ドレイン7の他端はP型ウェル3内に配置されている。
【0022】
N型高濃度ドレイン9は、P型低濃度ウェル3上のN型低濃度ドレイン7内にN型低濃度ドレイン7の端部とは間隔をもって配置されている。N型高濃度ドレイン9は、N型低濃度ドレイン7よりも濃いN型不純物濃度でN型低濃度ドレイン7よりも浅く形成されている。
N型低濃度ドレイン7及びN型高濃度ドレイン9は、Nチャネル高耐圧MOSトランジスタの二重拡散構造のドレインを形成する。
【0023】
N型高濃度ソース11は、チャネル長方向でN型低濃度ドレイン7が配置されているP型低濃度ウェル3端部とは反対側の端部上に、P型低濃度ウェル3及びP型ウェル5よりも浅く形成されている。チャネル長方向で、N型高濃度ソース11の一端はN型低濃度ドレイン7とは間隔をもってP型低濃度ウェル3内に配置されている。N型高濃度ソース11の他端はP型ウェル3内に配置されている。
【0024】
N型低濃度ソース13は、N型低濃度ドレイン7とN型高濃度ソース11の間のP型低濃度ウェル3表面に形成されている。N型低濃度ソース13はN型低濃度ドレイン7よりも浅く形成されている。チャネル長方向で、N型低濃度ソース13の一端はN型低濃度ドレイン7とは間隔をもって配置され、他端はN型高濃度ソース11に隣接している。
N型高濃度ソース11及びN型低濃度ソース13は、Nチャネル高耐圧MOSトランジスタのLDD構造のソースを構成する。
【0025】
半導体基板1の表面には、LOCOS(local oxidation of silicon)酸化膜15も形成されている。
チャネル長方向で、LOCOS酸化膜15の開口は、一端がN型高濃度ソース11の端部に位置し、他端がN型低濃度ドレイン7の上に配置されている。N型高濃度ドレイン9はLOCOS酸化膜15とは間隔をもって配置されている。
【0026】
MOSトランジスタのチャネル幅方向で、LOCOS酸化膜15の開口は、P型低濃度ウェル3及びN型低濃度ドレイン7のレイアウトの内側に配置されている。
チャネル幅方向で、N型低濃度ドレイン7の端部はP型低濃度ウェル3の端部よりも外側に配置されている。ただし、チャネル幅方向でのN型低濃度ドレイン7の端部は、P型低濃度ウェル3の端部と同じ位置に配置されていてもよいし、P型低濃度ウェル3の端部よりも内側に配置されていてもよい。
【0027】
LOCOS酸化膜15の開口の内側で、半導体基板1上にゲート酸化膜(ゲート絶縁膜)17を介してゲート電極19が形成されている。ゲート電極19は、N型高濃度ドレイン9とN型高濃度ソース11の間のP型低濃度ウェル3上及びN型低濃度ドレイン7上に配置されている。上方から見て、チャネル長方向で、ゲート電極19のドレイン側の端部はN型高濃度ドレイン9とは間隔をもって配置されている。N型低濃度ソース13は、ゲート電極19のソース側の端部をマスクにして形成されたものである。ゲート電極19はチャネル幅方向でLOCOS酸化膜15上に延伸して形成されている。ゲート電極19の側面にサイドウォール21が形成されている。
【0028】
LOCOS酸化膜15の開口の内側で、ゲート電極13下に位置するP型低濃度ウェル3の表面側がMOSトランジスタのチャネルとなる。
N型高濃度ドレイン7上及びN型高濃度ソース11上にコンタクトプラグ23がそれぞれ形成されている。
【0029】
この実施例では、Nチャネル高耐圧MOSトランジスタにおいて、チャネル並びにソース及びドレインのチャネル近傍に比較的低濃度のP型低濃度ウェル3を配置したので、MOSトランジスタの高耐圧化、オン抵抗の低減、HCI耐性の向上、及びデザインルールの縮小を実現できる。
【0030】
詳細には、N型高濃度ドレイン9をN型低濃度ドレイン7で覆ったドレイン構造を備えているので、ドレインに高い接合耐圧を持たせることができる。
さらに、N型高濃度ドレイン9をP型低濃度ウェル3の上に配置することにより、ドレインの耐圧を向上させることができる。N型高濃度ドレイン9のボトム耐圧に関して、N型高濃度ドレイン9がN型低濃度ドレイン7を介してP型ウェル3の上に配置されている場合には25Vしかないが、N型高濃度ドレイン9をP型低濃度ウェル3の上に配置することによって36V付近まで耐圧向上させることができた。ここで、N型高濃度ドレイン9をP型低濃度ウェル3の上に配置するには、チャネル長方向での、ドレイン下のP型低濃度ウェル3とP型ウェル5の境界が、ゲート電極19とは反対側のN型高濃度ドレイン9端部とN型低濃度ドレイン7の端部の間に配置されていればよい。
【0031】
さらに、この実施例ではP型低濃度ウェル3上に、チャネル−N型高濃度ドレイン9間のN型低濃度ドレイン7部分(ドリフト領域)を配置している。N型低濃度ドレイン7は、P型不純物濃度の薄いP型低濃度ウェル3に対して打ち返して形成するので、ドリフト領域を高濃度なP型ウェル3を打ち返して形成する場合に比べて低抵抗化することができ、オン抵抗を低くすることができる。
【0032】
図3と図4は、この実施例のMOSトランジスタ(実施例)と、P型ウェルのみに形成したMOSトランジスタ(比較例)について、ドレイン電圧−ドレイン電流でドライブ能力を比較した結果を表す図である。図3は実施例の測定結果、図4は比較例の測定結果を示す。縦軸はドレイン電流(単位はA(アンペア))、横軸はドレイン電圧(単位はV(ボルト))を示す。
図3及び図4から見ても、明らかに、P型低濃度ウェル3を配置したほうが有利であることが分かる。
【0033】
さらに、この実施例では、チャネルをP型低濃度ウェル3により形成し、ゲート電極19下にN型低濃度ドレイン7の端部を配置することにより、ゲート電極19直下のドレイン近傍の濃度勾配を低くすることができる。これにより、HCI耐性の向上を図ることができる。
【0034】
さらに、MOSトランジスタの周囲はP型ウェル3によって囲まれているので、複数のNチャネル高耐圧MOSトランジスタを並べて配置する場合に、MOSトランジスタを濃度が均一な1つのP型低濃度ウェルのみに形成する場合に比べて隣り合うMOSトランジスタ間でウェル間のスペースを小さくすることができ、デザインルールの縮小を図ることができる。
【0035】
さらに、ソースは、N型高濃度ソース11及びN型低濃度ソース13からなるLDD構造を備えているので、ソース抵抗を小さくすることができるので、オン抵抗を小さくすることができる。
【0036】
図5〜図11は、図1及び図2に示したMOSトランジスタの製造工程の一例を説明するための工程断面図である。図5〜図11では、Nチャネル高耐圧MOSトランジスタ(HVNch)のほか、同一半導体基板に形成するPチャネル高耐圧MOSトランジスタ(HVPch)、通常のNチャネルMOSトランジスタ(LVNch)、通常のPチャネルMOSトランジスタ(LVPch)、及び高抵抗ポリシリコン抵抗素子(HRPoly)の製造工程も示す。LVNch及びLVPchはソース及びドレインにLDD構造をもつ。以下に説明する工程は、図5〜図11中のかっこ数字に対応している。
【0037】
(1)抵抗率が20オーム程度のP型半導体基板1の表面に膜厚が250Å(オングストローム)程度の酸化シリコン膜25を形成する。酸化シリコン膜25上に膜厚が1000Å程度の窒化シリコン膜27を形成する。
【0038】
(2)写真製版技術により、窒化シリコン膜27上にN型ウェルの形成位置を画定するためのフォトレジスト29を形成する。イオン注入技術により、フォトレジスト29をマスクにして窒化シリコン膜27をパターニングする。フォトレジスト29をマスクにして、リンイオンを注入エネルギーが160keV、ドーズ量が7.7×1012程度の条件で半導体基板1に注入する。
【0039】
(3)フォトレジスト29を除去する。1000℃、80分程度の条件で熱処理を施して、HVPch形成位置にN型ウェル31を形成し、LVPch形成位置にN型ウェル33を形成する。N型ウェル31表面及びN型ウェル33表面で酸化シリコン膜25が厚膜化されて膜厚が3000Å程度の酸化シリコン膜35が形成される。
【0040】
(4)写真製版技術により、酸化シリコン膜25上にP型ウェルの形成位置を画定するためのフォトレジスト37を形成する。イオン注入技術により、酸化シリコン膜35及びフォトレジスト37をマスクにして、ボロンイオンを注入エネルギーが30keV、ドーズ量が8.4×1012程度の条件で半導体基板1に注入する。
【0041】
(5)フォトレジスト37を除去する。イオン注入技術により、酸化シリコン膜35をマスクにして、ボロンイオンを注入エネルギーが30keV、ドーズ量が3.6×1012程度の条件で半導体基板1に注入する。
【0042】
(6)1150℃程度、65分程度の条件で熱処理を施して、HVNch形成位置にP型低濃度ウェル3及びP型ウェル5を形成し、LVNch形成位置にP型ウェル39を形成する。半導体基板1表面の酸化シリコン膜25,35を除去する。920℃程度の条件で熱処理を施して、半導体基板1表面に膜厚が300Å程度の酸化シリコン膜41を形成する。
【0043】
(7)写真製版技術により、酸化シリコン膜41上にHVNchのN型低濃度ドレインの形成位置を画定するためのフォトレジスト43を形成する。イオン注入技術により、フォトレジスト43をマスクにして、リンイオンを注入エネルギーが60keV、ドーズ量が1.2×1013程度の条件で半導体基板1に注入する。
【0044】
(8)フォトレジスト43を除去する。酸化シリコン膜41上に膜厚が1000Å程度の窒化シリコン膜45を形成する。
【0045】
(9)写真製版技術により、窒化シリコン膜45上にLOCOS酸化膜の形成位置を画定するためのフォトレジスト47を形成する。エッチング技術により、フォトレジスト37をマスクにして窒化シリコン膜45をパターニングする。
【0046】
(10)フォトレジスト47を除去する。写真製版技術により、酸化シリコン膜41上及び窒化シリコン膜45上に、P型ウェル5,39上に開口をもつフォトレジスト49を形成する。イオン注入技術により、窒化シリコン膜45及びフォトレジスト49をマスクにして、フィールドドープ用のボロンイオンを注入エネルギーが15keV、ドーズ量が3.0×1013程度の条件で半導体基板1に注入する。
【0047】
(11)フォトレジスト49を除去する。1000℃、150分程度の条件で熱処理を施して、窒化シリコン膜45で覆われていない位置の酸化シリコン膜41を厚膜化させて膜厚が4500Å程度のLOCOS酸化膜15を形成する。このとき、上記工程(7)でHVNch形成予定位置に注入したリンイオンが活性化されてN型低濃度ドレイン7が形成される。
【0048】
(12)窒化シリコン膜45と酸化シリコン膜41を除去する。920℃、9.5分程度の条件で熱処理を施して、膜厚が100Å程度のプリゲート酸化膜51を形成する。LOCOS酸化膜15上及びプリゲート酸化膜51上に、膜厚が200Å程度の窒化シリコン膜53を形成する。窒化シリコン膜53上に、膜厚が1250Å程度のHTO(High Temperature Oxide)膜55を形成する。
【0049】
(13)写真製版技術により、HTO膜55上に、HVPch形成予定位置に開口をもつフォトレジスト57を形成する。エッチング技術により、フォトレジスト57をマスクにしてHVPch形成予定位置のHTO膜55を除去する。イオン注入技術により、フォトレジスト57をマスクにして、HVPchのチャネルドープ用のボロンイオンを注入エネルギーが40keV、ドーズ量が2.5×1012程度の条件で半導体基板1に注入する。
【0050】
(14)フォトレジスト57を除去する。写真製版技術により、窒化シリコン膜53上及びHTO膜55上に、HVNch形成予定位置に開口をもつフォトレジスト59を形成する。エッチング技術により、フォトレジスト59をマスクにしてHVNch形成予定位置のHTO膜55を除去する。イオン注入技術により、フォトレジスト59をマスクにして、HVNchのチャネルドープ用のボロンイオンを注入エネルギーが40keV、ドーズ量が4.0×1011程度の条件で半導体基板1に注入する。
【0051】
(15)フォトレジスト59を除去する。エッチング技術により、HTO膜55をマスクにしてHVNch及びHVPchの形成予定位置の窒化シリコン膜53を除去する。残存しているHTO膜55、ならびにHVNch及びHVPchの形成予定位置のプリゲート酸化膜51を除去する。850℃、55分程度の条件で熱処理を施して、HVNch及びHVPchの形成予定位置に膜厚が440Å程度のゲート酸化膜17を形成する。残存している窒化シリコン膜53を除去する。
【0052】
(16)写真製版技術により、HVPchのP型低濃度ドレインの形成位置を画定するためのフォトレジスト61を形成する。イオン注入技術により、フォトレジスト61及びLOCOS酸化膜15をマスクにして、ボロンイオンを注入エネルギーが35keV、ドーズ量が1.0×1013程度の条件で半導体基板1に注入する。
【0053】
(17)フォトレジスト61を除去する。写真製版技術により、LVPch形成予定位置に開口をもつフォトレジスト63を形成する。イオン注入技術により、フォトレジスト63及びLOCOS酸化膜15をマスクにして、LVPchのチャネルドープ用のボロンイオンを注入エネルギーが15keV、ドーズ量が5.4×1012程度の条件で半導体基板1に注入する。
【0054】
(18)フォトレジスト63を除去する。写真製版技術により、LVNch形成予定位置に開口をもつフォトレジスト65を形成する。イオン注入技術により、フォトレジスト65及びLOCOS酸化膜15をマスクにして、LVNchのチャネルドープ用のボロンイオンを注入エネルギーが15keV、ドーズ量が3.1×1012程度の条件で半導体基板1に注入する。
【0055】
(19)フォトレジスト65を除去する。写真製版技術により、HVNch及びHVPchの形成予定位置を覆うフォトレジスト67を形成する。フォトレジスト67をマスクにして、LVNch及びLVPchの形成予定位置のプリゲート酸化膜51を除去する。
【0056】
(20)フォトレジスト67を除去する。850℃、13.5分程度の条件で熱処理を施して、LVNch及びLVPchの形成予定位置に膜厚が135Å程度のゲート酸化膜69を形成する。このとき、ゲート酸化膜17は厚膜化される。また、上記工程(16)でHVPch形成予定位置に注入したボロンイオンが活性化されてP型低濃度ドレイン71が形成される。
【0057】
(21)LOCOS酸化膜15上及びゲート酸化膜17,69上に膜厚が3400Å程度のポリシリコン膜73を形成する。
【0058】
(22)イオン注入技術により、ボロンイオンを注入エネルギーが15keV、ドーズ量が2.6×1014程度の条件でポリシリコン膜73に注入する。
【0059】
(23)ポリシリコン膜73上に膜厚が1500Å程度のHTO膜75を形成する。
【0060】
(24)写真製版技術により、HTO膜75上に、高抵抗ポリシリコン抵抗素子(HRPoly)の形成予定位置を覆うフォトレジスト77を形成する。エッチング技術により、フォトレジスト77をマスクにしてHTO膜75をパターニングする。
【0061】
(25)フォトレジスト77を除去する。ポリシリコン膜73上及びHTO膜75上にリンガラスを形成し、リンガラスからポリシリコン膜73にリンイオンを拡散させて低抵抗のポリシリコン膜79を形成する。HRPolyの形成予定位置に配置されたHTO膜75下には高抵抗のポリシリコン膜73が残存している。リンガラス及びHTO膜75を除去する。
【0062】
(26)写真製版技術により、ポリシリコン膜73,79上にゲート電極及びHRPolyをパターニングするためのフォトレジスト81を形成する。エッチング技術により、フォトレジスト81をマスクにしてポリシリコン膜73,79をパターニングする。これにより、HVNch、HVPch、LVNch及びHVPchの形成予定位置に低抵抗のポリシリコン膜79からゲート電極19が形成され、HRPolyの形成予定位置に高抵抗のポリシリコン膜73から抵抗素子83が形成される。
【0063】
(27)フォトレジスト81を除去する。写真製版技術により、HVPch及びLVPchの形成予定位置に開口をもつフォトレジスト85を形成する。HVPchの形成予定位置で、フォトレジスト85は、P型低濃度ドレイン71の周縁部、ならびにそれに隣接するゲート電極19端部及びLOCOS酸化膜15端部を覆っている。イオン注入技術により、フォトレジスト85、ゲート電極19及びLOCOS酸化膜15をマスクにして、LDD構造の低濃度ドレイン用のボロンイオンを注入エネルギーが15keV、ドーズ量が2.0×1013程度の条件で半導体基板1に注入する。
【0064】
(28)フォトレジスト85を除去する。写真製版技術により、HVNch及びLVNchの形成予定位置に開口をもつフォトレジスト87を形成する。HVNchの形成予定位置で、フォトレジスト87は、N型低濃度ドレイン7の周縁部、ならびにそれに隣接するゲート電極19端部及びLOCOS酸化膜15端部を覆っている。イオン注入技術により、フォトレジスト87、ゲート電極19及びLOCOS酸化膜15をマスクにして、LDD構造の低濃度ドレイン用のリンイオンを注入エネルギーが30keV、ドーズ量が3.0×1013程度の条件で半導体基板1に注入する。
【0065】
(29)フォトレジスト87を除去する。半導体基板1上に膜厚が1500Å程度のHTO膜を形成する。そのHTO膜はLOCOS酸化膜15、ゲート電極19及び抵抗素子83を覆っている。HTO膜の形成時に上記工程(27),(28)で注入したイオンが活性化される。HVNchのソース形成予定位置にN型低濃度ソース13が形成され、ドレイン形成予定位置にN型低濃度拡散層89が形成される。HVPchのソース形成予定位置にP型低濃度ソース91が形成され、ドレイン形成予定位置にP型低濃度拡散層93が形成される。LVNchのソース及びドレインの形成予定位置にN型低濃度ソース及びドレイン95が形成される。LVPchのソース及びドレインの形成予定位置にP型低濃度ソース及びドレイン97が形成される。
HTO膜に対してエッチバック処理を施して、ゲート電極19の側面にサイドウォール21を形成し、抵抗素子83の側面にサイドウォール(図示は省略)を形成する。
【0066】
(30)写真製版技術により、HVNch及びLVNchの形成予定位置に開口をもつフォトレジスト99を形成する。フォトレジスト99は上記工程(28)で形成したフォトレジスト87と同じパターンをもつ。イオン注入技術により、フォトレジスト99、LOCOS酸化膜15、ゲート電極19及びサイドウォール21をマスクにして、高濃度ドレイン及び高濃度ソース用のヒ素イオンを注入エネルギーが50keV、ドーズ量が6.0×1015程度の条件で半導体基板1に注入する。
【0067】
(31)フォトレジスト99を除去する。900度、85分程度の熱処理を施して、上記工程(30)で注入したヒ素イオンを活性化させる。HVNchのソース形成予定位置にN型高濃度ソース11が形成され、ドレイン形成予定位置にN型高濃度ドレイン9が形成される。LVNchのソース及びドレインの形成予定位置にN型高濃度ソース及びドレイン101が形成される。
【0068】
(32)写真製版技術により、HVPch及びLVPchの形成予定位置に開口をもつフォトレジスト103を形成する。フォトレジスト103は上記工程(27)で形成したフォトレジスト85と同じパターンをもつ。イオン注入技術により、フォトレジスト103、LOCOS酸化膜15、ゲート電極19及びサイドウォール21をマスクにして、高濃度ドレイン及び高濃度ソース用のBF2イオンを注入エネルギーが50keV、ドーズ量が3.0×1015程度の条件で半導体基板1に注入する。
【0069】
(33)フォトレジスト103を除去する。膜厚が8000Å程度のBPSG(Boro-Phospho Silicate Glass)膜105を形成する。850度、30分程度の熱処理を施す。BPSG膜105上にSOG(Spin On Glass)膜を形成してBPSG膜105表面の段差を埋める。SOG膜の図示は省略する。800度、30分程度の熱処理を施す。これらの熱処理により、上記工程(32)で注入したBF2イオンが活性化される。HVPchのソース形成予定位置にP型高濃度ソース107が形成され、ドレイン形成予定位置にP型高濃度ドレイン109が形成される。LVPchのソース及びドレインの形成予定位置にP型高濃度ソース及びドレイン111が形成される。
【0070】
(34)写真製版技術により、BPSG膜105上にコンタクトホール形成予定位置に開口をもつフォトレジスト113を形成する。エッチング技術により、フォトレジスト113をマスクにして、BPSG膜105をエッチングしてコンタクトホール115を形成する。
【0071】
(35)フォトレジスト113を除去する。コンタクトホール115に金属材料を埋め込んでコンタクトプラグ23を形成する。
その後、金属配線の形成、層間絶縁膜の形成、最終保護膜の形成等を行なう。
【0072】
図12は他の実施例を説明するための概略的な断面図である。図13はその実施例の概略的な平面図である。図12は図13のB−B位置の断面に対応している。図1及び図2と同じ部分には同じ符号を付し、それらの部分の詳細な説明は省略する。
【0073】
この実施例は、ソースがドレインと同じ構造を備え、図1及び図2に示したMOSトランジスタと比較して、N型高濃度ソース11及びN型低濃度ソース13を備えておらず、N型低濃度ソース117及びN型高濃度ソース119を備えている。
【0074】
N型低濃度ソース117は、比較的低濃度のN型不純物濃度、例えばN型低濃度ドレイン7と同じN型不純物濃度で形成されている。N型低濃度ソース117はP型低濃度ウェル3及びP型ウェル5よりも浅く形成されている。チャネル長方向で、N型低濃度ソース117の一端はP型低濃度ウェル3内にN型低濃度ドレイン7とは間隔をもって配置されている。N型低濃度ソース117の他端はP型ウェル3内に配置されている。
【0075】
N型高濃度ソース119は、P型低濃度ウェル3上のN型低濃度ソース117内にN型低濃度ソース117の端部とは間隔をもって配置されている。N型高濃度ソース119は、N型低濃度ソース117よりも濃いN型不純物濃度、例えばN型高濃度ドレイン9と同じ濃度でN型低濃度ソース117よりも浅く形成されている。
N型低濃度ソース117及びN型高濃度ソース119は、Nチャネル高耐圧MOSトランジスタの二重拡散構造のソースを形成する。
【0076】
ゲート電極19のソース側の端部は、上方から見て、N型高濃度ソース119とは間隔をもってN型低濃度ソース117上に配置されている。
この実施例は、図5〜図11を参照して説明した製造工程において、写真製版マスクを変更することにより、同様にして形成することができる。
この実施例では、ソースはドレインと同じ構造を備えているので、ソースに高耐圧を必要とする場合に対応できる。
【0077】
この実施例では、図13に示すように、チャネル幅方向で、N型低濃度ドレイン7の端部はP型低濃度ウェル3の端部よりも内側に配置されている。ただし、チャネル幅方向でのN型低濃度ドレイン7の端部は、P型低濃度ウェル3の端部と同じ位置に配置されていてもよいし、P型低濃度ウェル3の端部よりも外側に配置されていてもよい。
【0078】
同様に、この実施例では、チャネル幅方向で、N型低濃度ソース117の端部はP型低濃度ウェル3の端部よりも内側に配置されているが、チャネル幅方向でのN型低濃度ソース117の端部は、P型低濃度ウェル3の端部と同じ位置に配置されていてもよいし、P型低濃度ウェル3の端部よりも外側に配置されていてもよい。
【0079】
また、この実施例では、ゲート電極19の側面にサイドウォール21が形成されているが、サイドウォール21は形成されていなくてもよい。
【0080】
図14はさらに他の実施例を説明するための概略的な断面図である。図15はその実施例の概略的な平面図である。図14は図15のC−C位置の断面に対応している。図1及び図2と同じ部分には同じ符号を付し、それらの部分の詳細な説明は省略する。
【0081】
この実施例は、ソースとしてシングルソース構造を備え、図1及び図2に示したMOSトランジスタと比較して、N型低濃度ソース13及びサイドウォール21を備えていない。
N型高濃度ソース11のゲート電極側の端部は、上方から見てゲート電極19のソース側の端部の位置に重複して配置されている。
【0082】
N型低濃度ソース117は、比較的低濃度のN型不純物濃度、例えばN型低濃度ドレイン7と同じN型不純物濃度で形成されている。N型低濃度ソース117はP型低濃度ウェル3及びP型ウェル5よりも浅く形成されている。チャネル長方向で、N型低濃度ソース117の一端はP型低濃度ウェル3内にN型低濃度ドレイン7とは間隔をもって配置されている。N型低濃度ソース117の他端はP型ウェル3内に配置されている。
【0083】
この実施例は、図5〜図11を参照して説明した製造工程において、N型低濃度ソース13を形成するための工程、及びサイドウォール21を形成するための工程を行なわないことによって形成することができる。N型低濃度ソース117はゲート電極19及びLOCOS酸化膜15をマスクにしてP型不純物イオンが注入されて形成される。
この実施例では、ソースはシングルソース構造を備えているので、ソース抵抗を小さくすることができるので、オン抵抗を小さくすることができる
【0084】
この実施例では、図15に示すように、チャネル幅方向で、N型低濃度ドレイン7の端部はP型低濃度ウェル3の端部よりも外側に配置されている。ただし、チャネル幅方向でのN型低濃度ドレイン7の端部は、P型低濃度ウェル3の端部と同じ位置に配置されていてもよいし、P型低濃度ウェル3の端部よりも内側に配置されていてもよい。
【0085】
同様に、この実施例では、チャネル幅方向で、N型低濃度ソース117の端部はP型低濃度ウェル3の端部よりも内側に配置されているが、チャネル幅方向でのN型低濃度ソース117の端部は、P型低濃度ウェル3の端部と同じ位置に配置されていてもよいし、P型低濃度ウェル3の端部よりも外側に配置されていてもよい。
【0086】
図1及び2に示した実施例、図12及び図13に示した実施例、ならびに図14及び図15に示した実施例では、本発明をNチャネル高耐圧MOSトランジスタに適用しているが、それらのMOSトランジスタの導電型を反対導電型にすれば、実施例のNチャネル高耐圧MOSトランジスタと同じ作用及び効果をもつPチャネル高耐圧MOSトランジスタを形成できる。
【0087】
以上、本発明の実施例を説明したが、数値、材料、寸法、配置等は一例であり、本発明はこれらに限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
例えば、上記実施例では、P型半導体基板1に高耐圧MOSトランジスタを形成しているが、本発明では、N型半導体基板や、基板上に形成したP型又はN型のエピタキシャル成長層に高耐圧MOSトランジスタを形成することもできる。
【0088】
また、LOCOS酸化膜15は形成されていなくてもよい。また、LOCOS酸化膜15に替えて、埋込み酸化膜やLOCOS法以外の方法で形成した厚い酸化膜によって素子分離されていてもよい。
【産業上の利用可能性】
【0089】
本発明は、高耐圧MOSトランジスタを備えた半導体装置に適用できる。
【符号の説明】
【0090】
1 P型半導体基板
3 P型低濃度ウェル
5 P型ウェル
7 N型低濃度ドレイン
9 N型高濃度ドレイン
11 N型高濃度ソース
13 N型低濃度ソース
17 ゲート酸化膜
19 ゲート電極
117 N型低濃度ソース
119 N型高濃度ソース
【先行技術文献】
【特許文献】
【0091】
【特許文献1】特開平11−312802号公報
【技術分野】
【0001】
本発明は、半導体装置に関し、特に、高耐圧MOSトランジスタを備えた半導体装置に関するものである。
【背景技術】
【0002】
近年、半導体装置は、デジタル演算速度向上のため、MOSトランジスタのゲート電極の微細化や低電圧化が進んでいる。また一方、電源製品に代表されるように、MOSトランジスタの高耐圧化の動きもある。
【0003】
MOSトランジスタのドレイン構造を高耐圧化するために、高濃度のドレインの周りに低濃度化した不純物拡散層を配置したものが開示されている(例えば特許文献1を参照。)。従来の高耐圧MOSトランジスタは、濃度の均一な1つのウェル内に形成されている。
【発明の概要】
【発明が解決しようとする課題】
【0004】
ドレイン構造を高耐圧化するために高濃度のドレインの周りに低濃度化した不純物拡散層を配置した従来の高耐圧MOSトランジスタでは、濃度の均一な1つのウェル内に形成されているので、ゲート電極下でのドレイン近傍の電界強度が大きく、HCI(Hot Carrier Injection)の問題があった。また、ドレインのボトム付近の接合耐圧が落ちるため、高耐圧化に不利になるという問題があった。
【0005】
このような不具合を解消するために、高耐圧MOSトランジスタを形成するウェルの不純物濃度を低くすることが考えられる。しかし、ウェルの不純物濃度を低くすると、複数の高耐圧MOSトランジスタを並べて配置する場合に、隣り合うMOSトランジスタ間でウェル間の耐圧を保持するためにMOSトランジスタ−MOSトランジスタ間のスペースを大きく取る必要があり、デザインルール的に不利になるという問題があった。また、不純物濃度が低いウェルを用いると、MOSトランジスタにおいて基板抵抗が大きくなる。例えば、大きなドライバートランジスタなどの場合、インパクトイオン化が起こると基板電位が浮きやすく、すぐにスナップバックしてしまい、オン耐圧が悪くなるという問題もあった。
【0006】
そこで本発明は、MOSトランジスタの高耐圧化、オン抵抗の低減、HCI耐性の向上、及びデザインルールの縮小を実現できる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0007】
本発明に係る半導体装置は、比較的低濃度のP型不純物濃度で半導体基板表面に形成されたP型低濃度ウェルと、上記P型低濃度ウェルに隣接し、かつ上記P型低濃度ウェルの周囲を取り囲んで上記P型低濃度ウェルよりも濃いP型不純物濃度で上記半導体基板表面に形成されたP型ウェルと、を備えている。高耐圧MOSトランジスタは上記P型低濃度ウェル及び上記P型ウェルにまたがって形成されている。
ここで、半導体基板はP型又はN型のいずれであってもよい。また、半導体基板の語はエピタキシャル成長層を含む。
【0008】
上記高耐圧MOSトランジスタは、上記P型低濃度ウェル及び上記P型ウェルよりも浅く上記半導体基板表面に形成され、チャネル長方向で一端が上記P型低濃度ウェル内に配置され、他端が上記P型ウェル内に配置された比較的低濃度のN型不純物濃度をもつN型低濃度ドレインと、上記N型低濃度ドレインよりも濃いN型不純物濃度で上記N型低濃度ドレインよりも浅く上記半導体基板表面に形成され、上記P型低濃度ウェル上の上記N型低濃度ドレイン内に上記N型低濃度ドレインの端部とは間隔をもって配置されたN型高濃度ドレインと、上記P型低濃度ウェル及び上記P型ウェルよりも浅く上記半導体基板表面に形成され、上記チャネル長方向で上記N型低濃度ドレインが配置されている上記P型低濃度ウェル端部とは反対側の端部上に、一端が上記N型低濃度ドレインとは間隔をもって上記P型低濃度ウェル内に配置され、他端が上記P型ウェル内に配置されたN型ソースと、上記N型高濃度ドレインと上記N型ソースの間の上記半導体基板上に上記ゲート絶縁膜を介して形成され、上方から見て上記チャネル長方向でドレイン側の端部が上記N型高濃度ドレインとは間隔をもって上記N型低濃度ドレイン上に配置されたゲート電極と、を備えている。
【0009】
本発明の半導体装置において、上記N型ソースはシングルソース構造である例を挙げることができる。すなわち、上記N型ソースは、上記N型高濃度ドレインと同時に形成されたN型高濃度ソースのみによって形成されている例を挙げることができる。
【0010】
また、上記N型ソースは、LDD(Lightly Doped Drain)構造であってもよい。すなわち、上記N型ソースは、上記N型高濃度ドレインと同時に形成されたN型高濃度ソースと、上記N型低濃度ソースよりも薄いN型不純物濃度で上記N型高濃度ソースよりも浅く上記半導体基板表面に形成され、上方から見て上記チャネル長方向で上記ゲート電極のソース側の端部と上記N型高濃度ソースとの間に配置されたN型低濃度ソースによって形成されているようにしてもよい。
【0011】
本発明の半導体装置において、ソースはドレインと同様の構造を備えていてもよい。
すなわち、上記N型ソースは、上記P型低濃度ウェル及び上記P型ウェルよりも浅く上記半導体基板表面に形成され、チャネル長方向で一端が上記P型低濃度ウェル内に配置され、他端が上記P型ウェル内に配置された比較的低濃度のN型不純物濃度をもつN型低濃度ソースと、上記N型低濃度ソースよりも濃いN型不純物濃度で上記N型低濃度ソースよりも浅く上記半導体基板表面に形成され、上記P型低濃度ウェル上の上記N型低濃度ソース内に上記N型低濃度ソースの端部とは間隔をもって配置されたN型高濃度ソースと、を備え、上記ゲート電極のソース側の端部は、上方から見て、上記N型高濃度ソースとは間隔をもって上記N型低濃度ソース上に配置されているようにしてもよい。
【0012】
本発明の半導体装置において、P型とN型を反対導電型にしてもよい。すなわち、上記高耐圧MOSトランジスタはP型とN型を反対導電型にしたPチャネルMOSトランジスタであってもよい。また、PチャネルMOSトランジスタとNチャネルMOSトランジスタを同一半導体基板上に混載していてもよい。
【発明の効果】
【0013】
本発明の半導体装置では、P型低濃度ウェルと、P型低濃度ウェルに隣接し、かつP型低濃度ウェルの周囲を取り囲んでP型低濃度ウェルよりも濃いP型不純物濃度のP型ウェルにまたがって高耐圧MOSトランジスタを形成した。
高耐圧MOSトランジスタにおいて、ドレインに高い接合耐圧を持たせるために、N型高濃度ドレインをN型低濃度ドレイン覆う構造にした。さらに、N型高濃度ドレインをP型低濃度ウェルの上に配置することにより、ドレインの耐圧を向上させることができる。
【0014】
また、チャネルからN型高濃度ドレインまでの一般にドリフトと呼ばれる領域においても、耐圧確保のために一定距離を配置しているが、逆に寄生の高抵抗部分となるため、できるだけ抵抗値を下げたい。その問題に対して、本発明の半導体装置ではP型低濃度ウェル上にドリフト領域を配置しているので、N型低濃度ドレイン形成時にP型不純物濃度の薄いP型低濃度ウェルに対して打ち返すため、ドリフト部分は、高濃度なP型ウェルに形成する場合に比べれば、低抵抗化することができ、オン抵抗を低くすることができる。
【0015】
さらに、チャネルをP型低濃度ウェルにより形成し、ゲート電極下にN型低濃度ドレインの端部を配置することにより、ゲート電極直下のドレイン近傍の濃度勾配を低くすることができる。これにより、HCI耐性の向上を図ることができる。
さらに、MOSトランジスタの周囲はP型ウェルによって囲まれているので、複数の高耐圧MOSトランジスタを並べて配置する場合に、MOSトランジスタを濃度が均一な1つのP型低濃度ウェルのみに形成する場合に比べて隣り合うMOSトランジスタ間でウェル間のスペースを小さくすることができ、デザインルールの縮小を図ることができる。
【0016】
本発明の半導体装置において、N型ソースは、シングルソース構造又はLDD構造を備えているようにすれば、ソース抵抗を小さくすることができるので、オン抵抗を小さくすることができる。
また、ソースはドレインと同様の構造を備えているようにすれば、ソースに高耐圧を必要とする場合に対応できる。
【図面の簡単な説明】
【0017】
【図1】一実施例を説明するための概略的な断面図である。
【図2】同実施例の概略的な平面図である。
【図3】同実施例のMOSトランジスタのドレイン電圧−ドレイン電流でドライブ能力を検証した測定結果を表す図である。
【図4】比較例のMOSトランジスタのドレイン電圧−ドレイン電流でドライブ能力を検証した測定結果を表す図である。
【図5】同実施例のMOSトランジスタの製造工程の一例の最初の工程を説明するための工程断面図である。
【図6】同製造工程の続きを説明するための工程断面図である。
【図7】同製造工程のさらに続きを説明するための工程断面図である。
【図8】同製造工程のさらに続きを説明するための工程断面図である。
【図9】同製造工程のさらに続きを説明するための工程断面図である。
【図10】同製造工程のさらに続きを説明するための工程断面図である。
【図11】同製造工程のさらに続きを説明するための工程断面図である。
【図12】他の実施例を説明するための概略的な断面図である。
【図13】同実施例の概略的な平面図である。
【図14】さらに他の実施例を説明するための概略的な断面図である。
【図15】同実施例の概略的な平面図である。
【発明を実施するための形態】
【0018】
図1は一実施例を説明するための概略的な断面図である。図2はその実施例の概略的な平面図である。図1は図2のA−A位置の断面に対応している。
【0019】
P型半導体基板1(Psub)の表面に、P型低濃度ウェル3(LPW)、P型ウェル5(PW)、N型低濃度ドレイン7(NLDD)、N型高濃度ドレイン9(N+)、N型高濃度ソース11(N+)、N型低濃度ソース13が形成されている。
【0020】
P型低濃度ウェル3は、Nチャネル高耐圧MOSトランジスタのチャネルを形成する。
P型ウェル5は、比較的低濃度のP型不純物濃度で形成されたP型低濃度ウェル3に隣接し、かつP型低濃度ウェルの周囲を取り囲んで形成されている。P型ウェル5はP型低濃度ウェル3よりも濃いP型不純物濃度をもつ。
【0021】
N型低濃度ドレイン7は比較的低濃度のN型不純物濃度で形成されている。N型低濃度ドレイン7はP型低濃度ウェル3及びP型ウェル5よりも浅く形成されている。Nチャネル高耐圧MOSトランジスタのチャネル長方向で、N型低濃度ドレイン7の一端はP型低濃度ウェル3内に配置されている。N型低濃度ドレイン7の他端はP型ウェル3内に配置されている。
【0022】
N型高濃度ドレイン9は、P型低濃度ウェル3上のN型低濃度ドレイン7内にN型低濃度ドレイン7の端部とは間隔をもって配置されている。N型高濃度ドレイン9は、N型低濃度ドレイン7よりも濃いN型不純物濃度でN型低濃度ドレイン7よりも浅く形成されている。
N型低濃度ドレイン7及びN型高濃度ドレイン9は、Nチャネル高耐圧MOSトランジスタの二重拡散構造のドレインを形成する。
【0023】
N型高濃度ソース11は、チャネル長方向でN型低濃度ドレイン7が配置されているP型低濃度ウェル3端部とは反対側の端部上に、P型低濃度ウェル3及びP型ウェル5よりも浅く形成されている。チャネル長方向で、N型高濃度ソース11の一端はN型低濃度ドレイン7とは間隔をもってP型低濃度ウェル3内に配置されている。N型高濃度ソース11の他端はP型ウェル3内に配置されている。
【0024】
N型低濃度ソース13は、N型低濃度ドレイン7とN型高濃度ソース11の間のP型低濃度ウェル3表面に形成されている。N型低濃度ソース13はN型低濃度ドレイン7よりも浅く形成されている。チャネル長方向で、N型低濃度ソース13の一端はN型低濃度ドレイン7とは間隔をもって配置され、他端はN型高濃度ソース11に隣接している。
N型高濃度ソース11及びN型低濃度ソース13は、Nチャネル高耐圧MOSトランジスタのLDD構造のソースを構成する。
【0025】
半導体基板1の表面には、LOCOS(local oxidation of silicon)酸化膜15も形成されている。
チャネル長方向で、LOCOS酸化膜15の開口は、一端がN型高濃度ソース11の端部に位置し、他端がN型低濃度ドレイン7の上に配置されている。N型高濃度ドレイン9はLOCOS酸化膜15とは間隔をもって配置されている。
【0026】
MOSトランジスタのチャネル幅方向で、LOCOS酸化膜15の開口は、P型低濃度ウェル3及びN型低濃度ドレイン7のレイアウトの内側に配置されている。
チャネル幅方向で、N型低濃度ドレイン7の端部はP型低濃度ウェル3の端部よりも外側に配置されている。ただし、チャネル幅方向でのN型低濃度ドレイン7の端部は、P型低濃度ウェル3の端部と同じ位置に配置されていてもよいし、P型低濃度ウェル3の端部よりも内側に配置されていてもよい。
【0027】
LOCOS酸化膜15の開口の内側で、半導体基板1上にゲート酸化膜(ゲート絶縁膜)17を介してゲート電極19が形成されている。ゲート電極19は、N型高濃度ドレイン9とN型高濃度ソース11の間のP型低濃度ウェル3上及びN型低濃度ドレイン7上に配置されている。上方から見て、チャネル長方向で、ゲート電極19のドレイン側の端部はN型高濃度ドレイン9とは間隔をもって配置されている。N型低濃度ソース13は、ゲート電極19のソース側の端部をマスクにして形成されたものである。ゲート電極19はチャネル幅方向でLOCOS酸化膜15上に延伸して形成されている。ゲート電極19の側面にサイドウォール21が形成されている。
【0028】
LOCOS酸化膜15の開口の内側で、ゲート電極13下に位置するP型低濃度ウェル3の表面側がMOSトランジスタのチャネルとなる。
N型高濃度ドレイン7上及びN型高濃度ソース11上にコンタクトプラグ23がそれぞれ形成されている。
【0029】
この実施例では、Nチャネル高耐圧MOSトランジスタにおいて、チャネル並びにソース及びドレインのチャネル近傍に比較的低濃度のP型低濃度ウェル3を配置したので、MOSトランジスタの高耐圧化、オン抵抗の低減、HCI耐性の向上、及びデザインルールの縮小を実現できる。
【0030】
詳細には、N型高濃度ドレイン9をN型低濃度ドレイン7で覆ったドレイン構造を備えているので、ドレインに高い接合耐圧を持たせることができる。
さらに、N型高濃度ドレイン9をP型低濃度ウェル3の上に配置することにより、ドレインの耐圧を向上させることができる。N型高濃度ドレイン9のボトム耐圧に関して、N型高濃度ドレイン9がN型低濃度ドレイン7を介してP型ウェル3の上に配置されている場合には25Vしかないが、N型高濃度ドレイン9をP型低濃度ウェル3の上に配置することによって36V付近まで耐圧向上させることができた。ここで、N型高濃度ドレイン9をP型低濃度ウェル3の上に配置するには、チャネル長方向での、ドレイン下のP型低濃度ウェル3とP型ウェル5の境界が、ゲート電極19とは反対側のN型高濃度ドレイン9端部とN型低濃度ドレイン7の端部の間に配置されていればよい。
【0031】
さらに、この実施例ではP型低濃度ウェル3上に、チャネル−N型高濃度ドレイン9間のN型低濃度ドレイン7部分(ドリフト領域)を配置している。N型低濃度ドレイン7は、P型不純物濃度の薄いP型低濃度ウェル3に対して打ち返して形成するので、ドリフト領域を高濃度なP型ウェル3を打ち返して形成する場合に比べて低抵抗化することができ、オン抵抗を低くすることができる。
【0032】
図3と図4は、この実施例のMOSトランジスタ(実施例)と、P型ウェルのみに形成したMOSトランジスタ(比較例)について、ドレイン電圧−ドレイン電流でドライブ能力を比較した結果を表す図である。図3は実施例の測定結果、図4は比較例の測定結果を示す。縦軸はドレイン電流(単位はA(アンペア))、横軸はドレイン電圧(単位はV(ボルト))を示す。
図3及び図4から見ても、明らかに、P型低濃度ウェル3を配置したほうが有利であることが分かる。
【0033】
さらに、この実施例では、チャネルをP型低濃度ウェル3により形成し、ゲート電極19下にN型低濃度ドレイン7の端部を配置することにより、ゲート電極19直下のドレイン近傍の濃度勾配を低くすることができる。これにより、HCI耐性の向上を図ることができる。
【0034】
さらに、MOSトランジスタの周囲はP型ウェル3によって囲まれているので、複数のNチャネル高耐圧MOSトランジスタを並べて配置する場合に、MOSトランジスタを濃度が均一な1つのP型低濃度ウェルのみに形成する場合に比べて隣り合うMOSトランジスタ間でウェル間のスペースを小さくすることができ、デザインルールの縮小を図ることができる。
【0035】
さらに、ソースは、N型高濃度ソース11及びN型低濃度ソース13からなるLDD構造を備えているので、ソース抵抗を小さくすることができるので、オン抵抗を小さくすることができる。
【0036】
図5〜図11は、図1及び図2に示したMOSトランジスタの製造工程の一例を説明するための工程断面図である。図5〜図11では、Nチャネル高耐圧MOSトランジスタ(HVNch)のほか、同一半導体基板に形成するPチャネル高耐圧MOSトランジスタ(HVPch)、通常のNチャネルMOSトランジスタ(LVNch)、通常のPチャネルMOSトランジスタ(LVPch)、及び高抵抗ポリシリコン抵抗素子(HRPoly)の製造工程も示す。LVNch及びLVPchはソース及びドレインにLDD構造をもつ。以下に説明する工程は、図5〜図11中のかっこ数字に対応している。
【0037】
(1)抵抗率が20オーム程度のP型半導体基板1の表面に膜厚が250Å(オングストローム)程度の酸化シリコン膜25を形成する。酸化シリコン膜25上に膜厚が1000Å程度の窒化シリコン膜27を形成する。
【0038】
(2)写真製版技術により、窒化シリコン膜27上にN型ウェルの形成位置を画定するためのフォトレジスト29を形成する。イオン注入技術により、フォトレジスト29をマスクにして窒化シリコン膜27をパターニングする。フォトレジスト29をマスクにして、リンイオンを注入エネルギーが160keV、ドーズ量が7.7×1012程度の条件で半導体基板1に注入する。
【0039】
(3)フォトレジスト29を除去する。1000℃、80分程度の条件で熱処理を施して、HVPch形成位置にN型ウェル31を形成し、LVPch形成位置にN型ウェル33を形成する。N型ウェル31表面及びN型ウェル33表面で酸化シリコン膜25が厚膜化されて膜厚が3000Å程度の酸化シリコン膜35が形成される。
【0040】
(4)写真製版技術により、酸化シリコン膜25上にP型ウェルの形成位置を画定するためのフォトレジスト37を形成する。イオン注入技術により、酸化シリコン膜35及びフォトレジスト37をマスクにして、ボロンイオンを注入エネルギーが30keV、ドーズ量が8.4×1012程度の条件で半導体基板1に注入する。
【0041】
(5)フォトレジスト37を除去する。イオン注入技術により、酸化シリコン膜35をマスクにして、ボロンイオンを注入エネルギーが30keV、ドーズ量が3.6×1012程度の条件で半導体基板1に注入する。
【0042】
(6)1150℃程度、65分程度の条件で熱処理を施して、HVNch形成位置にP型低濃度ウェル3及びP型ウェル5を形成し、LVNch形成位置にP型ウェル39を形成する。半導体基板1表面の酸化シリコン膜25,35を除去する。920℃程度の条件で熱処理を施して、半導体基板1表面に膜厚が300Å程度の酸化シリコン膜41を形成する。
【0043】
(7)写真製版技術により、酸化シリコン膜41上にHVNchのN型低濃度ドレインの形成位置を画定するためのフォトレジスト43を形成する。イオン注入技術により、フォトレジスト43をマスクにして、リンイオンを注入エネルギーが60keV、ドーズ量が1.2×1013程度の条件で半導体基板1に注入する。
【0044】
(8)フォトレジスト43を除去する。酸化シリコン膜41上に膜厚が1000Å程度の窒化シリコン膜45を形成する。
【0045】
(9)写真製版技術により、窒化シリコン膜45上にLOCOS酸化膜の形成位置を画定するためのフォトレジスト47を形成する。エッチング技術により、フォトレジスト37をマスクにして窒化シリコン膜45をパターニングする。
【0046】
(10)フォトレジスト47を除去する。写真製版技術により、酸化シリコン膜41上及び窒化シリコン膜45上に、P型ウェル5,39上に開口をもつフォトレジスト49を形成する。イオン注入技術により、窒化シリコン膜45及びフォトレジスト49をマスクにして、フィールドドープ用のボロンイオンを注入エネルギーが15keV、ドーズ量が3.0×1013程度の条件で半導体基板1に注入する。
【0047】
(11)フォトレジスト49を除去する。1000℃、150分程度の条件で熱処理を施して、窒化シリコン膜45で覆われていない位置の酸化シリコン膜41を厚膜化させて膜厚が4500Å程度のLOCOS酸化膜15を形成する。このとき、上記工程(7)でHVNch形成予定位置に注入したリンイオンが活性化されてN型低濃度ドレイン7が形成される。
【0048】
(12)窒化シリコン膜45と酸化シリコン膜41を除去する。920℃、9.5分程度の条件で熱処理を施して、膜厚が100Å程度のプリゲート酸化膜51を形成する。LOCOS酸化膜15上及びプリゲート酸化膜51上に、膜厚が200Å程度の窒化シリコン膜53を形成する。窒化シリコン膜53上に、膜厚が1250Å程度のHTO(High Temperature Oxide)膜55を形成する。
【0049】
(13)写真製版技術により、HTO膜55上に、HVPch形成予定位置に開口をもつフォトレジスト57を形成する。エッチング技術により、フォトレジスト57をマスクにしてHVPch形成予定位置のHTO膜55を除去する。イオン注入技術により、フォトレジスト57をマスクにして、HVPchのチャネルドープ用のボロンイオンを注入エネルギーが40keV、ドーズ量が2.5×1012程度の条件で半導体基板1に注入する。
【0050】
(14)フォトレジスト57を除去する。写真製版技術により、窒化シリコン膜53上及びHTO膜55上に、HVNch形成予定位置に開口をもつフォトレジスト59を形成する。エッチング技術により、フォトレジスト59をマスクにしてHVNch形成予定位置のHTO膜55を除去する。イオン注入技術により、フォトレジスト59をマスクにして、HVNchのチャネルドープ用のボロンイオンを注入エネルギーが40keV、ドーズ量が4.0×1011程度の条件で半導体基板1に注入する。
【0051】
(15)フォトレジスト59を除去する。エッチング技術により、HTO膜55をマスクにしてHVNch及びHVPchの形成予定位置の窒化シリコン膜53を除去する。残存しているHTO膜55、ならびにHVNch及びHVPchの形成予定位置のプリゲート酸化膜51を除去する。850℃、55分程度の条件で熱処理を施して、HVNch及びHVPchの形成予定位置に膜厚が440Å程度のゲート酸化膜17を形成する。残存している窒化シリコン膜53を除去する。
【0052】
(16)写真製版技術により、HVPchのP型低濃度ドレインの形成位置を画定するためのフォトレジスト61を形成する。イオン注入技術により、フォトレジスト61及びLOCOS酸化膜15をマスクにして、ボロンイオンを注入エネルギーが35keV、ドーズ量が1.0×1013程度の条件で半導体基板1に注入する。
【0053】
(17)フォトレジスト61を除去する。写真製版技術により、LVPch形成予定位置に開口をもつフォトレジスト63を形成する。イオン注入技術により、フォトレジスト63及びLOCOS酸化膜15をマスクにして、LVPchのチャネルドープ用のボロンイオンを注入エネルギーが15keV、ドーズ量が5.4×1012程度の条件で半導体基板1に注入する。
【0054】
(18)フォトレジスト63を除去する。写真製版技術により、LVNch形成予定位置に開口をもつフォトレジスト65を形成する。イオン注入技術により、フォトレジスト65及びLOCOS酸化膜15をマスクにして、LVNchのチャネルドープ用のボロンイオンを注入エネルギーが15keV、ドーズ量が3.1×1012程度の条件で半導体基板1に注入する。
【0055】
(19)フォトレジスト65を除去する。写真製版技術により、HVNch及びHVPchの形成予定位置を覆うフォトレジスト67を形成する。フォトレジスト67をマスクにして、LVNch及びLVPchの形成予定位置のプリゲート酸化膜51を除去する。
【0056】
(20)フォトレジスト67を除去する。850℃、13.5分程度の条件で熱処理を施して、LVNch及びLVPchの形成予定位置に膜厚が135Å程度のゲート酸化膜69を形成する。このとき、ゲート酸化膜17は厚膜化される。また、上記工程(16)でHVPch形成予定位置に注入したボロンイオンが活性化されてP型低濃度ドレイン71が形成される。
【0057】
(21)LOCOS酸化膜15上及びゲート酸化膜17,69上に膜厚が3400Å程度のポリシリコン膜73を形成する。
【0058】
(22)イオン注入技術により、ボロンイオンを注入エネルギーが15keV、ドーズ量が2.6×1014程度の条件でポリシリコン膜73に注入する。
【0059】
(23)ポリシリコン膜73上に膜厚が1500Å程度のHTO膜75を形成する。
【0060】
(24)写真製版技術により、HTO膜75上に、高抵抗ポリシリコン抵抗素子(HRPoly)の形成予定位置を覆うフォトレジスト77を形成する。エッチング技術により、フォトレジスト77をマスクにしてHTO膜75をパターニングする。
【0061】
(25)フォトレジスト77を除去する。ポリシリコン膜73上及びHTO膜75上にリンガラスを形成し、リンガラスからポリシリコン膜73にリンイオンを拡散させて低抵抗のポリシリコン膜79を形成する。HRPolyの形成予定位置に配置されたHTO膜75下には高抵抗のポリシリコン膜73が残存している。リンガラス及びHTO膜75を除去する。
【0062】
(26)写真製版技術により、ポリシリコン膜73,79上にゲート電極及びHRPolyをパターニングするためのフォトレジスト81を形成する。エッチング技術により、フォトレジスト81をマスクにしてポリシリコン膜73,79をパターニングする。これにより、HVNch、HVPch、LVNch及びHVPchの形成予定位置に低抵抗のポリシリコン膜79からゲート電極19が形成され、HRPolyの形成予定位置に高抵抗のポリシリコン膜73から抵抗素子83が形成される。
【0063】
(27)フォトレジスト81を除去する。写真製版技術により、HVPch及びLVPchの形成予定位置に開口をもつフォトレジスト85を形成する。HVPchの形成予定位置で、フォトレジスト85は、P型低濃度ドレイン71の周縁部、ならびにそれに隣接するゲート電極19端部及びLOCOS酸化膜15端部を覆っている。イオン注入技術により、フォトレジスト85、ゲート電極19及びLOCOS酸化膜15をマスクにして、LDD構造の低濃度ドレイン用のボロンイオンを注入エネルギーが15keV、ドーズ量が2.0×1013程度の条件で半導体基板1に注入する。
【0064】
(28)フォトレジスト85を除去する。写真製版技術により、HVNch及びLVNchの形成予定位置に開口をもつフォトレジスト87を形成する。HVNchの形成予定位置で、フォトレジスト87は、N型低濃度ドレイン7の周縁部、ならびにそれに隣接するゲート電極19端部及びLOCOS酸化膜15端部を覆っている。イオン注入技術により、フォトレジスト87、ゲート電極19及びLOCOS酸化膜15をマスクにして、LDD構造の低濃度ドレイン用のリンイオンを注入エネルギーが30keV、ドーズ量が3.0×1013程度の条件で半導体基板1に注入する。
【0065】
(29)フォトレジスト87を除去する。半導体基板1上に膜厚が1500Å程度のHTO膜を形成する。そのHTO膜はLOCOS酸化膜15、ゲート電極19及び抵抗素子83を覆っている。HTO膜の形成時に上記工程(27),(28)で注入したイオンが活性化される。HVNchのソース形成予定位置にN型低濃度ソース13が形成され、ドレイン形成予定位置にN型低濃度拡散層89が形成される。HVPchのソース形成予定位置にP型低濃度ソース91が形成され、ドレイン形成予定位置にP型低濃度拡散層93が形成される。LVNchのソース及びドレインの形成予定位置にN型低濃度ソース及びドレイン95が形成される。LVPchのソース及びドレインの形成予定位置にP型低濃度ソース及びドレイン97が形成される。
HTO膜に対してエッチバック処理を施して、ゲート電極19の側面にサイドウォール21を形成し、抵抗素子83の側面にサイドウォール(図示は省略)を形成する。
【0066】
(30)写真製版技術により、HVNch及びLVNchの形成予定位置に開口をもつフォトレジスト99を形成する。フォトレジスト99は上記工程(28)で形成したフォトレジスト87と同じパターンをもつ。イオン注入技術により、フォトレジスト99、LOCOS酸化膜15、ゲート電極19及びサイドウォール21をマスクにして、高濃度ドレイン及び高濃度ソース用のヒ素イオンを注入エネルギーが50keV、ドーズ量が6.0×1015程度の条件で半導体基板1に注入する。
【0067】
(31)フォトレジスト99を除去する。900度、85分程度の熱処理を施して、上記工程(30)で注入したヒ素イオンを活性化させる。HVNchのソース形成予定位置にN型高濃度ソース11が形成され、ドレイン形成予定位置にN型高濃度ドレイン9が形成される。LVNchのソース及びドレインの形成予定位置にN型高濃度ソース及びドレイン101が形成される。
【0068】
(32)写真製版技術により、HVPch及びLVPchの形成予定位置に開口をもつフォトレジスト103を形成する。フォトレジスト103は上記工程(27)で形成したフォトレジスト85と同じパターンをもつ。イオン注入技術により、フォトレジスト103、LOCOS酸化膜15、ゲート電極19及びサイドウォール21をマスクにして、高濃度ドレイン及び高濃度ソース用のBF2イオンを注入エネルギーが50keV、ドーズ量が3.0×1015程度の条件で半導体基板1に注入する。
【0069】
(33)フォトレジスト103を除去する。膜厚が8000Å程度のBPSG(Boro-Phospho Silicate Glass)膜105を形成する。850度、30分程度の熱処理を施す。BPSG膜105上にSOG(Spin On Glass)膜を形成してBPSG膜105表面の段差を埋める。SOG膜の図示は省略する。800度、30分程度の熱処理を施す。これらの熱処理により、上記工程(32)で注入したBF2イオンが活性化される。HVPchのソース形成予定位置にP型高濃度ソース107が形成され、ドレイン形成予定位置にP型高濃度ドレイン109が形成される。LVPchのソース及びドレインの形成予定位置にP型高濃度ソース及びドレイン111が形成される。
【0070】
(34)写真製版技術により、BPSG膜105上にコンタクトホール形成予定位置に開口をもつフォトレジスト113を形成する。エッチング技術により、フォトレジスト113をマスクにして、BPSG膜105をエッチングしてコンタクトホール115を形成する。
【0071】
(35)フォトレジスト113を除去する。コンタクトホール115に金属材料を埋め込んでコンタクトプラグ23を形成する。
その後、金属配線の形成、層間絶縁膜の形成、最終保護膜の形成等を行なう。
【0072】
図12は他の実施例を説明するための概略的な断面図である。図13はその実施例の概略的な平面図である。図12は図13のB−B位置の断面に対応している。図1及び図2と同じ部分には同じ符号を付し、それらの部分の詳細な説明は省略する。
【0073】
この実施例は、ソースがドレインと同じ構造を備え、図1及び図2に示したMOSトランジスタと比較して、N型高濃度ソース11及びN型低濃度ソース13を備えておらず、N型低濃度ソース117及びN型高濃度ソース119を備えている。
【0074】
N型低濃度ソース117は、比較的低濃度のN型不純物濃度、例えばN型低濃度ドレイン7と同じN型不純物濃度で形成されている。N型低濃度ソース117はP型低濃度ウェル3及びP型ウェル5よりも浅く形成されている。チャネル長方向で、N型低濃度ソース117の一端はP型低濃度ウェル3内にN型低濃度ドレイン7とは間隔をもって配置されている。N型低濃度ソース117の他端はP型ウェル3内に配置されている。
【0075】
N型高濃度ソース119は、P型低濃度ウェル3上のN型低濃度ソース117内にN型低濃度ソース117の端部とは間隔をもって配置されている。N型高濃度ソース119は、N型低濃度ソース117よりも濃いN型不純物濃度、例えばN型高濃度ドレイン9と同じ濃度でN型低濃度ソース117よりも浅く形成されている。
N型低濃度ソース117及びN型高濃度ソース119は、Nチャネル高耐圧MOSトランジスタの二重拡散構造のソースを形成する。
【0076】
ゲート電極19のソース側の端部は、上方から見て、N型高濃度ソース119とは間隔をもってN型低濃度ソース117上に配置されている。
この実施例は、図5〜図11を参照して説明した製造工程において、写真製版マスクを変更することにより、同様にして形成することができる。
この実施例では、ソースはドレインと同じ構造を備えているので、ソースに高耐圧を必要とする場合に対応できる。
【0077】
この実施例では、図13に示すように、チャネル幅方向で、N型低濃度ドレイン7の端部はP型低濃度ウェル3の端部よりも内側に配置されている。ただし、チャネル幅方向でのN型低濃度ドレイン7の端部は、P型低濃度ウェル3の端部と同じ位置に配置されていてもよいし、P型低濃度ウェル3の端部よりも外側に配置されていてもよい。
【0078】
同様に、この実施例では、チャネル幅方向で、N型低濃度ソース117の端部はP型低濃度ウェル3の端部よりも内側に配置されているが、チャネル幅方向でのN型低濃度ソース117の端部は、P型低濃度ウェル3の端部と同じ位置に配置されていてもよいし、P型低濃度ウェル3の端部よりも外側に配置されていてもよい。
【0079】
また、この実施例では、ゲート電極19の側面にサイドウォール21が形成されているが、サイドウォール21は形成されていなくてもよい。
【0080】
図14はさらに他の実施例を説明するための概略的な断面図である。図15はその実施例の概略的な平面図である。図14は図15のC−C位置の断面に対応している。図1及び図2と同じ部分には同じ符号を付し、それらの部分の詳細な説明は省略する。
【0081】
この実施例は、ソースとしてシングルソース構造を備え、図1及び図2に示したMOSトランジスタと比較して、N型低濃度ソース13及びサイドウォール21を備えていない。
N型高濃度ソース11のゲート電極側の端部は、上方から見てゲート電極19のソース側の端部の位置に重複して配置されている。
【0082】
N型低濃度ソース117は、比較的低濃度のN型不純物濃度、例えばN型低濃度ドレイン7と同じN型不純物濃度で形成されている。N型低濃度ソース117はP型低濃度ウェル3及びP型ウェル5よりも浅く形成されている。チャネル長方向で、N型低濃度ソース117の一端はP型低濃度ウェル3内にN型低濃度ドレイン7とは間隔をもって配置されている。N型低濃度ソース117の他端はP型ウェル3内に配置されている。
【0083】
この実施例は、図5〜図11を参照して説明した製造工程において、N型低濃度ソース13を形成するための工程、及びサイドウォール21を形成するための工程を行なわないことによって形成することができる。N型低濃度ソース117はゲート電極19及びLOCOS酸化膜15をマスクにしてP型不純物イオンが注入されて形成される。
この実施例では、ソースはシングルソース構造を備えているので、ソース抵抗を小さくすることができるので、オン抵抗を小さくすることができる
【0084】
この実施例では、図15に示すように、チャネル幅方向で、N型低濃度ドレイン7の端部はP型低濃度ウェル3の端部よりも外側に配置されている。ただし、チャネル幅方向でのN型低濃度ドレイン7の端部は、P型低濃度ウェル3の端部と同じ位置に配置されていてもよいし、P型低濃度ウェル3の端部よりも内側に配置されていてもよい。
【0085】
同様に、この実施例では、チャネル幅方向で、N型低濃度ソース117の端部はP型低濃度ウェル3の端部よりも内側に配置されているが、チャネル幅方向でのN型低濃度ソース117の端部は、P型低濃度ウェル3の端部と同じ位置に配置されていてもよいし、P型低濃度ウェル3の端部よりも外側に配置されていてもよい。
【0086】
図1及び2に示した実施例、図12及び図13に示した実施例、ならびに図14及び図15に示した実施例では、本発明をNチャネル高耐圧MOSトランジスタに適用しているが、それらのMOSトランジスタの導電型を反対導電型にすれば、実施例のNチャネル高耐圧MOSトランジスタと同じ作用及び効果をもつPチャネル高耐圧MOSトランジスタを形成できる。
【0087】
以上、本発明の実施例を説明したが、数値、材料、寸法、配置等は一例であり、本発明はこれらに限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
例えば、上記実施例では、P型半導体基板1に高耐圧MOSトランジスタを形成しているが、本発明では、N型半導体基板や、基板上に形成したP型又はN型のエピタキシャル成長層に高耐圧MOSトランジスタを形成することもできる。
【0088】
また、LOCOS酸化膜15は形成されていなくてもよい。また、LOCOS酸化膜15に替えて、埋込み酸化膜やLOCOS法以外の方法で形成した厚い酸化膜によって素子分離されていてもよい。
【産業上の利用可能性】
【0089】
本発明は、高耐圧MOSトランジスタを備えた半導体装置に適用できる。
【符号の説明】
【0090】
1 P型半導体基板
3 P型低濃度ウェル
5 P型ウェル
7 N型低濃度ドレイン
9 N型高濃度ドレイン
11 N型高濃度ソース
13 N型低濃度ソース
17 ゲート酸化膜
19 ゲート電極
117 N型低濃度ソース
119 N型高濃度ソース
【先行技術文献】
【特許文献】
【0091】
【特許文献1】特開平11−312802号公報
【特許請求の範囲】
【請求項1】
比較的低濃度のP型不純物濃度で半導体基板表面に形成されたP型低濃度ウェルと、
前記P型低濃度ウェルに隣接し、かつ前記P型低濃度ウェルの周囲を取り囲んで前記P型低濃度ウェルよりも濃いP型不純物濃度で前記半導体基板表面に形成されたP型ウェルと、を備え、
前記P型低濃度ウェル及び前記P型ウェルにまたがって高耐圧MOSトランジスタが形成されており、
前記高耐圧MOSトランジスタは、
前記P型低濃度ウェル及び前記P型ウェルよりも浅く前記半導体基板表面に形成され、チャネル長方向で一端が前記P型低濃度ウェル内に配置され、他端が前記P型ウェル内に配置された比較的低濃度のN型不純物濃度をもつN型低濃度ドレインと、
前記N型低濃度ドレインよりも濃いN型不純物濃度で前記N型低濃度ドレインよりも浅く前記半導体基板表面に形成され、前記P型低濃度ウェル上の前記N型低濃度ドレイン内に前記N型低濃度ドレインの端部とは間隔をもって配置されたN型高濃度ドレインと、
前記P型低濃度ウェル及び前記P型ウェルよりも浅く前記半導体基板表面に形成され、前記チャネル長方向で前記N型低濃度ドレインが配置されている前記P型低濃度ウェル端部とは反対側の端部上に、一端が前記N型低濃度ドレインとは間隔をもって前記P型低濃度ウェル内に配置され、他端が前記P型ウェル内に配置されたN型ソースと、
前記N型高濃度ドレインと前記N型ソースの間の前記半導体基板上に前記ゲート絶縁膜を介して形成され、上方から見て前記チャネル長方向でドレイン側の端部が前記N型高濃度ドレインとは間隔をもって前記N型低濃度ドレイン上に配置されたゲート電極と、を備えている半導体装置。
【請求項2】
前記N型ソースは、前記N型高濃度ドレインと同時に形成されたN型高濃度ソースのみによって形成されている請求項1に記載の半導体装置。
【請求項3】
前記N型ソースは、前記N型高濃度ドレインと同時に形成されたN型高濃度ソースと、前記N型低濃度ソースよりも薄いN型不純物濃度で前記N型高濃度ソースよりも浅く前記半導体基板表面に形成され、上方から見て前記チャネル長方向で前記ゲート電極のソース側の端部と前記N型高濃度ソースとの間に配置されたN型低濃度ソースによって形成されている請求項1に記載の半導体装置。
【請求項4】
前記N型ソースは、
前記P型低濃度ウェル及び前記P型ウェルよりも浅く前記半導体基板表面に形成され、チャネル長方向で一端が前記P型低濃度ウェル内に配置され、他端が前記P型ウェル内に配置された比較的低濃度のN型不純物濃度をもつN型低濃度ソースと、
前記N型低濃度ソースよりも濃いN型不純物濃度で前記N型低濃度ソースよりも浅く前記半導体基板表面に形成され、前記P型低濃度ウェル上の前記N型低濃度ソース内に前記N型低濃度ソースの端部とは間隔をもって配置されたN型高濃度ソースと、を備え、
前記ゲート電極のソース側の端部は、上方から見て、前記N型高濃度ソースとは間隔をもって前記N型低濃度ソース上に配置されている請求項1に記載の半導体装置。
【請求項5】
P型とN型を反対導電型にした請求項1から4のいずれか一項に記載の半導体装置。
【請求項1】
比較的低濃度のP型不純物濃度で半導体基板表面に形成されたP型低濃度ウェルと、
前記P型低濃度ウェルに隣接し、かつ前記P型低濃度ウェルの周囲を取り囲んで前記P型低濃度ウェルよりも濃いP型不純物濃度で前記半導体基板表面に形成されたP型ウェルと、を備え、
前記P型低濃度ウェル及び前記P型ウェルにまたがって高耐圧MOSトランジスタが形成されており、
前記高耐圧MOSトランジスタは、
前記P型低濃度ウェル及び前記P型ウェルよりも浅く前記半導体基板表面に形成され、チャネル長方向で一端が前記P型低濃度ウェル内に配置され、他端が前記P型ウェル内に配置された比較的低濃度のN型不純物濃度をもつN型低濃度ドレインと、
前記N型低濃度ドレインよりも濃いN型不純物濃度で前記N型低濃度ドレインよりも浅く前記半導体基板表面に形成され、前記P型低濃度ウェル上の前記N型低濃度ドレイン内に前記N型低濃度ドレインの端部とは間隔をもって配置されたN型高濃度ドレインと、
前記P型低濃度ウェル及び前記P型ウェルよりも浅く前記半導体基板表面に形成され、前記チャネル長方向で前記N型低濃度ドレインが配置されている前記P型低濃度ウェル端部とは反対側の端部上に、一端が前記N型低濃度ドレインとは間隔をもって前記P型低濃度ウェル内に配置され、他端が前記P型ウェル内に配置されたN型ソースと、
前記N型高濃度ドレインと前記N型ソースの間の前記半導体基板上に前記ゲート絶縁膜を介して形成され、上方から見て前記チャネル長方向でドレイン側の端部が前記N型高濃度ドレインとは間隔をもって前記N型低濃度ドレイン上に配置されたゲート電極と、を備えている半導体装置。
【請求項2】
前記N型ソースは、前記N型高濃度ドレインと同時に形成されたN型高濃度ソースのみによって形成されている請求項1に記載の半導体装置。
【請求項3】
前記N型ソースは、前記N型高濃度ドレインと同時に形成されたN型高濃度ソースと、前記N型低濃度ソースよりも薄いN型不純物濃度で前記N型高濃度ソースよりも浅く前記半導体基板表面に形成され、上方から見て前記チャネル長方向で前記ゲート電極のソース側の端部と前記N型高濃度ソースとの間に配置されたN型低濃度ソースによって形成されている請求項1に記載の半導体装置。
【請求項4】
前記N型ソースは、
前記P型低濃度ウェル及び前記P型ウェルよりも浅く前記半導体基板表面に形成され、チャネル長方向で一端が前記P型低濃度ウェル内に配置され、他端が前記P型ウェル内に配置された比較的低濃度のN型不純物濃度をもつN型低濃度ソースと、
前記N型低濃度ソースよりも濃いN型不純物濃度で前記N型低濃度ソースよりも浅く前記半導体基板表面に形成され、前記P型低濃度ウェル上の前記N型低濃度ソース内に前記N型低濃度ソースの端部とは間隔をもって配置されたN型高濃度ソースと、を備え、
前記ゲート電極のソース側の端部は、上方から見て、前記N型高濃度ソースとは間隔をもって前記N型低濃度ソース上に配置されている請求項1に記載の半導体装置。
【請求項5】
P型とN型を反対導電型にした請求項1から4のいずれか一項に記載の半導体装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【公開番号】特開2011−29358(P2011−29358A)
【公開日】平成23年2月10日(2011.2.10)
【国際特許分類】
【出願番号】特願2009−172813(P2009−172813)
【出願日】平成21年7月24日(2009.7.24)
【出願人】(000006747)株式会社リコー (37,907)
【Fターム(参考)】
【公開日】平成23年2月10日(2011.2.10)
【国際特許分類】
【出願日】平成21年7月24日(2009.7.24)
【出願人】(000006747)株式会社リコー (37,907)
【Fターム(参考)】
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