【課題】高耐圧に対応しつつ小型化を容易に行い、昇圧及び降圧回路等の種々の用途に使用することができる半導体装置及び半導体装置の製造方法を提供する。
【解決手段】半導体基板に形成された第１のウエル及び第２のウエルと、第１のウエルに形成された複数の高耐圧ＭＯＳトランジスタと、第２のウエルに形成された低耐圧ＭＯＳトランジスタと、を有し、複数の高耐圧ＭＯＳトランジスタが、低耐圧ＭＯＳトランジスタのゲート絶縁膜の膜厚よりも厚いゲート絶縁膜を備える第１の高耐圧ＭＯＳトランジスタと、第１の高耐圧ＭＯＳトランジスタのゲート絶縁膜の膜厚よりも薄いゲート絶縁膜を備える第２の高耐圧ＭＯＳトランジスタと、からなること。 （もっと読む）

【課題】シリサイド層が第１不純物拡散層まで拡がるのを抑制し、複数種類のトランジスタを自由に設計することが可能な半導体装置及びその製造方法を提供する。
【解決手段】少なくとも、基台部１Ｂの上に複数立設された柱状のピラー部１Ｃを含むシリコン基板１と、基台部１Ｂの側面１ｂを覆うように設けられるビット線６と、ピラー部１Ｃの側面を覆うゲート絶縁膜４と基台部１Ｂの上面１ａにおいて、ピラー部１Ｃが設けられる位置以外の領域に設けられる第1不純物拡散層８と、ピラー部１Ｃの上面１ｄに形成される第２不純物拡散層１４と、ビット線６とシリコン基板１との間に形成され、第１不純物拡散層８との間で高低差を有し、且つ、上端５ａが、第１不純物拡散層８の上端８ａよりも低い位置に配されてなる第３不純物拡散層５と、ピラー部１Ｃの側面１ｃ側に設けられるワード線１０の一部をなすゲート電極１０Ａと、が備えられる。 （もっと読む）

【課題】本発明は、半導体装置の製造方法等に関し、特にプラズマダメージを受けたゲート絶縁膜のダメージ層を除去し、ゲート絶縁膜の信頼性を向上させることのできる半導体装置の製造方法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、ＭＯＮＯＳ型メモリトランジスタ領域１０１及びトランジスタ領域１００を同一の半導体基板に有する場合、ＭＯＮＯＳ型メモリトランジスタ領域の半導体基板上にトンネル酸化膜７を形成し、そのトンネル酸化膜７上及びトランジスタ領域のゲート絶縁膜５上に窒化シリコン膜８を形成し、その上に酸化シリコン膜９を形成する。ＭＯＮＯＳ型メモリトランジスタ領域にマスク膜１０を形成し、マスク膜１０を用いて酸化シリコン膜９を除去し、窒化シリコン膜８をドライエッチングにて除去し、トランジスタ領域１００のゲート絶縁膜５の上層部分をウェットエッチングにより除去することを特徴とする。 （もっと読む）

【課題】互いに特性の異なるデジタル回路用のトランジスタとアナログ回路用のトランジスタとを共通の工程で形成することができる半導体装置及びその製造方法を提供する。
【解決手段】アナログ回路用Ｎ型高耐圧トランジスタ４２Ｎにおける第１の低濃度拡散層２８Ｎのゲート電極２４ａ側端部から第２の低濃度拡散層３０Ｎのゲート電極２４ａ側端部までの間の距離Ｌ１が、デジタル回路用Ｎ型高耐圧トランジスタ５２Ｎにおける第１の低濃度拡散層４８Ｎのゲート電極２４ｂ側端部から第２の低濃度拡散層５０Ｎのゲート電極２４ｂ側端部までの間の距離Ｌ３よりも長くなっている。 （もっと読む）

【課題】保護素子のターンオン電圧を決める制約を少なくする。
【解決手段】半導体基板１、Ｐウェル２、ゲート電極４、ソース領域５、ドレイン領域６および抵抗性降伏領域８を有する。抵抗性降伏領域８はドレイン領域６に接し、ゲート電極４直下のウェル部分と所定の距離だけ離れたＮ型半導体領域からなる。ドレイン領域６または抵抗性降伏領域８に接合降伏が発生するドレインバイアスの印加時に抵抗性降伏領域８に電気的中性領域(８ｉ)が残るように、抵抗性降伏領域８の冶金学的接合形状と濃度プロファイルが決められている。 （もっと読む）

【課題】 電気光学装置の製造コストを低減する技術を提供する。
【解決手段】 電気光学装置を形成するＴＦＴの作製方法において、必要とするパターニング回数を極力低減することにより、製造コストの低減を図る。具体的には、ゲート配線をマスクとして活性層に不純物元素を添加した後、該ゲート配線の線幅をパターニング工程を施すことなく狭め、再度不純物元素を添加する。これによりパターニング回数を増やすことなくＬＤＤ領域を形成できる。 （もっと読む）

【課題】ゲート間のピッチが狭い場合における短チャネル効果の劣化を抑制する。
【解決手段】基板上に、第１ゲートと、第１ゲートに隣接する第２ゲートを形成する工程、第１ゲートの側壁に第１サイドウォールを、第２ゲートの側壁に第２サイドウォールを形成する工程、第１ゲート、第１サイドウォール、第２ゲート、第２サイドウォールをマスクとして、基板に第１不純物の注入を行う工程、全面に絶縁膜を堆積した後、絶縁膜をエッチングして、第１サイドウォールの側面に第３サイドウォールを、第２サイドウォールの側面に第４サイドウォールを、第１ゲートと第２ゲートの間において第３サイドウォールと第４サイドウォールとが接触するように形成する工程、第１ゲート、第１及び第３サイドウォール、第２ゲート、第２及び第４サイドウォールをマスクとして、基板に第２不純物の注入を行う工程、第３及び第４サイドウォールを除去する工程、を有する。 （もっと読む）

【課題】ＥＳＤダメージが低いＥＳＤパワーレベルで発生するＦｉｎＦＥＴ集積回路において、ＥＳＤから回路デバイスを保護することができる電子回路を提供する。
【解決手段】電子回路４００’は、静電放電現象から保護される少なくとも１つの電界効果トランジスタと、少なくとも１つの保護される電界効果トランジスタ４００ａとを含む。保護電界効果トランジスタ４００ｂは、保護される電界効果トランジスタ４００ａの結晶方位とは異なった結晶方位を含む。 （もっと読む）

【課題】静電保護素子のインピーダンスが内部回路のインピーダンスよりも十分に低い半導体装置及びその製造方法を提供する。
【解決手段】内部回路を静電サージから保護する静電保護素子を有し、入力部及び／又は出力部を構成するＮＭＯＳトランジスタ１８のドレイン領域１８Ｄは、第１の濃度のＮ型不純物を含有する第１の拡散層１８Ｄ１と、前記第１の拡散層中に形成された第２の拡散層１８Ｄ２とを有し、前記第２の拡散層は前記第１の濃度よりも高い第２の濃度のＮ型不純物を含有し、前記静電保護素子を構成するＮＭＯＳトランジスタ１４のドレイン領域１４Ｄは、前記第１の濃度よりも高い第３の濃度のＮ型不純物を含有する第３の拡散層１４Ｄ１と、前記第３の拡散層中に形成された第４の拡散層１４Ｄ２とを有し、前記第４の拡散層は前記第３の濃度よりも高い第４の濃度のＮ型不純物を含有する。 （もっと読む）

【課題】強力なプログラム／消去効率及び読み出し速度を示し低い動作電圧を許容する非常に小さいゲート形状及び全体サイズを有した高性能のトランジスタ及びメモリセルを製造して、チャネル長さを劇的にスケーリングできる半導体素子及びその製造方法を提供する。
【解決手段】本発明は、半導体トランジスタを形成する方法において、半導体基板領域上に該半導体基板領域から絶縁されるゲート電極を形成する工程と、前記ゲート電極の側壁(side-walls)に沿ってオフセットスペーサを形成する工程と、前記ゲート電極と各々のソース及びドレイン領域との間のオーバーラップの広さが前記オフセットスペーサの厚さに依存するように、前記オフセットスペーサを形成した後に、前記基板領域内にソース領域及びドレイン領域を形成する工程とを含む。 （もっと読む）

【課題】ＬＳＩのメモリマクロ部におけるＭＩＳＦＥＴの特性ばらつきを抑制する。
【解決手段】メモリセル部１１０を構成するＭＩＳＦＥＴのゲート長は、ロジック部２００を構成するＭＩＳＦＥＴのゲート長より長く、センスアンプ部１２０を構成するＭＩＳＦＥＴのゲート長はメモリセル部１１０を構成するＭＩＳＦＥＴのゲート長より長くなるように調整されている。ここで、メモリセル部１１０を構成するＭＩＳＦＥＴは、ロジック部２００を構成するＭＩＳＦＥＴのポケット注入領域７ａに対して、不純物濃度が薄く、かつ広く分布したポケット注入領域７ｂを有している。一方、センスアンプ部１２０を構成するＭＩＳＦＥＴはポケット注入領域を有していない。 （もっと読む）

【課題】 同一の半導体基板上に耐圧特性の異なる複数のＭＯＳトランジスタが形成された半導体装置の製造方法において、製造工程の削減とマスクの削減を実現するものである。
【解決手段】 各トランジスタが形成される領域を、それぞれ電気的に分離するための素子分離膜が形成されると同時に高耐圧用ＭＯＳトランジスタのソース領域とチャネル領域とドレイン領域とを互いに分離するための領域分離膜１２が形成される。これにより、領域分離膜がゲートの形成場所のマージンとして機能し、高耐圧用ＭＯＳトランジスタのゲート酸化膜とゲートの形成場所を固定することができる。 （もっと読む）

【課題】プレーナ型ＭＯＳＦＥＴと混載されるＶＤＭＯＳＦＥＴのボディ領域を、その底部においても表層部とほぼ同じ不純物濃度を有するように形成することができる、半導体装置の製造方法およびこの製造方法により製造される半導体装置を提供する。
【解決手段】Ｎ型のエピタキシャル層６が形成された後、そのエピタキシャル層６の表面におけるＶＤＭＯＳＦＥＴ３のボディ領域９となる部分に、ボディ領域用凹部３３が形成される。その後、エピタキシャル成長法またはＣＶＤ法により、ボディ領域用凹部３３に、Ｐ型の半導体層３４が埋設される。 （もっと読む）

【課題】高耐圧トランジスタと低耐圧トランジスタが混在する構成の半導体装置の加工工程で、高耐圧用の厚い膜厚のゲート絶縁膜を除去するための工程をなくす。
【解決手段】シリコン基板１に高耐圧トランジスタ２のゲート電極ＧＨを形成する領域にあらかじめリセス７を形成し、ここに高耐圧用の厚いゲート絶縁膜となるシリコン酸化膜８を形成する。ソース／ドレイン領域および低耐圧トランジスタ３に対応する部分には薄いゲート絶縁膜となるシリコン酸化膜９を形成する。これにより、厚いシリコン酸化膜を除去する工程を不要とし、さらにコンタクトホールの形成時においても低耐圧トランジスタと同時にコンタクトホールを形成する加工も行うことができ、工程を簡略化することができると共に、加工性の向上を図ることができる。 （もっと読む）

【課題】ＣＭＯＳとパワーＭＯＳトランジスタとを同一基板上に混載して形成した半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、半導体層２内にＣＭＯＳ１及びパワーＭＯＳトランジスタ２０が混載されている。ＣＭＯＳ１は、絶縁膜５を介して形成された第１ゲート電極９、第１ゲート電極９対応して設けられたソース領域３、ソース領域３と共に第１ゲート電極９を挟むように設けられたドレイン領域４から成る。パワーＭＯＳトランジスタ２０は、半導体層２上に絶縁膜３０を介して形成された第２ゲート電極２７、第２ゲート電極２７に対応して設けられたソース領域２４、ソース領域２４と共に第２ゲート電極２７を挟むように設けられたドリフト領域２３、それに隣接するドレイン領域２１から成る。第１及び第２ゲート電極９、２７のサイドウォール８、２６は厚さが異なる。 （もっと読む）

【課題】 中耐圧半導体素子と小耐圧半導体素子が混載された半導体装置を製造する方法を提供する。
【解決方法】 中耐圧ＰＭＯＳ１２のウェル浅層８２、８６、９０にＮ型不純物を注入する工程では、ウェル浅層８２、８６、９０が分割して形成されているので、第１ドリフト領域８４と第２ドリフト領域８８にＮ型不純物が注入されない。ウェル深層９４にＮ型不純物を注入する工程では、注入エネルギーを指定して不純物を注入することで、第１ドリフト領域８４と第２ドリフト領域８８にＮ型不純物が注入されない。これにより第１ドリフト領域８４と第２ドリフト領域８８に注入するＰ型不純物濃度をウェル浅層８２、８６、９０とウェル深層９４のＮ型不純物濃度より薄くすることができる。また、ウェル浅層８２、８６、９０のＮ型不純物濃度を濃く設定することができ、小耐圧ＰＭＯＳ１０のウェル領域６０と同時に不純物を注入することができる。 （もっと読む）

【課題】高耐圧および高ＥＳＤ耐性を有し、かつ、他のＭＯＳトランジスタとの混載が容易なＭＯＳトランジスタを備える、半導体装置を提供する。
【解決手段】半導体基板２の表層部には、ソース領域１３とディープＮ型ウェル８、Ｎ型ウェル１０およびコンタクト領域１１からなるドレイン領域とが間隔を空けて形成されている。半導体基板２上には、ゲート絶縁膜１４が形成されている。そして、ドレイン領域とゲート絶縁膜１４との間には、ドレイン−ゲート分離部９が介在されている。このドレイン−ゲート分離部９によって、ドレイン領域とゲート絶縁膜１４とは、それらの間に間隔を空けた非接触な状態に分離されている。 （もっと読む）

【課題】ＥＳＤ耐性の向上を図ったＳＯＩ構造の半導体装置を得る。
【解決手段】ＳＯＩ構造の半導体装置の入出力保護回路において、外部端子に対し、各々が並列に逆方向バイアス接続される複数のＮＭＯＳトランジスタそれぞれのドレイン抵抗の単位チャネル幅抵抗値を、順方向バイアス接続時のＨＢＭサージ耐圧と同程度のＨＢＭサージ耐圧が得られるように設定する。 （もっと読む）

【課題】 ドレイン端子がソース端子に対し、正方向にも負方向にも共に高い耐圧を有し、従来のパワーＭＯＳＦＥＴと同様のプロセスを用いてワンチップで実現可能な複合型ＭＯＳＦＥＴを提供する。
【解決手段】ドレイン端子がソース端子に対し、正方向にも負方向にも共に高い耐圧を有し、従来のパワーMOSFETと同様のプロセスを用いてワンチップで実現可能で、信頼性の高い複合型MOSFETを提供する。MOSFET10,11のドレイン同士を接続し、MOSFET10のソース及びゲートを夫々複合型MOSFETのソース端子０、及びゲート端子１とし、MOSFET11のソースをドレイン端子２とし、端子２の電圧が負の場合にMOSFET11をオフ駆動する電圧比較回路50を設け、更に過熱保護回路、過電流保後回路、過電圧保護回路を内蔵した複合型ＭＯＳＦＥＴを形成したチップをソース端子用リード線１００１、ドレイン端子用リード線１００２、ゲート端子用リード線１００３とは分離された導電性の金属層１０１４上に載置する。 （もっと読む）

【課題】トランジスタの組み合わせが互いに異なる複数種類の半導体装置を製造する場合において、トランジスタの組み合わせが異なってもトランジスタの特性に差が生じることを抑制できる半導体装置の製造方法を提供する。
【解決手段】第１のトランジスタ、第２のトランジスタ、及び第３のトランジスタを有する第１の半導体装置、第１のトランジスタ及び第３のトランジスタを有する第２の半導体装置、並びに第２のトランジスタ及び第３のトランジスタを有する第３の半導体装置のいずれにおいても、低濃度不純物領域６ａ，６ｂ，６ｃをこの順に形成する。そして、低濃度不純物領域６ａ，６ｂ，６ｃを形成するときのフォトレジスト膜５２，５１，５０のうち、フォトレジスト膜５１を硫酸含有薬液及びスクラバー洗浄で除去し、フォトレジスト膜５０，５２を酸素プラズマ及びＲＣＡ洗浄で除去する。 （もっと読む）