【課題】リーク電流を低減した省電力型の半導体装置を提供する。
【解決手段】複数の素子形成領域と、前記複数の素子形成領域にわたって形成されるゲート電極と、前記ゲート電極により導通状態または非導通状態とされる、前記素子形成領域の第１の領域および第２の領域とを有し、前記ゲート電極は、第１の方向に延伸する部分が第１の素子形成領域上に、該第１の方向と異なる第２の方向に延伸する部分が第２の素子形成領域上にそれぞれ形成され、前記第１の素子形成領域の前記第１の領域と前記第２の領域のうち、非導通状態で低電圧となる低電圧領域の近傍には、該低電圧領域と異なる導電型のポケット領域が形成されていることを特徴とする半導体装置。 （もっと読む）

【課題】所望する性能を有する付加される電圧が互いに異なる３種類またはそれ以上のＭＩＳＦＥＴを内蔵する半導体装置を製造コストの増加を抑えて形成することのできる技術を提供する。
【解決手段】例えば１．２Ｖ系ｎＭＩＳ、１．８Ｖ系ｎＭＩＳおよび３．３Ｖ系ｎＭＩＳの３種類のｎＭＩＳを同一の半導体基板１に形成する場合、基準となる１．２Ｖ系ｎＭＩＳでは最適性能が得られるように、ゲート絶縁膜の厚さ、ゲート電極７のゲート長およびｎ型拡張領域１１の深さ等の構成部分の構成条件を最適化する。１．８Ｖ系ｎＭＩＳおよび３．３Ｖ系ｎＭＩＳではゲート絶縁膜の製造工程を同じとし、さらにｎ型拡張領域９の製造工程を同じとすることによって製造工程を減らし、他方でゲート電極７のゲート長を調整することにより、これらｎＭＩＳにおいて所望する性能を得る。 （もっと読む）

【課題】 ＣＭＯＳ型半導体装置に関して、低濃度ソース・ドレイン拡散層の形成に、イオン注入を用いず、熱処理を用いて逆導電型不純物を含有する絶縁膜から低濃度の逆導電型不純物を熱拡散させる場合、熱拡散源として、ＰＳＧ膜とＢＳＧ膜とが必要であり、プロセスが複雑となっていた。
【解決手段】 ＰＳＧ膜もしくはＢＳＧ膜のいずれかのみを熱拡散源として熱処理を行うことにより、容易に浅い低濃度ソース・ドレイン拡散領域を形成することが可能な半導体装置およびその製造方法を提供する。 （もっと読む）

【課題】熱処理による基板とゲート絶縁膜形成膜との界面へのフッ素の導入工程の際に、フッ素の外方拡散が起こることを防止する。
【解決手段】半導体基板１００上における素子形成領域にゲート絶縁膜形成膜１０２、１０３を形成した後、ゲート絶縁膜形成膜１０２、１０３上にゲート電極形成膜１０４を形成する。その後、ゲート電極形成膜１０４上にフッ素を含有する絶縁膜１０５を形成する。その後、熱処理により、半導体基板１００とゲート絶縁膜形成膜１０２、１０３との界面に、フッ素を含有する絶縁膜１０５に含有されるフッ素を拡散させて導入する。 （もっと読む）

【課題】容易に動作耐圧を向上させることができる半導体装置及び半導体装置の製造方法を提供する。
【解決手段】ドレイン側及びソース側にオフセット拡散層９、１０を有するトランジスタにおいて、Ｐ型ソース領域８とソース側オフセット拡散層９の一部と空間的に重なる位置にＮ型の不純物拡散層３０を形成する。これにより、ソース側オフセット拡散層９の一部である補償領域３１の不純物が補償され、補償領域３１の不純物濃度はドレイン側オフセット拡散層１０よりも低濃度となる、これにより、オン抵抗が増大し、結果としてトランジスタの動作耐圧を向上させることができる。 （もっと読む）

【課題】本発明は、Ｓｉ／ＳｉＧｅ基板を用いて構成されるＭＯＳトランジスタのキャリアの移動度を向上させるために、基板上の有効な方向に応力がかかるようにすることを特徴とする。
【解決手段】Ｓｉ及びＳｉＧｅの積層構造を有する半導体基板１０と、半導体基板上にゲート絶縁膜を介して形成されたゲート電極１５と、ゲート電極下の半導体基板表面に形成されたチャネル領域と、チャネル領域を挟むように半導体基板表面に形成されたソース・ドレイン領域１７とを具備し、チャネル領域下のＧｅ濃度とソース・ドレイン領域のＧｅ濃度が異なる。 （もっと読む）

【課題】面積のさらなる縮小化の可能な半導体装置及びその製造方法を提供する。
【解決手段】第２のＭＩＳトランジスタＴｒ２の閾値制御層３６を第１のＭＩＳトランジスタＴｒ１の閾値制御層２６と同条件で形成する。第２のＭＩＳトランジスタＴｒ２のＬＤＤ拡散領域３４を第３のＭＩＳトランジスタＴｒ３のＬＤＤ拡散領域４４と同条件で形成する。 （もっと読む）

【課題】複数のフィン型ＦＥＴを含む半導体装置において、微細化しつつ複数のフィン型ＦＥＴを所望の電流駆動能力を有するようにする。
【解決手段】半導体装置１００は、シリコン基板１０２と、シリコン基板１０２上に形成された第１のフィン型シリコン層１０６および第２のフィン型シリコン層１０８をそれぞれ含む第１のフィン型ＦＥＴ１７０および第２のフィン型ＦＥＴ１７８とを含む。第１のフィン型シリコン層１０６は、第２のフィン型シリコン層１０８よりも高さが低い。 （もっと読む）

【課題】半導体装置の微細化の進展に拘わらず、ＥＳＤ耐量を高く保つことができる半導体装置を提供する。
【解決手段】ｎ型ドレイン層１５に隣接し且つドレイン電極２０によりドレイン層１５と電気的に短絡されるように形成され静電放電時にＥＳＤ保護素子の一部として機能するｐ型の半導体層１７が形成される。ｐ型半導体層１７とドレイン層１５とは、動作電流の方向とは交差する方向に並ぶように配列される。 （もっと読む）

半導体構造体１０は記憶領域３４と論理領域３６とを有する基板１２を含む。第一のｐ型デバイスは記憶領域３４に形成され、第二のｐ型デバイスは論理領域３６に形成される。第一のｐ型デバイスの半導体ゲートの少なくとも一部は第二のｐ型デバイスの半導体ゲートの少なくとも一部よりもより低いｐ型ドーパント濃度を有する。第一及び第二のｐ型デバイスの半導体ゲートの各々は、ゼロではないｐ型ドーパント濃度を有する。
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【課題】同一の半導体基板上に、コアトランジスタとＩ／Ｏトランジスタとを有し、Ｉ／Ｏトランジスタのゲート長の縮小が可能な構造を有する半導体装置及びその製造方法を提供する。
【解決手段】
同一の半導体基板(100)上に、コアトランジスタとＩ／Ｏトランジスタとを有する半導体装置であって、コアトランジスタは、ゲート絶縁膜(102a)と、ゲート電極(103a)と、サイドウォール(105a)と、エクステンション拡散層(104a)と、ソース・ドレイン拡散層(106a）とを備える。Ｉ／Ｏトランジスタは、ゲート絶縁膜(102b)と、ゲート電極(103b)と、サイドウォール(105b)と、ソースドレイン拡散層(106b)とを備える。Ｉ／Ｏトランジスタにおけるゲート絶縁膜(102b)の直下に位置するチャネル領域とソース・ドレイン拡散層(106b)とは、サイドウォール(105b)の直下の領域においてオフセットしている。 （もっと読む）

【課題】ＬＤＤ又はＧＯＬＤ構造を有し、微細化に対応できるとともに歩留まりを向上させることができ、工程を簡略化できる半導体装置の製造方法を提供する。
【解決手段】本発明の半導体装置の製造方法は、半導体膜上の全面にレジストを形成し、第１遮光部９１ａと、第１透光部９１ｂと、第１遮光部９１ａと第１透光部９１ｂとの間に配置された半遮光部９１ｃとを備えたハーフトーンレクチル９１と、露光時に少なくとも第１遮光部９１ａおよび半遮光部９１ｃの一部が配置されるべき位置に位置合わせされる第２遮光部９２ａと第２遮光部９２ａに隣接して配置された第２透光部９２ｂとを備えたバイナリレクチル９２とを用いてレジストを露光することによってソース側高濃度領域及びドレイン側高濃度領域に対応するレジストの膜厚を、ソース側低濃度領域、ドレイン側低濃度領域及びチャネル領域に対応するレジストの膜厚より薄く形成するレジスト形成工程を有する。 （もっと読む）

【課題】 オフセット型のトランジスタを含む半導体装置であって、信頼性が向上した半導体装置の製造方法を提供すること。
【解決手段】 半導体層１０に、第１素子形成領域１０ＨＶ、第１素子分離絶縁層２０、第２素子形成領域１０ＬＶに、第２素子分離絶縁層２２を形成する工程と、第１素子形成領域１０ＨＶに、第１トランジスタ１００を、第２素子形成領域１０ＬＶに、チャネルの導電型が同一である第２トランジスタ２００の形成工程と、第１素子形成領域１０ＨＶに、チャネル領域１０８、ソース・ドレイン領域１１０、１２２、オフセット絶縁層２４、第１ウエル１２とガードリング形成領域１２０ａを含む不純物領域１２２の形成工程と、第１ウエル１２、第２ウェル１４の上方にゲート絶縁層１０２、２０２、ゲート電極１０４、２０４の形成工程と、第２ウエル１４に、ソース・ドレイン領域２１２，２１０を形成する。 （もっと読む）

【課題】 半導体集積回路におけるＥＳＤ保護回路のソース／ドレインのレイアウト面積をさほど広く取ることなく、拡散抵抗を高くする。
【解決手段】 本発明のＥＳＤ保護回路は、複数の保護トランジスタを直列又は並列に配置して形成される半導体集積回路のＥＳＤ保護回路において、複数の保護トランジスタ間に設けられる拡散領域にて、拡散領域を構成する部材からなる拡散部材部位と、拡散領域を構成する部材以外の部材からなる拡散部材外部位とが、交互に櫛状に配置されることを特徴とする。 （もっと読む）

【課題】ショートチャネル効果を抑制すると共にキャリア移動度の向上を図る半導体装置およびその製造方法を提供する。
【解決手段】シリコン基板１１中、ソース領域１１Ｓおよびドレイン領域１１Ｄに対応してトレンチ１１−１Ａ，１１−１Ｂを形成し、トレンチ１１−１Ａ，１１−１Ｂをｐ型の不純物元素を含むＳｉＧｅ混晶層１９Ａ，１９Ｂによりエピタキシャルに充填する際に、トレンチ１１−１Ａ，１１−１Ｂの側壁面１９ｂをファセットにより画成し、さらに第２側壁絶縁膜１８Ａ，１８Ｂの底面の下側のシリコン基板１１の表面にＳｉＧｅ混晶層１９Ａ，１９Ｂからなる延出部１９Ａａ，１９Ｂａを形成し、ソースエクステンション領域１１ＥＡおよびドレインエクステンション領域１１ＥＢに接触させる。 （もっと読む）

【課題】フィンＦＥＴＣＭＯＳとその製造方法及びそれを備えるメモリ素子を提供する。
【解決手段】基板上に備えられたｎ型トランジスタ、ｎ型トランジスタ上に積層された層間絶縁層、及び層間絶縁層上に備えられたｐ型トランジスタ、を備えるが、ｎ型及びｐ型トランジスタは、共通のゲート絶縁膜とフィンゲートとを有することを特徴とするＣＭＯＳ素子である。 （もっと読む）

【課題】半導体膜のチャネル領域の端部におけるゲート絶縁膜の段切れや薄膜化により生じる半導体膜とゲート電極とのショートやリーク電流を抑制する半導体装置および当該半導体装置の作製方法の提供を課題とする。
【解決手段】基板上に連続して設けられた半導体膜と、半導体膜の上方にゲート絶縁膜を介して設けられた導電膜と、導電膜と重ならない半導体膜に形成されたソース領域及びドレイン領域と、導電膜の下方に位置する半導体膜であってソース領域とドレイン領域の間に形成されたチャネル領域とを有する複数の薄膜トランジスタと、導電膜と重ならない半導体膜であってソース領域及びドレイン領域と隣接して設けられた不純物領域とを有し、導電膜をチャネル領域及びチャネル領域に隣接する半導体膜上に設ける構成とする。 （もっと読む）

【課題】工程短縮及び工程費用の減少が可能なＣＭＯＳ薄膜トランジスタ及びそれを用いたＯＥＬＤ装置の製造方法を提供する。
【解決手段】第１及び第２ＴＦＴ領域を有する基板を提供する段階と、基板上にゲート電極を形成する段階と、ゲート電極を含んだ基板全面上にゲート絶縁膜を形成する段階と、ゲート絶縁膜の所定領域上にマスクを利用して半導体層を形成する段階と、ゲート電極を利用してマスクを背面露光する段階と、背面露光されたマスクを利用して第１及び第２ＴＦＴ領域の半導体層にｎ型不純物イオンを注入してチャネル領域及びソース／ドレイン領域を形成する段階と、背面露光されたマスクの両側面を灰化する段階と、灰化されたマスクを利用して、第１及び第２ＴＦＴ領域の半導体層に低濃度不純物イオンを注入してＬＤＤ領域を形成する段階、及び第２ＴＦＴ領域の半導体層にｐ型不純物イオンを注入してソース／ドレイン領域を形成する段階と、を含む。 （もっと読む）

【課題】 微細化してもリーク電流の増大及び不純物領域の抵抗の上昇を防止できるツェナーダイオード構造及びその製造方法を提供する。
【解決手段】 ツェナーダイオードは、ｐｎ接合を生じるように形成されたｎ型半導体層２並びにｐ型半導体層３及び４と、ｎ型半導体層２とｐ型半導体層３及び４とのｐｎ接合部を覆う絶縁膜５と、ｎ型半導体層２と電気的に接続するカソード電極配線６ａと、ｐ型半導体層４と電気的に接続するアノード電極配線６ｂとを備えている。ｐ型半導体層３及び４からなるｐ型半導体領域は、第１の拡散深さ及び第１のピーク濃度を持つ第１のｐ型不純物濃度分布と第１の拡散深さよりも浅い第２の拡散深さ及び第１のピーク濃度よりも高い第２のピーク濃度を持つ第２のｐ型不純物濃度分布とを重ね合わせた不純物濃度分布を有する。第１のｐ型不純物濃度分布のｐｎ接合部での濃度は第２のｐ型不純物濃度分布のｐｎ接合部での濃度よりも高い。 （もっと読む）

【課題】 ＳＴＩによりフィールド絶縁膜を形成した半導体基板に、比較的ゲート酸化膜が厚くゲート長が長い高耐圧駆動ＭＯＳトランジスタを形成する時、ＳＴＩに起因して熱応力に変化が生じて、半導体基板に欠陥が生じることを防止する。
【解決手段】 高耐圧駆動ＭＯＳトランジスタのゲート酸化膜１０２は、パイロ酸化により酸化成長させたＳｉ酸化膜と、ＳｉＨ_４ガスの熱分解による減圧気相成長により成長させたＳｉ酸化膜で構成される２層膜を、Ｎ_２ＯもしくはＮＯガス中での急速加熱により酸化すると共に、微量に窒素を含むＳｉ酸化膜を順次成長させたＳｉ酸化膜系の絶縁膜で構成する。 （もっと読む）