半導体装置及びその製造方法
【課題】歪みの高いキャリア移動領域における寄生抵抗及びエネルギー障壁を小さくするための半導体装置を提供する。
【解決手段】半導体基板１上にゲート絶縁膜７を介して形成されたゲート電極１３ｂと、半導体基板１のうちゲート電極１３ｂの下方に形成されるチャネル領域６ｃと、チャネル領域６ｃの両側方に形成され、第１炭素濃度で炭素を含み、第１リン濃度でリンを含む第１の炭化シリコン層２３と、第１の炭化シリコン層２３上にチャネル領域６ｃに接合して形成され、第１リン濃度より多い第２リン濃度でリンを含み、第１炭素濃度以下の第２炭素濃度で炭素を含む第２の炭化シリコン層２４とを有する。
【解決手段】半導体基板１上にゲート絶縁膜７を介して形成されたゲート電極１３ｂと、半導体基板１のうちゲート電極１３ｂの下方に形成されるチャネル領域６ｃと、チャネル領域６ｃの両側方に形成され、第１炭素濃度で炭素を含み、第１リン濃度でリンを含む第１の炭化シリコン層２３と、第１の炭化シリコン層２３上にチャネル領域６ｃに接合して形成され、第１リン濃度より多い第２リン濃度でリンを含み、第１炭素濃度以下の第２炭素濃度で炭素を含む第２の炭化シリコン層２４とを有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＭＯＳトランジスタを高速動作させるために、ゲート電極の下のチャネル領域に歪みを加えることが知られている。例えば、ＮＭＯＳトランジスタでは、チャネル領域に引張応力を加える膜がチャネル領域の側部に形成され、またＰＭＯＳトランジスタでは、チャネル領域に圧縮応力を加える膜がチャネル領域の側部に形成される。それらにより、チャネル領域を移動するキャリアの移動度を高くすることができる。
【０００３】
チャネル領域に歪みを加えるために、ソース／ドレイン領域にリセスを形成し、その中に炭化シリコン（ＳｉＣ）又はシリコンゲルマニウム（ＳｉＧｅ）のヘテロエピタキシャル膜を選択的に形成することが知られている。
ＳｉＣは、緩和状態においてシリコンよりも格子定数が小さい。従って、シリコン基板の（００１）面に格子整合させてエピタキシャル成長したＳｉＣ膜は、成長方向にも格子が歪み、その結果、チャネル領域の側面の（１１０）面を基板面に垂直に、格子収縮させることができる。
【０００４】
そのようなＳｉＣ膜は、チャネル領域の表面より下側の領域で炭素（Ｃ）の膜厚方向の濃度分布が一定になるように形成される。Ｃの膜厚方向の濃度分布を一定するために、例えば、反応室内に導入されるヘリウム中のモノメチルシラン（ＭＭＳ）を２０％に設定することが知られている。
【０００５】
また、ソース／ドレイン領域のＳｉＣ膜をチャネル領域の表面より上にも形成する場合には、その表面より上のＳｉＣの堆積部分では炭素ガスを徐々に減らすか或いは停止して形成することが知られている。これにより、チャネル領域の表面より上のソース／ドレイン領域ではチャネル領域から離れるほどＣ濃度が徐々に低下するかほぼゼロになる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−２１６９５５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、チャネル領域に歪みを加えつつ、ソース／ドレイン領域の寄生抵抗及びエネルギー障壁を抑えることができる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
１つの観点によれば、半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記半導体基板のうち前記ゲート電極の下方に形成されるチャネル領域と、前記チャネル領域の両側方に形成され、第１炭素濃度で炭素を含み、第１リン濃度でリンを含む第１の炭化シリコン層と、前記第１の炭化シリコン層上で前記チャネル領域に接合して形成され、第１リン濃度より高い第２リン濃度でリンを含み、前記第１炭素濃度以下の第２炭素濃度で炭素を含む第２の炭化シリコン層とを有することを特徴とする半導体装置が提供される。
他の観点によれば、半導体基板にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極をマスクとして前記半導体基板をエッチングすることにより、前記ゲート電極の両側に第１の凹部を形成する工程と、前記第１の凹部を形成する工程の後、前記ゲ
ート電極側壁に第１サイドウォールスペーサを形成する工程と、前記ゲート電極及び前記第１サイドウォールスペーサをマスクとして、前記半導体基板をエッチングすることにより、前記第１の凹部の下に第２の凹部を形成する工程と、前記第２の凹部内に、第１炭素濃度で炭素を含み、第１リン濃度でリンを含む第１の炭化シリコン層を形成する工程と、前記第１の炭化シリコン層を形成した後、前記第１サイドウォールスペーサを除去する工程と、前記第１サイドウォールスペーサを除去する工程の後、前記第１の凹部内と前記第１の炭化シリコン層の上に、前記第１リン濃度より高い第２リン濃度でリンを含む第２の炭化シリコン層を形成する工程とを有することを特徴とする半導体装置の製造方法が提供される。
さらに別の観点によれば、半導体基板にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極をマスクとして前記半導体基板に第１のドーズ量、第１の加速エネルギーで炭素をイオン注入する工程と、前記ゲート電極をマスクとして前記半導体基板に第２のドーズ量、第２の加速エネルギーでリンをイオン注入する工程と、前記ゲート電極の両側面にサイドウォールスペーサを形成する工程と、前記ゲート電極及び前記サイドウォールスペーサをマスクとして前記半導体基板に、第１のドーズ量以上の第３のドーズ量、第３の加速エネルギーで炭素をイオン注入する工程と、前記ゲート電極及び前記サイドウォールスペーサをマスクとして前記半導体基板に、第２のドーズ量以下の第４のドーズ量、第４の加速エネルギーでリンをイオン注入する工程とを有することを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【０００９】
ゲート電極の側方の半導体基板に順に形成される第１の炭化シリコン層、第２の炭化シリコン層にはそれぞれリンがドープされている。第２の炭化シリコン層内のリン濃度は、第１の炭化シリコン層内のリン濃度よりも高い。また、第１の炭化シリコン層内の炭素濃度は、第２の炭化シリコン膜内の炭素濃度よりも高くなっている。
このため、第２の炭化シリコン層に接合するチャネル領域に大きな引張歪みが加わり、第２の炭化シリコン層端のエネルギーバリアを抑制するとともに、抵抗増を抑制することができる。これにより、チャネル領域内の電子の移動度を高くするとともに、チャネル領域から第１の炭化シリコン層に電子を注入し易くなる。
さらに、炭素濃度が高い第２の炭化シリコン層によりチャネル領域に大きな歪みを加えることができる。
第２の炭化シリコン層は、第１の炭化シリコン層に比べて炭素濃度が低い。しかし、高濃度のリンが炭素による歪みの発生を補助するために、第２の炭化シリコン層によるチャネル領域での引っ張り歪みを高くすることができる。
【図面の簡単な説明】
【００１０】
【図１Ａ】図１Ａ〜図１Ｃは、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その１）である。
【図１Ｄ】図１Ｄ〜図１Ｆは、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その２）である。
【図１Ｇ】図１Ｇ〜図１Ｉは、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その３）である。
【図１Ｊ】図１Ｊ〜図１Ｌは、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その４）である。
【図１Ｍ】図１Ｍ〜図１Ｏは、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その５）である。
【図１Ｐ】図１Ｐ〜図１Ｒは、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その６）である。
【図１Ｓ】図１Ｓ〜図１Ｕは、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その７）である。
【図１Ｖ】図１Ｖ〜図１Ｘは、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その８）である。
【図１Ｙ】図１Ｙは、本発明の第１実施形態に係る半導体装置を示す断面図である。
【図２】図２は、本発明の実施形態に係る半導体装置のＮＭＯＳトランジスタのソース領域及びドレイン領域の膜厚方向の炭素、リンの濃度分布図である。
【図３】図３は、本発明の実施形態に係る半導体装置のＮＭＯＳトランジスタのソース領域、チャネル領域及びドレイン領域のエネルギーバンドの伝導帯を示す図である。
【図４】図４は、シリコンゲルマニウムの歪みパラメータの値と炭化シリコン中の炭素の原子数比の関係を示す図である。
【図５】図５は、本発明の実施形態の半導体装置の製造に用いられるホウ素、炭素、リン、シリコン、ゲルマニウムの各元素についての緩和格子定数と共有結合半径の関係を示す図である。
【図６】図６は、本発明の実施形態の半導体装置のソース／ドレイン領域のシリコン膜に添加される炭素濃度とリンのドーピング量と面外格子定数の関係を示す図である。
【図７】図７は、不純物濃度と見かけ上のエネルギーバンドギャップの狭窄の関係ｋを示す図である。
【図８】図８は、本発明の第１実施形態に係る半導体装置のチャネル領域の歪みを従来との関係で示す図である。
【図９】図９は、本発明の第１実施形態に係る半導体装置のソース／ドレイン領域に形成されるリンドープト炭化シリコン層のラマンシフトとラマン強度の関係を従来との比較で示す図である。
【図１０Ａ】図１０Ａ〜図１０Ｃは、本発明の第２実施形態に係る半導体装置の形成工程を示す断面図（その１）である。
【図１０Ｄ】図１０Ｄ〜図１０Ｆは、本発明の第２実施形態に係る半導体装置の形成工程を示す断面図（その２）である。
【図１０Ｇ】図１０Ｇ〜図１０Ｉは、本発明の第２実施形態に係る半導体装置の形成工程を示す断面図（その３）である。
【図１０Ｊ】図１０Ｊ〜図１０Ｌは、本発明の第２実施形態に係る半導体装置の形成工程を示す断面図（その４）である。
【図１０Ｍ】図１０Ｍ〜図１０Ｏは、本発明の第２実施形態に係る半導体装置の形成工程を示す断面図（その５）である。
【図１０Ｐ】図１０Ｐ〜図１０Ｒは、本発明の第２実施形態に係る半導体装置の形成工程を示す断面図（その６）である。
【図１１Ａ】図１１Ａ〜図１１Ｃは、本発明の第３実施形態に係る半導体装置の形成工程を示す断面図（その１）である。
【図１１Ｄ】図１１Ｄ〜図１１Ｆは、本発明の第３実施形態に係る半導体装置の形成工程を示す断面図（その２）である。
【図１１Ｇ】図１１Ｇ、図１１Ｈは、本発明の第３実施形態に係る半導体装置の形成工程を示す断面図（その３）である。
【図１２】図１２Ａ、本発明の実施形態に係る半導体装置に使用されるシリコン層への炭素イオン注入とリンイオン注入の方法を示す断面図、図１２Ｂは、本発明の実施形態に係る半導体装置に使用されるシリコン層への炭素とリンのそれぞれのイオン注入条件の違いによるシリコン化合物をラマン分光法による分析結果を示す図である。
【発明を実施するための最良の形態】
【００１１】
発明の目的および利点は、請求の範囲に具体的に記載された構成要素および組み合わせによって実現され達成される。また、前述の一般的な説明および以下の詳細な説明は、典型例および説明のためのものであって、本発明を限定するためのものではない、と理解すべきである。
以下に、図面を参照して本発明の好ましい実施形態を説明する。図面において、同様の
構成要素には同じ参照番号が付されている。
【００１２】
チャネル領域に歪みを加えるための方法としては例えば３つの方法が挙げられる。
第１に、２つのソース／ドレイン領域に埋め込まれる２つのエピタキシャル膜の間隔をさらに狭める方法である。第２に、エピタキシャル膜が埋め込まれるリセスをより深くすることである。第３に、ＳｉＣ膜内のＣ濃度を高くして歪みを大きくすることである。
【００１３】
２つの領域のエピタキシャル膜を互いに接近させて深く形成すると、リセスの（１１０）面が広くなって歪みを大きくすることができる。
一方、Ｃ濃度を高くすると歪みは大きくなるが、Ｃ濃度が高くなるにつれてＳｉＣ膜による寄生抵抗が増し、ソース領域とドレイン領域の間の抵抗も高くなる。
【００１４】
また、ＳｉＣのエネルギーバンドギャップは、Ｓｉのエネルギーバンドギャップよりも広く、しかもＣ濃度が高くなるにつれてさらに広くなる。従って、ＳｉＣ膜のＣ濃度が高くなると、ソース領域の端部でのキャリア注入効率が高くなるが、ドレイン領域の端部ではシリコンとのエネルギーバンドギャップ差が大きくなり、その境界に電子走行のエネルギー障壁が生じる。
【００１５】
以上のことから、ＳｉＣエピタキシャル層のＣ濃度を高くすることにより、抵抗の増加とエネルギー障壁の形成という２つの不都合が生じる。
しかし、Ｃ濃度を高くしなければ、ソース領域端で歪みを大きくし、キャリア電子の有効質量を小さくすることができず、これによりキャリア注入速度を大きくすることができない。
（第１の実施の形態）
図１Ａ〜図１Ｘは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
【００１６】
まず、図１Ａに示す構造を形成するまでの工程を説明する。
半導体基板、例えばｎ型又はｐ型のシリコン基板１上面にドライ熱酸化法によりシリコン酸化膜２を例えば約１０ｎｍの厚さに形成する。酸化時には、酸素含有雰囲気の温度を例えば約９００℃に設定する。なお、半導体基板は、ＳＯＩ基板であってもよい。
【００１７】
その後に、シリコン酸化膜２上にシリコン窒化膜３をＣＶＤ法により約１１２ｎｍの厚さに形成する。シリコン窒化膜３は、例えばジクロルシラン（ＳｉＨ２Ｃｌ２）とアンモニア（ＮＨ３）を有するガスを使用し。基板温度を約７５０℃に設定することにより形成される。
【００１８】
続いて、素子分離領域Ａに開口部を有するレジストパターン（不図示）をシリコン窒化膜３上に形成した後に、そのレジストパターンをマスクに使用してシリコン窒化膜３とシリコン酸化膜２をエッチングする。これにより、素子分離領域Ａにおいて、シリコン窒化膜３及びシリコン酸化膜２に開口部３ａが形成される。素子分離領域Ａは、活性領域Ｂを区画する領域である。
【００１９】
レジストパターンを除去した後に、図１Ｂに示すように、シリコン窒化膜３をマスクに使用し、開口部３ａを通してシリコン基板１をドライエッチングする。これにより、シリコン基板１には素子分離用溝１ａが形成される。エッチングガスとして塩素系ガスを用いる。
【００２０】
次に、図１Ｃに示す構造を形成するまでの工程を説明する。
まず、素子分離用溝１ａ内とシリコン窒化膜３上に、シリコン酸化膜をプラズマＣＶＤ
法により形成する。シリコン酸化膜は、素子分離用溝１ａ内を完全に埋める厚さに形成される。さらに、シリコン窒化膜３を研磨ストッパーとして使用し、シリコン酸化膜を化学機械研磨（ＣＭＰ）法により研磨し、シリコン窒化膜３の上面上から除去する。これにより、素子分離用溝１ａとその中に埋め込まれたシリコン酸化膜はシャロートレンチアイソレーション（ＳＴＩ）４となる。
なお、素子分離構造として、ＳＴＩ４の替わりに、ＬＯＣＯＳ法によりシリコン基板１表面にシリコン酸化膜を形成してもよい。
【００２１】
次に、図１Ｄに示す構造を形成するまでの工程を説明する。
まず、シリコン窒化膜３を例えば約１５０℃の熱リン酸により除去し、続いてシリコン窒化膜３の下のシリコン酸化膜２をフッ酸（ＨＦ）により除去する。ＳＴＩ４はフッ酸によりエッチングされて薄くなる。
【００２２】
さらに、ＳＴＩ４により区画されるＰＭＯＳ形成領域にｎ型不純物、例えば燐又は砒素をイオン注入してｎウェル５を形成する。また、ＳＴＩ４により区画されるＮＭＯＳ形成領域にｐ型不純物、例えばホウ素をイオン注入してｐウェル６を形成する。不純物イオンを注入する際には、イオンを注入しない領域をレジストパターンにより覆う。なお、イオン注入された不純物はアニールにより活性化される。
【００２３】
次に、図１Ｅに示すように、シリコン基板１の表面にドライ熱酸化法によりゲート絶縁膜７としてシリコン酸化膜を約１．５ｎｍの厚さに形成する。その後に、ゲート絶縁膜７及びＳＴ４Ｉの上にポリシリコン膜８をＣＶＤ法により約１００ｎｍの厚さに形成する。
【００２４】
続いて、図１Ｆに示すように、ポリシリコン膜８上にフォトレジストを塗布し、これを露光、現像することにより、ｐウェル６の上方に開口部９ａを有するレジストパターン９を形成する。続いて、レジストパターン９をマスクにして、ｎ型不純物であるリンをポリシリコン膜８内にイオン注入する。リンのドーズ量を例えば８×１０１５ｃｍ―２とする。その後に、レジストパターン９を除去する。
【００２５】
さらに、図１Ｇに示すように、ｎウェル５の上方に開口部１０ａを有するレジストパターン１０をポリシリコン膜８の上に形成する。続いて、レジストパターン１０をマスクにして、ポリシリコン膜８にｐ型不純物であるホウ素をイオン注入する。ホウ素のドーズ量を例えば６×１０１５ｃｍ−２とする。続いて、レジストパターン１０を除去する。
その後に、ポリシリコン膜８に注入されたｎ型及びｐ型の不純物を高速熱アニール（ＲＴＡ）により活性化する。
【００２６】
次に、図１Ｈに示す構造を形成するまでの工程を説明する。
まず、ポリシリコン膜８の上に絶縁膜１１としてシリコン窒化膜をＣＶＤ法により約３０ｎｍの厚さに形成する。
続いて、絶縁膜１１の上にフォトレジストを塗布した後に、フォトレジストを露光、現像等することにより、ゲート電極形状及び配線形状のレジストパターン１２を形成する。
【００２７】
さらに、レジストパターン１２から露出した絶縁膜１１及びポリシリコン膜８をエッチングし、その後に、レジストパターン１２を除去する。これにより、図１Ｉに示すように、ｎウェル５、ｐウェル６の上方に残されたポリシリコン膜８をそれぞれ第１、第２ゲート電極１３ａ、１３ｂとする。
【００２８】
次に、図１Ｊに示すように、シリコン基板１、第１のゲート電極１３ａ、第２のゲート電極１３ｂ及び絶縁膜１１の上に厚さ約１０ｎｍのシリコン窒化膜１４をＣＶＤ法により形成する。この場合、ゲート電極１３ａ、１３ｂ内の不純物の拡散を防止するために、シ
リコン窒化膜１４の形成温度を例えば５００℃以上、６００℃未満の範囲に設定する。
【００２９】
次に、図１Ｋに示すように、シリコン窒化膜１４をエッチバックする。これにより、シリコン基板１の上面を露出させるとともに、第１、第２のゲート電極１３ａ、１３ｂの側面にシリコン窒化膜１４を残存させて絶縁性のサイドウォールスペーサ１４ｓとする。
【００３０】
次に、図１Ｌに示すように、サイドウォールスペーサ１４ｓ、シリコン窒化膜１１及びＳＴＩ４をマスクに使用し、ｎウェル５とｐウェル６の表面を例えばプラズマエッチング法によりエッチングする。これにより、ｎウェル５及びｐウェル６において、第１、第２のゲート電極１３ａ、１３ｂのそれぞれの両側の領域に深さ約１０ｎｍの第１、第２のリセス（凹部）１５、１６を形成する。この場合、エッチングガスとして、塩素と希釈ガスを含むガスを用いる。
なお、第１、第２のリセス１５、１６を形成しない活性領域をレジストパターン１７により覆う。
【００３１】
フォトレジスト１７を除去した後に、図１Ｍに示すように、第１、第２のゲート電極１３ａ、１３ｂ、絶縁膜１１、サイドウォールスペーサ１４ｓ、ＳＴＩ４及びシリコン基板１の上に、シリコン酸化膜１８をＣＶＤ法により約５ｎｍの厚さに形成する。この場合の成長ガスとして、例えばシラン、酸素を含むガスを使用する。
【００３２】
さらに、シリコン酸化膜１８の上にシリコン窒化膜１９をプラズマＣＶＤ法により約２０ｎｍの厚さに形成する。この場合の成長ガスとして、シラン、アンモニアを含むガスを使用する。
続いて、シリコン窒化膜１９上にフォトレジストを塗布し、これを露光、現像等することにより、ｐウェル６の上方に開口部２０ａを有するレジストパターン２０を形成する。
【００３３】
次に、図１Ｎに示すように、開口部２０ａを通して、シリコン窒化膜１９及びシリコン酸化膜１８を例えばＲＩＥ法によりエッチングすることにより、ｐウェル６の第２のリセス１６を露出させる。そして、シリコン窒化膜１８及びシリコン窒化膜１９を絶縁性のサイドウォールスペーサ２１として第２のゲート電極１３ｂの側面に残す。
この場合のエッチングガスとして、例えばフッ素系ガスを含むガスを使用する。
【００３４】
この場合、ｎウェル５上方のシリコン窒化膜１９及びシリコン酸化膜１８は、レジストパターン２０に覆われているのでエッチングされない。その後に、レジストパターン２０を除去する。
【００３５】
次に、図１Ｏに示すように、シリコン窒化膜１９、ゲート電極１３ａ、１３ｂ、ＳＴＩ４及びサイドウォールスペーサ２１をマスクに使用して、ｐウェル６をドライエッチングする。これにより、第２のリセス１６のうち第２のゲート電極１３ｂから離れた一部の領域の下に第３のリセス２２を形成する。第３のリセス２２は、シリコン基板１の表面から例えば約４０ｎｍの深さに形成される。
【００３６】
第３のリセス２２と第２のリセス１６は、第２のゲート電極１３ｂの近くの領域でステップ形状となる。
なお、第３のリセス２２を形成するためのエッチングガスとして、例えば、塩素を含むガスを使用する。
【００３７】
その後に、第３のリセス２２の表面をスムーズにするため、有機アルカリ・酸、例えば水酸化テトラメチルアンモニウム（ＴＭＡＨ）によりｐウェル６をエッチングし、これにより第２のリセス１６の深さをさらに約１０ｎｍ増やしてもよい。
【００３８】
次に、図１Ｐに示すように、第３のリセス２２から露出するｐウェル６上に、第１のリンドープト炭化シリコン層２３を選択エピタキシャル成長する。第１のリンドープト炭化シリコン層２３は、第３のリセス２２を埋める厚さ、例えば３０ｎｍ程度の厚さに形成される。リンドープト炭化シリコン層を形成するための反応ガスとして、ＳｉＨ４とＰ２Ｈ６とＳｉＣ３Ｈ８とＨ２を用いる。
【００３９】
リンドープト炭化シリコンは、Ｓｉ１−ｙ−ｚＣｙＰｚの組成で示される。その組成式において、ｙ、ｚは原子数比であり、ｙとｚの合計は１より小さい。
第１のリンドープト炭化シリコン層２３のは、炭素を２．０ａｔ％（原子パーセント）以上、２．５ａｔ％以下の原子数比率、即ち濃度で含み、さらにリンを０ａｔ％より大きく、１．０ａｔ％以下の原子数比率で含む。例えば、ｙを０．０２、ｚを０．００５、即ち、炭素を２．０ａｔ％、リンを０．５ａｔ％とする。リン濃度を２ａｔ％は、単位体積当たり１×１０２１ｃｍ―３であり、その濃度の調整はＰ２Ｈ６の流量調整により行う。
【００４０】
第１のリンドープト炭化シリコン層２３の形成時には、基板温度を６００℃未満とする。その温度条件では、Ｓｉ１−ｙ−ｚＣｙＰｚの成長レートが低いので、エッチングガスとなるＨＣｌを添加することにより第１のＳｉ１−ｙ−ｚＣｙＰｚを選択成長することが難しい。なお、エッチングガスは、シリコン窒化膜１９上に成長する非晶質のＳｉ１−ｙ−ｚＣｙＰｚを選択的に除去するために添加される。
【００４１】
そこで、例えば深さ３０ｎｍの第３のリセス２２を厚さ約３０ｎｍのＳｉ１−ｙ−ｚＣｙＰｚで埋めるには、成長を複数回、例えば３回に分けて成長するとともに、それぞれの成長後毎に反応室内の導入ガスを塩素系ガス、例えばＨＣｌガスに切り替える。
これにより、シリコン窒化膜１９、ＳＴＩ４及びサイドウォールスペーサ２１上に形成された多結晶のリンドープト炭化シリコン層を導入ガスとの反応によりエッチングする。この場合、シリコン窒化膜１９上の多結晶のリンドープト炭化シリコン層に対する第３のリセス２２内の単結晶の第１のリンドープト炭化シリコン層２３のエッチング選択比は１／２０程度である。
【００４２】
従って、シリコン窒化膜１９上で厚さ１０ｎｍの多結晶のリンドープト炭化シリコン層をエッチングした後には、第３のリセス２２内に単結晶の第１のリンドープト炭化シリコン層２３が約９．５ｎｍの厚さで残る。これにより、３回の膜形成と３回のエッチングを終えた後に、第３のリセス２２内のリンドープト炭化シリコン層２３は約２８．５ｎｍの厚さとなる。
従って、多結晶のリンドープト炭化シリコン層を約１０．５ｎｍの厚さに形成することにより、３回目のリンドープト炭化シリコン層のエッチング後に、第３のリセス２２は約１０ｎｍの厚さの第１のリンドープト炭化シリコン層２３により埋め込まれる。
【００４３】
続いて、ｐウェル６の上に開口部を有するレジストパターン（不図示）を形成した後に、第２のゲート電極１３ｂの側面上のサイドウォールスペーサ２１をリン酸により除去する。さらに、レジストパターンを除去した後に、第２のゲート電極１３ｂの側面上のシリコン酸化膜１８をフッ酸により除去する。
これにより、図１Ｑに示すように、ｐウェル６の第２のリセス１６が露出する。
【００４４】
次に、図１Ｒに示す構造を形成するまでの工程を説明する。
まず、第２のリセス１６から露出するｐウェル６、第１のリンドープト炭化シリコン層２３の上に、第２のリンドープト炭化シリコン層２４を形成する。第２のリンドープト炭化シリコン層２４は、第１のリンドープト炭化シリコン層２３に比べてリンの含有量が多く、しかも炭素の含有量が少なくなっている。
【００４５】
第２のリンドープト炭化シリコン層２４の材料は、Ｓｉ１−ｙ−ｚＣｙＰｚの組成式で示され、Ｃの原子数比率は０ａｔ％より大きく、１．５ａｔ％以下であり、Ｐの原子数比率は０％より大きく、２．０ａｔ％以下である。例えば、原子数比ｙを０．０１５、原子数比ｚを０．０１５、即ち、炭素濃度を１．５ａｔ％、リン濃度を１．５ａｔ％とする。
【００４６】
その後に、塩素系ガス、例えばＨＣｌを用いてシリコン窒化膜１９、サイドウォールスペーサ２１及び第２のゲート電極１３ｂの上に形成された多結晶の第２のリンドープト炭化シリコン層２３をドライエッチングにより除去する。
単結晶のリンドープト炭化シリコン層のエッチングレートは多結晶のリンドープト炭化シリコン層のエッチングレートに比べて１／２０程度である。従って、第１のリンドープト炭化シリコン層２３の上に選択成長される第２のリンドープト炭化シリコン層２４の厚さは、成長後のエッチングにより約５％薄くなるので、厚さ減少を見越して第２のリンドープト炭化シリコン層２４を形成する。
【００４７】
第２のリセス１６を埋める第２のリンドープト炭化シリコン層２４は、最終的に、その上面がシリコン基板１の上面と実質的に同じ高さになる厚さ、例えば約１０ｎｍの厚さに形成される。
【００４８】
続いて、第２のリンドープト炭化シリコン層２４上に第３のリンドープト炭化シリコン層２５を約５ｎｍの厚さに形成する。第３のリンドープト炭化シリコン層２５は、例えば、第２のリンドープト炭化シリコン層２４と同じ組成を有している。
その後、塩素系ガスを使用するドライエッチングにより、シリコン窒化膜１９上の多結晶のリンドープト炭化シリコン層を除去する。
なお、第２、第３のリンドープト炭化シリコン層２４、２５は、サイドウォールスペーサ１４ｓにより第２のゲート電極１３ｂから分離されている。
【００４９】
第１〜第３のリンドープト炭化シリコン層２３、２４、２５の炭素濃度、リン濃度は、膜厚方向で例えば図２に示す分布となる。そして、積層された第１〜第３のリンドープト炭化シリコン層２３、２４、２５は、第２のゲート電極１３ｂの両側でソース領域２６ｓ、ドレイン領域２６ｄとなる。
以上により、ソース領域２６ｓ、ドレイン領域２６ｄ、ゲート絶縁膜７、第２のゲート電極１３ｂ、ｐウェル６を有するＮＭＯＳトランジスタＴｎが形成される。
【００５０】
次に、図１Ｓに示すように、シリコン基板１の上にフォトレジストを塗布し、これを露光、現像することによりレジストパターン２７を形成する。レジストパターン２７は、ｐウェル６上の第２のゲート電極１３ｂ及び第３のリンドープト炭化シリコン層２５等を覆うとともに、シリコン窒化膜１９を露出する形状を有している。
【００５１】
続いて、レジストパターン２７から露出した領域のシリコン窒化膜１９とシリコン酸化膜１８を除去する。シリコン窒化膜１９は、例えばフッ素系ガスを使用するプラズマエッチング法により除去され、シリコン酸化膜１８は例えばフッ酸により除去される。その後に、レジストパターン２７を除去する。
【００５２】
次に、図１Ｔに示すように、シリコン基板１の上に新たにフォトレジストを塗布し、これを露光、現像することによりレジストパターン２８を形成する。レジストパターン２８は、ｎウェル５の上方に開口部２８ａを有するとともに、ｐウェル６を覆う形状を有している。
続いて、レジストパターン２８の開口部２８ａを通してゲルマニウムイオン（Ｇｅ＋）をｎウェル５内に注入することにより、第１のゲート電極１３ａの両側下方にゲルマニウ
ムシリコン領域３０を形成する。Ｇｅのイオン注入条件として、加速エネルギーを２０ｋｅＶ、ドーズ量を５×１０１４ｃｍ―２に設定する。
【００５３】
さらに、開口部２８ａを通してフッ化ホウ素イオン（ＢＦ２＋）をｎウェル５内に注入することにより、第１のゲート電極１３ａの両側下方にｐ型エクステンション領域３０ａを形成する。その後に、レジストパターン２８を除去する。
続いて、急速熱処理、例えばスパイクアニール若しくはミリセカンドアニールにより、ｐ型エクステンション領域３０ａを活性化する。
【００５４】
次に、シリコン基板１上に、第１、第２のゲート電極１３ａ、１３ｂを覆うシリコン酸化膜をＣＶＤ法により低温、例えば５００以下で２０ｎｍの厚さに形成する。
続いて、フッ素系ガスを用いてＲＩＥ法によりシリコン酸化膜をエッチバックする。これにより、図１Ｕに示すように、ｎウェル５及びソース／ドレイン領域２６ａ、２６ｂを露出させるとともに、シリコン酸化膜を第１、第２のゲート電極１３ａ、１３ｂの側面上に絶縁性のサイドウォールスペーサ３１ａ、３１ｂとして残す。
【００５５】
次に、図１Ｖに示すように、シリコン基板１の上にレジストパターン３１を形成する。レジストパターン３１は、ｐウェル６を覆うとともにｎウェル５の上の第１のゲート電極１３ａ、ｐ型エクステンション領域３０ａを露出させる開口部３１ａを有している。
【００５６】
その後に、第１のゲート電極１３ａ及びレジストパターン３１をマスクにして、ｐ型不純物イオン、例えばホウ素イオン（Ｂ＋）をｎウェル５に注入する。これにより、ｎウェル５のうち第１のゲート電極１３ａの両側に高濃度ｐ型不純物領域３０ｂを形成する。イオン注入条件として、例えば、加速エネルギーを３．０ｋｅＶ、ドーズ量を８×１０１５ｃｍ−２とする。
【００５７】
続いて、９５０℃以下の温度で極短時間アニール、例えばスパイクアニールを行って高濃度ｐ型不純物領域３０ｂを活性化する。高濃度ｐ型不純物領域３０ｂは、第１のゲート電極１３ａの両側において、ｐ型エクステンション領域３０ａとともにソース領域３０ｓ、ドレイン領域３０ｄとなる。その後に、レジストパターン３１を除去する。
以上により、ソース領域３０ｓ、ドレイン領域３０ｄ、ゲート絶縁膜７、第１のゲート電極１３ａ、ｎウェル５を有するＰＭＯＳトランジスタＴｐが形成される。
【００５８】
さらに、図１Ｗに示すように、熱リン酸を使用し、第１、第２のゲート電極１３ａ、１３ｂの上の絶縁膜１１であるシリコン窒化膜１１を除去する。これにより、第１、第２のゲート電極１３ａ、１３ｂであるポリシリコン膜８の上面が露出する。
【００５９】
次に、図１Ｘに示す構造を形成するまでの工程を説明する。
まず、ゲート電極１３ａ、１３ｂ、シリコン基板１等の上に金属膜、例えばニッケル合金膜をスパッタ法により約１０ｎｍの厚さに形成する。さらに、例えば約３００℃の急速熱処理（ＲＴＰ）により、第３のリンドープト炭化シリコン層２５、ソース／ドレイン領域３０ｓ、３０ｄ、ゲート電極１３ａ、１３ｂのそれぞれのシリコンとニッケル合金膜を反応させてシリサイド層３２ａ〜３２ｆを形成する。
【００６０】
その後に、過硫酸等を使用してニッケル合金膜を除去する。さらに、４００℃〜５００℃の温度で追加の熱処理によりシリサイド層３２ａ〜３２ｆを低抵抗化する。
【００６１】
次に、図１Ｙに示す構造を形成するまでの工程を説明する。
まず、ＰＭＯＳトランジスタＴｐ、ＮＭＯＳトランジスタＴｎ、シリコン基板１の上にエッチストップ膜３３としてシリコン窒化膜を形成する。さらに、エッチストップ膜３３
の上に、第１層間絶縁膜３４としてＣＶＤ法によりシリコン酸化膜を形成する。
【００６２】
続いて、第１層間絶縁膜３４の上にレジストパターン（不図示）を形成する。レジストパターンは、第１、第２のゲート電極１３ａ、１３ｂ、ソース／ドレイン領域３０、第３のリンドープト炭化シリコン層２５のそれぞれの上に開口部を有する
【００６３】
さらに、レジストパターンの開口部を通して第１層間絶縁膜３４をエッチングして、エッチストップ膜３３に達するコンタクトホールを形成する。続いて、コンタクトホールを通してエッチストップ膜３３をエッチングすることにより、コンタクトホールを深くして第１、第２のゲート電極１３ａ、１３ｂ、ソース／ドレイン領域３０及び第３のリンドープト炭化シリコン層２５のそれぞれの上のシリサイド３２ａ〜３２ｆを露出させる。
【００６４】
続いて、コンタクトホール内にＴｉ膜をプラズマＣＶＤ法により２ｎｍ〜８ｎｍの厚さに形成する。成膜ガスとして四塩化チタン又は四臭化チタンを含むガスを用いる。
【００６５】
その後に、Ｔｉ膜上にＴｉＮ膜をスパッタ法により１ｎｍ〜２０ｎｍの厚さに形成する。さらに、ＴｉＮ膜の上にタングステン（Ｗ）膜をメッキ法により形成する。Ｗ膜は、コンタクトホールを完全に埋め込む厚さに形成する。
【００６６】
次に、第１層間絶縁膜３４上のＷ膜、ＴｉＮ膜、Ｔｉ膜をＣＭＰにより除去する。これによりコンタクトホース内に残されたＣｕ膜、ＴｉＮ膜、Ｔｉ膜を導電性プラグ３６ａ〜３６ｆとする。
【００６７】
その後に、第１層間絶縁膜３４上に、第２層間絶縁膜３７としてシリコン酸化膜を形成し、さらに、第２層間絶縁膜３７に配線溝を形成する。配線溝の一部は、導電性プラグ３６ａ〜３６ｆを露出させる。
さらに、配線溝内にＴａバリアメタル膜とＣｕ膜を順に埋め込んだ後、第２層間絶縁膜３７の上面上のＴａバリアメタル膜とＣｕ膜をＣＭＰにより除去する。そして、配線溝内に残存したＴａバリアメタル膜及びＣｕ膜を配線３８ａ〜３８ｆとする。なお、配線３８ａ〜３８ｆとして、アルミニウム膜又はアルミニウム合金膜を有する積層構造をフォトリソグラフィ法によりパターニングしてもよい。
この後に、特に図示しないが、第２層間絶縁膜３７の上にビア、絶縁膜、配線等が形成される、
【００６８】
以上の実施形態において、ＮＭＯＳトランジスタＴｎでは、チャネル領域６ｃを挟むソース領域２６ｓとドレイン領域２６ｄは、それぞれ第１、第２及び第３のリンドープト炭化シリコン層２３、２４、２５を有している。
従って、チャネル領域６ｃには横方向に引張応力が加わるので、チャネル領域６ｃを走行する電子の移動度が高くなる。
第１〜第３のリンドープト炭化シリコン層２３、２４、２５内のリンと炭素の濃度分布は、厚さ方向で図２に示すプロファイルとなる。なお、膜の厚さ方向は、第２、第３のリセス１６、２２の深さ方向でもある。
【００６９】
図２において、第１のリンドープト炭化シリコン層２３内の炭素濃度は、第２のリンドープト炭化シリコン層２４の炭素濃度よりも高い。これに対し、第２のリンドープト炭化シリコン層２４のリン濃度は、第１のリンドープト炭化シリコン層２３のリン濃度よりも高い。
【００７０】
そのような炭素濃度の差に起因して、第２のリンドープト炭化シリコン層２４のエネルギーバンドギャップは、第１のリンドープト炭化シリコン層２３のエネルギーバンドギャ
ップよりも狭くなる。
【００７１】
これにより、横方向でチャネル領域６ｃに接合する第２のリンドープト炭化シリコン層２４のエネルギーバンドの伝導帯Ｅｃのプロファイルは図３の実線に示すようになり、チャネル領域６ｃとソース／ドレイン領域２６ｓ、２６ｄの境界にはバンドオフセットが生じる。この場合、ドレイン領域２６ｄの第２のリンドープト炭化シリコン層２４とチャネル領域６ｃの境界にバンドオフセットにより生じるエネルギーバリアは低く、チャネル領域６ｃからドレイン領域２６ｄに注入される電子量の低減が抑制される。
【００７２】
これに対し、第２のリンドープト炭化シリコン層２３の炭素濃度を第１のリンドープト炭化シリコン層の炭素濃度と同じにすれば、伝導帯Ｅｃのプロファイルは図３の破線に示す比較例のようになる。これにより、第２のリンドープト炭化シリコン層２４とチャネル領域６ｃの境界のエネルギーバリアが高くなり、電子ｅがドレイン領域２６に注入され難くなる。
【００７３】
一方、本実施形態では、第２のリンドープト炭化シリコン層２４のリン濃度を高くしているので、ソース領域２６ｓとドレイン領域２６ｄのうちチャネル領域６ｃに隣接する領域で導電率が増す。これに対し、第１のリンドープト炭化シリコン層２４のリン濃度は、第２のリンドープト炭化シリコン層２３よりも低いので、ソース領域２６ｓとドレイン領域２６ｄの下部の導電率があまり高くならない。しかし、第１のドープト炭化シリコン層２３は、電子ｅが走行するチャネル領域６ｃから少し離れているので電子の移動に悪影響を与えない。
【００７４】
リンは、チャネル領域６ｃに加える歪みについて炭素を補う効果があるので、低い炭素濃度の炭化シリコン層であっても、その中にリンをドープすることによりチャネル領域６ｃに炭素濃度に起因する以上の歪みをかけることができる。その詳細については後述する。
しかも、チャネル領域６ｃより下の第１のリンドープト炭化シリコン層２２は、炭素濃度が高いので、第２のゲート電極１３ｂの下のチャネル領域６ｃに引張応力をかけて電子走行速度を高くすることができる。
【００７５】
以上により、チャネル領域６ｃで歪み量を高くし、同時に、電子が走行する領域における抵抗値の増加を抑制し、さらにエネルギーバリアの高さを抑制することができる。
ところで、第１のリンドープト炭化シリコン層２３内の炭素濃度の原子数比率を２ａｔ％以上に設定しているのは次の理由による。
【００７６】
ｎウェル５内のチャネル領域における正孔の移動度を高くするために、チャネル領域の両側にシリコンゲルマニウム（ＳｉＧｅ）膜をエピタキシャル成長する場合には、ＳｉＧｅ膜内でＧｅが原子数比率で１８％以上含まれていることが好ましいとされている。
【００７７】
ＳｉＧｅ結晶中のＧｅの原子数比率が１８％の場合には、圧縮歪率は約２％である。歪率は、面内歪率εparaと面外歪率εverとの和である。
面内歪率εpara、面外歪率εverは、どちらもＳｉの格子定数に対するＳｉＧｅの格子定数の差の割合である。ただし、面内歪率εparaは、下面に平行な方向の歪率であり、また、面外歪率εverは、膜の成長方向の面の歪率である。εparaとεverはそれぞれ式（１）、（２）で示される。
なお、式（１）、（２）において、ａＳｉＧｅはＳｉＧｅの面内格子定数、ａＳｉＧｅ⊥はＳｉＧｅの膜さ方向の格子定数、ａＳｉはシリコンの格子定数である。
【００７８】
εpara＝（ａＳｉＧｅ−ａＳｉ）／ａＳｉ （１）
εver＝（ａＳｉＧｅ⊥−ａＳｉ）／ａＳｉ （２）
【００７９】
ＳｉＣの歪率の絶対値をＳｉＧｅと同様に２％程度にするためには、図４に示す関係から、単結晶ＳｉＣ膜中のＣの原子数比を０．０２、即ち濃度を２ａｔ％に設定する。
一方、ｐウェル６のチャネル領域６ｃの両側のＳｉ層にＣをドープしない場合には、チャネル領域６ｃを挟むソース領域とドレイン領域の間の抵抗が約８０Ω／ｓｑとなる。これに対し、チャネル領域６ｃの両側に、Ｃを１．５ａｔ％の濃度で含むＳｉＣ層を形成すると、ソース領域とドレイン領域の間の抵抗が約１２０Ω／ｓｑ〜１６０Ω／ｓｑとなる。
【００８０】
また、Ｃ濃度が２ａｔ％のＳｉＣをソース／ドレイン領域にエピタキシャル成長すると、ソース／ドレイン領域のエネルギーバンドギャップがシリコンのチャネル領域に比べて約１１０ｍｅＶ広くなり、図３の破線で示すように、ドレイン領域端にバンドオフセットによるエネルギーバリアが発生する。
ここで、ＳｉＣ膜のＳｉ膜に対する面内歪率εparaと成長方向の歪み率εverはそれぞれ式（３）、（４）で示される。式（３）、（４）において、ａＳｉＣはＳｉＣの面内格子定数、ａＳｉＣ⊥はＳｉＣの成膜方向の格子定数、ａＳｉはシリコンの格子定数である。
【００８１】
εpara＝（ａＳｉＣ−ａＳｉ）／ａＳｉ （３）
εver＝（ａＳｉＣ⊥−ａＳｉ）／ａＳｉ （４）
【００８２】
ドレイン領域端のエネルギーバリアを小さくするためには、ＳｉＣ膜のＣ濃度を１．５ａｔ％以下に低くすることが好ましく、その状態で歪率を大きくし、併せて導電率を高くすることが好ましい。その目的を達成するためには、式（３）、（４）のａＳｉＣとａＳｉＣ⊥をさらに小さくする方法がある。
例えば、Ｓｉ母結晶において格子定数がＳｉより小さく、且つドナーとなる元素をＳｉＣ結晶に加える方法を採用する。
【００８３】
Ｓｉ、Ｇｅ、Ｃ、Ｂ（ホウ素）、Ｐ（リン）について共有結合半径と疑似ダイアモンド格子定数の関係は図５に示すようになる。なお、図５において、Ｂ、ＰについてはＳｉ膜中でダイアモンド格子の定位置に存在すると仮定して計算している。
それらの元素のうちドナーであるＰの共有結合半径は、Ｓｉの共有結合半径より小さい。Ｐの共有結合半径から換算した疑似ダイアモンド格子の格子定数を算出すると、Ｐの格子定数は０．４９３ｎｍとなってＳｉの０．５４３ｎｍよりも小さい。従って、Ｐは、格子定数の小さなＣの歪効果をアシストすることができる。
【００８４】
そこで、図５の格子定数を基にしてリンドープト炭化シリコンの格子定数を予測すると、図６に示す実線で示される。なお、図６において、面外格子定数εverは、膜厚方向の格子定数を示している。
図６によれば、例えば、Ｃ濃度＝０．５ａｔ％、Ｐ濃度＝１×１０２１ａｔｏｍｓ／ｃｍ３の条件におけるεverは、Ｃ濃度＝１．０ａｔ％、Ｐ濃度＝０ａｔｏｍｓ／ｃｍ３の条件におけるεverとほぼ等しくなる。また、Ｃ濃度＝１．０ａｔ％、Ｐ濃度＝１×１０２１ａｔｏｍｓ／ｃｍ３の条件におけるεverは、Ｃ濃度＝１．５ａｔ％、Ｐ濃度＝０ａｔｏｍｓ／ｃｍ３の条件におけるεverとほぼ等しくなる。さらに、Ｃ濃度＝１．５ａｔ％、Ｐ濃度＝１×１０２１ａｔｏｍｓ／ｃｍ３の条件におけるεverは、Ｃ濃度＝２．０ａｔ％、Ｐ濃度＝０ａｔｏｍｓ／ｃｍ３の条件におけるεverとほぼ等しくなる。
【００８５】
ところで、シリコン基板の（００１）面上に成長され、正方晶が歪んだ状態のリンドープト炭化シリコンについて、格子パラメータは次式（５）、（６）の関係がある。
それらの式において、ａ||は面内格子定数、ａＳｉＣＰ⊥は膜成長方向の格子定数、ａbulk(x,y)はＰとＣの原子数比ｘ、ｙで示される合金のバルク格子パラメータ、Ｃij(x,y)はその合金の弾性定数である。ＣSiij、Ｃcij、ＣPijはそれぞれＳｉ、Ｃ、Ｐの弾性定数である。
【数１】
【数２】
【００８６】
従って、緩和状態におけるリンドープト炭化シリコンの混晶格子定数の値は、Vegard則により、同じ炭素濃度の炭化シリコン結晶の結晶格子定数よりも確実に小さくなる。
また、炭化シリコン結晶とシリコン結晶の接合部分のエネルギーバンド構造について、図３に示したと同様に、炭化シリコンとシリコンの界面にバンドオフセットが発生し、そのバンドオフセットは炭素濃度が高くなるほど大きくなる。
【００８７】
大きなバンドオフセットは、チャネル領域からドレイン領域端に走行する電子のエネルギーバリアとなる。炭化シリコン層のＣ濃度を２ａｔ％とするとバンドオフセットは約１００ｍｅＶとなる。
これに対して、シリコン結晶に含まれるｐ型又はｎ型のドーパントが高濃度になると、エネルギーバンドギャップは伝導帯の縮退により縮小する効果、いわゆるバンドギャップナロー効果が発生する。
【００８８】
図７は、バンドギャップ狭化の一例を示し、リンの濃度が約１×１０１９atoms/cm3を超えるとバンドギャップ狭化が顕著に現れ、リン濃度が１×１０２０atoms/cm3ではバンドギャップ狭化値は約１００ｍｅＶになる。
なお、ｐウェルのホウ素濃度によってはエネルギーバンドギャップが変わることがあるので、バンドオフセットによるエネルギーバリアを低くするためには、ホウ素濃度を考慮してソース／ドレイン領域のリン濃度を決める必要がある。
従って、炭化シリコン層に混入されるドーパント量を調整することにより、バンドオフセット量を低減してエネルギーバリアを低減できるとともに、ソース／ドレイン領域の抵抗を減らすことができる。
【００８９】
ところで、本実施形態のＮＭＯＳトランジスタＴｎのソース領域２６ｓ及びドレイン領域２６ｄについて、例えば第２のリンドープト炭化シリコン層２４内の炭素濃度を１．５at％以下、リン濃度を１．５at％とする。さらに、第１のリンドープト炭化シリコン層２３内の炭素濃度を２．０at％、リン濃度を０．５at％の条件とする。
その条件で、ソース領域２６ｓとドレイン領域２６ｄの間のｐウェル６において、表面から深さ５ｎｍまでのチャネル領域６ｃに加わる引張応力による歪量について有限要素法（ＦＥＭ）により予測したところ、図８の実線に示す結果が得られた。有限要素法では、格子定数の変化から換算した弾性定数を基本データとした。
【００９０】
また、第１のリセス１６内に、第２のリンドープト炭化シリコン層２４の替わりに、第１のリンドープト炭化シリコン層２３と同じリンドープト炭化シリコン層を形成したＮＭＯＳトランジスタを比較例とする。
そして、比較例についても、引張応力によるチャネ領域の歪量を有限要素法により予測
したところ、図８の波線に示す結果が得られた。
【００９１】
図８によれば、本実施形態と比較例の双方におけるチャネル領域の歪量にほぼ差が見られない。従って、リンドープト炭化シリコン層において、シリコン結晶内の炭素濃度を減らしてリン濃度を高くすることはチャネル領域に歪みを発生させるために十分であることがわかる。しかも、ソース領域２６ｓとドレイン領域２６ｄの間の抵抗値とバンドオフセットのそれぞれの縮小については、図３及び図７により、本実施形態の方が比較例よりも優位である。
なお、図８においてεxxは面内歪みを示し、εyyは膜厚方向の歪みを示している。
【００９２】
図９は、シリコン層、炭化シリコン層及びリンドープト炭化シリコン層について、ＵＶラマン分光による測定結果を示している。シリコン層は単結晶であって図９ではＳｉで示している。また、図９においてＣ１％とＣ２％はそれぞれＣを１ａｔ％、２ａｔ％含む２つの炭化シリコン層を示している。さらに、図８においてＣ２％＋Ｐ１％は、Ｐを１ａｔ％、Ｃを２ａｔ％含むリンドープト炭化シリコン層を示している。
【００９３】
図９によれば、シリコン層のラマンシフトのピークが５２０ｃｍ−１に存在する。また、炭化シリコン層及びリンドープト炭化シリコン層は、シリコン層に比べてラマンシフトの値が小さく、チャネル領域６ｃに引張歪みを生じさせる。また、炭素濃度が高いほどラマンシフトの値が小さく、引張歪みが大きくなる。さらに、炭素濃度が同じであってもリンを加えることによりラマンシフトがさらに小さくなって引張歪み量が増える。
【００９４】
以上のことから、図１Ｙにおいて、ソース領域２６ｓとドレイン領域２６ｄのうちシリコン基板１の表面のチャネル領域６ｃに近い端部の炭素濃度を減らし、リン濃度を高くすることは、バンドオフセット量を減らすことができるとともに、ソース領域２６ｓとドレイン領域２６ｄの間の抵抗を小さくすることが可能になる。これにより、ソース領域２６ｓとドレイン領域２６ｄの間のチャネル領域６ｃにおける電子移動度を高くすることができる。
チャネル領域６ｃの引っ張り歪みを大きくするためには、チャネル領域６ｃの両側に形成されてチャネル領域６ｃより下方の第１のリンドープト炭化シリコン層２３炭化シリコンの炭素濃度を２％以上にすることが好ましい。
【００９５】
（第２の実施の形態）
図１０Ａ〜図１０Ｒは、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。
まず、第１実施形態と同様に、シリコン基板１に、ＳＴＩ４で区画されるｎウェル５及びｐウェル６を形成する。続いて、第１実施形態に示した方法により、ｎウェル５とｐウェル６のそれぞれの上に、ゲート絶縁膜７を介して第１、第２のゲート電極１３ａ、１３ｂを形成する。
第１、第２のゲート電極１３ａ、１３ｂの上には、第１実施形態と同様に、絶縁膜１１としてシリコン窒化膜が形成されている。
【００９６】
次に、図１０Ａに示すように、ｎウェル５の上に開口部４１ａを有するとともにｐウェル６を覆うレジストパターン４１をシリコン基板１の上に形成する。続いて、第１のゲート電極１３ａをマスクに使用し、開口部４１ａを通してｎウェル５内にｐ型不純物、例えばホウ素をイオン注入することにより、第１のゲート電極１３ａの両側のｐウェル５内にｐ型エクステンション領域４２を形成する。その後に、レジストパターン４１を除去する。
【００９７】
次に、図１０Ｂに示すように、第１実施形態で示した方法により、第１、第２のゲート
電極１３ａ、１３ｂのそれぞれの側面に、絶縁性のサイドウォールスペーサ１４ｓを形成する。サイドウォールスペーサ１４ｓは、シリコン窒化膜から形成される。
続いて、図１０Ｃに示すように、第１、第２のゲート電極１３ａ、１３ｂ、絶縁膜１１、サイドウォールスペーサ１４ｓ、ＳＴＩ４及びシリコン基板１の上に、シリコン酸化膜４３をＣＶＤ法により約５ｎｍの厚さに形成する。さらに、シリコン酸化膜４３の上にシリコン窒化膜４４をプラズマＣＶＤ法により約２０ｎｍの厚さに形成する。
その後に、シリコン窒化膜４４上にフォトレジストを塗布し、これを露光、現像等することにより、ｐウェル６の上方でシリコン窒化膜４４を露出する開口部４５ａを有するレジストパターン４５を形成する。
【００９８】
次に、図１０Ｄに示すように、レジストパターン４５の開口部４５ａを通して、シリコン酸化膜４３が露出するまでシリコン窒化膜４４をエッチバックする。これにより、第１のゲート電極１３ａの側面に、絶縁性のサイドウォールスペーサ４４ｓを形成する。
その後に、レジストパターン４５及びサイドウォールスペーサ４４ｓをマスクに使用し、ｎウェル５上で露出しているシリコン酸化膜４３をフッ酸により除去する。さらに、レジストパターン４５を除去する。
【００９９】
次に、図１０Ｅに示すように、サイドウォールスペーサ４４ｓ、シリコン窒化膜４４、絶縁膜１１及びＳＴＩ４をマスクに使用し、プラズマエッチングによりｎウェル５内に第１のリセス４６を例えば３０ｎｍの深さに形成する。この場合のエッチングガスとして、例えば塩素系ガスを使用する。
さらに、図１０Ｆに示すように、第１のリセス４６から露出しているｎウェル５上にＳｉＧｅ膜４７をＣＶＤ法により選択的にエピタキシャル成長する。ＳｉＧｅ膜４７を形成するために、例えばＳｉＨ４、ＧｅＨ４、Ｈ２、Ｂ２Ｈ６、ＨＣｌを含む反応ガスを使用する。ＳｉＧｅ膜４７において、例えば、Ｓｉの原子数比率は８０％、Ｇｅの原子数比率は２０％であり、Ｓｉ０．８Ｇｅ０．２で示される。
【０１００】
これにより、第１のゲート電極１３ａの両側方では、エクステンション領域４２とＳｉＧｅ膜４７によりソース領域４７ｓ、ドレイン領域４７ｄがそれぞれ形成される。
なお、ＳｉＧｅ膜４７を例えば３ステップで形成し、各ステップの後に塩素系ガスを用いて、絶縁膜１１、第２のサイドウォールスペーサ４１及びシリコン窒化膜４４の上の多結晶のＳｉＧｅ膜を選択的にエッチングしてもよい。
次に、図１０Ｇに示すように、ｐウェル５を覆うとともにシリコン窒化膜４４を露出する形状を有するレジストパターン４８をシリコン基板１の上に形成する。続いて、レジストパターン４８をマスクにして、シリコン窒化膜４４を熱リン酸により選択的に除去し、さらにフッ酸によりシリコン酸化膜４３を除去する。続いて、図１０Ｈに示すように、レジストパターン４８を除去する。
【０１０１】
その後に、シリコン基板１の上にシリコン酸化膜４９を形成した後に、ｐウェル６上を開口するレジストパターンをシリコン基板１の上に形成し、さらに、レジストパターンをマスクにしてｐウェル６上のシリコン酸化膜４９を除去する。これにより、図１０Ｉに示すように、ｎウェル５上のＳｉＧｅ膜４７、サイドウォールスペーサ４４ｓ等を覆うとともに、第２のゲート電極１３ｂ及びサイドウォールスペーサ１４ｓの両側でｐウェル６を露出させる。
【０１０２】
次に、図１０Ｊに示すように、絶縁膜１１、サイドウォールスペーサ１４ｓ及びシリコン酸化膜４９をマスクに使用して、ｐウェル６をプラズマエッチングする。これにより、第２のゲート電極１３ｂの両側に第２のリセス１６を例えば約１０ｎｍの深さに形成する。この場合のエッチングガスとして塩素系ガスを使用する。その後に、フッ酸によりシリコン酸化膜４９を除去する。
【０１０３】
次に、図１０Ｋに示すように、シリコン基板１の上に、シリコン酸化膜５０をＣＶＤ法により例えば５ｎｍの厚さに形成する。続いて、シリコン酸化膜５０上にシリコン窒化膜５１をＣＶＤ法により例えば２０ｎｍの厚さに形成する。さらに、シリコン窒化膜５１の上にフォトレジストを塗布し、これを露光、現像することにより、ｐウェル６の上に開口部５２ａを有するレジストパターン５２を形成する。
【０１０４】
さらに、図１０Ｌに示すように、レジストパターン５２の開口部５２ａを通してシリコン窒化膜５１、シリコン酸化膜５０をエッチバックすることにより、第２のゲート電極１３ｂの側面にサイドウォールスペーサ５１ｓを形成する。その後に、レジストパターン５２を除去する。サイドウォールスペーサ５１ｓは、第２のリセス１６のうちゲート電極１３ｂ寄りの端部を覆う形状となる。
【０１０５】
次に、図１０Ｍに示すように、シリコン窒化膜５１、ＳＴＩ４、サイドウォールスペーサ５１ｓ等をマスクにして、プラズマエッチング法によりｐウェル６をエッチングする。これにより、第２のゲート電極１３ｂの両側方に第３のリセス２２を例えば約３０ｎｍの深さに形成する。この場合のエッチングガスとして塩素系ガスを使用する。
その後に、第３のリセス２２の表面をスムーズにするため、有機アルカリ・酸によりｐウェル６をウェットエッチングしてもよい。
【０１０６】
続いて、図１０Ｎに示すように、第１実施形態に示した方法に従って、第３のリセス２２内のｐウェル６上に第１のリンドープト炭化シリコン層２３を選択成長する。即ち、第１のリンドープト炭化シリコン層２３は、例えば３ステップで形成され、１ステップの堆積を終える毎に、シリコン窒化膜５１、ＳＴＩ４等の上に形成される多結晶のリンドープト炭化シリコン層をエッチングして除去する。このエッチングによれば、ｐウェル６上に形成された単結晶のリンドープト炭化シリコン層２３の膜厚は５％程度減少する。
【０１０７】
次に、図１０Ｏに示すように、シリコン窒化膜５１を覆うとともにｐウェル６の上に開口部を有するレジストパターン５３をシリコン基板１上に形成する。その後、サイドウォールスペーサ５１ｓを構成するシリコン窒化膜５１とシリコン酸化膜５０をそれぞれ熱リン酸、フッ酸により除去する。その後に、レジストパターン５３を除去する。
【０１０８】
続いて、図１０Ｐに示すように、残された第１のリセス１６の底面上と第１のリンドープト炭化シリコン層２３上に第２のリンドープト炭化シリコン層２４をゲート絶縁膜７の下面の位置まで選択成長する。続いて、第２のリンドープト炭化シリコン層２４上に第３のリンドープト炭化シリコン層２５を形成する。第２、第３のリンドープト炭化シリコン層２４、２５は、第１実施形態に示した条件で形成される。第２のリンドープト炭化シリコン層２４は、第２のゲート電極１３ｂの下方のチャネル領域に接合する。
【０１０９】
第１のリンドープト炭化シリコン層２３は、Ｃを２ａｔ％以上。２．５ａｔ％以下の濃度で含み、Ｐを濃度０ａｔ％より大きく、１ａｔ％以下の濃度で含む。
第２のリンドープト炭化シリコン層２４は、Ｃを０ａｔ％より大きく、１．５ａｔ％以下の濃度で含み、Ｐを０ａｔ％より大きく、２ｔ％以下の濃度で含む。
第３のリンドープト炭化シリコン層２５の組成は、例えば第２のリンドープト炭化シリコン層２４の組成と同じにする。
【０１１０】
以上により形成された第１、第２及び第３のリンドープト炭化シリコン層２３、２４、２５に含まれるリンと炭素のそれぞれの厚さ方向の濃度分布は図２に示した状態となる。即ち、第１のリンドープト炭化シリコン層２３に含まれる炭素濃度は第２、第３のリンドープト炭化シリコン層２４、２５の炭素濃度よりも高い。一方、第２、第３のリンドープ
ト炭化シリコン層２４、２５に含まれるリン濃度は、第１のリンドープト炭化シリコン層２３に含まれるリン濃度よりも高い。
【０１１１】
ここで、第２のゲート電極１３ｂの一側方に形成された第１、第２及び第３のリンドープト炭化シリコン層２３、２４、２５をソース領域２６ｓとし、他側方に形成された第１、第２及び第３のリンドープト炭化シリコン層２３、２４、２５をドレイン領域２６ｓとする。その後に、最上のシリコン窒化膜５０を熱リン酸により除去する。
【０１１２】
その後に、シリコン基板１、シリコン酸化膜５０、ＳＴＩ４、サイドウォールスペーサ５１ｓ等の上にシリコン酸化膜を形成する。その後に、そのシリコン酸化膜をエッチバックすることにより、図１０Ｑに示すように、第１のゲート電極１３ａの側面上に４層目のサイドウォールスペーサ５４を形成するとともに、ｐウェル６の上の第２のゲート電極１３ｂの側面上に二層目のサイドウォールスペーサ５５を形成する。
【０１１３】
次に、図１０Ｒに示す構造を形成するまでの工程を説明する。
まず、第１、第２のゲート電極１３ａ、１３ｂの上の絶縁膜１１を選択的にエッチングすることにより、第１、第２のゲート電極１３ａ、１３ｂの上面を露出させる。
続いて、第１、第２のゲート電極１３ａ、１３ｂ、ＳｉＧｅ膜４７、第３のリンドープト炭化シリコン層２５等の上にニッケル膜を形成した後に、例えば２２０℃〜２８０℃の温度でシリコン基板１をアニールする。これにより、ニッケルとシリコンが反応し、第１、第２のゲート電極１３ａ、１３ｂ、ＳｉＧｅ膜４７、第３のリンドープト炭化シリコン層２５の上部には、シリサイド膜５６ａ〜５６ｆが形成される。
【０１１４】
その後に、硫酸と過酸化水素水を含む溶液を用いてニッケル膜を除去する。続いて、３００℃〜５００℃の温度帯でシリサイド膜５６ａ〜５６ｆをアニールする。
この後に、第１実施形態と同様にしてエッチストップ絶縁膜、層間膜、導電性プラグ、配線等を形成する。
以上の工程により、ｎウェル５、ゲート絶縁膜７、第１のゲート電極１３ａ、ソース領域４７ｓ、ドレイン領域４７ｄ等を有するＰＭＯＳトランジスタＴｐが形成される。また、ｐウェル６、ゲート絶縁膜７、ソース領域２６ｓ、ドレイン領域２６ｄ等を有するＮＭＯＳトランジスタＴｎが形成される。
【０１１５】
以上の実施形態において、ＰＭＯＳトランジスタＴｐのソース領域４７ｓとドレイン領域４７ｄはそれぞれＳｉＧｅ膜４７から形成されているので、それらの間のチャネル領域５ｃに圧縮応力が加わってチャネル領域５ｃを走行するホールの移動度が高くなる。
【０１１６】
一方、ＮＭＯＳトランジスタＴｎのソース領域２６ｓとドレイン領域２６ｄは、第１実施形態と同様に、それぞれ第１〜第３のリンドープト炭化シリコン層２３、２４、２５から構成されている。このため、ソース領域２６ｓとドレイン領域２６ｄの間のチャネル領域６ｃには引張応力が加わり、チャネル領域６ｃの電子の移動度が高くなる。
【０１１７】
また、ソース領域２６ｓとドレイン領域２６ｓでは、第１実施形態と同様に、第１のリンドープト炭化シリコン層２３のＣ濃度に比べて、第２のリンドープト炭化シリコン層２４に含まれるＣ濃度が低くなっている。このため、チャネル領域６ｃと第２のリンドープト炭化シリコン層９２４の界面においてエネルギーバリアが低くなる。また、第１のリンドープト炭化シリコン層２３はＣ濃度が高くしかも厚く形成されているので、チャネル領域６ｃに大きな圧縮応力を加えることができる。
【０１１８】
しかも、第１実施形態と同様に、第１のリンドープト炭化シリコン層２３のＰ濃度に比べて、第２のリンドープト炭化シリコン層２４に含まれるＰ濃度が高くなっている。この
ため、チャネル領域の両側の導電率が高くなり、さらに、Ｃによる圧縮応力がＰにより補助されて高くなる。
これらにより、電子がチャネル領域６ｃからドレイン領域２６ｄに注入し易くなる。
【０１１９】
（第３の実施の形態）
図１１Ａ〜図１１Ｈは、本発明の第３実施形態に係る半導体装置の製造方法を示す断面図である。
まず、第１実施形態と同様に、シリコン基板１に、ＳＴＩ４で区画されるｎウェル５及びｐウェル６を形成する。続いて、第１実施形態に示した方法により、ｎウェル５とｐウェル６のそれぞれの上に、ゲート絶縁膜７を介して第１、第２のゲート電極１３ａ、１３ｂを形成する。第１、第２のゲート電極１３ａ、１３ｂの上には、絶縁膜１１としてシリコン酸化膜が形成されている。
【０１２０】
次に、第１、第２のゲート電極１３ａ、１３ｂ及びシリコン基板１の上にシリコン窒化膜を形成する。さらに、図１１Ａに示すように、シリコン窒化膜をエッチバックすることにより、第１、第２のゲート電極１３ａ、１３ｂの側面に、シリコン窒化膜からなるサイドウォールスペーサ１４ｓを形成する。
続いて、シリコン基板１の上にフォトレジストを塗布し、これを露光、現像する。これにより、図１１Ｂに示すように、ｐウェル６の上に開口部６０ａを有するレジストパターン６０を形成する。
【０１２１】
その後に、レジストパターン６０、サイドウォールスペーサ１４ｓ及び第２のゲート電極１３ｂをマスクにして、ｐウェル６内にＧｅをイオン注入する。続いて、開口部６０ａを通してｐウェル６内にＣをイオン注入し、その後にＰをイオン注入する。
Ｇｅは、その後のシリコン基板１内への元素のイオン注入を容易にするために、イオン注入される。
【０１２２】
この場合、Ｇｅのイオン注入条件として、例えば加速エネルギーを１５ｋｅＶ、ドーズ量を３×１０１４ｃｍ−２とする。また、Ｃのイオン注入条件として、例えば加速エネルギーを３ｋｅＶ、ドーズ量を２×１０１５ｃｍ−２とする。Ｐのイオン注入条件として、例えば加速エネルギーを２ｋｅＶ、ドーズ量を１×１０１６ｃｍ−２とする。
これにより、第２のゲート電極１３ｂの両側のｐウェル６の表層に、炭素を第１濃度で含む、さらにリンを第２濃度、例えば１×１０２１／ｃｍ３又はそれ以下で含む第１のリンドープト炭化シリコン領域６１を形成する。第１のリンドープト炭化シリコン領域６１は、第２のゲート電極１３ｂの下のチャネル領域６ｃに接合する。
【０１２３】
レジストパターン６０を除去した後、さらに、シリコン基板１の上に新たにフォトレジストを塗布し、これを露光、現像することにより、図１１Ｃに示すように、ｎウェル５の上に開口部６２ａを有するレジストパターン６２を形成する。
その後に、レジストパターン６２、サイドウォールスペーサ１４ｓ及び第１のゲート電極１３ａをマスクにして、ｎウェル５内にＧｅをイオン注入し、続いて、ｎウェル５内にフッ化ホウ素イオン（ＢＦ２＋）を注入する。
【０１２４】
この場合、Ｇｅのイオン注入条件として、例えば、加速エネルギーを２０ｋｅＶ、ドーズ量を５×１０１４ｃｍ−２とする。また、ＢＦ２＋の注入条件として、例えば加速エネルギーを１ｋｅＶ、ドーズ量を１×１０１５ｃｍ−２とする。これにより、第１のゲート電極１３ａの両側のｎウェル５の上層に低不純物濃度のエクステンション領域６３ａを形成する。
【０１２５】
レジストパターン６２を除去した後に、シリコン基板１をミリ秒単位の短時間でアニー
ルする。アニールとして、例えばフラッシュランプ又はレーザを用いる。これにより、ｎウェル５及びｐウェル６を再結晶化するとともに、リンドープト炭化シリコン領域６１内でＣとＰを結晶格子位置に導く。同時に、ｎウェル５内に導入されたＢを活性化する。
【０１２６】
次に、シリコン基板１の上に、第１、第２のゲート電極１３ａ、１３ｂ及び第１のサイドウォールスペーサ１４ｓを覆うシリコン窒化膜を形成する。その後に、図１１Ｄに示すように、シリコン窒化膜をエッチバックすることにより、第１、第２のゲート電極１３ａ、１３ｂの側方に二層目のサイドウォールスペーサ６４を形成する。
【０１２７】
二層目のサイドウォールスペーサ６４であるシリコン窒化膜は、例えばプラズマＣＶＤ法により５００℃以下の温度で形成される。この場合の反応ガスとして、シランとアンモニアを含むガスを使用する。また、プラズマＣＶＤ装置における電極に印加する電力の周波数を２．４６ＧＨｚ、パワーを３０００Ｗとする。
【０１２８】
続いて、シリコン基板１の上にフォトレジストを塗布し、これを露光、現像する。これにより、図１１Ｅに示すように、ｐウェル６の上に開口部６５ａを有するレジストパターン６５を形成する。
さらに、レジストパターン６５及び第２のゲート電極１３ｂ、サイドウォールスペーサ１４ｓ、６４をマスクにして、開口部６５ａを通してｐウェル６内にＧｅをイオン注入する。続いて、開口部６５ａを通してｐウェル６内にＣをイオン注入し、その後にＰをイオン注入する。
【０１２９】
この場合、Ｇｅのイオン注入条件として、例えば加速エネルギーを２０ｋｅＶ、ドーズ量を５×１０１４ｃｍ−２とする。また、Ｃのイオン注入条件として、例えば加速エネルギーを５ｋｅＶ、ドーズ量を２×１０１５ｃｍ−２とする。Ｐのイオン注入条件として、例えば加速エネルギーを６ｋｅＶ、ドーズ量を８×１０１５ｃｍ−２とする。
【０１３０】
これにより、第２のゲート電極１３ｂ及びサイドウォールスペーサ６４の外側のｐウェル６内であって第１のリンドープト炭化シリコン領域６１の下に、第２のリンドープト炭化シリコン領域６６を形成する。第２のリンドープト炭化シリコン領域６６内のリン濃度は上記のリンの第２濃度よりも低い。また、第１のリンドープト炭化シリコン領域６１と第２のリンドープト炭化シリコン領域６６が重なる領域では、リン濃度及び炭素濃度が、第１、第２のリンドープト炭化シリコン領域６１、６６よりも高くなっている。
【０１３１】
第２のリンドープト炭化シリコン領域６６を形成するためにＣをイオン注入する際に、第１のリンドープト炭化シリコン領域６１の形成条件に比べて、加速エネルギーだけでなく、ドーズ量を高くしてもよい。これにより、第１のリンドープト炭化シリコン領域６１の下の第２のリンドープト炭化シリコン領域６６の炭素濃度は、サイドウォールスペーサ４８の下の第１のリンドープト炭化シリコン領域６１の端部の第１濃度よりも高くなる。
【０１３２】
第２のゲート電極１３ｂの一側方の第１、第２のリンドープト炭化シリコン領域６１、６６はソース領域６７ｓであり、さらに、第２のゲート電極１３ｂの他側方の第１、第２のリンドープト炭化シリコン領域６１、６６はドレイン領域６７ｄである。
レジストパターン６５を除去した後、さらに、シリコン基板１の上に新たにフォトレジストを塗布し、これを露光、現像することにより、図１１Ｆに示すように、ｐウェル６の上を覆うとともにｎウェル５の上に開口部６８ａを有するレジストパターン６８を形成する。
【０１３３】
その後に、レジストパターン６８及び第１のゲート電極１３ａ及びサイドウォールスペーサ１４ｓ、６４をマスクにして、ｎウェル５内にＧｅをイオン注入する。続いて、開口
部６８ａを通してｎウェル５内にフッ化ホウ素イオン（ＢＦ２＋）を注入する。
この場合、Ｇｅのイオン注入条件として、例えば加速エネルギーを２０ｋｅＶ、ドーズ量を５×１０１４ｃｍ−２とする。また、ＢＦ２＋の注入条件として、例えば加速エネルギーを１ｋｅＶ、ドーズ量を６×１０１５ｃｍ−２とする。
【０１３４】
これにより、ｎウェル５において、第１のゲート電極１３ａ及びサイドウォールスペーサ６４が形成された領域の両側方に高不純物濃度のｐ型不純物拡散領域６３ｂを形成する。ｐ型不純物拡散領域６３ｂは、ｐ型エクステンション領域６３ａの一部に重なる。
【０１３５】
２つの領域のｐ型エクステンション領域６３ａ及びｐ型不純物拡散領域６３ｂのうちの一方はソース領域６３ａとなり、他方はドレイン領域６３ｄとなる。
レジストパターン６８を除去した後に、図１１Ｇに示すように、ゲート電極１３ａ、１３ｂの上のシリコン酸化膜からなる絶縁膜１１をフッ酸により除去する。
【０１３６】
レジストパターン６８を除去した後に、シリコン基板１をミリ秒単位の短時間で急速アニールする。アニールとして、例えばフラッシュランプ又はレーザを用いる。フラッシュを用いる場合には４０００Ｖの放電電圧を１ｍｓの時間で発光させる。また、レーザを用いる場合には出力２０００Ｗにて到達換算温度１２００℃のレーザ光を１ｍｓの時間で照射する。
これにより、ｎウェル５、ｐウェル６を再結晶化するとともに、第２のリンドープト炭化シリコン領域６６とその上の領域でＣとＰを結晶格子位置に導く。同時に、ｎウェル５内に導入されたＢを活性化する。
【０１３７】
次に、シリコン基板１、第１、第２のゲート電極１３ａ、１３ｂ、ソース領域６３ｓ、６７ｓ、ドレイン領域６３ｄ、６７ｄ等の上に金属膜、例えばニッケル膜を形成した後に、第１実施形態と同じ条件でシリコン基板１と金属膜をアニールする。その後に、金属膜を除去する。
これにより、図１１Ｈに示すように、第１、第２のゲート電極１３ａ、１３ｂ、ソース領域６３ｓ、６７ｓ及びドレイン領域６３ｄ、６７ｄの上にシリサイド層６９ａ〜６９ｆが形成される。
【０１３８】
この後に、第１実施形態と同様にしてエッチストップ絶縁膜、層間膜、導電性プラグ、配線等を形成する。
以上により、ｎウェル５、ゲート絶縁膜７、第１のゲート電極１３ａ、ソース領域６３ｓ、ドレイン領域６３ｄ等を有するＰＭＯＳトランジスタＴｐが形成される。また、ｐウェル６、ゲート絶縁膜７、第２のゲート電極１３ｂ、ソース領域６７ｓ、ドレイン領域６７ｄ等を有するＮＭＯＳトランジスタＴｎが形成される。
【０１３９】
以上の実施形態において、ＮＭＯＳトランジスタＴｎのソース領域６７ｓ、ドレイン領域６７ｄには炭素が含まれているので、それらの領域の間のチャネル領域６ｃには引張応力が加わり、チャネル領域６ｃ内の電子の移動度を高める。この場合、ソース領域６７ｓ、ドレイン領域６７ｄに含まれるリンは、第１実施形態と同様に、炭素による引張応力を補助する、
【０１４０】
また、ソース領域６７ｓ、ドレイン領域６７ｄの端部において、リン濃度は、チャネル領域６ｃに接合する部分で高くなっている。従って、第１実施形態と同様に、エネルギーバンドギャップの伝導帯では、リンによる縮退が生じるので、エネルギーバリアが小さくなる。
【０１４１】
さらに、第１のリンドープト炭化シリコン領域６１のうち第２のゲート電極１３ｂ寄り
の端部の炭素濃度を１．５ａｔ％以下にすることにより、第１実施形態と同様に、バンドオフセットの効果を小さくしてエネルギーバリアを小さくすることができる。
第１のリンドープト炭化シリコン領域６１のリン濃度は高くなっているので、その端部で抵抗が低くなる。これらにより、電子をチャネル領域６ｃからドレイン領域６７ｄに注入し易くなる。
また、ソース領域６７ｓ、ドレイン領域６７ｄのそれぞれの下層部の第２のドープト炭化シリコン流域６６の炭素濃度を第１のドープト炭化シリコン膜６１よりも高くすることによりチャネル領域６ｃの引張応力をさらに高くすることができる。
【０１４２】
従って、ソース領域６７ｓ、ドレイン領域６７ｄによりチャネル領域６ｃに歪みを加えつつソース領域６７ｓ、ドレイン領域６７ｄの抵抗値を下げ、かつチャネル領域６ｃに対するドレイン領域６７ｄの電子の注入を容易にすることが可能になる。
【０１４３】
第１実施形態で説明したように、ＮＭＯＳトランジスタＴｎの場合には、リンの共有結合半径から換算した疑似ダイアモンド格子の格子定数を算出すると０．４９３ｎｍであり、シリコンの格子定数の０．５４３ｎｍよりも小さい。
従って、リンドープト炭化シリコン層の緩和状態の混晶格子定数の値は、シリコン層よりも確実に小さくなる。これを簡易実験により、ラマン分光法により解析する。
【０１４４】
まず、図１２Ａに示すように、開口７２ａを有するマスク７２を単結晶のシリコン層７１上に形成した状態で、開口部７２ａを通して単結晶シリコン層７１にＧｅを加速エネルギー２０ｋｅＶ、ドーズ量５×１０１４ｃｍ-２の条件でイオン注入することによりシリコン層の母結晶を壊す。これにより、シリコン層７１内に炭素及びリンを入り易くする。そのようなシリコン層７１の試料を複数形成した後に、Ｇｅイオン注入領域に炭素、又は、炭素及びリンを次の条件でイオン注入する。
【０１４５】
第１の条件として、図１２Ａの（１）に示すように、炭素を加速エネルギー４ｋｅＶ、ドーズ量３×１０１５ｃｍ-２の条件でシリコン層７１にイオン注入する。第２の条件として、図１２Ａの（２）に示すように、炭素を加速エネルギー４ｋｅＶ、ドーズ量６×１０１５ｃｍ-２の条件でシリコン層にイオン注入する。第３の条件として、図１２Ａの（３）に示すように、炭素を加速エネルギー４ｋｅＶ、ドーズ量６×１０１５ｃｍ-２の条件でシリコン層にイオン注入し、さらにリンを加速エネルギー６ｋｅＶ、ドーズ量１．２×１０１６ｃｍ-２の条件でシリコン層にイオン注入する。
【０１４６】
そして、第１、第２及び第３のイオン注入の後に、急速熱処理によりシリコン層７１を活性化した。活性化後のそれぞれのシリコン層７１について、ＵＶレーザ・ラマン分光によりラマンシフト値を調べ、ラマンシフトのピークを解析したところ図１２Ｂに示す結果が得られた。
なお、初期の単結晶シリコン層７１をＵＶレーザ−ラマン分光により測定するとラマンシフトが５２０ｃｍ−１となる。
【０１４７】
第１の条件でイオン注入した後のシリコン層７１のラマンシフトの値は５１７ｃｍ−１〜５１８ｃｍ−１になって歪が生じていることがわかる。これに対して、第２の条件でイオン注入した後のシリコン層７１のラマンシフトの値は５１９ｃｍ−１になる。これにより、過剰ドーズによりシリコン層７１に加わる歪みが開放され、シリコン層７１のラマンシフト値に近づく。
これに対し、第３の条件でイオン注入した後のシリコン層７１のラマンシフトの値は５１７ｃｍ−１〜５１８ｃｍ−１になった。このことは、リンのイオン注入により、結晶格子の所定位置に炭素、リンが良好に入ったことを意味している。
これにより、リン及び炭素のシリコン層７１への導入により、上記したチャネル領域６
ｃに歪みを加える効果があることがわかる。
【０１４８】
また、シリコン層、炭化シリコン層及び燐含有炭化シリコン層のそれぞれをＵＶラマン分光により測定すると、第１実施形態に示した図９と同様の結果が得られる。
従って、炭素濃度が増えるにつれてラマンシフトが小さくなってシリコン層に加える引っ張り歪みが小さくなる。また、シリコン層に２ａｔ％の炭素と１ａｔ％の濃度でリンを含有させることにより、ラマンシフトはリンを含有させない場合に比べて増加し、シリコン層に加える引っ張り応力はさらに増加する。
それらの実験結果により、炭素によりシリコン膜に発生させる歪みをリン添加により増加する効果がある。
【０１４９】
ここで挙げた全ての例および条件的表現は、発明者が技術促進に貢献した発明および概念を読者が理解するのを助けるためのものであり、ここで具体的に挙げたそのような例および条件に限定することなく解釈すべきであり、また、明細書におけるそのような例の編成は本発明の優劣を示すこととは関係ない。本発明の実施形態を詳細に説明したが、本発明の精神および範囲から逸脱することなく、それに対して種々の変更、置換および変形を施すことができると理解すべきである。
【０１５０】
次に、本発明の実施形態について特徴を付記する。
（付記１）
半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記半導体基板のうち前記ゲート電極の下方に形成されるチャネル領域と、前記チャネル領域の両側方に形成され、第１炭素濃度で炭素を含み、第１リン濃度でリンを含む第１の炭化シリコン層と、前記第１の炭化シリコン層上で前記チャネル領域に接合して形成され、第１リン濃度より高い第２リン濃度でリンを含み、前記第１炭素濃度以下の第２炭素濃度で炭素を含む第２の炭化シリコン層とを有することを特徴とする半導体装置。
（付記２）
前記第１炭化シリコン層は、前記ゲート電極の両側の前記半導体基板に形成された第１の凹部内に形成され、前記第２炭化シリコン層は、前記ゲート電極の両側の前記半導体基板に前記第１の凹部よりも浅く形成された第２の凹部内に形成されることを特徴とする付記１に記載の半導体装置。
（付記３）
前記第１炭素濃度は２．０ａｔ％以上、前記第２炭素濃度は１．５ａｔ％以下であることを特徴とする付記１又は付記２に記載の半導体装置。
（付記４）
前記第１リン濃度は１．０ａｔ％以下、前記第２リン濃度は２．０ａｔ％以下であることを特徴とする付記１乃至付記３のいずれか１つに記載の半導体装置。
（付記５）
前記第２の炭化シリコン層の端部は、前記第１の炭化シリコン層よりも前記ゲート電極に近い位置に形成されていることを特徴とする付記１乃至付記４のいずれか１つに記載の半導体装置。
（付記６）
前記ゲート電極の側面には、前記ゲート電極と前記第２の炭化シリコン層を分離するサイドウォールスペーサが形成されていることを特徴とする付記１乃至付記５のいずれか１つに記載の半導体装置。
（付記７）
前記第１の炭化シリコン層は、前記第２の炭化シリコン層よりも厚いことを特徴とする付記１乃至付記６のいずれか１つに記載の半導体装置。
（付記８）
前記第２の炭化シリコン層上に形成され、第１リン濃度より高い第３リン濃度でリンを
含み、前記第１炭素濃度以下の第３炭素濃度で炭素を含む第３の炭化シリコン層を有することを特徴とする付記１乃至付記７のいずれか１つに記載の半導体装置。
（付記９）
半導体基板にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極をマスクとして前記半導体基板をエッチングすることにより、前記ゲート電極の両側に第１の凹部を形成する工程と、前記第１の凹部を形成する工程の後、前記ゲート電極側壁に第１サイドウォールスペーサを形成する工程と、前記ゲート電極及び前記第１サイドウォールスペーサをマスクとして、前記半導体基板をエッチングすることにより、前記第１の凹部の下に第２の凹部を形成する工程と、前記第２の凹部内に、第１炭素濃度で炭素を含み、第１リン濃度でリンを含む第１の炭化シリコン層を形成する工程と、前記第１の炭化シリコン層を形成した後、前記第１サイドウォールスペーサを除去する工程と、前記第１サイドウォールスペーサを除去する工程の後、前記第１の凹部内と前記第１の炭化シリコン層の上に、前記第１リン濃度より高い第２リン濃度でリンを含む第２の炭化シリコン層を形成する工程とを有することを特徴とする半導体装置の製造方法。
（付記１０）
前記第１の凹部を形成する前に、前記ゲート電極の側面に第２のサイドウォールスペーサを形成する工程を有することを特徴とする付記９に記載の半導体装置の製造方法。
（付記１１）
前記第２の炭化シリコン層を形成した後に、前記第２のサイドウォールスペーサの上に第３のサイドウォールスペーサを形成する工程を有することを特徴とする付記１０に記載の半導体装置の製造方法。
（付記１２）
前記第１炭素濃度は２．０ａｔ％以上、前記第２炭素濃度は１．５ａｔ％以下であることを特徴とする付記９乃至付記１１のいずれか１つに記載の半導体装置の製造方法。
（付記１３）
前記第２の炭化シリコン層は、前記第１炭素濃度よりも低い第２炭素濃度で炭素を含むことを特徴とする付記９乃至付記１２に記載の半導体装置の製造方法。
（付記１４）
前記第１リン濃度は１．０ａｔ％以下、前記第２リン濃度は２．０ａｔ％以下であることを特徴とする付記１３に記載の半導体装置。
（付記１５）
半導体基板にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極をマスクとして前記半導体基板に第１のドーズ量、第１の加速エネルギーで炭素をイオン注入する工程と、前記ゲート電極をマスクとして前記半導体基板に第２のドーズ量、第２の加速エネルギーでリンをイオン注入する工程と、前記ゲート電極の両側面にサイドウォールスペーサを形成する工程と、前記ゲート電極及び前記サイドウォールスペーサをマスクとして前記半導体基板に、前記第１のドーズ量以上の第３のドーズ量、第３の加速エネルギーで炭素をイオン注入する工程と、前記ゲート電極及び前記サイドウォールスペーサをマスクとして前記半導体基板に、前記第２のドーズ量以下の第４のドーズ量、第４の加速エネルギーでリンをイオン注入する工程とを有することを特徴とする半導体装置の製造方法。
（付記１６）
前記第３の加速エネルギーは前記第１の加速エネルギーより大きく、前記第４の加速エネルギーは前記第２の加速エネルギーより大きいことを特徴とする付記１４に記載の半導体装置の製造方法。
（付記１７）
前記第１のドーズ量、前記第３のドーズ量で前記炭素をイオン注入するそれぞれの前に、前記半導体基板にゲルマニウムをイオン注入する工程を有することを特徴とする付記１５又は付記１６に記載の半導体装置の製造方法。
（付記１８）
前記ゲルマニウムは、前記炭素、前記リンのイオン注入時よりも大きな加速エネルギーでイオン注入されることを特徴とする付記１７に記載の半導体装置の製造方法。
【符号の説明】
【０１５１】
１ シリコン基板
４ ＳＴＩ
５ ｎウェル
６ ｐウェル
７ ゲート絶縁膜
１３ａ、１３ｂ ゲート電極
１４ シリコン酸化膜
１４ｓ、２１ サイドウォールスペーサ
１６、２２ リセス
１８ シリコン酸化膜
１９ シリコン窒化膜
２３、２４、２５ リンドープト炭化シリコン層
２６ｓ、３０ｓ ソース領域
２６ｄ、３０ｄ ドレイン領域
３１ａ、３１ｂ サイドウォールスペーサ
４２ ｐ型エクステンション領域
４３ シリコン酸化膜
４４ シリコン窒化膜
４４ｓ サイドウォールスペーサ
５０ シリコン酸化膜
５１ シリコン窒化膜
５１ｓ、５４、５５ サイドウォールスペーサ
６１。６６ リンドープト炭化シリコン領域
６７ｓ ソース流域
６７ｄ ドレイン領域
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＭＯＳトランジスタを高速動作させるために、ゲート電極の下のチャネル領域に歪みを加えることが知られている。例えば、ＮＭＯＳトランジスタでは、チャネル領域に引張応力を加える膜がチャネル領域の側部に形成され、またＰＭＯＳトランジスタでは、チャネル領域に圧縮応力を加える膜がチャネル領域の側部に形成される。それらにより、チャネル領域を移動するキャリアの移動度を高くすることができる。
【０００３】
チャネル領域に歪みを加えるために、ソース／ドレイン領域にリセスを形成し、その中に炭化シリコン（ＳｉＣ）又はシリコンゲルマニウム（ＳｉＧｅ）のヘテロエピタキシャル膜を選択的に形成することが知られている。
ＳｉＣは、緩和状態においてシリコンよりも格子定数が小さい。従って、シリコン基板の（００１）面に格子整合させてエピタキシャル成長したＳｉＣ膜は、成長方向にも格子が歪み、その結果、チャネル領域の側面の（１１０）面を基板面に垂直に、格子収縮させることができる。
【０００４】
そのようなＳｉＣ膜は、チャネル領域の表面より下側の領域で炭素（Ｃ）の膜厚方向の濃度分布が一定になるように形成される。Ｃの膜厚方向の濃度分布を一定するために、例えば、反応室内に導入されるヘリウム中のモノメチルシラン（ＭＭＳ）を２０％に設定することが知られている。
【０００５】
また、ソース／ドレイン領域のＳｉＣ膜をチャネル領域の表面より上にも形成する場合には、その表面より上のＳｉＣの堆積部分では炭素ガスを徐々に減らすか或いは停止して形成することが知られている。これにより、チャネル領域の表面より上のソース／ドレイン領域ではチャネル領域から離れるほどＣ濃度が徐々に低下するかほぼゼロになる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−２１６９５５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、チャネル領域に歪みを加えつつ、ソース／ドレイン領域の寄生抵抗及びエネルギー障壁を抑えることができる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
１つの観点によれば、半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記半導体基板のうち前記ゲート電極の下方に形成されるチャネル領域と、前記チャネル領域の両側方に形成され、第１炭素濃度で炭素を含み、第１リン濃度でリンを含む第１の炭化シリコン層と、前記第１の炭化シリコン層上で前記チャネル領域に接合して形成され、第１リン濃度より高い第２リン濃度でリンを含み、前記第１炭素濃度以下の第２炭素濃度で炭素を含む第２の炭化シリコン層とを有することを特徴とする半導体装置が提供される。
他の観点によれば、半導体基板にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極をマスクとして前記半導体基板をエッチングすることにより、前記ゲート電極の両側に第１の凹部を形成する工程と、前記第１の凹部を形成する工程の後、前記ゲ
ート電極側壁に第１サイドウォールスペーサを形成する工程と、前記ゲート電極及び前記第１サイドウォールスペーサをマスクとして、前記半導体基板をエッチングすることにより、前記第１の凹部の下に第２の凹部を形成する工程と、前記第２の凹部内に、第１炭素濃度で炭素を含み、第１リン濃度でリンを含む第１の炭化シリコン層を形成する工程と、前記第１の炭化シリコン層を形成した後、前記第１サイドウォールスペーサを除去する工程と、前記第１サイドウォールスペーサを除去する工程の後、前記第１の凹部内と前記第１の炭化シリコン層の上に、前記第１リン濃度より高い第２リン濃度でリンを含む第２の炭化シリコン層を形成する工程とを有することを特徴とする半導体装置の製造方法が提供される。
さらに別の観点によれば、半導体基板にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極をマスクとして前記半導体基板に第１のドーズ量、第１の加速エネルギーで炭素をイオン注入する工程と、前記ゲート電極をマスクとして前記半導体基板に第２のドーズ量、第２の加速エネルギーでリンをイオン注入する工程と、前記ゲート電極の両側面にサイドウォールスペーサを形成する工程と、前記ゲート電極及び前記サイドウォールスペーサをマスクとして前記半導体基板に、第１のドーズ量以上の第３のドーズ量、第３の加速エネルギーで炭素をイオン注入する工程と、前記ゲート電極及び前記サイドウォールスペーサをマスクとして前記半導体基板に、第２のドーズ量以下の第４のドーズ量、第４の加速エネルギーでリンをイオン注入する工程とを有することを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【０００９】
ゲート電極の側方の半導体基板に順に形成される第１の炭化シリコン層、第２の炭化シリコン層にはそれぞれリンがドープされている。第２の炭化シリコン層内のリン濃度は、第１の炭化シリコン層内のリン濃度よりも高い。また、第１の炭化シリコン層内の炭素濃度は、第２の炭化シリコン膜内の炭素濃度よりも高くなっている。
このため、第２の炭化シリコン層に接合するチャネル領域に大きな引張歪みが加わり、第２の炭化シリコン層端のエネルギーバリアを抑制するとともに、抵抗増を抑制することができる。これにより、チャネル領域内の電子の移動度を高くするとともに、チャネル領域から第１の炭化シリコン層に電子を注入し易くなる。
さらに、炭素濃度が高い第２の炭化シリコン層によりチャネル領域に大きな歪みを加えることができる。
第２の炭化シリコン層は、第１の炭化シリコン層に比べて炭素濃度が低い。しかし、高濃度のリンが炭素による歪みの発生を補助するために、第２の炭化シリコン層によるチャネル領域での引っ張り歪みを高くすることができる。
【図面の簡単な説明】
【００１０】
【図１Ａ】図１Ａ〜図１Ｃは、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その１）である。
【図１Ｄ】図１Ｄ〜図１Ｆは、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その２）である。
【図１Ｇ】図１Ｇ〜図１Ｉは、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その３）である。
【図１Ｊ】図１Ｊ〜図１Ｌは、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その４）である。
【図１Ｍ】図１Ｍ〜図１Ｏは、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その５）である。
【図１Ｐ】図１Ｐ〜図１Ｒは、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その６）である。
【図１Ｓ】図１Ｓ〜図１Ｕは、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その７）である。
【図１Ｖ】図１Ｖ〜図１Ｘは、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その８）である。
【図１Ｙ】図１Ｙは、本発明の第１実施形態に係る半導体装置を示す断面図である。
【図２】図２は、本発明の実施形態に係る半導体装置のＮＭＯＳトランジスタのソース領域及びドレイン領域の膜厚方向の炭素、リンの濃度分布図である。
【図３】図３は、本発明の実施形態に係る半導体装置のＮＭＯＳトランジスタのソース領域、チャネル領域及びドレイン領域のエネルギーバンドの伝導帯を示す図である。
【図４】図４は、シリコンゲルマニウムの歪みパラメータの値と炭化シリコン中の炭素の原子数比の関係を示す図である。
【図５】図５は、本発明の実施形態の半導体装置の製造に用いられるホウ素、炭素、リン、シリコン、ゲルマニウムの各元素についての緩和格子定数と共有結合半径の関係を示す図である。
【図６】図６は、本発明の実施形態の半導体装置のソース／ドレイン領域のシリコン膜に添加される炭素濃度とリンのドーピング量と面外格子定数の関係を示す図である。
【図７】図７は、不純物濃度と見かけ上のエネルギーバンドギャップの狭窄の関係ｋを示す図である。
【図８】図８は、本発明の第１実施形態に係る半導体装置のチャネル領域の歪みを従来との関係で示す図である。
【図９】図９は、本発明の第１実施形態に係る半導体装置のソース／ドレイン領域に形成されるリンドープト炭化シリコン層のラマンシフトとラマン強度の関係を従来との比較で示す図である。
【図１０Ａ】図１０Ａ〜図１０Ｃは、本発明の第２実施形態に係る半導体装置の形成工程を示す断面図（その１）である。
【図１０Ｄ】図１０Ｄ〜図１０Ｆは、本発明の第２実施形態に係る半導体装置の形成工程を示す断面図（その２）である。
【図１０Ｇ】図１０Ｇ〜図１０Ｉは、本発明の第２実施形態に係る半導体装置の形成工程を示す断面図（その３）である。
【図１０Ｊ】図１０Ｊ〜図１０Ｌは、本発明の第２実施形態に係る半導体装置の形成工程を示す断面図（その４）である。
【図１０Ｍ】図１０Ｍ〜図１０Ｏは、本発明の第２実施形態に係る半導体装置の形成工程を示す断面図（その５）である。
【図１０Ｐ】図１０Ｐ〜図１０Ｒは、本発明の第２実施形態に係る半導体装置の形成工程を示す断面図（その６）である。
【図１１Ａ】図１１Ａ〜図１１Ｃは、本発明の第３実施形態に係る半導体装置の形成工程を示す断面図（その１）である。
【図１１Ｄ】図１１Ｄ〜図１１Ｆは、本発明の第３実施形態に係る半導体装置の形成工程を示す断面図（その２）である。
【図１１Ｇ】図１１Ｇ、図１１Ｈは、本発明の第３実施形態に係る半導体装置の形成工程を示す断面図（その３）である。
【図１２】図１２Ａ、本発明の実施形態に係る半導体装置に使用されるシリコン層への炭素イオン注入とリンイオン注入の方法を示す断面図、図１２Ｂは、本発明の実施形態に係る半導体装置に使用されるシリコン層への炭素とリンのそれぞれのイオン注入条件の違いによるシリコン化合物をラマン分光法による分析結果を示す図である。
【発明を実施するための最良の形態】
【００１１】
発明の目的および利点は、請求の範囲に具体的に記載された構成要素および組み合わせによって実現され達成される。また、前述の一般的な説明および以下の詳細な説明は、典型例および説明のためのものであって、本発明を限定するためのものではない、と理解すべきである。
以下に、図面を参照して本発明の好ましい実施形態を説明する。図面において、同様の
構成要素には同じ参照番号が付されている。
【００１２】
チャネル領域に歪みを加えるための方法としては例えば３つの方法が挙げられる。
第１に、２つのソース／ドレイン領域に埋め込まれる２つのエピタキシャル膜の間隔をさらに狭める方法である。第２に、エピタキシャル膜が埋め込まれるリセスをより深くすることである。第３に、ＳｉＣ膜内のＣ濃度を高くして歪みを大きくすることである。
【００１３】
２つの領域のエピタキシャル膜を互いに接近させて深く形成すると、リセスの（１１０）面が広くなって歪みを大きくすることができる。
一方、Ｃ濃度を高くすると歪みは大きくなるが、Ｃ濃度が高くなるにつれてＳｉＣ膜による寄生抵抗が増し、ソース領域とドレイン領域の間の抵抗も高くなる。
【００１４】
また、ＳｉＣのエネルギーバンドギャップは、Ｓｉのエネルギーバンドギャップよりも広く、しかもＣ濃度が高くなるにつれてさらに広くなる。従って、ＳｉＣ膜のＣ濃度が高くなると、ソース領域の端部でのキャリア注入効率が高くなるが、ドレイン領域の端部ではシリコンとのエネルギーバンドギャップ差が大きくなり、その境界に電子走行のエネルギー障壁が生じる。
【００１５】
以上のことから、ＳｉＣエピタキシャル層のＣ濃度を高くすることにより、抵抗の増加とエネルギー障壁の形成という２つの不都合が生じる。
しかし、Ｃ濃度を高くしなければ、ソース領域端で歪みを大きくし、キャリア電子の有効質量を小さくすることができず、これによりキャリア注入速度を大きくすることができない。
（第１の実施の形態）
図１Ａ〜図１Ｘは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
【００１６】
まず、図１Ａに示す構造を形成するまでの工程を説明する。
半導体基板、例えばｎ型又はｐ型のシリコン基板１上面にドライ熱酸化法によりシリコン酸化膜２を例えば約１０ｎｍの厚さに形成する。酸化時には、酸素含有雰囲気の温度を例えば約９００℃に設定する。なお、半導体基板は、ＳＯＩ基板であってもよい。
【００１７】
その後に、シリコン酸化膜２上にシリコン窒化膜３をＣＶＤ法により約１１２ｎｍの厚さに形成する。シリコン窒化膜３は、例えばジクロルシラン（ＳｉＨ２Ｃｌ２）とアンモニア（ＮＨ３）を有するガスを使用し。基板温度を約７５０℃に設定することにより形成される。
【００１８】
続いて、素子分離領域Ａに開口部を有するレジストパターン（不図示）をシリコン窒化膜３上に形成した後に、そのレジストパターンをマスクに使用してシリコン窒化膜３とシリコン酸化膜２をエッチングする。これにより、素子分離領域Ａにおいて、シリコン窒化膜３及びシリコン酸化膜２に開口部３ａが形成される。素子分離領域Ａは、活性領域Ｂを区画する領域である。
【００１９】
レジストパターンを除去した後に、図１Ｂに示すように、シリコン窒化膜３をマスクに使用し、開口部３ａを通してシリコン基板１をドライエッチングする。これにより、シリコン基板１には素子分離用溝１ａが形成される。エッチングガスとして塩素系ガスを用いる。
【００２０】
次に、図１Ｃに示す構造を形成するまでの工程を説明する。
まず、素子分離用溝１ａ内とシリコン窒化膜３上に、シリコン酸化膜をプラズマＣＶＤ
法により形成する。シリコン酸化膜は、素子分離用溝１ａ内を完全に埋める厚さに形成される。さらに、シリコン窒化膜３を研磨ストッパーとして使用し、シリコン酸化膜を化学機械研磨（ＣＭＰ）法により研磨し、シリコン窒化膜３の上面上から除去する。これにより、素子分離用溝１ａとその中に埋め込まれたシリコン酸化膜はシャロートレンチアイソレーション（ＳＴＩ）４となる。
なお、素子分離構造として、ＳＴＩ４の替わりに、ＬＯＣＯＳ法によりシリコン基板１表面にシリコン酸化膜を形成してもよい。
【００２１】
次に、図１Ｄに示す構造を形成するまでの工程を説明する。
まず、シリコン窒化膜３を例えば約１５０℃の熱リン酸により除去し、続いてシリコン窒化膜３の下のシリコン酸化膜２をフッ酸（ＨＦ）により除去する。ＳＴＩ４はフッ酸によりエッチングされて薄くなる。
【００２２】
さらに、ＳＴＩ４により区画されるＰＭＯＳ形成領域にｎ型不純物、例えば燐又は砒素をイオン注入してｎウェル５を形成する。また、ＳＴＩ４により区画されるＮＭＯＳ形成領域にｐ型不純物、例えばホウ素をイオン注入してｐウェル６を形成する。不純物イオンを注入する際には、イオンを注入しない領域をレジストパターンにより覆う。なお、イオン注入された不純物はアニールにより活性化される。
【００２３】
次に、図１Ｅに示すように、シリコン基板１の表面にドライ熱酸化法によりゲート絶縁膜７としてシリコン酸化膜を約１．５ｎｍの厚さに形成する。その後に、ゲート絶縁膜７及びＳＴ４Ｉの上にポリシリコン膜８をＣＶＤ法により約１００ｎｍの厚さに形成する。
【００２４】
続いて、図１Ｆに示すように、ポリシリコン膜８上にフォトレジストを塗布し、これを露光、現像することにより、ｐウェル６の上方に開口部９ａを有するレジストパターン９を形成する。続いて、レジストパターン９をマスクにして、ｎ型不純物であるリンをポリシリコン膜８内にイオン注入する。リンのドーズ量を例えば８×１０１５ｃｍ―２とする。その後に、レジストパターン９を除去する。
【００２５】
さらに、図１Ｇに示すように、ｎウェル５の上方に開口部１０ａを有するレジストパターン１０をポリシリコン膜８の上に形成する。続いて、レジストパターン１０をマスクにして、ポリシリコン膜８にｐ型不純物であるホウ素をイオン注入する。ホウ素のドーズ量を例えば６×１０１５ｃｍ−２とする。続いて、レジストパターン１０を除去する。
その後に、ポリシリコン膜８に注入されたｎ型及びｐ型の不純物を高速熱アニール（ＲＴＡ）により活性化する。
【００２６】
次に、図１Ｈに示す構造を形成するまでの工程を説明する。
まず、ポリシリコン膜８の上に絶縁膜１１としてシリコン窒化膜をＣＶＤ法により約３０ｎｍの厚さに形成する。
続いて、絶縁膜１１の上にフォトレジストを塗布した後に、フォトレジストを露光、現像等することにより、ゲート電極形状及び配線形状のレジストパターン１２を形成する。
【００２７】
さらに、レジストパターン１２から露出した絶縁膜１１及びポリシリコン膜８をエッチングし、その後に、レジストパターン１２を除去する。これにより、図１Ｉに示すように、ｎウェル５、ｐウェル６の上方に残されたポリシリコン膜８をそれぞれ第１、第２ゲート電極１３ａ、１３ｂとする。
【００２８】
次に、図１Ｊに示すように、シリコン基板１、第１のゲート電極１３ａ、第２のゲート電極１３ｂ及び絶縁膜１１の上に厚さ約１０ｎｍのシリコン窒化膜１４をＣＶＤ法により形成する。この場合、ゲート電極１３ａ、１３ｂ内の不純物の拡散を防止するために、シ
リコン窒化膜１４の形成温度を例えば５００℃以上、６００℃未満の範囲に設定する。
【００２９】
次に、図１Ｋに示すように、シリコン窒化膜１４をエッチバックする。これにより、シリコン基板１の上面を露出させるとともに、第１、第２のゲート電極１３ａ、１３ｂの側面にシリコン窒化膜１４を残存させて絶縁性のサイドウォールスペーサ１４ｓとする。
【００３０】
次に、図１Ｌに示すように、サイドウォールスペーサ１４ｓ、シリコン窒化膜１１及びＳＴＩ４をマスクに使用し、ｎウェル５とｐウェル６の表面を例えばプラズマエッチング法によりエッチングする。これにより、ｎウェル５及びｐウェル６において、第１、第２のゲート電極１３ａ、１３ｂのそれぞれの両側の領域に深さ約１０ｎｍの第１、第２のリセス（凹部）１５、１６を形成する。この場合、エッチングガスとして、塩素と希釈ガスを含むガスを用いる。
なお、第１、第２のリセス１５、１６を形成しない活性領域をレジストパターン１７により覆う。
【００３１】
フォトレジスト１７を除去した後に、図１Ｍに示すように、第１、第２のゲート電極１３ａ、１３ｂ、絶縁膜１１、サイドウォールスペーサ１４ｓ、ＳＴＩ４及びシリコン基板１の上に、シリコン酸化膜１８をＣＶＤ法により約５ｎｍの厚さに形成する。この場合の成長ガスとして、例えばシラン、酸素を含むガスを使用する。
【００３２】
さらに、シリコン酸化膜１８の上にシリコン窒化膜１９をプラズマＣＶＤ法により約２０ｎｍの厚さに形成する。この場合の成長ガスとして、シラン、アンモニアを含むガスを使用する。
続いて、シリコン窒化膜１９上にフォトレジストを塗布し、これを露光、現像等することにより、ｐウェル６の上方に開口部２０ａを有するレジストパターン２０を形成する。
【００３３】
次に、図１Ｎに示すように、開口部２０ａを通して、シリコン窒化膜１９及びシリコン酸化膜１８を例えばＲＩＥ法によりエッチングすることにより、ｐウェル６の第２のリセス１６を露出させる。そして、シリコン窒化膜１８及びシリコン窒化膜１９を絶縁性のサイドウォールスペーサ２１として第２のゲート電極１３ｂの側面に残す。
この場合のエッチングガスとして、例えばフッ素系ガスを含むガスを使用する。
【００３４】
この場合、ｎウェル５上方のシリコン窒化膜１９及びシリコン酸化膜１８は、レジストパターン２０に覆われているのでエッチングされない。その後に、レジストパターン２０を除去する。
【００３５】
次に、図１Ｏに示すように、シリコン窒化膜１９、ゲート電極１３ａ、１３ｂ、ＳＴＩ４及びサイドウォールスペーサ２１をマスクに使用して、ｐウェル６をドライエッチングする。これにより、第２のリセス１６のうち第２のゲート電極１３ｂから離れた一部の領域の下に第３のリセス２２を形成する。第３のリセス２２は、シリコン基板１の表面から例えば約４０ｎｍの深さに形成される。
【００３６】
第３のリセス２２と第２のリセス１６は、第２のゲート電極１３ｂの近くの領域でステップ形状となる。
なお、第３のリセス２２を形成するためのエッチングガスとして、例えば、塩素を含むガスを使用する。
【００３７】
その後に、第３のリセス２２の表面をスムーズにするため、有機アルカリ・酸、例えば水酸化テトラメチルアンモニウム（ＴＭＡＨ）によりｐウェル６をエッチングし、これにより第２のリセス１６の深さをさらに約１０ｎｍ増やしてもよい。
【００３８】
次に、図１Ｐに示すように、第３のリセス２２から露出するｐウェル６上に、第１のリンドープト炭化シリコン層２３を選択エピタキシャル成長する。第１のリンドープト炭化シリコン層２３は、第３のリセス２２を埋める厚さ、例えば３０ｎｍ程度の厚さに形成される。リンドープト炭化シリコン層を形成するための反応ガスとして、ＳｉＨ４とＰ２Ｈ６とＳｉＣ３Ｈ８とＨ２を用いる。
【００３９】
リンドープト炭化シリコンは、Ｓｉ１−ｙ−ｚＣｙＰｚの組成で示される。その組成式において、ｙ、ｚは原子数比であり、ｙとｚの合計は１より小さい。
第１のリンドープト炭化シリコン層２３のは、炭素を２．０ａｔ％（原子パーセント）以上、２．５ａｔ％以下の原子数比率、即ち濃度で含み、さらにリンを０ａｔ％より大きく、１．０ａｔ％以下の原子数比率で含む。例えば、ｙを０．０２、ｚを０．００５、即ち、炭素を２．０ａｔ％、リンを０．５ａｔ％とする。リン濃度を２ａｔ％は、単位体積当たり１×１０２１ｃｍ―３であり、その濃度の調整はＰ２Ｈ６の流量調整により行う。
【００４０】
第１のリンドープト炭化シリコン層２３の形成時には、基板温度を６００℃未満とする。その温度条件では、Ｓｉ１−ｙ−ｚＣｙＰｚの成長レートが低いので、エッチングガスとなるＨＣｌを添加することにより第１のＳｉ１−ｙ−ｚＣｙＰｚを選択成長することが難しい。なお、エッチングガスは、シリコン窒化膜１９上に成長する非晶質のＳｉ１−ｙ−ｚＣｙＰｚを選択的に除去するために添加される。
【００４１】
そこで、例えば深さ３０ｎｍの第３のリセス２２を厚さ約３０ｎｍのＳｉ１−ｙ−ｚＣｙＰｚで埋めるには、成長を複数回、例えば３回に分けて成長するとともに、それぞれの成長後毎に反応室内の導入ガスを塩素系ガス、例えばＨＣｌガスに切り替える。
これにより、シリコン窒化膜１９、ＳＴＩ４及びサイドウォールスペーサ２１上に形成された多結晶のリンドープト炭化シリコン層を導入ガスとの反応によりエッチングする。この場合、シリコン窒化膜１９上の多結晶のリンドープト炭化シリコン層に対する第３のリセス２２内の単結晶の第１のリンドープト炭化シリコン層２３のエッチング選択比は１／２０程度である。
【００４２】
従って、シリコン窒化膜１９上で厚さ１０ｎｍの多結晶のリンドープト炭化シリコン層をエッチングした後には、第３のリセス２２内に単結晶の第１のリンドープト炭化シリコン層２３が約９．５ｎｍの厚さで残る。これにより、３回の膜形成と３回のエッチングを終えた後に、第３のリセス２２内のリンドープト炭化シリコン層２３は約２８．５ｎｍの厚さとなる。
従って、多結晶のリンドープト炭化シリコン層を約１０．５ｎｍの厚さに形成することにより、３回目のリンドープト炭化シリコン層のエッチング後に、第３のリセス２２は約１０ｎｍの厚さの第１のリンドープト炭化シリコン層２３により埋め込まれる。
【００４３】
続いて、ｐウェル６の上に開口部を有するレジストパターン（不図示）を形成した後に、第２のゲート電極１３ｂの側面上のサイドウォールスペーサ２１をリン酸により除去する。さらに、レジストパターンを除去した後に、第２のゲート電極１３ｂの側面上のシリコン酸化膜１８をフッ酸により除去する。
これにより、図１Ｑに示すように、ｐウェル６の第２のリセス１６が露出する。
【００４４】
次に、図１Ｒに示す構造を形成するまでの工程を説明する。
まず、第２のリセス１６から露出するｐウェル６、第１のリンドープト炭化シリコン層２３の上に、第２のリンドープト炭化シリコン層２４を形成する。第２のリンドープト炭化シリコン層２４は、第１のリンドープト炭化シリコン層２３に比べてリンの含有量が多く、しかも炭素の含有量が少なくなっている。
【００４５】
第２のリンドープト炭化シリコン層２４の材料は、Ｓｉ１−ｙ−ｚＣｙＰｚの組成式で示され、Ｃの原子数比率は０ａｔ％より大きく、１．５ａｔ％以下であり、Ｐの原子数比率は０％より大きく、２．０ａｔ％以下である。例えば、原子数比ｙを０．０１５、原子数比ｚを０．０１５、即ち、炭素濃度を１．５ａｔ％、リン濃度を１．５ａｔ％とする。
【００４６】
その後に、塩素系ガス、例えばＨＣｌを用いてシリコン窒化膜１９、サイドウォールスペーサ２１及び第２のゲート電極１３ｂの上に形成された多結晶の第２のリンドープト炭化シリコン層２３をドライエッチングにより除去する。
単結晶のリンドープト炭化シリコン層のエッチングレートは多結晶のリンドープト炭化シリコン層のエッチングレートに比べて１／２０程度である。従って、第１のリンドープト炭化シリコン層２３の上に選択成長される第２のリンドープト炭化シリコン層２４の厚さは、成長後のエッチングにより約５％薄くなるので、厚さ減少を見越して第２のリンドープト炭化シリコン層２４を形成する。
【００４７】
第２のリセス１６を埋める第２のリンドープト炭化シリコン層２４は、最終的に、その上面がシリコン基板１の上面と実質的に同じ高さになる厚さ、例えば約１０ｎｍの厚さに形成される。
【００４８】
続いて、第２のリンドープト炭化シリコン層２４上に第３のリンドープト炭化シリコン層２５を約５ｎｍの厚さに形成する。第３のリンドープト炭化シリコン層２５は、例えば、第２のリンドープト炭化シリコン層２４と同じ組成を有している。
その後、塩素系ガスを使用するドライエッチングにより、シリコン窒化膜１９上の多結晶のリンドープト炭化シリコン層を除去する。
なお、第２、第３のリンドープト炭化シリコン層２４、２５は、サイドウォールスペーサ１４ｓにより第２のゲート電極１３ｂから分離されている。
【００４９】
第１〜第３のリンドープト炭化シリコン層２３、２４、２５の炭素濃度、リン濃度は、膜厚方向で例えば図２に示す分布となる。そして、積層された第１〜第３のリンドープト炭化シリコン層２３、２４、２５は、第２のゲート電極１３ｂの両側でソース領域２６ｓ、ドレイン領域２６ｄとなる。
以上により、ソース領域２６ｓ、ドレイン領域２６ｄ、ゲート絶縁膜７、第２のゲート電極１３ｂ、ｐウェル６を有するＮＭＯＳトランジスタＴｎが形成される。
【００５０】
次に、図１Ｓに示すように、シリコン基板１の上にフォトレジストを塗布し、これを露光、現像することによりレジストパターン２７を形成する。レジストパターン２７は、ｐウェル６上の第２のゲート電極１３ｂ及び第３のリンドープト炭化シリコン層２５等を覆うとともに、シリコン窒化膜１９を露出する形状を有している。
【００５１】
続いて、レジストパターン２７から露出した領域のシリコン窒化膜１９とシリコン酸化膜１８を除去する。シリコン窒化膜１９は、例えばフッ素系ガスを使用するプラズマエッチング法により除去され、シリコン酸化膜１８は例えばフッ酸により除去される。その後に、レジストパターン２７を除去する。
【００５２】
次に、図１Ｔに示すように、シリコン基板１の上に新たにフォトレジストを塗布し、これを露光、現像することによりレジストパターン２８を形成する。レジストパターン２８は、ｎウェル５の上方に開口部２８ａを有するとともに、ｐウェル６を覆う形状を有している。
続いて、レジストパターン２８の開口部２８ａを通してゲルマニウムイオン（Ｇｅ＋）をｎウェル５内に注入することにより、第１のゲート電極１３ａの両側下方にゲルマニウ
ムシリコン領域３０を形成する。Ｇｅのイオン注入条件として、加速エネルギーを２０ｋｅＶ、ドーズ量を５×１０１４ｃｍ―２に設定する。
【００５３】
さらに、開口部２８ａを通してフッ化ホウ素イオン（ＢＦ２＋）をｎウェル５内に注入することにより、第１のゲート電極１３ａの両側下方にｐ型エクステンション領域３０ａを形成する。その後に、レジストパターン２８を除去する。
続いて、急速熱処理、例えばスパイクアニール若しくはミリセカンドアニールにより、ｐ型エクステンション領域３０ａを活性化する。
【００５４】
次に、シリコン基板１上に、第１、第２のゲート電極１３ａ、１３ｂを覆うシリコン酸化膜をＣＶＤ法により低温、例えば５００以下で２０ｎｍの厚さに形成する。
続いて、フッ素系ガスを用いてＲＩＥ法によりシリコン酸化膜をエッチバックする。これにより、図１Ｕに示すように、ｎウェル５及びソース／ドレイン領域２６ａ、２６ｂを露出させるとともに、シリコン酸化膜を第１、第２のゲート電極１３ａ、１３ｂの側面上に絶縁性のサイドウォールスペーサ３１ａ、３１ｂとして残す。
【００５５】
次に、図１Ｖに示すように、シリコン基板１の上にレジストパターン３１を形成する。レジストパターン３１は、ｐウェル６を覆うとともにｎウェル５の上の第１のゲート電極１３ａ、ｐ型エクステンション領域３０ａを露出させる開口部３１ａを有している。
【００５６】
その後に、第１のゲート電極１３ａ及びレジストパターン３１をマスクにして、ｐ型不純物イオン、例えばホウ素イオン（Ｂ＋）をｎウェル５に注入する。これにより、ｎウェル５のうち第１のゲート電極１３ａの両側に高濃度ｐ型不純物領域３０ｂを形成する。イオン注入条件として、例えば、加速エネルギーを３．０ｋｅＶ、ドーズ量を８×１０１５ｃｍ−２とする。
【００５７】
続いて、９５０℃以下の温度で極短時間アニール、例えばスパイクアニールを行って高濃度ｐ型不純物領域３０ｂを活性化する。高濃度ｐ型不純物領域３０ｂは、第１のゲート電極１３ａの両側において、ｐ型エクステンション領域３０ａとともにソース領域３０ｓ、ドレイン領域３０ｄとなる。その後に、レジストパターン３１を除去する。
以上により、ソース領域３０ｓ、ドレイン領域３０ｄ、ゲート絶縁膜７、第１のゲート電極１３ａ、ｎウェル５を有するＰＭＯＳトランジスタＴｐが形成される。
【００５８】
さらに、図１Ｗに示すように、熱リン酸を使用し、第１、第２のゲート電極１３ａ、１３ｂの上の絶縁膜１１であるシリコン窒化膜１１を除去する。これにより、第１、第２のゲート電極１３ａ、１３ｂであるポリシリコン膜８の上面が露出する。
【００５９】
次に、図１Ｘに示す構造を形成するまでの工程を説明する。
まず、ゲート電極１３ａ、１３ｂ、シリコン基板１等の上に金属膜、例えばニッケル合金膜をスパッタ法により約１０ｎｍの厚さに形成する。さらに、例えば約３００℃の急速熱処理（ＲＴＰ）により、第３のリンドープト炭化シリコン層２５、ソース／ドレイン領域３０ｓ、３０ｄ、ゲート電極１３ａ、１３ｂのそれぞれのシリコンとニッケル合金膜を反応させてシリサイド層３２ａ〜３２ｆを形成する。
【００６０】
その後に、過硫酸等を使用してニッケル合金膜を除去する。さらに、４００℃〜５００℃の温度で追加の熱処理によりシリサイド層３２ａ〜３２ｆを低抵抗化する。
【００６１】
次に、図１Ｙに示す構造を形成するまでの工程を説明する。
まず、ＰＭＯＳトランジスタＴｐ、ＮＭＯＳトランジスタＴｎ、シリコン基板１の上にエッチストップ膜３３としてシリコン窒化膜を形成する。さらに、エッチストップ膜３３
の上に、第１層間絶縁膜３４としてＣＶＤ法によりシリコン酸化膜を形成する。
【００６２】
続いて、第１層間絶縁膜３４の上にレジストパターン（不図示）を形成する。レジストパターンは、第１、第２のゲート電極１３ａ、１３ｂ、ソース／ドレイン領域３０、第３のリンドープト炭化シリコン層２５のそれぞれの上に開口部を有する
【００６３】
さらに、レジストパターンの開口部を通して第１層間絶縁膜３４をエッチングして、エッチストップ膜３３に達するコンタクトホールを形成する。続いて、コンタクトホールを通してエッチストップ膜３３をエッチングすることにより、コンタクトホールを深くして第１、第２のゲート電極１３ａ、１３ｂ、ソース／ドレイン領域３０及び第３のリンドープト炭化シリコン層２５のそれぞれの上のシリサイド３２ａ〜３２ｆを露出させる。
【００６４】
続いて、コンタクトホール内にＴｉ膜をプラズマＣＶＤ法により２ｎｍ〜８ｎｍの厚さに形成する。成膜ガスとして四塩化チタン又は四臭化チタンを含むガスを用いる。
【００６５】
その後に、Ｔｉ膜上にＴｉＮ膜をスパッタ法により１ｎｍ〜２０ｎｍの厚さに形成する。さらに、ＴｉＮ膜の上にタングステン（Ｗ）膜をメッキ法により形成する。Ｗ膜は、コンタクトホールを完全に埋め込む厚さに形成する。
【００６６】
次に、第１層間絶縁膜３４上のＷ膜、ＴｉＮ膜、Ｔｉ膜をＣＭＰにより除去する。これによりコンタクトホース内に残されたＣｕ膜、ＴｉＮ膜、Ｔｉ膜を導電性プラグ３６ａ〜３６ｆとする。
【００６７】
その後に、第１層間絶縁膜３４上に、第２層間絶縁膜３７としてシリコン酸化膜を形成し、さらに、第２層間絶縁膜３７に配線溝を形成する。配線溝の一部は、導電性プラグ３６ａ〜３６ｆを露出させる。
さらに、配線溝内にＴａバリアメタル膜とＣｕ膜を順に埋め込んだ後、第２層間絶縁膜３７の上面上のＴａバリアメタル膜とＣｕ膜をＣＭＰにより除去する。そして、配線溝内に残存したＴａバリアメタル膜及びＣｕ膜を配線３８ａ〜３８ｆとする。なお、配線３８ａ〜３８ｆとして、アルミニウム膜又はアルミニウム合金膜を有する積層構造をフォトリソグラフィ法によりパターニングしてもよい。
この後に、特に図示しないが、第２層間絶縁膜３７の上にビア、絶縁膜、配線等が形成される、
【００６８】
以上の実施形態において、ＮＭＯＳトランジスタＴｎでは、チャネル領域６ｃを挟むソース領域２６ｓとドレイン領域２６ｄは、それぞれ第１、第２及び第３のリンドープト炭化シリコン層２３、２４、２５を有している。
従って、チャネル領域６ｃには横方向に引張応力が加わるので、チャネル領域６ｃを走行する電子の移動度が高くなる。
第１〜第３のリンドープト炭化シリコン層２３、２４、２５内のリンと炭素の濃度分布は、厚さ方向で図２に示すプロファイルとなる。なお、膜の厚さ方向は、第２、第３のリセス１６、２２の深さ方向でもある。
【００６９】
図２において、第１のリンドープト炭化シリコン層２３内の炭素濃度は、第２のリンドープト炭化シリコン層２４の炭素濃度よりも高い。これに対し、第２のリンドープト炭化シリコン層２４のリン濃度は、第１のリンドープト炭化シリコン層２３のリン濃度よりも高い。
【００７０】
そのような炭素濃度の差に起因して、第２のリンドープト炭化シリコン層２４のエネルギーバンドギャップは、第１のリンドープト炭化シリコン層２３のエネルギーバンドギャ
ップよりも狭くなる。
【００７１】
これにより、横方向でチャネル領域６ｃに接合する第２のリンドープト炭化シリコン層２４のエネルギーバンドの伝導帯Ｅｃのプロファイルは図３の実線に示すようになり、チャネル領域６ｃとソース／ドレイン領域２６ｓ、２６ｄの境界にはバンドオフセットが生じる。この場合、ドレイン領域２６ｄの第２のリンドープト炭化シリコン層２４とチャネル領域６ｃの境界にバンドオフセットにより生じるエネルギーバリアは低く、チャネル領域６ｃからドレイン領域２６ｄに注入される電子量の低減が抑制される。
【００７２】
これに対し、第２のリンドープト炭化シリコン層２３の炭素濃度を第１のリンドープト炭化シリコン層の炭素濃度と同じにすれば、伝導帯Ｅｃのプロファイルは図３の破線に示す比較例のようになる。これにより、第２のリンドープト炭化シリコン層２４とチャネル領域６ｃの境界のエネルギーバリアが高くなり、電子ｅがドレイン領域２６に注入され難くなる。
【００７３】
一方、本実施形態では、第２のリンドープト炭化シリコン層２４のリン濃度を高くしているので、ソース領域２６ｓとドレイン領域２６ｄのうちチャネル領域６ｃに隣接する領域で導電率が増す。これに対し、第１のリンドープト炭化シリコン層２４のリン濃度は、第２のリンドープト炭化シリコン層２３よりも低いので、ソース領域２６ｓとドレイン領域２６ｄの下部の導電率があまり高くならない。しかし、第１のドープト炭化シリコン層２３は、電子ｅが走行するチャネル領域６ｃから少し離れているので電子の移動に悪影響を与えない。
【００７４】
リンは、チャネル領域６ｃに加える歪みについて炭素を補う効果があるので、低い炭素濃度の炭化シリコン層であっても、その中にリンをドープすることによりチャネル領域６ｃに炭素濃度に起因する以上の歪みをかけることができる。その詳細については後述する。
しかも、チャネル領域６ｃより下の第１のリンドープト炭化シリコン層２２は、炭素濃度が高いので、第２のゲート電極１３ｂの下のチャネル領域６ｃに引張応力をかけて電子走行速度を高くすることができる。
【００７５】
以上により、チャネル領域６ｃで歪み量を高くし、同時に、電子が走行する領域における抵抗値の増加を抑制し、さらにエネルギーバリアの高さを抑制することができる。
ところで、第１のリンドープト炭化シリコン層２３内の炭素濃度の原子数比率を２ａｔ％以上に設定しているのは次の理由による。
【００７６】
ｎウェル５内のチャネル領域における正孔の移動度を高くするために、チャネル領域の両側にシリコンゲルマニウム（ＳｉＧｅ）膜をエピタキシャル成長する場合には、ＳｉＧｅ膜内でＧｅが原子数比率で１８％以上含まれていることが好ましいとされている。
【００７７】
ＳｉＧｅ結晶中のＧｅの原子数比率が１８％の場合には、圧縮歪率は約２％である。歪率は、面内歪率εparaと面外歪率εverとの和である。
面内歪率εpara、面外歪率εverは、どちらもＳｉの格子定数に対するＳｉＧｅの格子定数の差の割合である。ただし、面内歪率εparaは、下面に平行な方向の歪率であり、また、面外歪率εverは、膜の成長方向の面の歪率である。εparaとεverはそれぞれ式（１）、（２）で示される。
なお、式（１）、（２）において、ａＳｉＧｅはＳｉＧｅの面内格子定数、ａＳｉＧｅ⊥はＳｉＧｅの膜さ方向の格子定数、ａＳｉはシリコンの格子定数である。
【００７８】
εpara＝（ａＳｉＧｅ−ａＳｉ）／ａＳｉ （１）
εver＝（ａＳｉＧｅ⊥−ａＳｉ）／ａＳｉ （２）
【００７９】
ＳｉＣの歪率の絶対値をＳｉＧｅと同様に２％程度にするためには、図４に示す関係から、単結晶ＳｉＣ膜中のＣの原子数比を０．０２、即ち濃度を２ａｔ％に設定する。
一方、ｐウェル６のチャネル領域６ｃの両側のＳｉ層にＣをドープしない場合には、チャネル領域６ｃを挟むソース領域とドレイン領域の間の抵抗が約８０Ω／ｓｑとなる。これに対し、チャネル領域６ｃの両側に、Ｃを１．５ａｔ％の濃度で含むＳｉＣ層を形成すると、ソース領域とドレイン領域の間の抵抗が約１２０Ω／ｓｑ〜１６０Ω／ｓｑとなる。
【００８０】
また、Ｃ濃度が２ａｔ％のＳｉＣをソース／ドレイン領域にエピタキシャル成長すると、ソース／ドレイン領域のエネルギーバンドギャップがシリコンのチャネル領域に比べて約１１０ｍｅＶ広くなり、図３の破線で示すように、ドレイン領域端にバンドオフセットによるエネルギーバリアが発生する。
ここで、ＳｉＣ膜のＳｉ膜に対する面内歪率εparaと成長方向の歪み率εverはそれぞれ式（３）、（４）で示される。式（３）、（４）において、ａＳｉＣはＳｉＣの面内格子定数、ａＳｉＣ⊥はＳｉＣの成膜方向の格子定数、ａＳｉはシリコンの格子定数である。
【００８１】
εpara＝（ａＳｉＣ−ａＳｉ）／ａＳｉ （３）
εver＝（ａＳｉＣ⊥−ａＳｉ）／ａＳｉ （４）
【００８２】
ドレイン領域端のエネルギーバリアを小さくするためには、ＳｉＣ膜のＣ濃度を１．５ａｔ％以下に低くすることが好ましく、その状態で歪率を大きくし、併せて導電率を高くすることが好ましい。その目的を達成するためには、式（３）、（４）のａＳｉＣとａＳｉＣ⊥をさらに小さくする方法がある。
例えば、Ｓｉ母結晶において格子定数がＳｉより小さく、且つドナーとなる元素をＳｉＣ結晶に加える方法を採用する。
【００８３】
Ｓｉ、Ｇｅ、Ｃ、Ｂ（ホウ素）、Ｐ（リン）について共有結合半径と疑似ダイアモンド格子定数の関係は図５に示すようになる。なお、図５において、Ｂ、ＰについてはＳｉ膜中でダイアモンド格子の定位置に存在すると仮定して計算している。
それらの元素のうちドナーであるＰの共有結合半径は、Ｓｉの共有結合半径より小さい。Ｐの共有結合半径から換算した疑似ダイアモンド格子の格子定数を算出すると、Ｐの格子定数は０．４９３ｎｍとなってＳｉの０．５４３ｎｍよりも小さい。従って、Ｐは、格子定数の小さなＣの歪効果をアシストすることができる。
【００８４】
そこで、図５の格子定数を基にしてリンドープト炭化シリコンの格子定数を予測すると、図６に示す実線で示される。なお、図６において、面外格子定数εverは、膜厚方向の格子定数を示している。
図６によれば、例えば、Ｃ濃度＝０．５ａｔ％、Ｐ濃度＝１×１０２１ａｔｏｍｓ／ｃｍ３の条件におけるεverは、Ｃ濃度＝１．０ａｔ％、Ｐ濃度＝０ａｔｏｍｓ／ｃｍ３の条件におけるεverとほぼ等しくなる。また、Ｃ濃度＝１．０ａｔ％、Ｐ濃度＝１×１０２１ａｔｏｍｓ／ｃｍ３の条件におけるεverは、Ｃ濃度＝１．５ａｔ％、Ｐ濃度＝０ａｔｏｍｓ／ｃｍ３の条件におけるεverとほぼ等しくなる。さらに、Ｃ濃度＝１．５ａｔ％、Ｐ濃度＝１×１０２１ａｔｏｍｓ／ｃｍ３の条件におけるεverは、Ｃ濃度＝２．０ａｔ％、Ｐ濃度＝０ａｔｏｍｓ／ｃｍ３の条件におけるεverとほぼ等しくなる。
【００８５】
ところで、シリコン基板の（００１）面上に成長され、正方晶が歪んだ状態のリンドープト炭化シリコンについて、格子パラメータは次式（５）、（６）の関係がある。
それらの式において、ａ||は面内格子定数、ａＳｉＣＰ⊥は膜成長方向の格子定数、ａbulk(x,y)はＰとＣの原子数比ｘ、ｙで示される合金のバルク格子パラメータ、Ｃij(x,y)はその合金の弾性定数である。ＣSiij、Ｃcij、ＣPijはそれぞれＳｉ、Ｃ、Ｐの弾性定数である。
【数１】
【数２】
【００８６】
従って、緩和状態におけるリンドープト炭化シリコンの混晶格子定数の値は、Vegard則により、同じ炭素濃度の炭化シリコン結晶の結晶格子定数よりも確実に小さくなる。
また、炭化シリコン結晶とシリコン結晶の接合部分のエネルギーバンド構造について、図３に示したと同様に、炭化シリコンとシリコンの界面にバンドオフセットが発生し、そのバンドオフセットは炭素濃度が高くなるほど大きくなる。
【００８７】
大きなバンドオフセットは、チャネル領域からドレイン領域端に走行する電子のエネルギーバリアとなる。炭化シリコン層のＣ濃度を２ａｔ％とするとバンドオフセットは約１００ｍｅＶとなる。
これに対して、シリコン結晶に含まれるｐ型又はｎ型のドーパントが高濃度になると、エネルギーバンドギャップは伝導帯の縮退により縮小する効果、いわゆるバンドギャップナロー効果が発生する。
【００８８】
図７は、バンドギャップ狭化の一例を示し、リンの濃度が約１×１０１９atoms/cm3を超えるとバンドギャップ狭化が顕著に現れ、リン濃度が１×１０２０atoms/cm3ではバンドギャップ狭化値は約１００ｍｅＶになる。
なお、ｐウェルのホウ素濃度によってはエネルギーバンドギャップが変わることがあるので、バンドオフセットによるエネルギーバリアを低くするためには、ホウ素濃度を考慮してソース／ドレイン領域のリン濃度を決める必要がある。
従って、炭化シリコン層に混入されるドーパント量を調整することにより、バンドオフセット量を低減してエネルギーバリアを低減できるとともに、ソース／ドレイン領域の抵抗を減らすことができる。
【００８９】
ところで、本実施形態のＮＭＯＳトランジスタＴｎのソース領域２６ｓ及びドレイン領域２６ｄについて、例えば第２のリンドープト炭化シリコン層２４内の炭素濃度を１．５at％以下、リン濃度を１．５at％とする。さらに、第１のリンドープト炭化シリコン層２３内の炭素濃度を２．０at％、リン濃度を０．５at％の条件とする。
その条件で、ソース領域２６ｓとドレイン領域２６ｄの間のｐウェル６において、表面から深さ５ｎｍまでのチャネル領域６ｃに加わる引張応力による歪量について有限要素法（ＦＥＭ）により予測したところ、図８の実線に示す結果が得られた。有限要素法では、格子定数の変化から換算した弾性定数を基本データとした。
【００９０】
また、第１のリセス１６内に、第２のリンドープト炭化シリコン層２４の替わりに、第１のリンドープト炭化シリコン層２３と同じリンドープト炭化シリコン層を形成したＮＭＯＳトランジスタを比較例とする。
そして、比較例についても、引張応力によるチャネ領域の歪量を有限要素法により予測
したところ、図８の波線に示す結果が得られた。
【００９１】
図８によれば、本実施形態と比較例の双方におけるチャネル領域の歪量にほぼ差が見られない。従って、リンドープト炭化シリコン層において、シリコン結晶内の炭素濃度を減らしてリン濃度を高くすることはチャネル領域に歪みを発生させるために十分であることがわかる。しかも、ソース領域２６ｓとドレイン領域２６ｄの間の抵抗値とバンドオフセットのそれぞれの縮小については、図３及び図７により、本実施形態の方が比較例よりも優位である。
なお、図８においてεxxは面内歪みを示し、εyyは膜厚方向の歪みを示している。
【００９２】
図９は、シリコン層、炭化シリコン層及びリンドープト炭化シリコン層について、ＵＶラマン分光による測定結果を示している。シリコン層は単結晶であって図９ではＳｉで示している。また、図９においてＣ１％とＣ２％はそれぞれＣを１ａｔ％、２ａｔ％含む２つの炭化シリコン層を示している。さらに、図８においてＣ２％＋Ｐ１％は、Ｐを１ａｔ％、Ｃを２ａｔ％含むリンドープト炭化シリコン層を示している。
【００９３】
図９によれば、シリコン層のラマンシフトのピークが５２０ｃｍ−１に存在する。また、炭化シリコン層及びリンドープト炭化シリコン層は、シリコン層に比べてラマンシフトの値が小さく、チャネル領域６ｃに引張歪みを生じさせる。また、炭素濃度が高いほどラマンシフトの値が小さく、引張歪みが大きくなる。さらに、炭素濃度が同じであってもリンを加えることによりラマンシフトがさらに小さくなって引張歪み量が増える。
【００９４】
以上のことから、図１Ｙにおいて、ソース領域２６ｓとドレイン領域２６ｄのうちシリコン基板１の表面のチャネル領域６ｃに近い端部の炭素濃度を減らし、リン濃度を高くすることは、バンドオフセット量を減らすことができるとともに、ソース領域２６ｓとドレイン領域２６ｄの間の抵抗を小さくすることが可能になる。これにより、ソース領域２６ｓとドレイン領域２６ｄの間のチャネル領域６ｃにおける電子移動度を高くすることができる。
チャネル領域６ｃの引っ張り歪みを大きくするためには、チャネル領域６ｃの両側に形成されてチャネル領域６ｃより下方の第１のリンドープト炭化シリコン層２３炭化シリコンの炭素濃度を２％以上にすることが好ましい。
【００９５】
（第２の実施の形態）
図１０Ａ〜図１０Ｒは、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。
まず、第１実施形態と同様に、シリコン基板１に、ＳＴＩ４で区画されるｎウェル５及びｐウェル６を形成する。続いて、第１実施形態に示した方法により、ｎウェル５とｐウェル６のそれぞれの上に、ゲート絶縁膜７を介して第１、第２のゲート電極１３ａ、１３ｂを形成する。
第１、第２のゲート電極１３ａ、１３ｂの上には、第１実施形態と同様に、絶縁膜１１としてシリコン窒化膜が形成されている。
【００９６】
次に、図１０Ａに示すように、ｎウェル５の上に開口部４１ａを有するとともにｐウェル６を覆うレジストパターン４１をシリコン基板１の上に形成する。続いて、第１のゲート電極１３ａをマスクに使用し、開口部４１ａを通してｎウェル５内にｐ型不純物、例えばホウ素をイオン注入することにより、第１のゲート電極１３ａの両側のｐウェル５内にｐ型エクステンション領域４２を形成する。その後に、レジストパターン４１を除去する。
【００９７】
次に、図１０Ｂに示すように、第１実施形態で示した方法により、第１、第２のゲート
電極１３ａ、１３ｂのそれぞれの側面に、絶縁性のサイドウォールスペーサ１４ｓを形成する。サイドウォールスペーサ１４ｓは、シリコン窒化膜から形成される。
続いて、図１０Ｃに示すように、第１、第２のゲート電極１３ａ、１３ｂ、絶縁膜１１、サイドウォールスペーサ１４ｓ、ＳＴＩ４及びシリコン基板１の上に、シリコン酸化膜４３をＣＶＤ法により約５ｎｍの厚さに形成する。さらに、シリコン酸化膜４３の上にシリコン窒化膜４４をプラズマＣＶＤ法により約２０ｎｍの厚さに形成する。
その後に、シリコン窒化膜４４上にフォトレジストを塗布し、これを露光、現像等することにより、ｐウェル６の上方でシリコン窒化膜４４を露出する開口部４５ａを有するレジストパターン４５を形成する。
【００９８】
次に、図１０Ｄに示すように、レジストパターン４５の開口部４５ａを通して、シリコン酸化膜４３が露出するまでシリコン窒化膜４４をエッチバックする。これにより、第１のゲート電極１３ａの側面に、絶縁性のサイドウォールスペーサ４４ｓを形成する。
その後に、レジストパターン４５及びサイドウォールスペーサ４４ｓをマスクに使用し、ｎウェル５上で露出しているシリコン酸化膜４３をフッ酸により除去する。さらに、レジストパターン４５を除去する。
【００９９】
次に、図１０Ｅに示すように、サイドウォールスペーサ４４ｓ、シリコン窒化膜４４、絶縁膜１１及びＳＴＩ４をマスクに使用し、プラズマエッチングによりｎウェル５内に第１のリセス４６を例えば３０ｎｍの深さに形成する。この場合のエッチングガスとして、例えば塩素系ガスを使用する。
さらに、図１０Ｆに示すように、第１のリセス４６から露出しているｎウェル５上にＳｉＧｅ膜４７をＣＶＤ法により選択的にエピタキシャル成長する。ＳｉＧｅ膜４７を形成するために、例えばＳｉＨ４、ＧｅＨ４、Ｈ２、Ｂ２Ｈ６、ＨＣｌを含む反応ガスを使用する。ＳｉＧｅ膜４７において、例えば、Ｓｉの原子数比率は８０％、Ｇｅの原子数比率は２０％であり、Ｓｉ０．８Ｇｅ０．２で示される。
【０１００】
これにより、第１のゲート電極１３ａの両側方では、エクステンション領域４２とＳｉＧｅ膜４７によりソース領域４７ｓ、ドレイン領域４７ｄがそれぞれ形成される。
なお、ＳｉＧｅ膜４７を例えば３ステップで形成し、各ステップの後に塩素系ガスを用いて、絶縁膜１１、第２のサイドウォールスペーサ４１及びシリコン窒化膜４４の上の多結晶のＳｉＧｅ膜を選択的にエッチングしてもよい。
次に、図１０Ｇに示すように、ｐウェル５を覆うとともにシリコン窒化膜４４を露出する形状を有するレジストパターン４８をシリコン基板１の上に形成する。続いて、レジストパターン４８をマスクにして、シリコン窒化膜４４を熱リン酸により選択的に除去し、さらにフッ酸によりシリコン酸化膜４３を除去する。続いて、図１０Ｈに示すように、レジストパターン４８を除去する。
【０１０１】
その後に、シリコン基板１の上にシリコン酸化膜４９を形成した後に、ｐウェル６上を開口するレジストパターンをシリコン基板１の上に形成し、さらに、レジストパターンをマスクにしてｐウェル６上のシリコン酸化膜４９を除去する。これにより、図１０Ｉに示すように、ｎウェル５上のＳｉＧｅ膜４７、サイドウォールスペーサ４４ｓ等を覆うとともに、第２のゲート電極１３ｂ及びサイドウォールスペーサ１４ｓの両側でｐウェル６を露出させる。
【０１０２】
次に、図１０Ｊに示すように、絶縁膜１１、サイドウォールスペーサ１４ｓ及びシリコン酸化膜４９をマスクに使用して、ｐウェル６をプラズマエッチングする。これにより、第２のゲート電極１３ｂの両側に第２のリセス１６を例えば約１０ｎｍの深さに形成する。この場合のエッチングガスとして塩素系ガスを使用する。その後に、フッ酸によりシリコン酸化膜４９を除去する。
【０１０３】
次に、図１０Ｋに示すように、シリコン基板１の上に、シリコン酸化膜５０をＣＶＤ法により例えば５ｎｍの厚さに形成する。続いて、シリコン酸化膜５０上にシリコン窒化膜５１をＣＶＤ法により例えば２０ｎｍの厚さに形成する。さらに、シリコン窒化膜５１の上にフォトレジストを塗布し、これを露光、現像することにより、ｐウェル６の上に開口部５２ａを有するレジストパターン５２を形成する。
【０１０４】
さらに、図１０Ｌに示すように、レジストパターン５２の開口部５２ａを通してシリコン窒化膜５１、シリコン酸化膜５０をエッチバックすることにより、第２のゲート電極１３ｂの側面にサイドウォールスペーサ５１ｓを形成する。その後に、レジストパターン５２を除去する。サイドウォールスペーサ５１ｓは、第２のリセス１６のうちゲート電極１３ｂ寄りの端部を覆う形状となる。
【０１０５】
次に、図１０Ｍに示すように、シリコン窒化膜５１、ＳＴＩ４、サイドウォールスペーサ５１ｓ等をマスクにして、プラズマエッチング法によりｐウェル６をエッチングする。これにより、第２のゲート電極１３ｂの両側方に第３のリセス２２を例えば約３０ｎｍの深さに形成する。この場合のエッチングガスとして塩素系ガスを使用する。
その後に、第３のリセス２２の表面をスムーズにするため、有機アルカリ・酸によりｐウェル６をウェットエッチングしてもよい。
【０１０６】
続いて、図１０Ｎに示すように、第１実施形態に示した方法に従って、第３のリセス２２内のｐウェル６上に第１のリンドープト炭化シリコン層２３を選択成長する。即ち、第１のリンドープト炭化シリコン層２３は、例えば３ステップで形成され、１ステップの堆積を終える毎に、シリコン窒化膜５１、ＳＴＩ４等の上に形成される多結晶のリンドープト炭化シリコン層をエッチングして除去する。このエッチングによれば、ｐウェル６上に形成された単結晶のリンドープト炭化シリコン層２３の膜厚は５％程度減少する。
【０１０７】
次に、図１０Ｏに示すように、シリコン窒化膜５１を覆うとともにｐウェル６の上に開口部を有するレジストパターン５３をシリコン基板１上に形成する。その後、サイドウォールスペーサ５１ｓを構成するシリコン窒化膜５１とシリコン酸化膜５０をそれぞれ熱リン酸、フッ酸により除去する。その後に、レジストパターン５３を除去する。
【０１０８】
続いて、図１０Ｐに示すように、残された第１のリセス１６の底面上と第１のリンドープト炭化シリコン層２３上に第２のリンドープト炭化シリコン層２４をゲート絶縁膜７の下面の位置まで選択成長する。続いて、第２のリンドープト炭化シリコン層２４上に第３のリンドープト炭化シリコン層２５を形成する。第２、第３のリンドープト炭化シリコン層２４、２５は、第１実施形態に示した条件で形成される。第２のリンドープト炭化シリコン層２４は、第２のゲート電極１３ｂの下方のチャネル領域に接合する。
【０１０９】
第１のリンドープト炭化シリコン層２３は、Ｃを２ａｔ％以上。２．５ａｔ％以下の濃度で含み、Ｐを濃度０ａｔ％より大きく、１ａｔ％以下の濃度で含む。
第２のリンドープト炭化シリコン層２４は、Ｃを０ａｔ％より大きく、１．５ａｔ％以下の濃度で含み、Ｐを０ａｔ％より大きく、２ｔ％以下の濃度で含む。
第３のリンドープト炭化シリコン層２５の組成は、例えば第２のリンドープト炭化シリコン層２４の組成と同じにする。
【０１１０】
以上により形成された第１、第２及び第３のリンドープト炭化シリコン層２３、２４、２５に含まれるリンと炭素のそれぞれの厚さ方向の濃度分布は図２に示した状態となる。即ち、第１のリンドープト炭化シリコン層２３に含まれる炭素濃度は第２、第３のリンドープト炭化シリコン層２４、２５の炭素濃度よりも高い。一方、第２、第３のリンドープ
ト炭化シリコン層２４、２５に含まれるリン濃度は、第１のリンドープト炭化シリコン層２３に含まれるリン濃度よりも高い。
【０１１１】
ここで、第２のゲート電極１３ｂの一側方に形成された第１、第２及び第３のリンドープト炭化シリコン層２３、２４、２５をソース領域２６ｓとし、他側方に形成された第１、第２及び第３のリンドープト炭化シリコン層２３、２４、２５をドレイン領域２６ｓとする。その後に、最上のシリコン窒化膜５０を熱リン酸により除去する。
【０１１２】
その後に、シリコン基板１、シリコン酸化膜５０、ＳＴＩ４、サイドウォールスペーサ５１ｓ等の上にシリコン酸化膜を形成する。その後に、そのシリコン酸化膜をエッチバックすることにより、図１０Ｑに示すように、第１のゲート電極１３ａの側面上に４層目のサイドウォールスペーサ５４を形成するとともに、ｐウェル６の上の第２のゲート電極１３ｂの側面上に二層目のサイドウォールスペーサ５５を形成する。
【０１１３】
次に、図１０Ｒに示す構造を形成するまでの工程を説明する。
まず、第１、第２のゲート電極１３ａ、１３ｂの上の絶縁膜１１を選択的にエッチングすることにより、第１、第２のゲート電極１３ａ、１３ｂの上面を露出させる。
続いて、第１、第２のゲート電極１３ａ、１３ｂ、ＳｉＧｅ膜４７、第３のリンドープト炭化シリコン層２５等の上にニッケル膜を形成した後に、例えば２２０℃〜２８０℃の温度でシリコン基板１をアニールする。これにより、ニッケルとシリコンが反応し、第１、第２のゲート電極１３ａ、１３ｂ、ＳｉＧｅ膜４７、第３のリンドープト炭化シリコン層２５の上部には、シリサイド膜５６ａ〜５６ｆが形成される。
【０１１４】
その後に、硫酸と過酸化水素水を含む溶液を用いてニッケル膜を除去する。続いて、３００℃〜５００℃の温度帯でシリサイド膜５６ａ〜５６ｆをアニールする。
この後に、第１実施形態と同様にしてエッチストップ絶縁膜、層間膜、導電性プラグ、配線等を形成する。
以上の工程により、ｎウェル５、ゲート絶縁膜７、第１のゲート電極１３ａ、ソース領域４７ｓ、ドレイン領域４７ｄ等を有するＰＭＯＳトランジスタＴｐが形成される。また、ｐウェル６、ゲート絶縁膜７、ソース領域２６ｓ、ドレイン領域２６ｄ等を有するＮＭＯＳトランジスタＴｎが形成される。
【０１１５】
以上の実施形態において、ＰＭＯＳトランジスタＴｐのソース領域４７ｓとドレイン領域４７ｄはそれぞれＳｉＧｅ膜４７から形成されているので、それらの間のチャネル領域５ｃに圧縮応力が加わってチャネル領域５ｃを走行するホールの移動度が高くなる。
【０１１６】
一方、ＮＭＯＳトランジスタＴｎのソース領域２６ｓとドレイン領域２６ｄは、第１実施形態と同様に、それぞれ第１〜第３のリンドープト炭化シリコン層２３、２４、２５から構成されている。このため、ソース領域２６ｓとドレイン領域２６ｄの間のチャネル領域６ｃには引張応力が加わり、チャネル領域６ｃの電子の移動度が高くなる。
【０１１７】
また、ソース領域２６ｓとドレイン領域２６ｓでは、第１実施形態と同様に、第１のリンドープト炭化シリコン層２３のＣ濃度に比べて、第２のリンドープト炭化シリコン層２４に含まれるＣ濃度が低くなっている。このため、チャネル領域６ｃと第２のリンドープト炭化シリコン層９２４の界面においてエネルギーバリアが低くなる。また、第１のリンドープト炭化シリコン層２３はＣ濃度が高くしかも厚く形成されているので、チャネル領域６ｃに大きな圧縮応力を加えることができる。
【０１１８】
しかも、第１実施形態と同様に、第１のリンドープト炭化シリコン層２３のＰ濃度に比べて、第２のリンドープト炭化シリコン層２４に含まれるＰ濃度が高くなっている。この
ため、チャネル領域の両側の導電率が高くなり、さらに、Ｃによる圧縮応力がＰにより補助されて高くなる。
これらにより、電子がチャネル領域６ｃからドレイン領域２６ｄに注入し易くなる。
【０１１９】
（第３の実施の形態）
図１１Ａ〜図１１Ｈは、本発明の第３実施形態に係る半導体装置の製造方法を示す断面図である。
まず、第１実施形態と同様に、シリコン基板１に、ＳＴＩ４で区画されるｎウェル５及びｐウェル６を形成する。続いて、第１実施形態に示した方法により、ｎウェル５とｐウェル６のそれぞれの上に、ゲート絶縁膜７を介して第１、第２のゲート電極１３ａ、１３ｂを形成する。第１、第２のゲート電極１３ａ、１３ｂの上には、絶縁膜１１としてシリコン酸化膜が形成されている。
【０１２０】
次に、第１、第２のゲート電極１３ａ、１３ｂ及びシリコン基板１の上にシリコン窒化膜を形成する。さらに、図１１Ａに示すように、シリコン窒化膜をエッチバックすることにより、第１、第２のゲート電極１３ａ、１３ｂの側面に、シリコン窒化膜からなるサイドウォールスペーサ１４ｓを形成する。
続いて、シリコン基板１の上にフォトレジストを塗布し、これを露光、現像する。これにより、図１１Ｂに示すように、ｐウェル６の上に開口部６０ａを有するレジストパターン６０を形成する。
【０１２１】
その後に、レジストパターン６０、サイドウォールスペーサ１４ｓ及び第２のゲート電極１３ｂをマスクにして、ｐウェル６内にＧｅをイオン注入する。続いて、開口部６０ａを通してｐウェル６内にＣをイオン注入し、その後にＰをイオン注入する。
Ｇｅは、その後のシリコン基板１内への元素のイオン注入を容易にするために、イオン注入される。
【０１２２】
この場合、Ｇｅのイオン注入条件として、例えば加速エネルギーを１５ｋｅＶ、ドーズ量を３×１０１４ｃｍ−２とする。また、Ｃのイオン注入条件として、例えば加速エネルギーを３ｋｅＶ、ドーズ量を２×１０１５ｃｍ−２とする。Ｐのイオン注入条件として、例えば加速エネルギーを２ｋｅＶ、ドーズ量を１×１０１６ｃｍ−２とする。
これにより、第２のゲート電極１３ｂの両側のｐウェル６の表層に、炭素を第１濃度で含む、さらにリンを第２濃度、例えば１×１０２１／ｃｍ３又はそれ以下で含む第１のリンドープト炭化シリコン領域６１を形成する。第１のリンドープト炭化シリコン領域６１は、第２のゲート電極１３ｂの下のチャネル領域６ｃに接合する。
【０１２３】
レジストパターン６０を除去した後、さらに、シリコン基板１の上に新たにフォトレジストを塗布し、これを露光、現像することにより、図１１Ｃに示すように、ｎウェル５の上に開口部６２ａを有するレジストパターン６２を形成する。
その後に、レジストパターン６２、サイドウォールスペーサ１４ｓ及び第１のゲート電極１３ａをマスクにして、ｎウェル５内にＧｅをイオン注入し、続いて、ｎウェル５内にフッ化ホウ素イオン（ＢＦ２＋）を注入する。
【０１２４】
この場合、Ｇｅのイオン注入条件として、例えば、加速エネルギーを２０ｋｅＶ、ドーズ量を５×１０１４ｃｍ−２とする。また、ＢＦ２＋の注入条件として、例えば加速エネルギーを１ｋｅＶ、ドーズ量を１×１０１５ｃｍ−２とする。これにより、第１のゲート電極１３ａの両側のｎウェル５の上層に低不純物濃度のエクステンション領域６３ａを形成する。
【０１２５】
レジストパターン６２を除去した後に、シリコン基板１をミリ秒単位の短時間でアニー
ルする。アニールとして、例えばフラッシュランプ又はレーザを用いる。これにより、ｎウェル５及びｐウェル６を再結晶化するとともに、リンドープト炭化シリコン領域６１内でＣとＰを結晶格子位置に導く。同時に、ｎウェル５内に導入されたＢを活性化する。
【０１２６】
次に、シリコン基板１の上に、第１、第２のゲート電極１３ａ、１３ｂ及び第１のサイドウォールスペーサ１４ｓを覆うシリコン窒化膜を形成する。その後に、図１１Ｄに示すように、シリコン窒化膜をエッチバックすることにより、第１、第２のゲート電極１３ａ、１３ｂの側方に二層目のサイドウォールスペーサ６４を形成する。
【０１２７】
二層目のサイドウォールスペーサ６４であるシリコン窒化膜は、例えばプラズマＣＶＤ法により５００℃以下の温度で形成される。この場合の反応ガスとして、シランとアンモニアを含むガスを使用する。また、プラズマＣＶＤ装置における電極に印加する電力の周波数を２．４６ＧＨｚ、パワーを３０００Ｗとする。
【０１２８】
続いて、シリコン基板１の上にフォトレジストを塗布し、これを露光、現像する。これにより、図１１Ｅに示すように、ｐウェル６の上に開口部６５ａを有するレジストパターン６５を形成する。
さらに、レジストパターン６５及び第２のゲート電極１３ｂ、サイドウォールスペーサ１４ｓ、６４をマスクにして、開口部６５ａを通してｐウェル６内にＧｅをイオン注入する。続いて、開口部６５ａを通してｐウェル６内にＣをイオン注入し、その後にＰをイオン注入する。
【０１２９】
この場合、Ｇｅのイオン注入条件として、例えば加速エネルギーを２０ｋｅＶ、ドーズ量を５×１０１４ｃｍ−２とする。また、Ｃのイオン注入条件として、例えば加速エネルギーを５ｋｅＶ、ドーズ量を２×１０１５ｃｍ−２とする。Ｐのイオン注入条件として、例えば加速エネルギーを６ｋｅＶ、ドーズ量を８×１０１５ｃｍ−２とする。
【０１３０】
これにより、第２のゲート電極１３ｂ及びサイドウォールスペーサ６４の外側のｐウェル６内であって第１のリンドープト炭化シリコン領域６１の下に、第２のリンドープト炭化シリコン領域６６を形成する。第２のリンドープト炭化シリコン領域６６内のリン濃度は上記のリンの第２濃度よりも低い。また、第１のリンドープト炭化シリコン領域６１と第２のリンドープト炭化シリコン領域６６が重なる領域では、リン濃度及び炭素濃度が、第１、第２のリンドープト炭化シリコン領域６１、６６よりも高くなっている。
【０１３１】
第２のリンドープト炭化シリコン領域６６を形成するためにＣをイオン注入する際に、第１のリンドープト炭化シリコン領域６１の形成条件に比べて、加速エネルギーだけでなく、ドーズ量を高くしてもよい。これにより、第１のリンドープト炭化シリコン領域６１の下の第２のリンドープト炭化シリコン領域６６の炭素濃度は、サイドウォールスペーサ４８の下の第１のリンドープト炭化シリコン領域６１の端部の第１濃度よりも高くなる。
【０１３２】
第２のゲート電極１３ｂの一側方の第１、第２のリンドープト炭化シリコン領域６１、６６はソース領域６７ｓであり、さらに、第２のゲート電極１３ｂの他側方の第１、第２のリンドープト炭化シリコン領域６１、６６はドレイン領域６７ｄである。
レジストパターン６５を除去した後、さらに、シリコン基板１の上に新たにフォトレジストを塗布し、これを露光、現像することにより、図１１Ｆに示すように、ｐウェル６の上を覆うとともにｎウェル５の上に開口部６８ａを有するレジストパターン６８を形成する。
【０１３３】
その後に、レジストパターン６８及び第１のゲート電極１３ａ及びサイドウォールスペーサ１４ｓ、６４をマスクにして、ｎウェル５内にＧｅをイオン注入する。続いて、開口
部６８ａを通してｎウェル５内にフッ化ホウ素イオン（ＢＦ２＋）を注入する。
この場合、Ｇｅのイオン注入条件として、例えば加速エネルギーを２０ｋｅＶ、ドーズ量を５×１０１４ｃｍ−２とする。また、ＢＦ２＋の注入条件として、例えば加速エネルギーを１ｋｅＶ、ドーズ量を６×１０１５ｃｍ−２とする。
【０１３４】
これにより、ｎウェル５において、第１のゲート電極１３ａ及びサイドウォールスペーサ６４が形成された領域の両側方に高不純物濃度のｐ型不純物拡散領域６３ｂを形成する。ｐ型不純物拡散領域６３ｂは、ｐ型エクステンション領域６３ａの一部に重なる。
【０１３５】
２つの領域のｐ型エクステンション領域６３ａ及びｐ型不純物拡散領域６３ｂのうちの一方はソース領域６３ａとなり、他方はドレイン領域６３ｄとなる。
レジストパターン６８を除去した後に、図１１Ｇに示すように、ゲート電極１３ａ、１３ｂの上のシリコン酸化膜からなる絶縁膜１１をフッ酸により除去する。
【０１３６】
レジストパターン６８を除去した後に、シリコン基板１をミリ秒単位の短時間で急速アニールする。アニールとして、例えばフラッシュランプ又はレーザを用いる。フラッシュを用いる場合には４０００Ｖの放電電圧を１ｍｓの時間で発光させる。また、レーザを用いる場合には出力２０００Ｗにて到達換算温度１２００℃のレーザ光を１ｍｓの時間で照射する。
これにより、ｎウェル５、ｐウェル６を再結晶化するとともに、第２のリンドープト炭化シリコン領域６６とその上の領域でＣとＰを結晶格子位置に導く。同時に、ｎウェル５内に導入されたＢを活性化する。
【０１３７】
次に、シリコン基板１、第１、第２のゲート電極１３ａ、１３ｂ、ソース領域６３ｓ、６７ｓ、ドレイン領域６３ｄ、６７ｄ等の上に金属膜、例えばニッケル膜を形成した後に、第１実施形態と同じ条件でシリコン基板１と金属膜をアニールする。その後に、金属膜を除去する。
これにより、図１１Ｈに示すように、第１、第２のゲート電極１３ａ、１３ｂ、ソース領域６３ｓ、６７ｓ及びドレイン領域６３ｄ、６７ｄの上にシリサイド層６９ａ〜６９ｆが形成される。
【０１３８】
この後に、第１実施形態と同様にしてエッチストップ絶縁膜、層間膜、導電性プラグ、配線等を形成する。
以上により、ｎウェル５、ゲート絶縁膜７、第１のゲート電極１３ａ、ソース領域６３ｓ、ドレイン領域６３ｄ等を有するＰＭＯＳトランジスタＴｐが形成される。また、ｐウェル６、ゲート絶縁膜７、第２のゲート電極１３ｂ、ソース領域６７ｓ、ドレイン領域６７ｄ等を有するＮＭＯＳトランジスタＴｎが形成される。
【０１３９】
以上の実施形態において、ＮＭＯＳトランジスタＴｎのソース領域６７ｓ、ドレイン領域６７ｄには炭素が含まれているので、それらの領域の間のチャネル領域６ｃには引張応力が加わり、チャネル領域６ｃ内の電子の移動度を高める。この場合、ソース領域６７ｓ、ドレイン領域６７ｄに含まれるリンは、第１実施形態と同様に、炭素による引張応力を補助する、
【０１４０】
また、ソース領域６７ｓ、ドレイン領域６７ｄの端部において、リン濃度は、チャネル領域６ｃに接合する部分で高くなっている。従って、第１実施形態と同様に、エネルギーバンドギャップの伝導帯では、リンによる縮退が生じるので、エネルギーバリアが小さくなる。
【０１４１】
さらに、第１のリンドープト炭化シリコン領域６１のうち第２のゲート電極１３ｂ寄り
の端部の炭素濃度を１．５ａｔ％以下にすることにより、第１実施形態と同様に、バンドオフセットの効果を小さくしてエネルギーバリアを小さくすることができる。
第１のリンドープト炭化シリコン領域６１のリン濃度は高くなっているので、その端部で抵抗が低くなる。これらにより、電子をチャネル領域６ｃからドレイン領域６７ｄに注入し易くなる。
また、ソース領域６７ｓ、ドレイン領域６７ｄのそれぞれの下層部の第２のドープト炭化シリコン流域６６の炭素濃度を第１のドープト炭化シリコン膜６１よりも高くすることによりチャネル領域６ｃの引張応力をさらに高くすることができる。
【０１４２】
従って、ソース領域６７ｓ、ドレイン領域６７ｄによりチャネル領域６ｃに歪みを加えつつソース領域６７ｓ、ドレイン領域６７ｄの抵抗値を下げ、かつチャネル領域６ｃに対するドレイン領域６７ｄの電子の注入を容易にすることが可能になる。
【０１４３】
第１実施形態で説明したように、ＮＭＯＳトランジスタＴｎの場合には、リンの共有結合半径から換算した疑似ダイアモンド格子の格子定数を算出すると０．４９３ｎｍであり、シリコンの格子定数の０．５４３ｎｍよりも小さい。
従って、リンドープト炭化シリコン層の緩和状態の混晶格子定数の値は、シリコン層よりも確実に小さくなる。これを簡易実験により、ラマン分光法により解析する。
【０１４４】
まず、図１２Ａに示すように、開口７２ａを有するマスク７２を単結晶のシリコン層７１上に形成した状態で、開口部７２ａを通して単結晶シリコン層７１にＧｅを加速エネルギー２０ｋｅＶ、ドーズ量５×１０１４ｃｍ-２の条件でイオン注入することによりシリコン層の母結晶を壊す。これにより、シリコン層７１内に炭素及びリンを入り易くする。そのようなシリコン層７１の試料を複数形成した後に、Ｇｅイオン注入領域に炭素、又は、炭素及びリンを次の条件でイオン注入する。
【０１４５】
第１の条件として、図１２Ａの（１）に示すように、炭素を加速エネルギー４ｋｅＶ、ドーズ量３×１０１５ｃｍ-２の条件でシリコン層７１にイオン注入する。第２の条件として、図１２Ａの（２）に示すように、炭素を加速エネルギー４ｋｅＶ、ドーズ量６×１０１５ｃｍ-２の条件でシリコン層にイオン注入する。第３の条件として、図１２Ａの（３）に示すように、炭素を加速エネルギー４ｋｅＶ、ドーズ量６×１０１５ｃｍ-２の条件でシリコン層にイオン注入し、さらにリンを加速エネルギー６ｋｅＶ、ドーズ量１．２×１０１６ｃｍ-２の条件でシリコン層にイオン注入する。
【０１４６】
そして、第１、第２及び第３のイオン注入の後に、急速熱処理によりシリコン層７１を活性化した。活性化後のそれぞれのシリコン層７１について、ＵＶレーザ・ラマン分光によりラマンシフト値を調べ、ラマンシフトのピークを解析したところ図１２Ｂに示す結果が得られた。
なお、初期の単結晶シリコン層７１をＵＶレーザ−ラマン分光により測定するとラマンシフトが５２０ｃｍ−１となる。
【０１４７】
第１の条件でイオン注入した後のシリコン層７１のラマンシフトの値は５１７ｃｍ−１〜５１８ｃｍ−１になって歪が生じていることがわかる。これに対して、第２の条件でイオン注入した後のシリコン層７１のラマンシフトの値は５１９ｃｍ−１になる。これにより、過剰ドーズによりシリコン層７１に加わる歪みが開放され、シリコン層７１のラマンシフト値に近づく。
これに対し、第３の条件でイオン注入した後のシリコン層７１のラマンシフトの値は５１７ｃｍ−１〜５１８ｃｍ−１になった。このことは、リンのイオン注入により、結晶格子の所定位置に炭素、リンが良好に入ったことを意味している。
これにより、リン及び炭素のシリコン層７１への導入により、上記したチャネル領域６
ｃに歪みを加える効果があることがわかる。
【０１４８】
また、シリコン層、炭化シリコン層及び燐含有炭化シリコン層のそれぞれをＵＶラマン分光により測定すると、第１実施形態に示した図９と同様の結果が得られる。
従って、炭素濃度が増えるにつれてラマンシフトが小さくなってシリコン層に加える引っ張り歪みが小さくなる。また、シリコン層に２ａｔ％の炭素と１ａｔ％の濃度でリンを含有させることにより、ラマンシフトはリンを含有させない場合に比べて増加し、シリコン層に加える引っ張り応力はさらに増加する。
それらの実験結果により、炭素によりシリコン膜に発生させる歪みをリン添加により増加する効果がある。
【０１４９】
ここで挙げた全ての例および条件的表現は、発明者が技術促進に貢献した発明および概念を読者が理解するのを助けるためのものであり、ここで具体的に挙げたそのような例および条件に限定することなく解釈すべきであり、また、明細書におけるそのような例の編成は本発明の優劣を示すこととは関係ない。本発明の実施形態を詳細に説明したが、本発明の精神および範囲から逸脱することなく、それに対して種々の変更、置換および変形を施すことができると理解すべきである。
【０１５０】
次に、本発明の実施形態について特徴を付記する。
（付記１）
半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記半導体基板のうち前記ゲート電極の下方に形成されるチャネル領域と、前記チャネル領域の両側方に形成され、第１炭素濃度で炭素を含み、第１リン濃度でリンを含む第１の炭化シリコン層と、前記第１の炭化シリコン層上で前記チャネル領域に接合して形成され、第１リン濃度より高い第２リン濃度でリンを含み、前記第１炭素濃度以下の第２炭素濃度で炭素を含む第２の炭化シリコン層とを有することを特徴とする半導体装置。
（付記２）
前記第１炭化シリコン層は、前記ゲート電極の両側の前記半導体基板に形成された第１の凹部内に形成され、前記第２炭化シリコン層は、前記ゲート電極の両側の前記半導体基板に前記第１の凹部よりも浅く形成された第２の凹部内に形成されることを特徴とする付記１に記載の半導体装置。
（付記３）
前記第１炭素濃度は２．０ａｔ％以上、前記第２炭素濃度は１．５ａｔ％以下であることを特徴とする付記１又は付記２に記載の半導体装置。
（付記４）
前記第１リン濃度は１．０ａｔ％以下、前記第２リン濃度は２．０ａｔ％以下であることを特徴とする付記１乃至付記３のいずれか１つに記載の半導体装置。
（付記５）
前記第２の炭化シリコン層の端部は、前記第１の炭化シリコン層よりも前記ゲート電極に近い位置に形成されていることを特徴とする付記１乃至付記４のいずれか１つに記載の半導体装置。
（付記６）
前記ゲート電極の側面には、前記ゲート電極と前記第２の炭化シリコン層を分離するサイドウォールスペーサが形成されていることを特徴とする付記１乃至付記５のいずれか１つに記載の半導体装置。
（付記７）
前記第１の炭化シリコン層は、前記第２の炭化シリコン層よりも厚いことを特徴とする付記１乃至付記６のいずれか１つに記載の半導体装置。
（付記８）
前記第２の炭化シリコン層上に形成され、第１リン濃度より高い第３リン濃度でリンを
含み、前記第１炭素濃度以下の第３炭素濃度で炭素を含む第３の炭化シリコン層を有することを特徴とする付記１乃至付記７のいずれか１つに記載の半導体装置。
（付記９）
半導体基板にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極をマスクとして前記半導体基板をエッチングすることにより、前記ゲート電極の両側に第１の凹部を形成する工程と、前記第１の凹部を形成する工程の後、前記ゲート電極側壁に第１サイドウォールスペーサを形成する工程と、前記ゲート電極及び前記第１サイドウォールスペーサをマスクとして、前記半導体基板をエッチングすることにより、前記第１の凹部の下に第２の凹部を形成する工程と、前記第２の凹部内に、第１炭素濃度で炭素を含み、第１リン濃度でリンを含む第１の炭化シリコン層を形成する工程と、前記第１の炭化シリコン層を形成した後、前記第１サイドウォールスペーサを除去する工程と、前記第１サイドウォールスペーサを除去する工程の後、前記第１の凹部内と前記第１の炭化シリコン層の上に、前記第１リン濃度より高い第２リン濃度でリンを含む第２の炭化シリコン層を形成する工程とを有することを特徴とする半導体装置の製造方法。
（付記１０）
前記第１の凹部を形成する前に、前記ゲート電極の側面に第２のサイドウォールスペーサを形成する工程を有することを特徴とする付記９に記載の半導体装置の製造方法。
（付記１１）
前記第２の炭化シリコン層を形成した後に、前記第２のサイドウォールスペーサの上に第３のサイドウォールスペーサを形成する工程を有することを特徴とする付記１０に記載の半導体装置の製造方法。
（付記１２）
前記第１炭素濃度は２．０ａｔ％以上、前記第２炭素濃度は１．５ａｔ％以下であることを特徴とする付記９乃至付記１１のいずれか１つに記載の半導体装置の製造方法。
（付記１３）
前記第２の炭化シリコン層は、前記第１炭素濃度よりも低い第２炭素濃度で炭素を含むことを特徴とする付記９乃至付記１２に記載の半導体装置の製造方法。
（付記１４）
前記第１リン濃度は１．０ａｔ％以下、前記第２リン濃度は２．０ａｔ％以下であることを特徴とする付記１３に記載の半導体装置。
（付記１５）
半導体基板にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極をマスクとして前記半導体基板に第１のドーズ量、第１の加速エネルギーで炭素をイオン注入する工程と、前記ゲート電極をマスクとして前記半導体基板に第２のドーズ量、第２の加速エネルギーでリンをイオン注入する工程と、前記ゲート電極の両側面にサイドウォールスペーサを形成する工程と、前記ゲート電極及び前記サイドウォールスペーサをマスクとして前記半導体基板に、前記第１のドーズ量以上の第３のドーズ量、第３の加速エネルギーで炭素をイオン注入する工程と、前記ゲート電極及び前記サイドウォールスペーサをマスクとして前記半導体基板に、前記第２のドーズ量以下の第４のドーズ量、第４の加速エネルギーでリンをイオン注入する工程とを有することを特徴とする半導体装置の製造方法。
（付記１６）
前記第３の加速エネルギーは前記第１の加速エネルギーより大きく、前記第４の加速エネルギーは前記第２の加速エネルギーより大きいことを特徴とする付記１４に記載の半導体装置の製造方法。
（付記１７）
前記第１のドーズ量、前記第３のドーズ量で前記炭素をイオン注入するそれぞれの前に、前記半導体基板にゲルマニウムをイオン注入する工程を有することを特徴とする付記１５又は付記１６に記載の半導体装置の製造方法。
（付記１８）
前記ゲルマニウムは、前記炭素、前記リンのイオン注入時よりも大きな加速エネルギーでイオン注入されることを特徴とする付記１７に記載の半導体装置の製造方法。
【符号の説明】
【０１５１】
１ シリコン基板
４ ＳＴＩ
５ ｎウェル
６ ｐウェル
７ ゲート絶縁膜
１３ａ、１３ｂ ゲート電極
１４ シリコン酸化膜
１４ｓ、２１ サイドウォールスペーサ
１６、２２ リセス
１８ シリコン酸化膜
１９ シリコン窒化膜
２３、２４、２５ リンドープト炭化シリコン層
２６ｓ、３０ｓ ソース領域
２６ｄ、３０ｄ ドレイン領域
３１ａ、３１ｂ サイドウォールスペーサ
４２ ｐ型エクステンション領域
４３ シリコン酸化膜
４４ シリコン窒化膜
４４ｓ サイドウォールスペーサ
５０ シリコン酸化膜
５１ シリコン窒化膜
５１ｓ、５４、５５ サイドウォールスペーサ
６１。６６ リンドープト炭化シリコン領域
６７ｓ ソース流域
６７ｄ ドレイン領域
【特許請求の範囲】
【請求項１】
半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記半導体基板のうち前記ゲート電極の下方に形成されるチャネル領域と、
前記チャネル領域の両側方に形成され、第１炭素濃度で炭素を含み、第１リン濃度でリンを含む第１の炭化シリコン層と、
前記第１の炭化シリコン層上で前記チャネル領域に接合して形成され、第１リン濃度より高い第２リン濃度でリンを含み、前記第１炭素濃度以下の第２炭素濃度で炭素を含む第２の炭化シリコン層と
を有することを特徴とする半導体装置。
【請求項２】
前記第１炭化シリコン層は、前記ゲート電極の両側の前記半導体基板に形成された第１の凹部内に形成され、
前記第２炭化シリコン層は、前記ゲート電極の両側の前記半導体基板に前記第１の凹部よりも浅く形成された第２の凹部内に形成される
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１炭素濃度は２．０ａｔ％以上、前記第２炭素濃度は１．５ａｔ％以下であることを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記第１リン濃度は１．０ａｔ％以下、前記第２リン濃度は２．０ａｔ％以下であることを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体装置。
【請求項５】
半導体基板にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記半導体基板をエッチングすることにより、前記ゲート電極の両側に第１の凹部を形成する工程と、
前記第１の凹部を形成する工程の後、前記ゲート電極側壁に第１サイドウォールスペーサを形成する工程と、
前記ゲート電極及び前記第１サイドウォールスペーサをマスクとして、前記半導体基板をエッチングすることにより、前記第１の凹部の下に第２の凹部を形成する工程と、
前記第２の凹部内に、第１炭素濃度で炭素を含み、第１リン濃度でリンを含む第１の炭化シリコン層を形成する工程と、
前記第１の炭化シリコン層を形成した後、前記第１サイドウォールスペーサを除去する工程と、
前記第１サイドウォールスペーサを除去する工程の後、前記第１の凹部内と前記第１の炭化シリコン層の上に、前記第１リン濃度より高い第２リン濃度でリンを含む第２の炭化シリコン層を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項６】
前記第１の凹部を形成する前に、前記ゲート電極の側面に第２のサイドウォールスペーサを形成する工程を有することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
半導体基板にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記半導体基板に第１のドーズ量、第１の加速エネルギーで炭素をイオン注入する工程と、
前記ゲート電極をマスクとして前記半導体基板に第２のドーズ量、第２の加速エネルギーでリンをイオン注入する工程と、
前記ゲート電極の両側面にサイドウォールスペーサを形成する工程と、
前記ゲート電極及び前記サイドウォールスペーサをマスクとして前記半導体基板に、第
１のドーズ量以上の第３のドーズ量、第３の加速エネルギーで炭素をイオン注入する工程と、
前記ゲート電極及び前記サイドウォールスペーサをマスクとして前記半導体基板に、第２のドーズ量以下の第４のドーズ量、第４の加速エネルギーでリンをイオン注入する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項８】
前記第３の加速エネルギーは前記第１の加速エネルギーより大きく、前記第４の加速エネルギーは前記第２の加速エネルギーより大きいことを特徴とする請求項７に記載の半導体装置の製造方法。
載の半導体装置の製造方法。
【請求項９】
前記第１のドーズ量、前記第３のドーズ量で前記炭素をイオン注入するそれぞれの前に、前記半導体基板にゲルマニウムをイオン注入する工程を有することを特徴とする請求項７又は請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記ゲルマニウムは、前記炭素、前記リンのイオン注入時よりも大きな加速エネルギーでイオン注入されることを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１】
半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記半導体基板のうち前記ゲート電極の下方に形成されるチャネル領域と、
前記チャネル領域の両側方に形成され、第１炭素濃度で炭素を含み、第１リン濃度でリンを含む第１の炭化シリコン層と、
前記第１の炭化シリコン層上で前記チャネル領域に接合して形成され、第１リン濃度より高い第２リン濃度でリンを含み、前記第１炭素濃度以下の第２炭素濃度で炭素を含む第２の炭化シリコン層と
を有することを特徴とする半導体装置。
【請求項２】
前記第１炭化シリコン層は、前記ゲート電極の両側の前記半導体基板に形成された第１の凹部内に形成され、
前記第２炭化シリコン層は、前記ゲート電極の両側の前記半導体基板に前記第１の凹部よりも浅く形成された第２の凹部内に形成される
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１炭素濃度は２．０ａｔ％以上、前記第２炭素濃度は１．５ａｔ％以下であることを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記第１リン濃度は１．０ａｔ％以下、前記第２リン濃度は２．０ａｔ％以下であることを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体装置。
【請求項５】
半導体基板にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記半導体基板をエッチングすることにより、前記ゲート電極の両側に第１の凹部を形成する工程と、
前記第１の凹部を形成する工程の後、前記ゲート電極側壁に第１サイドウォールスペーサを形成する工程と、
前記ゲート電極及び前記第１サイドウォールスペーサをマスクとして、前記半導体基板をエッチングすることにより、前記第１の凹部の下に第２の凹部を形成する工程と、
前記第２の凹部内に、第１炭素濃度で炭素を含み、第１リン濃度でリンを含む第１の炭化シリコン層を形成する工程と、
前記第１の炭化シリコン層を形成した後、前記第１サイドウォールスペーサを除去する工程と、
前記第１サイドウォールスペーサを除去する工程の後、前記第１の凹部内と前記第１の炭化シリコン層の上に、前記第１リン濃度より高い第２リン濃度でリンを含む第２の炭化シリコン層を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項６】
前記第１の凹部を形成する前に、前記ゲート電極の側面に第２のサイドウォールスペーサを形成する工程を有することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
半導体基板にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記半導体基板に第１のドーズ量、第１の加速エネルギーで炭素をイオン注入する工程と、
前記ゲート電極をマスクとして前記半導体基板に第２のドーズ量、第２の加速エネルギーでリンをイオン注入する工程と、
前記ゲート電極の両側面にサイドウォールスペーサを形成する工程と、
前記ゲート電極及び前記サイドウォールスペーサをマスクとして前記半導体基板に、第
１のドーズ量以上の第３のドーズ量、第３の加速エネルギーで炭素をイオン注入する工程と、
前記ゲート電極及び前記サイドウォールスペーサをマスクとして前記半導体基板に、第２のドーズ量以下の第４のドーズ量、第４の加速エネルギーでリンをイオン注入する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項８】
前記第３の加速エネルギーは前記第１の加速エネルギーより大きく、前記第４の加速エネルギーは前記第２の加速エネルギーより大きいことを特徴とする請求項７に記載の半導体装置の製造方法。
載の半導体装置の製造方法。
【請求項９】
前記第１のドーズ量、前記第３のドーズ量で前記炭素をイオン注入するそれぞれの前に、前記半導体基板にゲルマニウムをイオン注入する工程を有することを特徴とする請求項７又は請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記ゲルマニウムは、前記炭素、前記リンのイオン注入時よりも大きな加速エネルギーでイオン注入されることを特徴とする請求項９に記載の半導体装置の製造方法。
【図１Ａ】
【図１Ｄ】
【図１Ｇ】
【図１Ｊ】
【図１Ｍ】
【図１Ｐ】
【図１Ｓ】
【図１Ｖ】
【図１Ｙ】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０Ａ】
【図１０Ｄ】
【図１０Ｇ】
【図１０Ｊ】
【図１０Ｍ】
【図１０Ｐ】
【図１１Ａ】
【図１１Ｄ】
【図１１Ｇ】
【図１２】
【図１Ｄ】
【図１Ｇ】
【図１Ｊ】
【図１Ｍ】
【図１Ｐ】
【図１Ｓ】
【図１Ｖ】
【図１Ｙ】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０Ａ】
【図１０Ｄ】
【図１０Ｇ】
【図１０Ｊ】
【図１０Ｍ】
【図１０Ｐ】
【図１１Ａ】
【図１１Ｄ】
【図１１Ｇ】
【図１２】
【公開番号】特開２０１１−３７８８（Ｐ２０１１−３７８８Ａ）
【公開日】平成２３年１月６日（２０１１．１．６）
【国際特許分類】
【出願番号】特願２００９−１４６６５７（Ｐ２００９−１４６６５７）
【出願日】平成２１年６月１９日（２００９．６．１９）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２３年１月６日（２０１１．１．６）
【国際特許分類】
【出願日】平成２１年６月１９日（２００９．６．１９）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
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