【課題】簡易なプロセスで、高い埋め込み性を確保する必要のない半導体装置およびその製造方法を提供する。
【解決手段】本発明の半導体装置の製造方法では、まず支持基板ＳＳと、埋め込み絶縁膜ＢＯＸと半導体層ＳＬとがこの順で積層された構成を有する半導体基板ＳＵＢが準備される。半導体層ＳＬの主表面に、導電部分を有する素子が完成される。上記素子を平面視において取り囲む溝ＤＴＲが、半導体層ＳＬの主表面から埋め込み絶縁膜ＢＯＸに達するように形成される。上記素子上を覆うように、かつ溝ＤＴＲ内に中空を形成するように素子上および溝ＤＴＲ内に第１の絶縁膜（層間絶縁膜ＩＩ）が形成される。上記第１の絶縁膜に素子の導電部分に達する孔であるコンタクトホールＣＨが形成される。 （もっと読む）

集積回路（１０００）が、中央配置のドレイン拡散領域（１００８）及び分散型ＳＣＲ端子（１０１０）を備える１つのドレイン構造（１００６）と、分散型ドレイン拡散領域（１０１６）及びＳＣＲ端子（１０１８）を備える別のドレイン構造（１０１２）とを含むＳＣＲＭＯＳトランジスタを有する。中央配置のドレイン拡散領域とソース拡散領域との間のＭＯＳゲート（１０２２）がソース拡散領域へ短絡される。ＳＣＲＭＯＳトランジスタを有する集積回路を形成するためのプロセスも開示される。
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【課題】ロジック系ＣＭＯＳトランジスタおよびパワー系ＤＭＯＳトランジスタのそれぞれが最適な構造を有する半導体装置を提供する。
【解決手段】第１半導体領域２の表面側に設けられた第１ソース領域３、ドレイン領域４と、第１ゲート13と、第１ゲートの両側面に形成された第１サイドウォール１５と、第１ＬＤＤ領域１７とを有する第１のＭＯＳトランジスタと、第２半導体領域２２の表面側に設けられた第２ソース領域２３、ドレイン領域２４と、第２ゲート３３と、第２ゲートの第２ドレイン側の側面に形成され、第１サイドウォールよりも広い第２サイドウォール４１と、第２サイドウォール直下に形成されたドリフト領域４３と、第２ゲートの第２ソース側の側面に形成され、第１サイドウォールよりも狭い第３サイドウォール３５と、第３サイドウォール直下に形成された第２ＬＤＤ領域３７とを有する第２のＭＯＳトランジスタを備えた半導体装置を提供する。 （もっと読む）

【課題】半導体デバイスにおいて、ラッチアップ耐性を維持するとともに、チップ面積を縮小する半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、トレンチ２が形成されたシリコン基板（Ｎウェル８、Ｐウェル９）と、トレンチ２の側面からシリコン基板表面にかけて、ウェルと同じ導電型で、当該ウェルより高濃度で形成された不純物領域（Ｎ型ウェルコンタクト拡散層領域４、Ｐ型ウェルコンタクト拡散層領域６）と、を備える。 （もっと読む）

【課題】ショットキー電極を設けなくても閾値が低く、高耐圧化が可能な半導体装置を提供する。
【解決手段】Ｎ^＋型のカソード層１が、カソード電極１００に接合して形成され低不純物濃度のＮ型のドリフト層２が、カソード層１に接合して形成され、複数のトレンチ４ａ、４ｂが、ドリフト層２の上面に所定の間隔を隔てて配列され、埋め込み電極５ａ、５ｂが、トレンチ４ａ、４ｂの内部に、絶縁膜６ａ、６ｂを介してそれぞれ形成され、トレンチ間領域７隣り合うトレンチ間に形成され、高不純物濃度のＰ^＋層３１および高不純物濃度のＮ^＋層３２を交互に配列してアノード電極２００に接合させたユニバーサルコンタクト層３が、トレンチ間領域７に接合して形成される。トレンチ間領域７の熱平衡状態のポテンシャルが調整されて、ドリフト層２の熱平衡状態のポテンシャルとの差が、使用する半導体材料のバンドギャップに依存するビルトイン電圧よりも低い。 （もっと読む）

【課題】チップサイズを縮小化すること。
【解決手段】第１領域に形成される活性領域１と第２領域に形成されるウェル領域２とトランジスタゲート電極３とダミーゲート電極５と、コンタクト８とを備えている。活性領域１とトランジスタゲート電極３とは、トランジスタを形成している。トランジスタゲート電極３とダミーゲート電極５とは、互いに平行である複数の直線にそれぞれ沿うように形成されている。ダミーゲート電極５は、その第２領域とその第１領域との両方に配置されるように形成されている。コンタクト８は、その第２領域に形成され、ウェル領域２に同電位である配線層６にダミーゲート電極５を電気的に接続している。このような装置は、活性領域１とウェル領域２とが配置される領域のレイアウトサイズを小さくすることができ、その結果、チップサイズを縮小化することができる。 （もっと読む）

過電圧クランプ構造および過電圧クランプ構造を形成する方法が提供される。いくつかの実施形態において、過電圧クランプ構造は、基板（７０８）と、基板の上に配置されるボンドパッド（７００）と、ボンドパッドの下の基板に形成されるプレーナー高電圧ＭＯＳデバイス（１００ｃ）とを含む。高電圧ＭＯＳデバイス（１００ｃ）は、基板に形成される井戸（１００、１１５）と、井戸に形成されるドープされた浅い領域（１３０、１３５、１４０、１４５）と、井戸の上に配置されるゲート（１６０）とを含み得る。いくつかの実施形態において、クランプ構造は、第１のスナップバック後にソフトな故障の漏れを示さず、デバイスエリアを有意に減少させながら、ＥＳＤロバストネスを大幅に延ばす。
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【課題】 占有面積の大きな増加なく、十分なＥＳＤ保護機能を持たせたシャロートレンチ分離構造を有するＥＳＤ保護素子を得ることを目的とする。
【解決手段】 素子分離にシャロートレンチ構造を有するＥＳＤ保護素子を有する半導体装置において、ＥＳＤ保護素子は、中央に外部接続端子からの信号を受けるＮ型の領域が配置され、外部接続端子からの信号を受けるＮ型の領域の側面ならびに底面を囲むようにＰ型の領域が配置され、Ｐ型の領域の側面および底面を囲むように埋め込みＮ型の領域が配置され、埋め込みＮ型の領域の周囲にＰ型の基板端子領域が配置され、Ｐ型の基板端子領域の周囲にトレンチ分離領域が配置された半導体装置とした。 （もっと読む）

【課題】高性能な半導体装置及びその製造方法を提供する。
【解決手段】本発明の一態様は、Ｓｉ基板１ａ上に形成された絶縁層１ｂと、前記絶縁層上に形成された第１のＳＯＩ層１ｃと、前記第１のＳＯＩ層により形成されたバックゲート電極１ｃ'と、前記バックゲート電極上に形成されたバックゲート絶縁層７ａと、前記バックゲート絶縁層上に形成された第２のＳＯＩ層３と、前記第２のＳＯＩ層上に形成されたフロントゲート絶縁層と、前記フロントゲート絶縁層上に形成されたフロントゲート電極１０と、前記第２のＳＯＩ層に形成されたソース領域及びドレイン領域それぞれの不純物層と、前記バックゲート電極に電気的に接続された第１の配線１６ａと、前記フロントゲート電極に電気的に接続された第２の配線１６ｂと、を具備することを特徴とする半導体装置である。 （もっと読む）

【課題】寄生容量が低減し、ラッチアップ耐性が向上したスイッチング装置を提供する。
【解決手段】半導体層と、前記半導体層の表面に選択的に形成され、ソース領域とドレイン領域とが表面に選択的に形成された第１のウェル領域と、前記半導体層と前記第１のウェル領域との間に形成された第２のウェル領域と、前記ソース領域と前記ドレイン領域との間の電流経路を制御する制御電極と、前記ソース領域に接続された、第１の入出力端子と、前記ドレイン領域に接続された、第２の入出力端子と、前記第１の入出力端子と前記第２のウェル領域との間に接続された第１の容量素子と、前記第１の容量素子とグランド電位との間に接続された第２の容量素子と、を備えたことを特徴とするスイッチング装置が提供される。 （もっと読む）

【課題】保護素子のターンオン電圧を決める制約を少なくする。
【解決手段】半導体基板１、Ｐウェル２、エミッタ領域５Ｂ、第１コレクタ領域６Ｂ、第２コレクタ領域８Ｂおよび抵抗性接続領域９を有する。第１および第２コレクタ領域６Ｂ,８Ｂは、エミッタ領域５Ｂと所定の距離以上だけ離れ、お互いの間も互いに離れており、その間が抵抗性接続領域９によって接続されている。抵抗性接続領域９は薄膜抵抗層によって代替できる。 （もっと読む）

【目的】特性が改善された半導体装置および充放電制御装置を提供することにある。また、低コストであり生産性が向上された半導体装置の製造方法を提供することである。
【解決手段】トレンチ３の両側壁に形成する２つのＭＯＳＦＥＴにおいて、１つのＭＯＳＦＥＴの第１ｐベースピックアップ領域４１の配置間隔を別のＭＯＳＦＥＴの第２ｐベースピックアップ領域５１の配置間隔に比べて広くする。
前記第１ｐベースピックアップ領域４１および第２ｐベースピックアップ領域５１を形成する際のレジストマスク６３をトレンチ３に隣接する第１ｐベース領域４および第２ｐベース領域を覆うように形成して、不純物のイオン注入を行う。 （もっと読む）

【課題】サージ放電用のＭＯＳトランジスタの駆動能力を向上できる静電気放電保護回路を提供する。
【解決手段】この静電気放電保護回路によれば、静電気検知部３は、電源端子１とＧＮＤ端子２との間に上限電圧Ｖｍａｘを超える電圧が発生したときに、第１のゲート制御部４を通電状態にして、第１の配線１１からＮＭＯＳトランジスタ７のゲートへ電流を流す。これにより、ゲート電圧が上昇してＮＭＯＳトランジスタ７がオンすることでサージ電圧が放電し、第１の配線１１の電圧が下降する。一方、電源端子１とＧＮＤ端子２との間の電圧が上限電圧Ｖｍａｘ以下のときに第１のゲート制御部４を非通電状態にするので、ＮＭＯＳトランジスタ７のゲートから第１のゲート制御部４を経由して第１の配線１１へ電流が逆流することを防止でき、ＮＭＯＳトランジスタ７のゲート電圧の降下を防止できる。 （もっと読む）

【課題】アバランシェ耐量のマージンが小さいスイッチング素子のジャンクション又はチャネルの温度が上昇した場合であっても、過電圧を印加されたときの降伏によってスイッチング素子が破壊されるのを防止することが可能な半導体装置を提供する。
【解決手段】縦型のＭＯＳＦＥＴからなる保護トランジスタ２０は、半導体基板２の一面にゲート電極２３及びソース電極２２を、他面にドレイン電極２１を形成してある。出力トランジスタ１０が形成された半導体基板１の一面に存するソース電極１２と、半導体基板２の一面とを導電性の接着剤６で接着して、ソース電極１２にソース電極２２及びゲート電極２３を電気的に接続し、熱的に密結合させる。ドレイン電極１１，２１同士はリード線３２で接続する。高温の場合、保護トランジスタ２０は、閾値が０Ｖ以下に低下してオンし、出力トランジスタのアバランシェ電流の一部又は全部を分担する。 （もっと読む）

【課題】 ダイオードとＩＧＢＴを有する半導体装置において、量産時にダイオードの特性、及び、ＩＧＢＴの特性にばらつきが生じ難い半導体装置の製造方法を提供する。
【解決手段】 半導体装置の製造方法は、半導体ウェハの下面の半導体層のうちＩＧＢＴ領域の部分を薄くすることで、ＩＧＢＴ領域の半導体ウェハの厚みをダイオード領域の半導体ウェハの厚みよりも薄くして半導体ウェハの下面に段差を形成する段差形成工程と、段差形成工程後に、半導体ウェハの下面側から半導体ウェハの下面全体に荷電粒子の照射を行って、ＩＧＢＴ領域に照射された荷電粒子が半導体ウェハを通過する一方でダイオード領域に照射された荷電粒子が半導体ウェハに停止することで、ダイオード領域内の半導体ウェハに結晶欠陥密度のピークを形成する結晶欠陥形成工程とを含む。半導体ウェハの下面の半導体層のうちＩＧＢＴ領域の部分を薄くすることは、半導体ウェハに素子構造を形成する方法と同様の方法で行うことができ、その精度は高い。 （もっと読む）

【課題】半導体基板上に他のＣＭＯＳ素子と集積して形成される高耐圧ＭＯＳトランジスタの、工程数を抑制しながら、ドレイン耐圧特性を向上させる。
【解決手段】半導体基板２１と、ゲート電極２３と、第２の導電型のソース領域２１Ｓと、第２の導電型のドレイン領域２１Ｄと、ソースエクステンション領域２１ａと、ドレインエクステンション領域２１ｂと、を含み、ソースエクステンション領域２１ａとドレインエクステンション領域２１ｂとの間にはチャネル領域が形成され、ソース領域２１Ｓおよびソースエクステンション領域２１ａの下方には第１のウェル２１ＰＷが、第１の導電型で、素子分離領域２１Ｉの下端部を超える深さで形成され、第１のウェル２１ＰＷの下方には第２のウェル２１ＤＮＷが第２の導電型で形成され、第１のウェル２１ＰＷおよび第２のウェル２１ＤＮＷは、ドレインエクステンション領域２１ｂ、ドレイン領域２１Ｄの下には形成されない。 （もっと読む）

【課題】ＳＯＩデバイスにおいて生じやすい基板浮遊問題やホットキャリアの問題を充分に抑制することが可能で、広く分布する部分分離絶縁膜であっても周囲の構造に対し結晶欠陥を生じさせにくい半導体装置の製造方法を提供する。
【解決手段】各ＭＯＳトランジスタＴＲ１の間に設けられた部分分離絶縁膜５ｂ内におよそ一定の間隔を置いて、素子としての機能を有しないダミー領域ＤＭ１を形成する。これにより、部分分離絶縁膜５ｂ下のシリコン層３ｂよりも抵抗値の低いダミー領域ＤＭ１の占める割合が増加して、基板浮遊問題やホットキャリアの問題の抑制が行えるようになる。 （もっと読む）

【課題】絶縁層上の半導体層に形成された部分空乏型のトランジスターにおいて、高いＯＮ／ＯＦＦ比と、安定動作を同時に実現できるようにした半導体装置を提供する。
【解決手段】絶縁層上の半導体層に形成された部分空乏型の第１トランジスターと、前記半導体層に形成された第２トランジスターと、前記半導体層に形成された第３トランジスターと、を備え、前記第１トランジスターは、第１導電型の第１ソース又は第１ドレインを有し、前記第２トランジスターは、第１導電型の第２ソース又は第２ドレインを有し、前記第３トランジスターは、第２導電型の第３ソース又は第３ドレインを有し、前記第１ソース又は第１ドレインの一方と、前記第２ソース又は第２ドレインの一方とが電気的に接続され、前記第２ソース又は第２ドレインの他方と、前記第１トランジスターのボディ領域と、前記第３ソース又は第３ドレインの一方とが互いに電気的に接続されている。 （もっと読む）

【課題】耐圧を確保すると共に、回路を構成する面積の増大を抑えることのできる半導体装置の静電保護回路を提供する。
【解決手段】静電保護回路は、第１の導電型のウエル６４内に形成された第２の導電型の領域であるドレイン６８を一部の外部端子に接続され、ゲート７４と第１の導電型のウエル６４内に形成された第２の導電型の領域であるソース６６を共通接続された第１のＭＯＳトランジスタと、第１の導電型のウエル８４内に形成された第２の導電型の領域であるドレイン８８を第１のＭＯＳトランジスタのゲートとソースに共通接続され、ゲート９４と第１の導電型のウエル８４内に形成された前記第２の導電型の領域であるソース８６を電源端子５６に共通接続された第２のＭＯＳトランジスタとを有し、それぞれのＭＯＳトランジスタは、ドレインをコレクタとしウエルをベースとし、ソースをエミッタとする寄生トランジスタを形成する。 （もっと読む）

幅広い電子デバイスのアレイ及びシステムにおける電力消費を低減する一式の新たな構造及び方法が提供される。これらの構造及び方法のうちの一部は、大部分が既存のバルクＣＭＯＳのプロセスフロー及び製造技術を再利用することで実現され、半導体産業及びより広いエレクトロニクス産業がコスト及びリスクを伴って代替技術へ切り替わることを回避可能にする。これらの構造及び方法のうちの一部は、深空乏化チャネル（ＤＤＣ）設計に関係し、ＣＭＯＳベースのデバイスが従来のバルクＣＭＯＳと比較して低減されたσＶＴを有することと、チャネル領域にドーパントを有するＦＥＴの閾値電圧ＶＴがより一層正確に設定されることとを可能にする。ＤＤＣ設計はまた、従来のバルクＣＭＯＳトランジスタと比較して強いボディ効果を有することができ、それにより、ＤＤＣトランジスタにおける電力消費の有意義な動的制御が可能になる。
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