【課題】小さな面積で電源端子との間に保護素子が設けられていないオープンドレイン信号端子のＥＳＤ保護を図る半導体装置を提供する。
【解決手段】第１導電型ウェルの表面にソースが第２の電源に接続され、ドレインがオープンドレイン信号端子に接続された第２導電型ＭＩＳトランジスタを設ける。ＭＩＳトランジスタの電流が流れる方向と並行にＭＩＳトランジスタの両側に第２導電型の第１領域を設け、オープンドレイン信号端子に接続する。その全体を第２の電源に接続された第１導電型ガードリングで囲い、さらにその外側を第１の電源に接続された第２導電型ガードリングで囲う。 （もっと読む）

【課題】保護素子としてサイリスタを用いる場合に、サイリスタのトリガ電圧をホールド電圧から独立して変更することができるようにする。
【解決手段】第１の第１導電型拡散層１２０、第１の第２導電型拡散層１３０、第２の第１導電型拡散層１５０、及び第２の第２導電型拡散層１４０はこの順に並んでいる。そして第２の第２導電型拡散層１４０及び第１導電型層１００が互いに接する領域におけるこれらの不純物濃度は、第２の第２導電型拡散層１４０の底面に位置する部分よりも、第２の第２導電型拡散層１４０の側面に位置する部分のほうが高い。 （もっと読む）

【課題】Ｄｔ−ＭＯＳトランジスタよりなる半導体装置の素子寸法を縮小する。
【解決手段】シリコン基板２１と、素子分離領域２１Ｉと、前記素子分離領域により画成された、第１の導電型を有する第１のウェルよりなる素子領域２１ＤＮＷと前記第１の導電型と逆の第２の導電型のコンタクト領域２１Ｐ＋１と、ゲート絶縁膜を介して、前記素子領域上から、前記素子分離領域のうち前記素子領域と前記コンタクト領域との間に延在するゲート電極と、第２の導電型のソース拡散領域と、第２の導電型のドレイン拡散領域と、前記ソース拡散領域の下端部に接して形成された第１の絶縁領域と、前記ドレイン拡散領域の下端部に接して形成された第２の絶縁領域と、前記ゲート電極と前記コンタクト領域とを電気的に接続するビアプラグと、を含み、前記第１のウェルは前記素子分離領域部分の下の前記シリコン基板を介して前記コンタクト領域に電気的に接続されていること。 （もっと読む）

【課題】半導体装置の製造方法において、半導体装置の小型化を図ること。
【解決手段】第１の領域IにフラッシュメモリセルFLを形成する工程と、第２の領域IIにキャパシタQの第１の電極１１ａを形成する工程と、第２の絶縁膜１４として第１の酸化シリコン膜１４ａ、窒化シリコン膜１４ｂ、及び第２の酸化シリコン膜１４ｃをこの順に形成する工程と、第１の電極１１ａの一部領域CRにおける窒化シリコン膜１４ｂと第２の酸化シリコン膜１４ｃとを除去する工程と、第３の領域III_Hにおける第１の絶縁膜１０と第２の絶縁膜１４とをウエットエッチングする工程と、キャパシタQの第２の電極３０ａを形成する工程と、一部領域CRにおける第１の酸化シリコン膜１４ａをエッチングして除去する工程とを有する半導体装置の製造方法による。 （もっと読む）

【課題】集積性に優れた半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、半導体基板１と、半導体基板１上に設けられた埋め込み絶縁膜２と、埋め込み絶縁膜２上に設けられた第１の薄膜ＦＥＴ１００と、第１の薄膜ＦＥＴ１００と隣接して埋め込み絶縁膜２上に形成された第２の薄膜ＦＥＴ１０１と、第１の薄膜ＦＥＴ１００直下の半導体基板１内に設けられた第１ウェル領域４と、第２の薄膜ＦＥＴ１０１直下の半導体基板１内に設けられた第２ウェル領域５と、を備え、第１ウェル領域４から第２ウェル領域５までの距離が、第１の薄膜ＦＥＴ１００から第２の薄膜ＦＥＴ１０１までの距離よりも大きい。 （もっと読む）

【課題】絶縁層上に形成された部分空乏型のトランジスターにおいて、ヒストリー効果を低減し、なおかつ高いＯＮ／ＯＦＦ比、及び急峻なサブスレッショルド特性を実現する。
【解決手段】絶縁層上の半導体層に形成された第１導電型のソース領域、第１導電型のドレイン領域、及び、第２導電型のボディ領域と、第１ゲート絶縁膜と、第１ゲート電極と、を含む部分空乏型の第１トランジスターと、絶縁層上の半導体層に形成された第１ダイオードと、を具備し、第１ダイオードは、第１導電型の第１不純物領域と、第１不純物領域上に形成された第２導電型の第２不純物領域と、を含み、第１トランジスターのボディ領域は、第１ダイオードの第１不純物領域及び第２不純物領域に接続されている。 （もっと読む）

【課題】従来よりも低消費電力かつ小面積であるとともに設計性のよいパワーオンリセット回路またはスタートアップ回路を備えた半導体装置を提供する。
【解決手段】半導体装置１は、出力部１０と、第１および第２の電位設定部８，９とを備える。出力部１０は、電源投入時に、中間電位ノードＮ１の電位に応じた制御信号ＲＳを内部回路３に出力する。第１の電位設定部８は、第１の基準電位ノードＶＤＤと中間電位ノードＮ１との間に接続された第１の導電型を有するエンハンスメント型の第１のＭＯＳトランジスタＥＰを含む。第２の電位設定部９は、第２の基準電位ノードＧＮＤと中間電位ノードＮ１との間に直列接続された第２の導電型を有するディプレッション型の複数の第２のＭＯＳトランジスタＤＮ１＿〜ＤＮ＿ｎを含む。複数の第２のＭＯＳトランジスタＤＮ１＿〜ＤＮ＿ｎの各々において、ソースとウェルとが互いに接続される。 （もっと読む）

【課題】トレンチゲート構造で共用ドレインを有する２つのＭＯＳ型トランジスタから構成される双方向スイッチのオン抵抗の低減を図る。
【解決手段】Ｎ型ウエル層２に複数のトレンチ３を形成する。次に前記複数のトレンチ３に挟まれたＮ型ウエル層２に１列おきにＰ型ボディ層６を形成する。複数のＰ型ボディ層６にはＮ＋型第１ソース層７とＮ＋型第２ソース層９を交互に形成する。Ｎ＋型第１ソース層７を挟む１対のトレンチ３のそれぞれに第１ゲート電極５ａ、Ｎ＋型第２ソース層９を挟む１対のトレンチ３のそれぞれに第２ゲート電極５ｂを形成する。第１ゲート電極５ａが形成されたトレンチ３のＰ型ボディ層６側と反対側の側壁と第２ゲート電極５ｂが形成された同様の側壁に挟まれたＮ型ウエル層２を電界緩和層としてのＮ型ドレイン層１１ａとする。該Ｎ型ドレイン層１１ａを双方向スイッチのオン電流の流れる電流経路とする。 （もっと読む）

【課題】ドレインオフセット領域を有する高周波増幅用ＭＯＳＦＥＴにおいて、微細化およびオン抵抗低減を図る。
【解決手段】ソース領域１０、ドレイン領域９およびリーチスルー層３（４）上に電極引き出し用の導体プラグ１３（ｐ１）が設けられている。その導体プラグ１３（ｐ１）にそれぞれ第１層配線１１ｓ、１１ｄ（Ｍ１）が接続され、さらにそれら第１層配線１１ｓ、１１ｄ（Ｍ１）に対して、導体プラグ１３（ｐ１）上で裏打ち用の第２層配線１２ｓ、１２ｄが接続されている。 （もっと読む）

【課題】低電位領域と高電位の配線が交差することの無い優れた耐圧性能を示す半導体装置を提供することを課題とする。
【解決手段】本発明の半導体装置は、ロジック回路（５０１）と、ロジック回路からの制御信号に従い低電位側パワー素子を駆動する低電位側駆動回路（５０２）と、ロジック回路からの制御信号がレベルシフト回路を介して入力され、高電位側パワー素子（５０６）を駆動する高電位側駆動回路（５０５）と、複数に重なったトレンチ分離領域により、前記高電位側パワー素子を含む高電位島を分離する多重トレンチ分離領域（５０８）と、を有する。 （もっと読む）

【課題】小さいサイズでラッチアップの発生を防止できる半導体装置を提供する。
【解決手段】第１導電型の半導体基板１と、前記半導体基板内に形成された第１導電型の第１ウェル領域４と、前記半導体基板内に形成され、第１ウェル領域と隣り合う領域に配置された第２導電型のエピタキシャル領域２と、前記エピタキシャル領域内下方の領域に形成され、前記エピタキシャル領域よりも不純物濃度が高い第２導電型の埋め込み領域６と、第１ウェル領域と前記エピタキシャル領域及び前記埋め込み領域との境界に形成されたトレンチ８と、第１ウェル領域上に形成され、第２導電型のソース及びドレイン領域を有する第１半導体素子と、前記エピタキシャル領域上に形成され、第１導電型のソース及びドレイン領域を有する第２半導体素子と、を備える。 （もっと読む）

【課題】デカップリング容量及びガードリング等のノイズを低減する構造物を設けるための専用配置領域を必要としない半導体集積回路装置を提供する。
【解決手段】Ｐ⁻型シリコンからなる支持基板２を設け、この支持基板２上にＰ^＋型シリコン層３を設け、その上にＮ^＋型シリコン層４及びＰ^＋型シリコン層１２を相互に同層に設ける。Ｐ^＋型シリコン層３及びＮ^＋型シリコン層４の不純物濃度は支持基板２の不純物濃度よりも高くする。また、Ｎ^＋型シリコン層４及びＰ^＋型シリコン層１２上の全面に、埋込酸化膜５及びＳＯＩ層６を設ける。そして、Ｐ^＋型シリコン層３を接地電位配線ＧＮＤに接続し、Ｎ^＋型シリコン層４を電源電位配線ＶＤＤに接続する。これにより、Ｐ^＋型シリコン層３とＮ^＋型シリコン層４との間に、電源に並列に接続されたデカップリング容量Ｃ１が形成される。 （もっと読む）

【課題】ドレインオフセット領域を有する高周波増幅用ＭＯＳＦＥＴにおいて、微細化およびオン抵抗低減を図る。
【解決手段】ソース領域１０、ドレイン領域９およびリーチスルー層３（４）上に電極引き出し用の導体プラグ１３（ｐ１）が設けられている。その導体プラグ１３（ｐ１）にそれぞれ第１層配線１１ｓ、１１ｄ（Ｍ１）が接続され、さらにそれら第１層配線１１ｓ、１１ｄ（Ｍ１）に対して、導体プラグ１３（ｐ１）上で裏打ち用の第２層配線１２ｓ、１２ｄが接続されている。 （もっと読む）

【課題】ラッチ回路を有する半導体装置におけるデータの破壊を抑制する。
【解決手段】ラッチ回路に含まれる第１トランジスタＰ４と、ラッチ回路に含まれ、第１トランジスタＰ４と共通のウェル４０内に形成された、第１トランジスタＰ４と同じ導電型の第２トランジスタＰ１と、第１トランジスタＰ４と第２トランジスタＰ１との間に設けられ、ウェル４０を電源に接続するウェルコンタクトＷＣと、を備える。第１トランジスタＰ４側のウェル４０内で発生した電荷は、ウェルコンタクトＷＣに流れるため、第１トランジスタＰ４におけるソフトエラーの影響が、第２トランジスタＰ１に伝搬することを抑制することができる。これにより、ラッチ回路内における２箇所のノードにおいて、同時に論理の反転が生じることを抑制することができるため、データの破壊を抑制することができる。 （もっと読む）

【課題】消費電力を低減することができる電力用半導体装置を得る。
【解決手段】高耐圧ダイオードＤＢによりコンデンサＣＢを充電してハイサイド駆動回路１０ａの駆動電圧を得る電力用半導体装置において、高耐圧ダイオードＤＢは、Ｐ⁻型半導体基板１２と、Ｐ⁻型半導体基板１２の表面に設けられたＮ型カソード領域１４と、Ｎ型カソード領域１４内に設けられたＰ型アノード領域１６と、Ｐ型アノード領域１６内に設けられたＰ^＋型コンタクト領域２０及びＮ^＋型コンタクト領域２２と、Ｎ型カソード領域１４に接続されたカソード電極２４と、Ｐ^＋型コンタクト領域２０及びＮ^＋型コンタクト領域２２に接続されたアノード電極２６とを有する。 （もっと読む）

【課題】フィールドストップ領域のキャリア濃度が低減することを防止することができる半導体装置の製造方法を提供すること。
【解決手段】ドリフト領域１となる半導体基板のおもて面の表面に、半導体装置１００のおもて面素子構造を形成する。ついで、ドリフト領域１の裏面を研削する。ついで、ドリフト領域１の裏面の一部に、Ｐ（リン）をイオン注入する（第１注入工程）。ついで、炉アニールを行い、第１注入工程においてドリフト領域１の裏面に注入したＰを活性化する。これにより、ダイオード１２０のｎ⁺型領域１０が形成される。ついで、ドリフト領域１の裏面の全体に、Ｓｅ（セレン）をイオン注入する（第２注入工程）。第２注入工程は、第１注入工程が行われた後に行う。ついで、炉アニールを行い、第２注入工程においてドリフト領域１の裏面に注入したＳｅを活性化する。これにより、フィールドストップ領域１１が形成される。 （もっと読む）

【課題】ＩＧＢＴ形成領域とその制御回路等形成領域とをＰＮ接合分離法で分離し、且つＩＧＢＴからの漏れ電流が発生せず、制御回路等のＣＭＯＳトランジスタがラッチアップ等することのない高品質の半導体装置を実現する。
【解決手段】Ｐ型半導体基板１上に多層からなるＮ型エピタキシャル層３等を形成する。該Ｎ型エピタキシャル層３等をＰ＋型分離層１３等によりＩＧＢＴ形成領域５０と制御回路等形成領域４０に分離する。該ＩＧＢＴ形成領域５０の最下層の前記Ｎ型エピタキシャル層３と前記Ｐ型半導体基板１の双方に延在するＮ＋型埋め込みガード層２を形成する。また該Ｎ＋型埋め込みガード層２の端部と接続し前記エピタキシャル層３等の表面まで延在するＮ＋型ガードリング９等を形成する。前記Ｎ＋型埋め込みガード層２と該Ｎ＋型ガードリング９等に囲まれた前記エピタキシャル層３等にＩＧＢＴを形成する。 （もっと読む）

【課題】絶縁層上に形成された部分空乏型のトランジスターにおいて、ヒストリー効果を低減し、なおかつ高いＯＮ／ＯＦＦ比、及び急峻なサブスレッショルド特性を実現する。
【解決手段】絶縁層上の半導体層に形成された第１導電型のソース領域、第１導電型のドレイン領域、及び、第２導電型のボディ領域と、第１ゲート絶縁膜と、第１ゲート電極と、を含む部分空乏型の第１トランジスターと、絶縁層上の半導体層に形成された第２導電型のソース領域、第２導電型のドレイン領域、及び、第１導電型のボディ領域と、第２ゲート絶縁膜と、第２ゲート電極と、を含む第２トランジスターと、を具備し、第１トランジスターの第２導電型のボディ領域は、第２トランジスターの第２導電型のソース領域及び第２導電型のドレイン領域の内の一方に接続されている。 （もっと読む）

【課題】ＥＳＤ素子のＥＳＤ耐量を向上させる。
【解決手段】ＥＳＤ素子２１は半導体基板１表面に形成したＰ型ウェル領域２上にゲート絶縁膜を介して、一方向に延びた複数本のゲート電極３が相互に平行に設けられており、Ｐ型ウェル領域２の表面におけるゲート電極３の直下域がチャネル領域９になっている。そして、チャネル領域９間の領域がＮ＋ソース領域５又はＮ＋ドレイン領域４となっており、Ｎ＋ソース領域５とＮ＋ドレイン領域４とは交互に配列されている。そして、並列して隣接するゲート電極３間に位置するＮ＋ドレイン領域４を分割し、かつ隣接するゲート電極３を接続するようにゲート電極接合領域１０を設ける。なお、ゲート電極接合領域１０の直下域にはチャネル領域９と同一の不純物濃度を有する領域１１が設けられている。 （もっと読む）

【課題】貫通電流を低減させることができる相補型の論理回路を用いることで、消費電力を抑えることができる半導体装置の提案を目的の一とする。或いは、貫通電流を低減させることができる相補型の論理回路を用いることで、発熱を抑えることができる半導体装置の提案を目的の一とする。
【解決手段】通常のゲート電極の他に、閾値電圧を制御するための第２のゲート電極が備えられたｎチャネル型トランジスタ、或いはｐチャネル型トランジスタを、相補型の論理回路に用いる。そして、オフ電流が極めて小さい絶縁ゲート電界効果型トランジスタをスイッチング素子として用い、上記第２のゲート電極の電位を制御する。上記スイッチング素子として機能するトランジスタは、シリコン半導体よりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体材料を、チャネル形成領域に含む。 （もっと読む）