【課題】回路誤動作を防止できる半導体装置を提供する。
【解決手段】低電位基準回路部ＬＶおよび高電位基準回路部ＨＶを構成する絶縁分離された半導体素子の外周に、ｎ型ガードリング４２ｃ等を形成する。また、活性層２ｃにて構成されるｎ^-型層４２ａ等の中にｐ型ウェル４２ｄ等を形成し、このｐ型ウェル４２ｄ内に半導体素子を形成する。また、外部電源６１に接続されるラインを電源供給ラインとガードリング端子固定ラインとを分岐し、電源供給ラインの電流が流れないガードリング端子固定ラインに抵抗６３を備えることで、バイパスコンデンサ６４をディスクリート部品としなくても良い回路構成とする。 （もっと読む）

【課題】改良されたＥＳＤ保護デバイスおよび該動作方法が、必要とされる。
【解決手段】集積回路ＥＳＤ保護回路２７０は、ゲートダイオード２７１および出力バッファＭＯＳＦＥＴ２７２を含有する組合せデバイスとともに形成される。第１導電性タイプのボディタイフィンガ３０７は、基板３０１、３０２に形成され、複数のダイオードポリフィンガ２３１、２３２を用いて第２導電性タイプ３１０のドレイン領域から分離される。複数のダイオードポリフィンガ２３１、２３２は、出力バッファＭＯＳＦＥＴ２７２を形成する複数のポリゲートフィンガ２０４、２０５と交互配置される。 （もっと読む）

【課題】ＳＲＡＭメモリセルを有する半導体装置において、その特性の向上を図る。
【解決手段】ＳＲＡＭを構成するドライバトランジスタ（Ｄｒ１）が配置される活性領域（Ａｃ）の下部に、絶縁層（ＢＯＸ）を介して、素子分離領域（ＳＴＩ）により囲まれたｎ型のバックゲート領域（ｎＢＧ）を設け、ドライバトランジスタ（Ｄｒ１）のゲート電極（Ｇ）と接続する。また、ｎ型のバックゲート領域（ｎＢＧ）の下部に配置され、少なくともその一部が、素子分離領域（ＳＴＩ）より深い位置に延在するｐ型ウエル領域（Ｐｗｅｌｌ）を設け、接地電位（ＶＳＳ）に固定する。かかる構成によれば、トランジスタの閾値電位（Ｖｔｈ）をトランジスタがオン状態の時には高く、逆に、オフ状態の時には低くなるように制御し、また、ｐ型ウエル領域（Ｐｗｅｌｌ）とｎ型のバックゲート領域（ｎＢＧ）との間のＰＮ接合も順バイアスさせないよう制御することができる。 （もっと読む）

【課題】 ダイオードにおけるスイッチング時の損失を低減することが可能な技術を提供する。
【解決手段】 本明細書は、カソード電極と、第１導電型の半導体からなるカソード領域と、低濃度の第１導電型の半導体からなるドリフト領域と、第２導電型の半導体からなるアノード領域と、アノード電極を備えるダイオードを開示する。そのダイオードは、ドリフト領域とアノード領域の間に形成された、ドリフト領域よりも濃度が高い第１導電型の半導体からなるバリア領域と、アノード電極と接触するように形成された、第１導電型の半導体からなるコンタクト領域と、コンタクト領域とバリア領域の間のアノード領域に対して絶縁膜を挟んで対向する制御電極を備えている。そのダイオードでは、制御電極に電圧が印加されると、コンタクト領域とバリア領域の間のアノード領域に第１導電型のチャネルが形成される。 （もっと読む）

【課題】単一基板上にソース・ドレインを同一工程で同時形成したＩＩＩ−Ｖ族半導体のｎＭＩＳＦＥＴおよびＩＶ族半導体のｐＭＩＳＦＥＴのソース・ドレイン領域抵抗または接触抵抗を小さくする。
【解決手段】第１半導体結晶層に形成された第１チャネル型の第１ＭＩＳＦＥＴの第１ソースおよび第１ドレインと、第２半導体結晶層に形成された第２チャネル型の第２ＭＩＳＦＥＴの第２ソースおよび第２ドレインが、同一の導電性物質からなり、当該導電性物質の仕事関数Φ_Ｍが、数１および数２の少なくとも一方の関係を満たす。
（数１） φ_１＜Φ_Ｍ＜φ_２＋Ｅ_ｇ２
（数２） ｜Φ_Ｍ−φ_１｜≦０．１ｅＶ、かつ、｜（φ_２＋Ｅ_ｇ２）−Φ_Ｍ｜≦０．１ｅＶ
ただし、φ_１は、Ｎ型半導体結晶層の電子親和力、φ_２およびＥ_ｇ２は、Ｐ型半導体結晶層の電子親和力および禁制帯幅。 （もっと読む）

【課題】ＳＯＩ型の半導体集積回路において電源遮断時の低消費電力及び電源供給時の動作性能向上に資することができる電源遮断制御を可能にする。
【解決手段】本発明に係る半導体集積回路は、第１電源スイッチと、前記第１電源スイッチに直列接続される論理回路を有する。前記論理回路は、順序回路（ＦＦ１，ＦＦ２）及び組み合わせ回路（ＬＯＧ１，ＬＯＧ２）を含み、前記第１電源スイッチと前記組み合わせ回路との間に第２電源スイッチが接続される。第１モードにおいて前記第１電源スイッチをオフ状態に制御し、前記順序回路及び前記組み合わせ回路を非通電状態にし、第２モードにおいて前記第１電源スイッチをオン状態に維持し且つ前記第２電源スイッチをオフ状態に制御し、前記順序回路を通電状態、前記組み合わせ回路を非通電状態にする電源スイッチ制御回路を有する。 （もっと読む）

【課題】単一基板上にソース・ドレインを同一工程で同時形成したＩＩＩ−Ｖ族半導体のｎＭＩＳＦＥＴおよびＩＶ族半導体のｐＭＩＳＦＥＴのソース・ドレイン領域抵抗または接触抵抗を小さくする。
【解決手段】第１半導体結晶層に形成された第１チャネル型の第１ＭＩＳＦＥＴの第１ソースおよび第１ドレインと、第２半導体結晶層に形成された第２チャネル型の第２ＭＩＳＦＥＴの第２ソースおよび第２ドレインが、同一の導電性物質からなり、当該導電性物質の仕事関数Φ_Ｍが、数１および数２の少なくとも一方の関係を満たす。
（数１） φ_１＜Φ_Ｍ＜φ_２＋Ｅ_ｇ２
（数２） ｜Φ_Ｍ−φ_１｜≦０．１ｅＶ、かつ、｜（φ_２＋Ｅ_ｇ２）−Φ_Ｍ｜≦０．１ｅＶ
ただし、φ_１は、Ｎ型半導体結晶層の電子親和力、φ_２およびＥ_ｇ２は、Ｐ型半導体結晶層の電子親和力および禁制帯幅。 （もっと読む）

【課題】酸化物半導体のようなバンドギャップが大きな半導体を用いたメモリ装置の保持特性を高める。
【解決手段】ビット線の一端にバックゲートを有するトランジスタ（バックゲートトランジスタ）を直列に挿入し、そのバックゲートの電位は常に十分な負の値となるようにする。また、ビット線の最低電位はワード線の最低電位よりも高くなるようにする。電源が切れた際には、ビット線はバックゲートトランジスタによって遮断され、ビット線に蓄積された電荷が流出することが十分に抑制される。この際、セルトランジスタのゲートの電位は０Ｖであり、一方で、そのソースやドレイン（ビット線）の電位は、ゲートよりも十分に高いので、セルトランジスタは十分なオフ状態であり、データを保持できる。 （もっと読む）

【課題】単一基板上にソース・ドレインを同一工程で同時形成したＩＩＩ−Ｖ族半導体のｎＭＩＳＦＥＴおよびＩＶ族半導体のｐＭＩＳＦＥＴのソース・ドレイン領域抵抗または接触抵抗を小さくする。
【解決手段】Ｇｅ基板上に形成されたＰチャネル型ＭＩＳＦＥＴの第１ソースおよび第１ドレインが、Ｇｅ原子とニッケル原子との化合物、Ｇｅ原子とコバルト原子との化合物またはＧｅ原子とニッケル原子とコバルト原子との化合物からなり、ＩＩＩ−Ｖ族化合物半導体からなる半導体結晶層に形成されたＮチャネル型ＭＩＳＦＥＴの第２ソースおよび第２ドレインが、ＩＩＩ族原子およびＶ族原子とニッケル原子との化合物、ＩＩＩ族原子およびＶ族原子とコバルト原子との化合物、または、ＩＩＩ族原子およびＶ族原子とニッケル原子とコバルト原子との化合物からなる半導体デバイスを提供する。 （もっと読む）

【課題】半導体装置の信頼性を向上させる。
【解決手段】スイッチング用のパワーＭＯＳＦＥＴと、そのパワーＭＯＳＦＥＴよりも小面積でかつそのパワーＭＯＳＦＥＴに流れる電流を検知するためのセンスＭＯＳＦＥＴとが１つの半導体チップＣＰＨ内に形成され、この半導体チップＣＰＨはチップ搭載部上に導電性の接合材を介して搭載され、樹脂封止されている。半導体チップＣＰＨの主面において、センスＭＯＳＦＥＴが形成されたセンスＭＯＳ領域ＲＧ２は、センスＭＯＳのソース用のパッドＰＤＨＳ４よりも内側にある。また、半導体チップＣＰＨの主面において、センスＭＯＳ領域ＲＧ２は、パワーＭＯＳＦＥＴが形成された領域に囲まれている。 （もっと読む）

【課題】Ｆｉｎｇｅｒ形状のソース電極、ドレイン電極と接続される各Ｎ＋型ソース層、Ｎ＋型ドレイン層を取り囲むようにＰ＋型コンタクト層が構成される場合でも、サージ電圧印加時に各Ｆｉｎｇｅｒ部の寄生バイポーラトランジスタが均一にオンする。
【解決手段】互いに平行に延在する複数のＮ＋型ソース層９、Ｎ＋型ドレイン層８を取り囲むようにＰ＋型コンタクト層１０を形成する。Ｎ＋型ソース層９上、Ｎ＋型ドレイン層８上及びＮ＋型ソース層９が延在する方向と垂直方向に延在するＰ＋型コンタクト層１０上にそれぞれ金属シリサイド層９ａ、８ａ、１０ａを形成する。金属シリサイド層９ａ、８ａ、１０ａ上に堆積された層間絶縁膜１３に形成されたコンタクトホール１４を介して、該各金属シリサイド層と接続するＦｉｎｇｅｒ形状のソース電極１５、ドレイン電極１６及び該Ｆｉｎｇｅｒ形状の各電極を取り囲むＰ＋型コンタクト電極１７を形成する。 （もっと読む）

【課題】従来の素子の作製プロセスに特別なプロセスを追加することなく、端面で発生した電子が画素部に混入することによって生じるノイズを低減することができる裏面照射型固体撮像素子及びそれを備えた撮像装置を提供する。
【解決手段】裏面照射型固体撮像素子１００は、画素領域２０、ｐウエル３０、ｎガードリング４０、ｐガードリング５０、端面１０３〜１０６を有し、画素領域２０から各端面１０３〜１０６に向かって、画素領域２０を囲むように、ｐウエル３０、ｎガードリング４０及びｐガードリング５０が順次形成され、ｐウエル３０にはｐウエル端子３１、ｎガードリング４０にはｎガードリング端子４１、ｐガードリング５０にはｐガードリング端子５１が、それぞれ設けられ、各端子に印加される電圧が、ｎガードリング端子電圧＞ｐウエル端子電圧≧ｐガードリング端子電圧≧裏面端子電圧の関係を有する。 （もっと読む）

【課題】低電圧、低電流、或いは低電力といった条件下でも使用することが可能な検波器を提供する。
【解決手段】検波器は、信号入力端子に接続された第１導電型の第１の半導体領域と、信号出力端子に接続された第２導電型の第２の半導体領域であって、第１の半導体領域に接して位置する第２の半導体領域と、交流的に接地された第１導電型の第３の半導体領域であって、第１の半導体領域から離間し且つ第２の半導体領域に接して位置する第３の半導体領域と、一端が第２の半導体領域に接続され、他端が交流的に接地された第１の抵抗素子と、を含む。 （もっと読む）

【課題】縦型トランジスタの特性にばらつきが生じることを抑制する。
【解決手段】半導体基板１００には縦型ＭＯＳトランジスタ２０が形成されている。半導体基板１００の表面上には、第１層間絶縁膜３００及び第１ソース配線３１２が形成されている。第１ソース配線３１２は、第１層間絶縁膜３００上に形成されており、平面視で縦型ＭＯＳトランジスタ２０と重なっている。第１層間絶縁膜３００にはコンタクト３０２が埋め込まれている。コンタクト３０２は、縦型ＭＯＳトランジスタ２０のｎ型ソース層１４０と第１ソース配線３１２とを接続している。そして第１ソース配線３１２には、複数の開口３１６が形成されている。 （もっと読む）

【課題】 出力回路用、或いは、アナログ回路用の２種類の特性に夫々特性が最適化されてなるトランジスタを備えた半導体装置を低コストで提供する。
【解決手段】
同一基板１０１上に、出力回路用の第１のトランジスタ１ａと、アナログ回路用の第２のトランジスタ１ｂが搭載された半導体装置であって、各トランジスタのゲート絶縁膜が、ドリフト領域１０７上面の一部の領域において、膜厚の厚い厚膜絶縁膜１０８ｂとなっており、ボディ領域１０３に向かって延伸するドリフト領域１０７を、第１のトランジスタ１ａでは当該厚膜絶縁膜１０８ｂのボディ領域１０３側境界Ａを超えて延伸させ、第２のトランジスタ１ｂでは当該厚膜絶縁膜１０８ｂのボディ領域側境界Ａよりも内側にとどまるように延伸させる。 （もっと読む）

【課題】ＦＥＴデバイスにおける閾値電圧をより良く制御できるデバイスの提供。
【解決手段】基板１０１と、基板１０１の上のＳｉＧｅ層１０３と、ＳｉＧｅ層上の半導体層１０５と、基板、ＳｉＧｅ層及び半導体層に隣接した絶縁層１０９ａと、絶縁層に隣接した一対の第１のゲート構造体１１１と、絶縁層上の第２のゲート構造体１１３とを含む電界効果トランジスタ（ＦＥＴ）と、ＦＥＴを形成する方法である。絶縁層は、ＳｉＧｅ層の側面、並びに半導体層の上面、半導体層の下面及び導体層の側面に隣接していることが好ましい。ＳｉＧｅ層は、炭素を含むことが好ましい。一対の第１のゲート構造体が、第２のゲート構造体に対して実質的に横断方向にあることが好ましい。さらに、第１のゲート構造体の対は、絶縁層によりカプセル封入されることが好ましい。 （もっと読む）

【課題】トランジスタ特性のバラツキが低減された半導体装置を提供する。
【解決手段】ＳＯＩ基板１０１は、Ｐ型半導体層１０２の上にＮ型半導体層１０４が形成された半導体基板１２、その上に形成されたＢＯＸ層１０６、及びＢＯＸ層上に形成されたＳＯＩ層１０８を有する。第１素子分離絶縁層１１０ｂは、ＳＯＩ基板１０１に埋め込まれ、下端１６がＰ型半導体層１０２に達し、第１素子領域（ＮＦＥＴ領域３０）と第２素子領域（ＰＦＥＴ領域４０）とを分離する。Ｐ型トランジスタ１３０ｂは、第１素子領域４０に位置し、チャネル領域１２０ｂを有し、Ｎ型トランジスタ１３０ａは、ＮＦＥＴ領域３０に位置し、チャネル領域１２０ａを有する。第１バックゲートコンタクト１３４ｂは、第１素子領域４０に位置する第２導電型層層１０４に、第２バックゲートコンタクト１３４ａは、第２素子領域３０に位置する第２導電型層１０４に接続される。 （もっと読む）

【課題】ＳＥＵ耐性が高く、高性能で低価なトランジスタ及び半導体装置を提供すること。
【解決手段】絶縁性基板１２上に形成されたシリコン層と、シリコン層に形成され、第１導電型であるボディ（Ｐ−）１５、第２導電型であるソース（Ｎ＋）１３、ドレイン（Ｎ＋）１４からなる部分と、ボディ（Ｐ−）１５及びソース（Ｎ＋）１３にボディ（Ｐ−）１５と同一導電型で接合され、ソース（Ｎ＋）１３と同じもしくは高い電位が供給されるボディ端子（Ｐ＋）１６と、を具備する。ボディ（Ｐ−）１５において放射線によって発生した負電荷は、ボディ端子（Ｐ＋）１６を介して当該トランジスタ外に流出する。 （もっと読む）

【課題】縦型バイポーラトランジスタのＳＯＡ（安全動作領域）が狭くなることを抑制する。
【解決手段】ｐ型ベース層１５０は、厚さ方向の不純物プロファイルにおいて、第１のピーク、第２のピーク、及び第３のピークを有している。第１のピークは、最も半導体基板１００の表面側に位置している。第２のピークは、第１のピークよりも半導体基板１００の裏面側に位置しており、第１のピークよりも高い。第３のピークは、第１のピークと第２のピークの間に位置している。 （もっと読む）

【課題】耐圧の向上が図られる半導体装置を提供する。
【解決手段】ｎ-型半導体領域には、ドレイン領域となるｎ-型の拡散領域が形成されている。ｎ-型の拡散領域の周囲を取囲むようにｐ型の拡散領域が形成されている。ｐ型の拡散領域には、ソース領域となるｎ+型の拡散領域が形成されている。ｎ-型の拡散領域の直下には、ｐ-型の埋め込み層１３が形成されている。ｎ-型の半導体領域の領域には、高電位が印加されるｎ+型の拡散領域が形成され、そのｎ+型の拡散領域の表面上には電極が形成されている。電極とドレイン電極とは、配線２０によって電気的に接続されている。配線２０の直下に位置する部分に、ｐ-埋め込み層１３に達するトレンチ３ａが形成されて、ポリシリコン膜８１が形成されている。 （もっと読む）