【課題】パワー変換器に於けるシンクロナス整流器として適するＭＯＳＦＥＴスイッチを提供する。
【解決手段】互いに接続されソース及びボディが、ドレンよりはより正の側に高い電圧にバイアスされたＮ−チャネルパワーＭＯＳＦＥＴを製造する。ゲートはスイッチ（１１８４）により制御され、ゲートを、ソース及び当該ＭＯＳＦＥＴのチャネルを完全にオンにするのに十分な電圧（ＶＣＰ）のいずれか一方に選択的に接続する。ゲートがソースに接続されたとき、デバイスは、比較的低い電圧でオンし、従来のＰＮ接合よりは低い導通抵抗を有する「擬似ショットキー」ダイオードとして機能する。ゲートが、前記した正の電圧に接続されたとき、ＭＯＳＦＥＴのチャネルは完全にオンとなる。このＭＯＳＦＥＴスイッチは、電力損及び“break-before-make”時間に於ける蓄積電荷を低減する。 （もっと読む）

【課題】内部回路を静電破壊から保護すると共に、入力端子に電池が誤って逆接続された場合でも、保護トランジスタ４の破壊を防止することができる入力保護回路を提供する。
【解決手段】入力端子１と内部回路２の信号入力端は配線３によって接続されている。
入力端子１に近い箇所の配線３と接地の間にＰチャネル型の第１の保護トランジスタ４Ａが接続されている。第１の保護トランジスタ４Ａと配線３の接続点よりも内部回路２に近い箇所の配線３に保護抵抗５が挿入されている。第１の保護トランジスタ４Ａにおいて、ソースＳは配線３に接続され、ドレインＤ１は接地され、ゲートＧ１とバックゲートＢ１とは電気的に共通接続されている。 （もっと読む）

【課題】ゲート電極とボディ領域とを接続したトランジスタを有する半導体装置に関し、動作速度を向上し消費電力を低減しうる半導体装置及びその製造方法を提供する。
【解決手段】第１の素子分離絶縁膜と、第１の素子分離絶縁膜により画定され、第１の素子分離絶縁膜よりも浅いウェルと、ウェル内に形成され、ウェルよりも浅く、ウェルの第１の部分とウェルの第２の部分とを画定する第２の素子分離絶縁膜と、第１の部分上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、第２の部分においてウェルに電気的に接続され、ゲート電極とウェルとを電気的に接続する配線層とを有し、第２の素子分離絶縁膜下の領域のウェルの電気抵抗が、ウェルの他の領域の同じ深さにおける電気抵抗よりも低くなっている。 （もっと読む）

【課題】電界効果トランジスタを備える半導体素子及びその製造方法を提供する。
【解決手段】半導体基板と、前記半導体基板上に形成され、第１活性領域の上面及び向き合う側面を経て伸張する第１ゲート電極を有する第１導電型の第１ＦＥＴ素子と、前記第１ＦＥＴ素子上に形成された層間絶縁膜と、前記層間絶縁膜上に形成され、第２活性領域の上面及び向き合う側面を経て伸張する第２ゲート電極を有する第２導電型の第２ＦＥＴ素子と、を備える。 （もっと読む）

【課題】ＬＤＭＯＳトランジスタとＥＳＤ保護素子とを有する半導体装置において、製造工程が簡単であるとともに、所望の特性を確保しつつ従来に比べてより一層の高密度化が可能な半導体装置及びその製造方法を提供する。
【解決手段】ＬＤＭＯＳトランジスタ形成領域のゲート電極１８ａと素子分離膜１１ｂの重なり幅をＡ1、ゲート電極１８ａとドレイン領域２３ｂとの間隔をＢ1とし、ＥＳＤ保護素子形成領域のゲート電極１８と素子分離膜１１ｃとの重なり幅をＡ2、ゲート電極１８ｂとアノード領域２２ｃとの間隔をＢ2としたときに、Ａ1≧Ａ2、且つＢ1＜Ｂ2の関係を満足するように、ゲート電極１８ａ、素子分離膜１１ｂ、ドレイン領域２０ａ、ゲート電極１８ｂ、素子分離膜１１ｃ及び前記アノード領域２２ｃを形成する （もっと読む）

【課題】埋込絶縁膜によりゲート絶縁膜の実効的膜厚がドレイン端近傍において増大される構成の高電圧ＭＯＳトランジスタにおいて、耐圧特性を劣化させずにオン抵抗を低減させる。
【解決手段】第１導電型の第１のウェル１１ＮＷ第２導電型の第２のウェル１１ＰＷとが形成された半導体基板１１と、チャネル領域１１ＣＨと、ソースエクステンション領域１１ａと、第１のウェル１１ＮＷ中に形成された埋込絶縁膜１１Ｏｘと、第２のウェル１１ＰＷと埋込絶縁膜１１Ｏｘの間に形成されたオフセット領域１１ｏｆｆと、埋込絶縁膜１１Ｏｘに対してオフセット領域１１ｏｆｆとは反対の側に形成された、第１導電型を有するドレインエクステンション領域１１ｂと、チャネル領域１１ＣＨとオフセット領域１１ｏｆｆおよび埋込絶縁膜１１Ｏｘを覆って、ゲート絶縁膜１２Ｇとｎ＋型のポリシリコンゲート電極１３Ｇよりなるゲート電極構造と、を備える。 （もっと読む）

【課題】比較的小さい面積で形成することができ、かつ、素子サイズの微小化が進んでも保護素子として動作させることを可能にする、保護素子を提供する。
【解決手段】半導体基板１に形成された、第１導電型のウェル領域３と、この第１導電型のウェル領域３に隣接して形成された、第２導電型のウェル領域４と、第１導電型のウェル領域３に形成された、第２導電型チャネルのＭＯＳトランジスタと、第１導電型のウェル領域３とＭＯＳトランジスタのソース領域とＭＯＳトランジスタのゲートとに電気的に接続された第１の配線と、ＭＯＳトランジスタのドレイン領域と第２導電型のウェル領域４とに電気的に接続された第２の配線とを含む保護素子を構成する。 （もっと読む）

【課題】 出力ポートの絶縁破壊電圧より低い絶縁破壊電圧を有することが可能な静電放電保護素子を備える半導体装置を提供する。
【解決手段】 半導体装置は、第１ＬＤＭＯＳ素子１を含む出力ポートと、出力ポートを静電放電から保護し、第２ＬＤＭＯＳ素子４及びバイポーラトランジスタ３から構成される静電放電保護素子２と、を備える。第１ＬＤＭＯＳ素子１および第２ＬＤＭＯＳ素子４は、それぞれゲート、第１導電型のドレイン領域、第２導電型のボディ領域、及び第１導電型のドレイン領域と第２導電型のボディ領域との間に形成された素子分離領域を備える。このとき、第２ＬＤＭＯＳ素子４の絶縁破壊電圧は、第１ＬＤＭＯＳ素子１の絶縁破壊電圧より低い。これにより、第１ＬＤＭＯＳ素子１の静電破壊を防止することができる。 （もっと読む）

【課題】完全空乏型ＳＯＩデバイスの製造に適したセミコンダクタオンインシュレータ（ＳｅＯＩ）ウェーハおよびそれを用いたデバイスを提供すること。
【解決手段】本発明は、第１の基板の表面領域にドープ層、ドープ層上に埋め込み酸化物層、埋め込み酸化物層上に半導体層を形成してＳｅＯＩウェーハを得る。ＳｅＯＩウェーハの第２の領域の埋め込み酸化物層および半導体層を維持しながらＳｅＯＩウェーハの第１の領域から埋め込み酸化物層および半導体層を除去し、第２の領域に上部トランジスタを形成する。第１の領域にリセスチャネルアレイトランジスタを形成し、第２の領域にｐチャネルトランジスタおよび／またはｎチャネルトランジスタを形成する。ドープ層内またはこの近傍にバックゲートを形成し、第１の領域にリセスチャネルアレイトランジスタを形成し、ドープ層内またはその近傍にソース領域およびドレイン領域を形成する。 （もっと読む）

【課題】トランジスタのしきい値電圧を最適な値に保持可能な半導体回路を提供すること。またトランジスタのしきい値電圧を制御可能な半導体回路、及びその駆動方法を提供すること。また上記半導体回路を適用した記憶装置、表示装置、及び電子機器を提供すること。
【解決手段】被制御トランジスタのバックゲートに接続されるノードに、ダイオードと第１の容量素子を設け、トランジスタのしきい値電圧が最適になるように所望の電圧を印加可能で且つその電圧を保持することができる構成とし、さらにダイオードに並列に接続された第２の容量素子を設け、当該ノードの電圧を一時的に変化させられる構成とすればよい。 （もっと読む）

【課題】工程数を削減して生産性を向上できる構造の半導体装置およびその製造方法を提供する。
【解決手段】半導体装置の製造方法は、半導体層１にトレンチ２０を形成する工程と、トレンチ２の内壁およびトレンチ２外の表面を覆うように半導体層１上に絶縁膜３を形成する工程と、トレンチ２を埋め尽くし、トレンチ２外の絶縁膜３上に堆積されるように導電性のポリシリコン膜４を形成する工程と、トレンチ２内、およびトレンチ２外の絶縁膜３上の所定領域にポリシリコン膜４が残るように、当該ポリシリコン膜４を選択的に除去するポリシリコンエッチング工程とを含む。 （もっと読む）

【課題】メーカーの設計負担を増加させることなくセルタイプの異なるＩＣを実現することができるとともに、チップサイズおよび消費電力並びに動作速度が最適化された半導体集積回路を容易に実現可能な設計技術を提供する。
【解決手段】所望の機能を有する回路セルの設計情報を目的別にオブジェクトとして記述し、所定のオブジェクトの情報の削除もしくは追加のみで基体電位固定型セルと基体電位可変型セルのいずれをも構成可能なセル情報として、セルライブラリに登録するようにした。 （もっと読む）

【課題】低オン抵抗且つ高アバランシェ耐量の半導体装置を提供する。
【解決手段】本発明の半導体装置は、第２導電型の第１のソースコンタクト領域２１と第１導電型のバックゲートコンタクト領域２２とを有する第１のソース部Ｓ１と、第２導電型の第２のソースコンタクト領域２４を有し、第１導電型のバックゲートコンタクト領域を有さない第２のソース部Ｓ２と、第２導電型のドレインコンタクト領域１５と、第１のソースコンタクト領域２１側に形成された第２導電型の第１のドリフト領域１６と、第２のソースコンタクト領域２４側に形成された第２導電型の第２のドリフト領域１７とを有するドレイン部Ｄと、を備え、第２のドリフト領域１７の方が第１のドリフト領域１６よりもチャネル長方向の長さが長い。 （もっと読む）

【課題】Ｉ/Ｏ用バルク部とコアロジック用ＳＯＩ部が混載されたバルク＆ＳＯＩハイブリッド型ＣＭＩＳデバイスでは、閾値電圧制御の最適化のため多数のゲートスタックを用いる必要があり、プロセス及び構造が複雑になるという問題がある。
【解決手段】本願発明は、Ｈｉｇｈ−ｋゲート絶縁膜およびメタルゲート電極を有するＳＯＩ型半導体ＣＭＩＳＦＥＴ集積回路装置において、いずれかのバックゲート半導体領域に不純物を導入することにより、対応する部分のＭＩＳＦＥＴの閾値電圧を調整するものである。 （もっと読む）

【課題】Ｉ/Ｏ用バルク部とコアロジック用ＳＯＩ部が混載されたバルク＆ＳＯＩハイブリッド型ＣＭＩＳデバイスでは、閾値電圧制御の最適化のため多数のゲートスタックを用いる必要があり、プロセス及び構造が複雑になるという問題がある。
【解決手段】本願発明は、Ｈｉｇｈ−ｋゲート絶縁膜およびメタルゲート電極を有するＳＯＩ型半導体ＣＭＩＳＦＥＴ集積回路装置において、いずれかのバックゲート半導体領域に不純物を導入することにより、対応する部分のＭＩＳＦＥＴの閾値電圧を調整するものである。 （もっと読む）

【課題】半導体装置においてチップサイズに影響を与えないデカップリング容量を得る。
【解決手段】半導体装置は、基板１、１０と、高濃度拡散層領域１１と、第１ウェル４と、第２ウェル３とを具備している。基板１、１０は第１導電型である。高濃度拡散層領域１１は基板１、１０上に形成され、第１導電型である。第１ウェル４は基板１、１０上に形成され、高濃度拡散領域１１の一方側に設けられ、第１導電型である。第２ウェル３は基板１、１０上に形成され、高濃度拡散領域１１の他方側に設けられ、第１導電型と逆導電型となる第２導電型である。第２ウェル３と高濃度拡散領域１１との間、及び、第２ウェル３と基板１、１０との間でデカップリング容量が形成される。 （もっと読む）

【課題】同一基板上に混載された他の素子の誤動作を抑制できる半導体装置を提供する。
【解決手段】半導体装置は、ｐ形半導体層１２と、ｎ形のソース領域１３と、絶縁体２３と、ｎ形半導体領域２０と、ｎ形のドレイン領域１４と、ｐ形のチャネル領域１２ａと、ゲート絶縁膜１５と、ゲート電極１６と、ソース電極１８と、ドレイン電極１９と、電極２１とを備える。前記絶縁体は、前記ｐ形半導体層の表面から前記ｐ形半導体層の厚み方向に延びて形成されたトレンチｔ１内に設けられている。前記ｎ形半導体領域は、前記ドレイン領域と前記絶縁体との間の前記ｐ形半導体層の表面に設けられる。前記電極は、前記ｎ形半導体領域に接続される。 （もっと読む）

【課題】出力トランジスタの形成領域から他の素子の形成領域への電子の移動を抑制する効果が高く、素子の誤動作を抑制できる半導体装置を提供する。
【解決手段】半導体基板ＳＵＢと、１対の注入元素子ＤＲと、アクティブバリア構造ＡＢと、ｐ型接地領域ＰＧＤとを備える。半導体基板ＳＵＢは主表面を有し、かつ内部にｐ型領域を有する。１対の注入元素子ＤＲは、ｐ型領域上であって主表面に形成される。アクティブバリア構造ＡＢは、主表面において１対の注入元素子ＤＲに挟まれる領域に配置される。ｐ型接地領域ＰＧＤは、主表面において１対の注入元素子ＤＲに挟まれる領域を避けて１対の注入元素子ＤＲおよびアクティブバリア構造ＡＢよりも主表面の端部側に形成され、かつｐ型領域に電気的に接続された、接地電位を印加可能な領域である。ｐ型接地領域ＰＧＤは、１対の注入元素子ＤＲに挟まれる領域と隣り合う領域において分断されている。 （もっと読む）

【課題】混合信号プロセスにおいてアナログ回路の性能を向上させる方法および装置を提供すること
【解決手段】順方向バイアスおよび修正された混合信号プロセスを用いた回路設計を用いて、アナログ回路性能を向上させる方法が提示される。複数のＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを含む回路が規定される。ＮＭＯＳトランジスタのボディ端子は、第１の電圧ソースに連結され、ＰＭＯＳトランジスタのボディ端子は、第２の電圧ソースに連結される。回路内のトランジスタは、各選択されたＮＭＯＳトランジスタのボディ端子に該第１の電圧ソースを適用することと、各選択されたＰＭＯＳトランジスタのボディ端子に該第２の電圧ソースを適用することとによって、選択的にバイアスされる。一実施形態において、第１の電圧ソースおよび第２の電圧ソースは、順方向バイアスおよび逆方向バイアスをトランジスタのボディ端子に提供するように修正可能である。 （もっと読む）

【課題】低消費電力で高速シリアル伝送が可能な半導体装置を提供する。
【解決手段】実施形態によれば、インタフェース部と、駆動回路部と、スイッチ部と、電源回路部と、を備えた半導体装置が提供される。前記インタフェース部は、フローティング状態のバックゲートを有しＳＯＩ基板上に設けられた第１のＭＯＳＦＥＴを含み、入力したシリアルデータの端子切替信号をパラレルデータに変換する。前記電源回路部は、ソースに接続されたバックゲートを有し前記ＳＯＩ基板上に設けられた第２のＭＯＳＦＥＴを含み、前記インタフェース部に供給される電源の電位よりも高いオン電位を生成する。前記駆動回路部は、ソースに接続されたバックゲートを有し前記ＳＯＩ基板上に設けられた第３のＭＯＳＦＥＴを含み、前記パラレルデータに応じて、前記オン電位をハイレベルとする制御信号を出力する。前記スイッチ部は、前記ＳＯＩ基板上に設けられ、前記制御信号を入力して端子間の接続を切り替える。 （もっと読む）