ＭＯＳトランジスタおよび半導体集積回路装置の製造方法
【課題】埋込絶縁膜によりゲート絶縁膜の実効的膜厚がドレイン端近傍において増大される構成の高電圧ＭＯＳトランジスタにおいて、耐圧特性を劣化させずにオン抵抗を低減させる。
【解決手段】第１導電型の第１のウェル１１ＮＷ第２導電型の第２のウェル１１ＰＷとが形成された半導体基板１１と、チャネル領域１１ＣＨと、ソースエクステンション領域１１ａと、第１のウェル１１ＮＷ中に形成された埋込絶縁膜１１Ｏｘと、第２のウェル１１ＰＷと埋込絶縁膜１１Ｏｘの間に形成されたオフセット領域１１ｏｆｆと、埋込絶縁膜１１Ｏｘに対してオフセット領域１１ｏｆｆとは反対の側に形成された、第１導電型を有するドレインエクステンション領域１１ｂと、チャネル領域１１ＣＨとオフセット領域１１ｏｆｆおよび埋込絶縁膜１１Ｏｘを覆って、ゲート絶縁膜１２Ｇとｎ＋型のポリシリコンゲート電極１３Ｇよりなるゲート電極構造と、を備える。
【解決手段】第１導電型の第１のウェル１１ＮＷ第２導電型の第２のウェル１１ＰＷとが形成された半導体基板１１と、チャネル領域１１ＣＨと、ソースエクステンション領域１１ａと、第１のウェル１１ＮＷ中に形成された埋込絶縁膜１１Ｏｘと、第２のウェル１１ＰＷと埋込絶縁膜１１Ｏｘの間に形成されたオフセット領域１１ｏｆｆと、埋込絶縁膜１１Ｏｘに対してオフセット領域１１ｏｆｆとは反対の側に形成された、第１導電型を有するドレインエクステンション領域１１ｂと、チャネル領域１１ＣＨとオフセット領域１１ｏｆｆおよび埋込絶縁膜１１Ｏｘを覆って、ゲート絶縁膜１２Ｇとｎ＋型のポリシリコンゲート電極１３Ｇよりなるゲート電極構造と、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
以下の説明ではＭＯＳトランジスタおよび半導体集積回路装置の製造方法を、実施形態を参照しながら説明する。
【背景技術】
【０００２】
いわゆる高電圧ＭＯＳトランジスタでは、特にチャネル領域のドレイン端近傍において大きな電界集中が発生しやすいため、ゲート絶縁膜のドレイン端における耐圧が重要である。このような高電圧ＭＯＳトランジスタは、例えば車載用途や電力用途などで使われることがある。
【０００３】
高電圧ＭＯＳトランジスタは、集積回路中に論理回路などとともに集積化されるのが好ましいが、このような高電圧ＭＯＳトランジスタでは、ゲート絶縁膜を、論理回路で使われるトランジスタと同様に薄く形成し、一方、ドレイン端近傍における耐圧を向上させるために、ドレイン領域をゲート電極から大きく離間させ、その間にドリフト領域を形成する構成が使われている。このような構成の一例としてＬＤＭＯＳ（Laterally Diffused MOS）構造が挙げられる。例えば特許文献１あるいは２を参照。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平９−２２３７９３号公報
【特許文献２】特開２００６−１５６９９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１，２には、トランジスタの耐圧を向上させるため、ゲート電極のドレイン端においてゲート絶縁膜の膜厚を増大させる構造が記載されており、特に特許文献２には、ゲート絶縁膜の下にＳＴＩ構造の素子分離領域と同様な絶縁膜の埋込領域を形成することにより、実効的にゲート絶縁膜の膜厚を増大させた構造が記載されている。
【０００６】
一方、このようなＬＤＭＯＳ構造の高電圧ＭＯＳトランジスタでは、同時にオン抵抗の低減が望まれており、またさらに高電圧で動作できるように耐圧のさらなる向上が望まれている。
【課題を解決するための手段】
【０００７】
一の実施形態によればＭＯＳトランジスタは、第１導電型の第１のウェルと前記第１導電型とは逆の第２導電型の第２のウェルとが形成された半導体基板と、前記第２のウェル中に形成され、前記第２の導電型を有し、第１の端と第２の端とを有し、前記第２の端が前記第２のウェルのうち、前記第１のウェルに対面する端面に一致するチャネル領域と、前記第２のウェル中、前記チャネル領域の前記第１の端に接して形成され前記第１導電型を有するソースエクステンション領域と、前記第１のウェル中に、前記第２のウェルから離間して形成された埋込絶縁膜領域と、前記半導体基板中、前記第２のウェルと前記埋込絶縁膜領域の間に形成されたオフセット領域と、前記第１のウェル中、前記埋込絶縁膜に対して前記オフセット領域とは反対の側に形成された、前記第１導電型を有するドレインエクステンション領域と、前記半導体基板上に、前記チャネル領域を覆い、さらに前記オフセット領域および前記埋込絶縁膜領域を覆って形成されたゲート電極構造と、を備え、前記ゲート電極構造は、前記半導体基板上に、前記チャネル領域を覆い、さらに前記オフセット領域および前記埋込絶縁膜領域を覆って形成されたゲート絶縁膜と、前記ゲート絶縁膜上のゲート電極とを含み、前記オフセット領域の少なくとも一部には、前記半導体基板表面に沿って前記第１導電型の不純物元素を、前記第１のウェルよりも高濃度に含む領域が形成されている。
【０００８】
他の実施形態によれば半導体集積回路装置の製造方法は、半導体基板上にＳＴＩ構造の素子分離領域により第１の素子領域と第２の素子領域とを、前記第１の素子領域には、前記素子分離領域の一部を構成する埋込絶縁膜が含まれるように形成する工程と、前記半導体基板中、前記第１および第２の素子領域に第１導電型の不純物元素をイオン注入し、前記第１および第２の素子領域に前記第１導電型の第１のウェルを、前記第１の素子領域においては前記第１のウェルが少なくとも前記埋込絶縁膜を含むように、また前記第１のウェルの下端の深さが前記埋込絶縁膜下端の深さよりも深くなるように形成する工程と、前記半導体基板中、前記第１の素子領域に、前記第１導電型とは逆の第２導電型の不純物元素を、前記埋込絶縁膜から離間してまたは前記埋込絶縁膜を含むようにイオン注入し、前記第１の素子領域中に前記第２導電型の第２のウェルを、前記第２のウェルの下端の深さが前記埋込絶縁膜下端の深さよりも深くなるように形成する工程と、前記半導体基板中、前記第１の素子領域および第２の素子領域に、前記第１の素子領域においては前記埋込絶縁膜下端よりも浅い部分において前記第１導電型の不純物元素を追加イオン注入し、前記半導体基板のうち前記第２のウェルと前記埋込絶縁膜との間、あるいは前記第１および第２のウェルの境から前記埋込絶縁膜までの間のオフセット領域の少なくとも一部に、前記埋込絶縁膜下端よりも浅く、前記第１導電型の不純物元素を前記第１のウェルよりも高濃度で含む高濃度領域を、また同時に前記第２の素子領域において前記第１導電型の不純物元素を前記第１のウェルよりも高濃度で含むチャネルドープ領域を形成する工程と、前記第１の素子領域においては前記半導体基板上、前記第１のウェルから前記オフセット領域を超えて前記埋込絶縁膜の一部までを覆う第１のゲート電極を、その下の第１のゲート絶縁膜を介して、また前記第２の素子領域においては前記第１のウェル上に第２のゲート電極を、その下の第２のゲート絶縁膜を介して形成する工程と、を含む。
【発明の効果】
【０００９】
上記実施形態によれば、前記オフセット領域の少なくとも一部において第１導電型キャリアの濃度を、前記半導体基板表面に沿って、前記第１のウェルよりも増大させることにより、耐圧の劣化を抑制しつつ、ＭＯＳトランジスタのオン抵抗を低減させることが可能となる。
【図面の簡単な説明】
【００１０】
【図１Ａ】第１の実施形態による高電圧ＭＯＳトランジスタを示す平面図である。
【図１Ｂ】図１Ａ中、線Ａ−Ａ’に沿った断面図である。
【図２】第１の実施形態による高電圧ＭＯＳトランジスタの動作を説明する図である。
【図３Ａ】第１の実施形態による高電圧ＭＯＳトランジスタ中におけるリンの分布を示す図である。
【図３Ｂ】図３Ａ中、線Ｄ１に沿ったリンの分布プロファイルを示す図である。
【図４Ａ】比較例による高電圧ＭＯＳトランジスタ中におけるリンの分布を示す図である。
【図４Ｂ】図４Ａ中、線Ｄ２に沿ったリンの分布プロファイルを示す図である。
【図５Ａ】第１の実施形態による高電圧ＭＯＳトランジスタ中における空乏層の分布および電界の分布を示す図である。
【図５Ｂ】比較例による高電圧ＭＯＳトランジスタ中における空乏層の分布および電界の分布を示す図である。
【図６】発明の効果を比較例と対照して示すグラフである。
【図７】発明の効果を比較例と対照して示す別のグラフである。
【図８Ａ】追加イオン注入量と耐圧との関係を示すグラフである。
【図８Ｂ】追加イオン注入の際の加速電圧と耐圧との関係を示すグラフである。
【図９Ａ】第１の実施形態による高電圧ＭＯＳトランジスタの製造工程を説明する図（その１）である。
【図９Ｂ】第１の実施形態による高電圧ＭＯＳトランジスタの製造工程を説明する図（その２）である。
【図９Ｃ】第１の実施形態による高電圧ＭＯＳトランジスタの製造工程を説明する図（その３）である。
【図９Ｄ】第１の実施形態による高電圧ＭＯＳトランジスタの製造工程を説明する図（その４）である。
【図９Ｅ】第１の実施形態による高電圧ＭＯＳトランジスタの製造工程を説明する図（その５）である。
【図９Ｆ】第１の実施形態による高電圧ＭＯＳトランジスタの製造工程を説明する図（その６）である。
【図９Ｇ】第１の実施形態による高電圧ＭＯＳトランジスタの製造工程を説明する図（その７）である。
【図９Ｈ】第１の実施形態による高電圧ＭＯＳトランジスタの製造工程を説明する図（その８）である。
【図９Ｉ】第１の実施形態による高電圧ＭＯＳトランジスタの製造工程を説明する図（その９）である。
【図１０】第１の実施形態の一変形例による高電圧ＭＯＳトランジスタの構成を示す断面図である。
【図１１Ａ】第２の実施形態による高電圧ＭＯＳトランジスタの製造工程を示す断面図（その１）である。
【図１１Ｂ】第２の実施形態による高電圧ＭＯＳトランジスタの製造工程を示す断面図（その２）である。
【図１２】第２の実施形態による高電圧ＭＯＳトランジスタの構成を示す断面図である。
【図１３Ａ】第２の実施形態の一変形例による高電圧ＭＯＳトランジスタの製造工程を示す断面図（その１）である。
【図１３Ｂ】第２の実施形態の一変形例による高電圧ＭＯＳトランジスタの製造工程を示す断面図（その２）である。
【図１４】第２の実施形態の一変形例による高電圧ＭＯＳトランジスタの構成を示す断面図である。
【図１５Ａ】第３の実施形態による半導体集積回路装置の製造工程を説明する図（その１）である。
【図１５Ｂ】第３の実施形態による半導体集積回路装置の製造工程を説明する図（その２）である。
【図１５Ｃ】第３の実施形態による半導体集積回路装置の製造工程を説明する図（その３）である。
【図１５Ｄ】第３の実施形態による半導体集積回路装置の製造工程を説明する図（その４）である。
【図１５Ｅ】第３の実施形態による半導体集積回路装置の製造工程を説明する図（その５）である。
【図１５Ｆ】第３の実施形態による半導体集積回路装置の製造工程を説明する図（その６）である。
【図１５Ｇ】第３の実施形態による半導体集積回路装置の製造工程を説明する図（その７）である。
【図１５Ｈ】第３の実施形態による半導体集積回路装置の製造工程を説明する図（その８）である。
【図１５Ｉ】第３の実施形態による半導体集積回路装置の製造工程を説明する図（その９）である。
【図１６Ａ】第４の実施形態による半導体集積回路装置の製造工程を説明する図（その１）である。
【図１６Ｂ】第４の実施形態による半導体集積回路装置の製造工程を説明する図（その２）である。
【図１６Ｃ】第４の実施形態による半導体集積回路装置の製造工程を説明する図（その３）である。
【図１７】第４の実施形態による半導体集積回路装置の構成を示す断面図である。
【図１８】第５の実施形態による半導体集積回路装置の構成を示す断面図である。
【図１９Ａ】第５の実施形態による半導体集積回路装置の製造工程を説明する図（その１）である。
【図１９Ｂ】第５の実施形態による半導体集積回路装置の製造工程を説明する図（その２）である。
【図１９Ｃ】第５の実施形態による半導体集積回路装置の製造工程を説明する図（その３）である。
【図１９Ｄ】第５の実施形態による半導体集積回路装置の製造工程を説明する図（その４）である。
【図１９Ｅ】第５の実施形態による半導体集積回路装置の製造工程を説明する図（その５）である。
【発明を実施するための形態】
【００１１】
［第１の実施形態］
図１Ａは第１の実施形態によるｎチャネル高電圧ＭＯＳランジスタ１０Ｎの構成を示す平面図、図１Ｂは図１Ａ中、線Ａ−Ａ’に沿った断面図である。
【００１２】
図１Ａおよび図１Ｂを参照するに、例えば（１００）面などの平坦な主面を有するｐ型あるいはｎ型のシリコン基板１１中にはＳＴＩ型の素子分離領域１１Ｉにより素子領域１１Ａが画成されており、前記シリコン基板１１中には前記素子領域１１Ａを含むようにｎ型の第１のウェル１１ＮＷが、前記素子分離領域１１Ｉの下端より深くまで形成されている。
【００１３】
さらに前記シリコン基板１１中には前記素子領域１１Ａにｐ型の第２のウェル１１ＰＷが、前記第１のウェル１１ＮＷに含まれて、前記素子分離領域１１Ｉの下端を超える深さに形成されており、その結果図示の例では、前記平坦な主面において前記第１のウェル１１ＮＷと第２のウェル１１ＰＷとが隣接して配置されている。すなわち本実施形態のｎチャネル高電圧ＭＯＳトランジスタ１０Ｎは、いわゆるＬＤＭＯＳ構造を有している。
【００１４】
前記第２のウェル１１ＰＷ中には前記シリコン基板１１の平坦な主面沿いに、前記第１のウェル１１ＮＷと前記第２のウェル１１ＰＷとの境界面に接して、ｐ型のチャネル領域１１ＣＨが、０．４μｍのチャネル長ＣＬで形成されている。前記チャネル領域１１ＣＨはＭＯＳトランジスタのしきい値調整のためｐ型不純物元素を高濃度に導入、すなわちチャネルドープされてその第１の端からその第２の端まで前記０．４μｍの長さにわたり延在するが、以下の説明では、前記チャネル領域１１ＣＨの第１の端は前記第１のウェルと第２のウェルの境界面から遠い側に位置し、一方前記第２の端は、第２のウェル１１ＰＷと前記第１のウェル１１ＮＷの境界面に一致して位置するものとする。
【００１５】
さらに前記素子領域１１Ａにおいては前記第２のウェル１１ＰＷ中に、前記チャネル領域の第１の端に接してｎ型のソースエクステンション領域１１ａが形成されており、一方前記第１のウェル１１ＮＷ中には、前記第１のウェル１１ＰＷとの接合面から長さＬが例えば１．０μｍのオフセット領域１１offを介して埋め込み絶縁膜１１Ｏｘが、前記ＳＴＩ型の素子分離領域１１Ｉと同様に、図示の例では同じ深さに形成されており、前記埋込絶縁膜１１Ｏｘの、前記第２のウェル１１ＰＷから遠い側の端部に接して、ｎ型のドレインエクステンション領域１１ｂが形成されている。
【００１６】
さらに前記シリコン基板１１には前記平坦な主面上に、前記チャネル領域１１ＣＨ、オフセット領域１１offおよび埋込絶縁膜１１Ｏｘの一部を覆って、ゲート絶縁膜１２Ｇとｎ＋型のポリシリコンゲート電極１３Ｇよりなるゲート電極構造が形成されている。ここで前記埋込絶縁膜１１Ｏｘは前記シリコン基板１１の平坦な主面と略一致する主面を有し、前記ゲート絶縁膜１２Ｇの直下において、その実効的な膜厚を増加させるように作用する。
【００１７】
一方前記オフセット領域１１offは前記チャネル領域１１ＣＨの第２の端に接して、前記第１のウェル１１ＮＷのうち前記埋込絶縁膜１１Ｏｘの直下の領域とともに、前記チャネル領域１１ＣＨを通過した電子がドリフトによりドレインエクステンション領域１１ｂまで移動するドリフト領域１１drfを形成する。
【００１８】
さらに図１Ｂに示すように前記ゲート電極１３Ｇにはソースエクステンション領域１１ａの側に側壁絶縁膜１３ＳＷ１が、またドレインエクステンション領域１１ｂの側に側壁絶縁膜１３ＳＷ２が形成され、前記第２のウェル１１ＰＷ中、前記ポリシリコンゲート電極１３Ｇから見て前記側壁絶縁膜１３ＳＷ１の外側にｎ＋型のソース領域１１ｃが形成される。また前記ドレインエクステンション領域１１ｂ中にはｎ＋型のドレイン領域１１ｄが形成される。
【００１９】
さらに前記素子分離領域１１Ｉ中には前記素子領域１１Ａの外側において前記第２のウェル１１ＰＷを露出する開口部１１Ｔが形成され、前記開口部１１Ｔには基板バイアスのため、ｐ＋型にドープされたコンタクト領域１１ｔａｐが形成される。
【００２０】
前記コンタクト領域１１ｔａｐ，前記ソース領域１１ｃ，前記ドレイン領域１１ｄおよび前記ゲート電極１３Ｇの表面には、シリサイド層１１Ｔｓ，１１Ｓｓ，１１Ｄｓおよび１１Ｇｓが、それぞれコンタクト抵抗の低減のために形成される。
【００２１】
図１Ａの平面図に示すように前記コンタクト領域１１ｔａｐにはビアプラグ１４Ｔが、前記シリサイド層１１Ｔｓにコンタクトして形成されており、また前記ソース領域１１ｃにはビアプラグ１４Ｓが前記シリサイド層１１Ｓｓにコンタクトして形成されている。同様にドレイン領域１１ｄにおいてはビアプラグ１４Ｄが前記シリサイド層１１Ｄｓにコンタクトして形成されており、図示は省略するが同様なビアプラグがゲート電極１３Ｇにも、シリサイド層１３Ｇｓにコンタクトして形成されている。
【００２２】
その際本実施形態では、特に図１Ｂのオフセット領域１１offの表面部分にｎ型の不純物元素を、後で説明する追加イオン注入により導入し、オフセット領域１１offの導電性を増大させている。
【００２３】
次に前記図１Ａ，図１Ｂの高耐圧ＭＯＳトランジスタ１０Ｎの動作を、図２を参照しながら説明する。
【００２４】
前記高電圧ＭＯＳトランジスタ１０Ｎでは、前記ソース領域１１ｃを接地しドレイン領域１１ｄに例えば＋４０Ｖあるいは＋５０Ｖの電源電圧を印加し、さらにこの状態で前記ゲート電極１３Ｇに適当なゲート電圧を印加して前記高電圧ＭＯＳトランジスタを導通させた場合、前記ソース領域１１ｃからは電子がキャリアとして放出され、図２中に矢印で示したように前記チャネル領域１１ＣＨを通過した後ドレイン領域１１ｄにて回収されるが、前記ソース領域１１ｃから放出され前記チャネル領域１１ＣＨを通過した電子は、ドレイン領域１１ｄに到達するまでに前記オフセット領域１１offを通過し、さらに前記ｎ型のドリフト領域１１Drfを、前記埋込絶縁膜１１Ｏｘの下を迂回して長い距離移動して通過する必要がある。
【００２５】
このため、前記ドレイン領域１１ｄに高電圧を印加した場合であっても、このような電子の移動経路に沿って顕著な電圧降下が発生し、前記チャネル領域１１ＣＨのドレイン側端における電界集中を低減することが可能である。また本実施形態の高電圧ＭＯＳトランジスタでは、このように同じ素子面積、すなわちソース−ドレイン間距離でも、ソース領域１１ｃからドレイン領域１１ｄまでのキャリア経路が迂回路の分だけ増大する結果、高電圧ＭＯＳトランジスタの素子面積Ａをその分だけ低減することができる。このため高電圧ＭＯＳトランジスタの導通損失の性能指標として使われる「Ｒｏｎ・Ａ」の値を低減させることができる。ただしここで「Ｒｏｎ」はオン抵抗を、「Ａ」は素子面積を表す。
【００２６】
本実施形態による高電圧ＭＯＳトランジスタ１０Ｎでは、前記オフセット領域１１offにおいてｎ型不純物元素による前記追加イオン注入によりドープ濃度を増加させていることに注意すべきである。このリンの追加イオン注入は、前記ｎ型ウェル１１ＮＷを形成するためのリンのイオン注入とは別に、前記オフセット領域１１offを含むシリコン基板１１のうち、特に前記埋込絶縁膜１１Ｏｘの下端に達しない深さで行われるイオン注入である。このような追加イオン注入の結果、前記オフセット領域１１offの電気抵抗が減少し、トランジスタ１０Ｎのオン抵抗Ｒｏｎを効果的に低減することができる。
【００２７】
図３Ａは本実施形態において、前記オフセット領域１１offの表面にリン（Ｐ）を追加イオン注入した場合の、前記シリコン基板１１中におけるリンの深さ方向（Ｙ方向）および水平方向（Ｘ方向）への二次元的な分布をシミュレーションで求めた図、図３Ｂは、図３Ａ中、破線Ｄ１に対応した、シリコン基板１１中におけるリンの深さ方向（Ｙ方向）への一次元的な濃度分布を示す図である。一方図４Ａは、このようなオフセット領域１１off表面部分へのリンの追加イオン注入を行わない本実施形態の比較対照例における、同様なリンの二次元的な分布を示す図、図４Ｂは、図４Ａ中、破線Ｄ２に対応した、シリコン基板１１中におけるリンの一次元的な濃度分布を示す図である。図３Ａおよび図４Ａには前記第２のウェル１１ＰＷと第１のウェル１１ＮＷの実際の境となるｐｎ接合面が重ねて示されている。図３Ａおよび図４Ａ中、水平距離Ｘはソース領域１１ｃとドレイン領域１１ｄを結ぶ方向上での距離を示している。
【００２８】
図４Ａを参照するに、前記オフセット領域１１offの表面部分へのリンの追加イオン注入を行わない比較対照例の場合、前記ｐｎ接合面が埋込絶縁膜１１Ｏｘに寄って形成されており、従って前記チャネル領域１１ＣＨを通過したキャリアである電子が図２に示した経路に沿って前記埋込絶縁膜１１Ｏｘの下に潜り込む際の経路が狭窄されるのがわかる。また図４Ｂよりわかるように、前記オフセット領域１１offの表面部分へのリンの追加イオン注入を行わない比較対照例の場合、前記オフセット領域１１offの表面部分においてリンの濃度が急激に低下する。
【００２９】
これに対し、図３Ａおよび図３Ｂに示すように、前記オフセット領域１１offの表面部分にリンの追加イオン注入を、前記第１のウェル１１ＮＷを形成するためのイオン注入に追加して行った本実施形態の場合には、前記ｐｎ接合の位置が前記埋込絶縁膜１１Ｏｘから離れ、前記チャネル領域１１ＣＨを通過したキャリアである電子が図２に示した経路に沿って前記埋込絶縁膜１１Ｏｘの下に潜り込む際の経路が拡がることがわかる。図３Ａおよび図３Ｂの例では、前記シリコン基板１１の表面におけるＰの濃度が、上記の追加イオン注入の結果、前記オフセット領域１１offにおいて１０16ｃｍ-3を超えていることがわかる。
【００３０】
ただし図３Ａ，図３Ｂ、および図４Ａ，図４Ｂのシミュレーションでは、前記第１のウェル１１ＮＷはリンをｐ−型のシリコン基板１１中に２ＭｅＶの加速電圧下、３．０×１０12ｃｍ-2のドーズ量で、次いで５００ｋｅＶの加速電圧下、２．０×１０12ｃｍ-2のドーズ量でイオン注入することにより、約２．５μｍの深さに形成されており、また前記図３Ａ，図３Ｂのシミュレーションにおいて、前記リンの追加イオン注入は、前記シリコン基板１１の前面に、１５ｋｅＶの加速電圧下、１×１０12ｃｍ-2のドーズ量で行っている。
【００３１】
また図３Ａ，図３Ｂ、図４Ａ，図４Ｂのシミュレーションにおいては前記第２のウェル１１ＰＷが、前記シリコン基板１１中にボロンを４００ｋｅＶの加速電圧下、１×１０13ｃｍ-2のドーズ量で、次いで１５０ｋｅＶの加速電圧下、５×１０12ｃｍ-2のドーズ量でイオン注入することにより、約１．５μｍの深さに形成されており、前記第２のウェル１１ＰＷの表面部分には、さらにボロンを１５ｋｅＶの加速電圧下、１×１０13ｃｍ-2のドーズ量でイオン注入することにより、前記チャネル領域１１ＣＨに対応してチャネルドープがなされている。ただし前記図３Ａ，図３Ｂ、図４Ａ，図４Ｂには、ボロンの分布は示されていない。
【００３２】
さらに図３Ａ，図３Ｂ、図４Ａ，図４Ｂのシミュレーションにおいて、前記ソースエクステンション領域１１ａおよびドレインエクステンション領域１１ｂは、Ｐを３０ｋｅＶの加速電圧下、５×１０13ｃｍ-2のドーズ量でイオン注入することにより、また前記ソース領域１１ｃおよびドレイン領域１１ｄは、Ｐを２ｋｅＶの加速電圧下、２×１０15ｃｍ-2のドーズ量でイオン注入することにより、約０．０５μｍ〜０．１μｍの深さまで形成される。
【００３３】
さらに前記図３Ａ，図３Ｂ、図４Ａ，図４Ｂのシミュレーションにおいて、前記埋込絶縁膜１１Ｏｘは４００ｎｍの深さに形成されており、図３Ａ，図４Ａの断面において約０．７μｍの幅を有している。また前記ゲート電極１３Ｇは、図３Ａ，図４Ａの断面において１５０ｎｍの厚さと１．５μｍの幅を有している。
【００３４】
図５Ａ，図５Ｂは、本実施形態の高電圧ＭＯＳトランジスタ１０Ｎにおいて、ソース領域１１ｃを接地しドレイン領域に＋３５Ｖの電源電圧を印加し、さらにゲート電極１３Ｇに０Ｖのゲート電圧を印加してトランジスタをオフ状態とした場合の、シリコン基板１１中におけるインパクトイオン化の発生率の二次元分布をシミュレーションにより求めた結果を示しており、図５Ａは図３Ａのシミュレーションに対応しており図５Ｂは図４Ｂのシミュレーションに対応している。
【００３５】
図５Ａおよび図５Ｂを参照するに、前記オフセット領域１１offの表面部分にリンの追加イオン注入を行った本実施形態の方が、このようなリンの追加イオン注入を行わない比較対照例と比べてｐｎ接合面ｐ／ｎの前記埋込絶縁膜１１Ｏｘからの距離が顕著に増加しており、また空乏層端Ｄ−ｅｄｇｅの埋込絶縁膜１１Ｏｘからの距離もやや増大しているのがわかる。
【００３６】
図５Ａおよび図５Ｂには、前記シリコン基板１１中におけるインパクトイオン化率を等高線で示しているが、図５Ａおよび図５Ｂのいずれの場合でも、前記埋込絶縁膜１１Ｏｘのうち、前記オフセット領域１１offから連続する角部１１Ｏｃの近傍において顕著なインパクトイオン化が生じており、シリコン基板１１中のこのような部分において電界集中が生じているのがわかるが、図５Ａの場合の方が図５Ｂの場合に比べてインパクトイオン化率が減少しており、前記オフセット領域１１offの表面部分に追加イオン注入を行うことにより、前記角部１１Ｏｃにおける電界集中を軽減することができるのがわかる。これは前記空乏層端Ｄ−ｅｄｇｅが前記オフセット領域１１offの表面部分への追加イオン注入により、ソース領域側へとやや移動することによるものと考えられる。
【００３７】
すなわち本実施形態による高電圧ＭＯＳトランジスタでは、前記オフセット領域１１offの電気抵抗が低減されることによりオン抵抗Ｒｏｎが低減され、また埋込絶縁膜１１Ｏｘの角部１１Ｏｃにおける電界集中が緩和されることにより耐圧特性が向上する。あるいは、少なくとも耐圧特性の劣化は回避される。
【００３８】
図６は、前記図３Ａ，図３Ｂの高電圧ＭＯＳトランジスタと図４Ａ，図４Ｂの高電圧トランジスタとで、オン抵抗Ｒｏｎおよびオフ耐圧ＢＶｄｓを比較した結果を示す。このうち試料「Ａ」は前記追加イオン注入を、先にも述べたようにリンを１５ｋｅＶの加速電圧下、１×１０12ｃｍ-2のドーズ量でイオン注入することにより行った場合を、試料「Ｂ」は前記追加イオン注入を、ヒ素（Ａｓ）を２６ｋｅＶの加速電圧下、１×１０12ｃｍ-2のドーズ量でイオン注入することにより行った場合を表している。
【００３９】
図６を参照するに、本実施形態の試料「Ａ」および試料「Ｂ」では、オン抵抗Ｒｏｎが、このようなオフセット領域１１offの表面部分への追加イオン注入を行わなかった「比較対照例」に比べて減少しており、その減少の程度は、リンを上記条件で追加イオン注入した試料「Ａ」の方が、ヒ素を追加イオン注入した試料「Ｂ」よりも大きい。一方オフ耐圧ＢＶｄｓについてみると、やはり試料「Ａ」および試料「Ｂ」の方が比較対照例よりも向上しているが、向上の程度は、試料Ｂの方が試料Ａの方よりも大きくなっている。
【００４０】
図７は、先に説明したトランジスタの導通損失の性能指標「Ｒｏｎ・Ａ」とオフ耐圧ＢＶｄｓの関係を示す。
【００４１】
図７を参照するに、先に説明した比較対照例ではオフ耐圧ＢＶｄｓの値が増加するにつれて性能指標「Ｒｏｎ・Ａ」の値も増加するトレンドが見られるが、本実施形態の試料Ａおよび試料Ｂの半導体装置は、同じオフ耐圧ＢＶｄｓで比較してもより小さい性能指標「Ｒｏｎ・Ａ」を示すことがわかる。
【００４２】
このように本実施形態ではＬＤＭＯＳ構造の高電圧ＭＯＳトランジスタにおいて、オフセット領域１１offの表面部分を第１のウェルと同じ導電型で追加イオン注入することにより、オフ耐圧ＢＶｄｓを維持あるいは向上させつつ、オン抵抗Ｒｏｎを低減することが可能となる。
【００４３】
なお本実施形態において、前記オフセット領域１１offの表面部分への追加イオン注入が、１５ｋｅＶの加速電圧下、１×１０12ｃｍ-2のドーズ量でのリンのイオン注入、あるいは２６ｋｅＶの加速電圧下、１×１０12ｃｍ-2のドーズ量でのヒ素のイオン注入に限定されるものでないことは明らかである。
【００４４】
以下では、上記オフセット領域１１offの表面部分への追加イオン注入条件の好ましい範囲について検討する。
【００４５】
再び図３Ｂを参照するに、本実施形態では前記オフセット領域１１offのうち、深さが４００ｎｍ以下の表面部分においてリンの濃度が約１０16ｃｍ-3となっていることがわかる。すなわち本実施形態では、前記リンの追加イオン注入により、前記オフセット領域１１offの深さが４００ｎｍ以下の表面部分において、図４Ｂに示すような追加イオン注入を行わなかった場合に生じるリン濃度の低下を補償している。またその際、前記追加イオン注入を、深さが４００ｎｍ以下の表面部分に限定することにより、図５Ａ，図５Ｂのシミュレーション結果で示されるような、インパクトイオン化が発生しやすい埋込絶縁膜１１Ｏｘの角部１１Ｏｃ直下における電気抵抗の低減を回避している。
【００４６】
図８Ａおよび図８Ｂは、前記オフセット領域１１offへの追加イオン注入条件とオフ耐圧ＢＶｄｓとの関係を示す図である。
【００４７】
図８Ａ中、縦軸はオフ耐圧ＢＶｄｓを、横軸は前記追加イオン注入の際のドーズ量を示す。図８Ａにおいて、加速電圧は１５ｋｅＶとしている。
【００４８】
図８Ａを参照するに、追加イオン注入の際のリンのドーズ量が約１．０×１０12ｃｍ-2の場合にオフ耐圧ＢＶｄｓは３６．１Ｖの最大値をとり、ドーズ量をさらに増やすと緩やかに減少するのがわかる。しかしドーズ量を、３．０×１０12ｃｍ-2の値を超えて約５．０×１０12ｃｍ-2まで増加させると、オフ耐圧ＢＶｄｓの値は約３２Ｖまで急激に低下し、このことから、追加イオン注入の際のドーズ量の上限値は約３．０×１０12ｃｍ-2であると判断される。またこの場合の深さ４００ｎｍでのリンの濃度は、約２．５×１０16ｃｍ-3となる。図３Ｂおよび図４Ｂを参照するに、このリンの濃度は、追加イオン注入を行わなかった場合の深さ４００ｎｍでのリンの濃度とほぼ同じであり、追加イオン注入により、深さ４００ｎｍ、すなわち埋込絶縁膜１１Ｏｘの下端におけるリンの濃度の実質的な増加は生じていないことがわかる。
【００４９】
一方、前記ドーズ量を５．０×１０12ｃｍ-2とした場合の深さ４００ｎｍでのリン濃度は、２．７５×１０16ｃｍ-3となる。
【００５０】
次に図８Ｂを参照する。図８Ｂ中、縦軸はオフ耐圧ＢＶｄｓを、横軸は前記追加イオン注入の際の加速電圧を示す。図８Ｂにおいて、ドーズ量は１×１０15ｃｍ-2としている。
【００５１】
図８Ｂよりわかるように加速電圧はリンのイオン注入の場合１００ｋｅＶまでは３５Ｖ以上のオフ耐圧を実現できているが、１００ｋｅＶを超えて２００ｋｅＶまで増加した場合には、オフ耐圧は３５Ｖを下回ってしまう。このことから、追加イオン注入の際の加速電圧は、リンの場合１００ｋｅＶ未満とするのが好ましいことがわかる。
【００５２】
なお上記の説明はリンの追加イオン注入の場合についてのものであったが、追加イオン注入にヒ素を使った場合でも、ドーズ量および濃度については、同様の制約が成立する。
【００５３】
なお以上の説明ではｎチャネル高電圧ＭＯＳトランジスタ１０Ｎをチャネル長ＣＬが０．４μｍでオフセット長Ｌが１．０μｍの場合について説明したが、本実施形態は上記の特定のサイズに限定されるものではなく、チャネル長ＣＬは０．４μｍ〜０．８μｍの範囲に設定することができ、またオフセット長Ｌも０．６μｍ〜１．４μｍの範囲に設定することができる。オフセット長Ｌが０．６μｍを下回るとチャネル領域１１ＣＨを通過した電流に対して十分な幅の経路を確保できなくなり、オン抵抗Ｒｏｎが上昇してしまう。またオフセット長Ｌが１．４μｍを超えると、やはりオン抵抗Ｒｏｎが上昇してしまう。このためオフセット長Ｌは上記の通り、０．６μｍ〜１．４μｍの範囲に設定するのが好ましい。
またチャネル長ＣＬを０．４μｍよりも小さくすると、短チャネル効果効果が顕著となり、一方０．８μｍを超えて増大させると、オン抵抗Ｒｏｎが増加してしまうので、前記チャネル長ＣＬも、上記の通り０．４μｍ〜０．８μｍの範囲とするのが好ましい。
【００５４】
さらに前記埋込絶縁膜１１Ｏｘは、ＳＴＩ構造の素子分離領域１１Ｉと同時に、同じ深さに形成するのが好ましい。
【００５５】
同様にして、ｐチャネル高電圧ＭＯＳトランジスタ１０Ｐを形成することができる。
【００５６】
ｎチャネル高電圧ＭＯＳトランジスタ１０Ｎおよびｐチャネル高電圧ＭＯＳトランジスタ１０Ｐの製造工程を以下に図９Ａ〜図９Ｉの工程断面図を参照しながら説明する。ただし以下の説明では、前記ｎチャネル高電圧ＭＯＳトランジスタ１０Ｎおよびｐチャネル高電圧ＭＯＳトランジスタ１０Ｐは、同一のシリコン基板１１上のそれぞれの素子領域１１Ａおよび１１Ｂ上に形成されている。
【００５７】
図９Ａを参照するに、前記ｎチャネル高電圧ＭＯＳトランジスタ１０Ｎに対応して前記シリコン基板１１上にはＳＴＩ型の素子分離領域１１Ｉにより素子領域１１Ａが画成されており、また前記ｐチャネル高電圧ＭＯＳトランジスタ１０Ｐに対応して前記シリコン基板１１上には前記素子分離領域１１Ｉにより素子領域１１Ｂが画成されている。
【００５８】
前記素子分離領域１１Ｉは、その一部として前記素子領域１１Ａおよび１１Ｂの各々に埋込絶縁膜１１Ｏｘを含んでおり、前記埋込絶縁膜１１Ｏｘは、前記ＳＴＩ構造の素子分離絶縁膜１１Ｉと同じく、前記シリコン基板１１の表面から測って下端部が４００ｎｍの深さを有するように形成されている。
【００５９】
さらに図９Ａの工程では、前記シリコン基板１１の前記素子領域１１Ａおよび１１Ｂを含む全面にリンを例えば２ＭｅＶの加速電圧下、２×１０12ｃｍ-2のドーズ量で、次いで例えば５００ｋｅＶの加速電圧下、２×１０-2ｃｍ-2のドーズ量でイオン注入することにより、前記素子領域１１Ａおよび１１Ｂのいずれにおいてもｎ型ウェル１１ＮＷを、前記シリコン基板１１の表面から前記埋込絶縁膜１１Ｏｘの下端よりも深い位置に達するように形成する。すなわち前記ｎ型ウェル１１ＮＷの下端は前記埋込絶縁膜１１Ｏｘの下端よりも深い位置に形成されている。
【００６０】
さらに図９Ｂの工程において図９Ａの状態のシリコン基板１１上に、前記素子領域１１Ｂの全面を覆い、前記素子領域１１Ａのうち、前記ｎチャネル高電圧ＭＯＳトランジスタ１０Ｎのオフセット領域１１offとなる部分，埋込絶縁膜１１Ｏｘおよびドレイン領域１１ｄとなる部分を露出するレジストパターンＲ１を形成し、前記レジストパターンＲ１をマスクにリンを先に説明したように１００ｋｅＶ未満の加速電圧下、３×１０12ｃｍ-2以下のドーズ量、例えば１５ｋｅＶの加速電圧下、２×１０12ｃｍ-2のドーズ量で追加イオン注入し、前記オフセット領域１１の表面部分、およびドレイン領域１１ｄが形成される領域をｎ型にドープし、ｎ型の追加注入領域１１Ｎを形成する。後で説明するように、前記ｎ型の追加注入領域１１Ｎは、その下端の深さが前記埋込絶縁膜１１Ｏｘの下端よりも浅くなるように形成される。
【００６１】
次に図９Ｃの工程において前記シリコン基板１１上に、前記素子領域１１Ａのうち、前記ｎチャネル高電圧ＭＯＳトランジスタ１０Ｎのｐ型ウェル１１ＰＷが形成される領域、および前記素子領域１１Ｂのうち、前記ｐチャネル高電圧ＭＯＳトランジスタ１０Ｐで同様なｐ型ウェル１１ＰＷが形成される領域を露出するレジストパターンＲ２を形成し、前記レジストパターンをマスクに前記シリコン基板１１中にボロンのイオン注入を、例えば４００ｋｅＶの加速電圧下、１×１０13ｃｍ-2のドーズ量で、次いで１５０ｋｅＶの加速電圧下、５×１０12ｃｍ-2のドーズ量で、さらに１５ｋｅＶの加速電圧下、１×１０13ｃｍ-2のドーズ量で実行し、前記ｐ型ウェル１１ＰＷを前記シリコン基板１１中、前記素子領域１１Ａおよび１１Ｂにおいて、前記埋込絶縁膜１１Ｏｘよりも深く、かつそれぞれのｎ型ウェル１１ＮＷに含まれるように形成する。すなわち前記ｐ型ウェル１１ＰＷの下端の深さは前記埋込絶縁膜１１Ｏｘの下端よりも深く、しかし前記ｎ型ウェル１１ＮＷの下端を超えないような深さに形成されている。
【００６２】
さらに図９Ｄの工程において、前記シリコン基板１１上に前記素子領域１１Ａを覆い、前記素子領域１１Ｂのうち、前記ｐチャネルＭＯＳトランジスタ１０Ｐのオフセット領域１１off、埋込絶縁膜１１Ｏｘおよびドレイン領域１１ｄとなる領域を露出するレジストパターンＲ３を形成し、前記レジストパターンＲ３をマスクにボロンを２ｋｅＶの加速電圧下、１×１０13ｃｍ-2のドーズ量で追加のイオン注入を行い、前記オフセット領域１１offの表面部分および前記ｐチャネルＭＯＳトランジスタ１０Ｐのドレイン領域に、ｐ型の追加イオン注入領域１１Ｐを形成する。
【００６３】
次に図９Ｅの工程において前記図９Ｄの構造上に例えば膜厚が１５ｎｍの熱酸化膜と膜厚が１５０ｎｍのポリシリコン膜とを順次形成し、さらに前記ポリシリコン膜をパターニングすることにより、前記素子領域１１Ａにおいては前記ｐ型ウェル１１ＰＷから前記オフセット領域１１offを超えてさらに前記埋込絶縁膜１１Ｏｘの一部まで連続して覆い前記素子領域１１Ｂにおいては前記ｎ型ウェル１１ＮＷから前記オフセット領域１１offを超えてさらに前記埋込絶縁膜１１Ｏｘの一部まで連続して覆う、ゲート絶縁膜１２Ｇおよびポリシリコンゲート電極パターン１３Ｇを形成する。
【００６４】
さらに図９Ｅの工程では前記ポリシリコンゲート電極パターン１３Ｇをマスクに、前記素子領域１１Ａにはリンイオン（Ｐ＋）あるいはヒ素イオン（Ａｓ＋）を、また前記素子領域１１Ｂにはボロンイオン（Ｂ＋）を、それぞれのレジストパターンＲ４ＡおよびＲ４Ｂをマスクに、別々にイオン注入し、前記素子領域１１Ａにおいては前記ポリシリコンゲート電極パターン１３Ｇに隣接してｎ型のソースエクステンション領域１１ａを、また前記ポリシリコンゲート電極パターン１３Ｇに対して前記ソースエクステンション領域１１ａとは反対の側にｎ型のドレインエクステンション領域１１ｂを、前記素子領域１１Ｂにおいては前記ポリシリコンゲート電極パターン１３Ｇに隣接してｐ型のソースエクステンション領域１１ａを、また前記ポリシリコンゲート電極パターン１３Ｇに対して前記ソースエクステンション領域１１ａとは反対の側にｐ型のドレインエクステンション領域１１ｂを、それぞれ形成する。
【００６５】
前記図９Ｅの工程において、前記素子領域１１Ａにイオン注入している間は、前記素子領域１１Ｂのうち、コンタクト領域１１ｔａｐが形成される部分を除く全面、および前記素子領域１１Ａのうちコンタクト領域１１ｔａｐが形成される部分が、前記レジストパターンＲ４Ａにより保護されている。また前記図９Ｅの工程において、前記素子領域１１Ｂにイオン注入している間は、前記素子領域１１Ａのうちコンタクト領域１１ｔａｐが形成される部分を除く全面、および前記素子領域１１Ｂのうちコンタクト領域１１ｔａｐが形成される部分が、前記レジストパターンＲ４Ｂにより保護されている。その結果、前記素子領域１１Ａではｎ型の前記ソースエクステンション領域１１ａに隣接してｐ型のコンタクト領域１１ｅが前記コンタクト領域１１ｔａｐのために形成され、また前記素子領域１１Ｂではｐ型の前記ソースエクステンション領域１１ａに隣接してｎ型のコンタクト領域１１ｅが前記コンタクト領域１１ｔａｐのために形成される。
【００６６】
次に図９Ｆの工程において前記素子領域１１Ａおよび１１Ｂのそれぞれにおいてポリシリコンゲート電極パターン１３Ｇのソース側およびドレイン側の側壁面に側壁絶縁膜１３ＳＷ１および１３ＳＷ２がそれぞれ形成され、図９Ｇの工程において前記ポリシリコンゲート電極パターン１３Ｇをマスクに、前記素子領域１１Ａにリンイオン（Ｐ＋）あるいはヒ素イオン（Ａｓ＋）を、また前記素子領域１１Ｂにボロンイオン（Ｂ＋）を、それぞれのレジストパターンＲ５ＡおよびＲ５Ｂをマスクに、別々にイオン注入し、前記素子領域１１Ａにおいては前記ポリシリコンゲート電極パターン１３Ｇから見て前記側壁絶縁膜１３ＳＷ１の外側に、ｎ型の前記ソースエクステンション領域１１ａに重畳してｎ＋型のソース領域１１ｃを、また前記ｎ型のドレインエクステンション領域１１ｂに重畳してｎ＋型のドレイン領域１１を形成する。同様に前記素子領域１１Ｂにおいては前記ポリシリコンゲート電極パターン１３Ｇから見て前記側壁絶縁膜１３ＳＷ１の外側に、前記ｐ型のソースエクステンション領域１１ａに重畳してｐ＋型のソース領域１１ｃを、また前記ｐ型のドレインエクステンション領域１１ｂに重畳してｐ＋型のドレイン領域１１を形成する。
【００６７】
また図９Ｇの工程では前記素子領域１１Ａへのｎ＋型ソース領域１１ｃおよびｎ＋型ドレイン領域１１ｄの形成の際に前記素子領域１１Ａではポリシリコンゲート電極パターン１３Ｇもｎ＋型にドープされる。同様に前記素子領域１１Ｂへのｐ＋型ソース領域１１ｃおよびｐ＋型ドレイン領域１１ｄの形成の際に素子領域１１Ｂにおいては前記ポリシリコンゲート電極パターン１３Ｇがｐ＋型にドープされる。
【００６８】
前記図９Ｇの工程において、前記素子領域１１Ａにイオン注入している間は、前記素子領域１１Ｂのうち、コンタクト領域１１ｔａｐが形成される部分を除く全面、および前記素子領域１１Ａのうちコンタクト領域１１ｔａｐが形成される部分が、前記レジストパターンＲ５Ａにより保護されている。また前記図９Ｇの工程において、前記素子領域１１Ｂにイオン注入している間は、前記素子領域１１Ａのうちコンタクト領域１１ｔａｐが形成される部分を除く全面、および前記素子領域１１Ｂのうちコンタクト領域１１ｔａｐが形成される部分が、前記レジストパターンＲ４Ｂにより保護されている。その結果、前記素子領域１１Ａではｎ＋型の前記ソースエクステンション領域１１ａに隣接してｐ＋型のコンタクト領域１１ｔａｐが基板バイアスのために形成され、また前記素子領域１１Ｂではｐ型の前記ソースエクステンション領域１１ａに隣接してｎ＋型のコンタクト領域１１ｔａｐが基板バイアスのために形成される。
【００６９】
さらに図９Ｈの工程では前記図９Ｇの構造に対してサリサイド法によるシリサイド形成が行われ、その結果、前記素子領域１１Ａにおいてはｎ＋型ソース領域１１ｃ上にソースシリサイド層１１Ｓｓが、ｎ＋型ドレイン領域１１ｄ上にドレインシリサイド層１１Ｄｓが、またｎ＋型ポリシリコンゲート電極パターン１３Ｇ上にシリサイド層１３Ｇｓが、それぞれ形成される。また同時に前記素子領域１１Ｂにおいてはｐ＋型ソース領域１１ｃ上にソースシリサイド層１１Ｓｓが、ｐ＋型ドレイン領域１１ｄ上にドレインシリサイド層１１Ｄｓが、またｐ＋型ポリシリコンゲート電極パターン１３Ｇ上にシリサイド層１３Ｇｓが、それぞれ形成される。図９Ｈの例では、素子領域１１Ａおよび１１Ｂのいずれにおいても、前記ソースシリサイド層１１Ｓｓがコンタクト領域１１ｔａｐのシリサイド層を兼用している。
【００７０】
さらに図９Ｉの工程では前記図９Ｈの構造上に層間絶縁膜１４が前記素子領域１１Ａおよび１１Ｂを覆って形成され、前記層間絶縁膜中１４中には前記素子領域１１Ａのｎ＋型ソース領域１１ｃおよびｐ＋型コンタクト領域１１ｔａｐに前記ソースシリサイド層１１Ｓｓを介して電気的にコンタクトしてビアプラグ１４Ａが形成され、また前記素子領域１１Ａのｎ＋型ドレイン領域１１ｄに前記ドレインシリサイド層１１Ｄｓを介して電気的にコンタクトしてビアプラグ１４Ｂが形成されている。さらに前記層間絶縁膜１４中には前記素子領域１１Ｂのｐ＋型ソース領域１１ｃおよびｎ＋型コンタクト領域１１ｔａｐに前記ソースシリサイド層１１Ｓｓを介して電気的にコンタクトしてビアプラグ１４Ｃが形成されており、また前記素子領域１１Ｂのｐ＋型ドレイン領域１１ｄにドレインシリサイド層１１Ｄｓに電気的にコンタクトしてビアプラグ１４Ｄが、それぞれ形成される。
【００７１】
なお本実施形態において前記オフセット領域１１offへの追加イオン注入は図１Ｂの断面図において前記ｐ型ウェル１１ＰＷから埋込絶縁膜１１Ｏｘまでの間のオフセット領域１１offの全領域にわたり行う必要はなく、図１０の変形例に示すように埋込絶縁膜１１Ｏｘの側から限られた範囲にのみ行うことも可能である。ただし図１０は前記ｎチャネル高電圧ＭＯＳトランジスタ１０Ｎの一変形例によるｎチャネル高電圧ＭＯＳトランジスタ１０ＮＡの、図１Ｂと同様な断面図を示している。
【００７２】
このように前記追加イオン注入を埋込絶縁膜１１Ｏｘの側から限られた範囲にのみ行うことにより、図１０中に破線で囲んで示すｐ型ウェル１１ＰＷとｎ型のオフセット領域１１offのｐ／ｎ接合面近傍における不純物元素濃度を低減することができ、このような接合面における電界集中を緩和することができる。
【００７３】
［第２の実施形態］
図１１Ａ〜図１１Ｂは、第２の実施形態によるｎチャネル高電圧ＭＯＳトランジスタ２０Ｎおよびｐチャネル高電圧ＭＯＳトランジスタ２０Ｐの製造方法を説明する工程断面図である。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００７４】
図１１Ａを参照するに、素子領域１１Ａにはその全面にわたり、前記素子領域１１ＢをレジストパターンＲ２１で保護した状態でｎ型の第１のウェル１１ＮＷが、リンを最初２ＭｅＶの加速電圧下、２×１０12ｃｍ-2のドーズ量で、次いで５００ｋｅＶの加速電圧下、２×１０12ｃｍ-2のドーズ量でイオン注入することにより形成されているが、図１１Ａの工程では、前記素子領域１１Ａの全面にリンをさらに１５ｋｅＶの加速電圧下、１×１０12ｃｍ-2のドーズ量で追加イオン注入することにより、前記素子領域１１Ａのうち、前記シリコン基板１１の表面からの深さで４００ｎｍ未満の表面部分にリンの追加注入領域１１Ｎが形成されている。ただし本実施形態において、上記イオン注入の順序は任意であり、特に前記１５ｋｅＶの加速電圧下、１×１０12ｃｍ-2のドーズ量での追加のイオン注入を最後に行わなければならないわけではない。
【００７５】
次に本実施形態では図１１Ｂの工程において、前記素子領域１１Ａおよび１１Ｂにおいて前記シリコン基板１１中に、レジストパターンＲ２２をマスクにボロンを最初は４００ｋｅＶの加速電圧下、１×１０13ｃｍ-2のドーズ量で、次いで１５０ｋｅＶの加速電圧下、５×１０12ｃｍ-2のドーズ量でイオン注入することにより、前記素子領域１１Ａおよび１１Ｂにおいて前記ｐ型ウェル１１ＰＷを形成する。さらに図１１Ｂの工程では最後に１５ｋｅＶの加速電圧下、２．３×１０13ｃｍ-2のドーズ量で追加イオン注入することにより、前記素子領域１１Ｂにおいては形成されたｐ型ウェル１１ＰＷのうち、ｎ型ウェル１１ＮＷと埋込絶縁膜１１Ｏｘとの間のオフセット領域１１offの表面部分にｐ型の追加注入領域１１Ｐを形成すると同時に、素子領域１１Ａにおいて前記ｐ型ウェル１１ＰＷの表面部分にも前記ｐ型の追加注入領域１１ＰＡを形成する。前記ｐ型ウェル１１ＰＷの表面部分におけるｐ型の追加注入領域１１ＰＡは、前記素子領域１１Ａに形成されるｎチャネル高電圧ＭＯＳトランジスタのしきい値制御のためのものである。本実施形態においても、図１１Ａ，図１１Ｂの工程において前記オフセット領域１１offに形成されるｎ型追加イオン注入領域１１Ｎあるいはｐ型追加イオン注入領域の深さが埋込絶縁膜１１Ｏｘ下端の深さ、従ってＳＴＩ型の素子分離絶縁膜１１Ｉの下端の深さに達することはない。
【００７６】
さらに図１１Ｂの工程の後、先に図９Ｅ〜図９Ｉで説明した工程と同様な工程を行うことにより、図１２に示すｎチャネル高電圧ＭＯＳトランジスタ２０Ｎおよびｐチャネル高電圧ＭＯＳトランジスタ２０Ｐが得られる。
【００７７】
このように本実施形態では、素子領域１１ＡのｎチャネルＭＯＳトランジスタ２０Ｎのオフセット領域１１offにｎ型追加注入領域１１Ｎが形成されており、素子領域１１ＢのｐチャネルＭＯＳトランジスタ２０ＰＡのオフセット領域１１offにｐ型領域１１Ｐが形成されている。またｎチャネルＭＯＳトランジスタ２０Ｎのチャネル領域にｐ型領域１１ＰＡがチャネルドープ領域として形成されている。
【００７８】
本実施形態によれば、図１１Ａの追加イオン注入工程において、マスクプロセスを省略できるため、マスクの位置ずれに伴う問題の発生を回避でき、高耐圧ＭＯＳトランジスタの製造工程が簡素化されるとともに、特性のばらつきを抑制することが可能となる。
【００７９】
本実施形態では、図１１Ｂの工程におけるボロンのドーズ量を、ｐ型ウェル１１ＰＷの表面部分において、先にリンの導入により形成されているｎ型追加ドープ領域１１Ｎが打ち消され、逆にｐ型のしきい値制御領域が形成されるように、図１１Ａにおけるリンのドーズ量よりも増加させていることに注意すべきである。
【００８０】
なお本実施形態の図１１Ａの工程において前記リンのイオン注入を、図１３Ａに示すように素子領域１１Ａのみならず素子領域１１Ｂの全面にも行うことが可能である。図１３Ａおよび図１３Ｂは、図１１Ａおよび図１１Ｂの一変形例によるｎチャネル高電圧ＭＯＳトランジスタ２０ＮＡおよびｐチャネル高電圧ＭＯＳトランジスタ２０ＰＡの製造工程をの一部を示している。
【００８１】
図１３Ａを参照するに本実施形態では素子領域１１Ａおよび１１Ｂのｎ型ウェル１１ＮＷの表面部分にリンの追加イオン注入領域１１Ｎが形成されるが、図１３Ｂのボロンのイオン注入工程においてボロンのドーズ量を十分大きくすることにより、素子領域１１Ａのみならず、先に形成されていたｎ型の追加注入領域１１Ｎの導電型を素子領域１１Ｂにおいてもｐ型に反転させることができ、その結果、素子領域１１Ａのｎ型ウェル１１ＮＷの表面部分にｐ型のしきい値調整注入領域１１ＰＡを、また素子領域１１Ｂのオフセット領域１１offおよびドレイン領域に対応する領域にｐ型の追加注入領域１１ＰＢを形成することが可能である。
【００８２】
そこで前記図１３Ｂの工程の後、先に図９Ｅ〜図９Ｉで説明した工程と同様な工程を行うことにより、図１４に示すｎチャネル高電圧ＭＯＳトランジスタ２０ＮＡおよびｐチャネル高電圧ＭＯＳトランジスタ２０ＰＡが得られる。
【００８３】
本変形例では、素子領域１１ＡのｎチャネルＭＯＳトランジスタ２０ＮＡのオフセット領域１１offにｎ型追加注入領域１１Ｎが形成されており、素子領域１１ＢのｐチャネルＭＯＳトランジスタ２０ＰＡのオフセット領域１１offにｐ型領域１１ＰＢが形成されている。またｎチャネルＭＯＳトランジスタ２０ＮＡのチャネル領域にｐ型領域１１ＰＡがチャネルドープ領域として形成されており、ｐチャネルＭＯＳトランジスタ２０ＰＡのチャネル領域にｎ型領域１１Ｎがチャネルドープ領域として形成されている。
【００８４】
本変形例によれば、図１３Ａの追加イオン注入工程において、マスクプロセスを省略できるため、マスクの位置ずれに伴う問題の発生を回避でき、高耐圧ＭＯＳトランジスタの製造工程が簡素化されるとともに、特性のばらつきを抑制することが可能となる。
【００８５】
［第３の実施形態］
次にｎチャネル高電圧ＭＯＳトランジスタ３０Ｎおよびｐチャネル高電圧ＭＯＳトランジスタ３０Ｐを、同じシリコン基板上に同時に通常の、より低電圧で動作するｎチャネルＭＯＳトランジスタ３０ＮＭおよびｐチャネルＭＯＳトランジスタ３０ＰＭを形成する半導体集積回路装置の製造方法について、図１５Ａ〜図１５Ｈを参照しながら説明する。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００８６】
図１５Ａを参照するに、ｐ型あるいはｎ型のシリコン基板１１上には前記素子領域１１Ａ，１１Ｂの他に、通常の、より低電圧で動作するｎチャネルＭＯＳトランジスタ３０ＮＭおよびｐチャネルＭＯＳトランジスタ３０ＰＭのための素子領域１１Ｃ，１１Ｄが、前記素子分離領域１１Ｉにより、それぞれ画成されている。
【００８７】
さらに図１５Ａの工程では、前記シリコン基板１１中にリンを最初２ＭｅＶの加速電圧下、２×１０12ｃｍ-2のドーズ量で、次いで５００ｋｅＶの加速電圧下、２×１０12ｃｍ-2のドーズ量でイオン注入を行うことにより、前記素子領域１１Ａ〜１１Ｄにおいて、前記素子分離領域１１Ｉよりも深くｎ型ウェル１１ＮＷを形成する。ただし本実施形態においても、上記イオン注入の順序は任意である。
【００８８】
次に図１５Ｂの工程において、前記素子領域１１Ａにおいて前記オフセット領域１１offとなる領域、および前記素子領域１１Ｄを除き、前記シリコン基板１１の表面をレジストパターンＲ３１により保護し、前記レジストパターンＲ３１をマスクにリンを１５ｋｅＶの加速電圧下、１×１０12ｃｍ-2のドーズ量で追加イオン注入することにより、前記素子領域１１Ａのオフセット領域１１offの表面部分にｎ型の追加注入領域１１Ｎを、また前記素子領域１１Ｄにおいて表面部分にｎ型のチャネルドープ領域１１ＶｔＮを形成する。先の実施形態と同様、前記「表面部分」の深さは素子領域１１Ａにおいても素子領域１１Ｄにおいても、前記素子分離領域１１Ｉの下端に達することはない。
【００８９】
次に図１５Ｃの工程において前記素子領域１１Ａおよび１１Ｂのうちｐ型ウェル１１ＰＷの形成領域および素子領域１１Ｃを除き、前記シリコン基板１１の表面をレジストパターンＲ３２で覆い、前記レジストパターンＲ３２をマスクにボロンを最初は４００ｋｅＶの加速電圧下、１×１０13ｃｍ-2のドーズ量で、次いで１５０ｋｅＶの加速電圧下、５×１０12ｃｍ-2のドーズ量で、さらに１５ｋｅＶの加速電圧下、１×１０13ｃｍ-2のドーズ量でイオン注入を行い、前記素子領域１１Ａおよび１１Ｂ、さらに素子領域１１Ｄにｐ型ウェル１１ＰＷを、それぞれのｎ型ウェル１１ＮＷに含まれるように形成する。
【００９０】
次に図１５Ｄの工程において前記シリコン基板１１の表面を、前記素子領域１１Ｂに形成されるｐチャネル高電圧ＭＯＳトランジスタ３０Ｐのオフセット領域１１offに対応する領域および前記素子領域１１Ｃを除きレジストパターンＲ３３により覆い、前記レジストパターンＲ３３をマスクにボロンを２ｋｅＶの加速電圧下、１×１０13ｃｍ-2のドーズ量で追加イオン注入し、前記素子領域１１Ｂのオフセット領域１１offの表面部分にｐ型の追加注入領域１１Ｐを、また前記素子領域１１Ｃにｐ型のチャネルドープ領域１１ＶｔＰを形成する。本実施形態においても、前記「表面部分」の深さは素子領域１１Ａにおいても素子領域１１Ｄにおいても、前記素子分離領域１１Ｉの下端に達することはない。
【００９１】
次に図１５Ｅの工程において前記図９Ｄの構造上に例えば膜厚が１５ｎｍの熱酸化膜と膜厚が１５０ｎｍのポリシリコン膜とを順次形成し、さらに前記ポリシリコン膜をパターニングすることにより、前記素子領域１１Ａにおいては前記ｐ型ウェル１１ＰＷから前記オフセット領域１１offを超えてさらに前記埋込絶縁膜１１Ｏｘの一部まで連続して覆うゲート絶縁膜１２ＧＡおよびポリシリコンゲート電極パターン１３ＧＡを、前記素子領域１１Ｂにおいては前記ｎ型ウェル１１ＮＷから前記オフセット領域１１offを超えてさらに前記埋込絶縁膜１１Ｏｘの一部まで連続して覆う、ゲート絶縁膜１２ＧＢおよびポリシリコンゲート電極パターン１３ＧＢを、さらに前記素子領域１１Ｃにおいてはゲート絶縁膜パターン１２ＧＣおよびポリシリコンゲート電極パタ―ン１３ＧＣを、また前記素子領域１１Ｄにおいてはゲート絶縁膜パターン１２ＧＤおよびポリシリコンゲート電極パタ―ン１３ＧＤを、それぞれ形成する。
【００９２】
さらに図１５Ｅの工程では前記素子領域１１Ａおよび素子領域１１Ｃに、前記ポリシリコンゲート電極パターン１３ＧＡおよび１３ＧＣ、および素子領域１１Ｂおよび１１Ｄを覆うレジストパターンＲ４Ａをマスクに、リンイオン（Ｐ＋）あるいはヒ素イオン（Ａｓ＋）をイオン注入し、また前記素子領域１１Ｂおよび素子領域１１Ｄには前記ポリシリコンゲート電極パターン１３ＧＢおよび１３ＧＤ、および前記素子領域１１Ａおよび１１Ｃを覆うレジストパターンＲ４Ｂをマスクにボロンイオン（Ｂ＋）をイオン注入し、前記素子領域１１Ａにおいては前記ポリシリコンゲート電極パターン１３ＧＡに隣接してｎ型のソースエクステンション領域１１ａを、また前記ポリシリコンゲート電極パターン１３ＧＡに対して前記ソースエクステンション領域１１ａとは反対の側にｎ型のドレインエクステンション領域１１ｂを、前記素子領域１１Ｂにおいては前記ポリシリコンゲート電極パターン１３ＧＢに隣接してｐ型のソースエクステンション領域１１ａを、また前記ポリシリコンゲート電極パターン１３ＧＢに対して前記ソースエクステンション領域１１ａとは反対の側にｐ型のドレインエクステンション領域１１ｂを、前記素子領域１１Ｃにおいては前記ポリシリコンゲート電極パターン１３ＧＣの両側にｎ型のソースエクステンション領域１１ｆおよびドレインエクステンション領域１１ｇを、前記素子領域１１Ｄにおいては前記ポリシリコン電極パターン１３ＧＤの両側にｐ型のソースエクステンション領域１１ｈおよびドレインエクステンション領域１１ｉを、それぞれ形成する。
【００９３】
なお前記図１５Ｅの工程において、前記素子領域１１Ａにイオン注入している間は、前記素子領域１１Ｂのうち、コンタクト領域１１ｔａｐが形成される部分を除く全面、および前記素子領域１１Ａのうちコンタクト領域１１ｔａｐが形成される部分が、前記レジストパターンＲ４Ａにより保護されていることに注意すべきである。また前記図１５Ｅの工程において、前記素子領域１１Ｂにイオン注入している間は、前記素子領域１１Ａのうちコンタクト領域１１ｔａｐが形成される部分を除く全面、および前記素子領域１１Ｂのうちコンタクト領域１１ｔａｐが形成される部分が、前記レジストパターンＲ４Ｂにより保護されていることに注意すべきである。その結果、前記素子領域１１Ａではｎ型の前記ソースエクステンション領域１１ａに隣接してｐ型のコンタクト領域１１ｅが前記コンタクト領域１１ｔａｐのために形成され、また前記素子領域１１Ｂではｐ型の前記ソースエクステンション領域１１ａに隣接してｎ型のコンタクト領域１１ｅが前記コンタクト領域１１ｔａｐのために形成される。
【００９４】
次に図１５Ｆの工程において前記素子領域１１Ａ〜１１Ｄのそれぞれにおいてポリシリコンゲート電極パターン１３ＧＡ〜１３ＧＤのソース側およびドレイン側の側壁面に側壁絶縁膜１３ＳＷ１および１３ＳＷ２がそれぞれ形成され、さらに図１５Ｇの工程において前記素子領域１１Ａおよび素子領域１１Ｃに、前記ポリシリコンゲート電極パターン１３ＧＡおよび１３ＧＣ、および素子領域１１Ｂおよび１１Ｄを覆うレジストパターンＲ５Ａをマスクに、リンイオン（Ｐ＋）あるいはヒ素イオン（Ａｓ＋）をイオン注入し、また前記素子領域１１Ｂおよび素子領域１１Ｄには前記ポリシリコンゲート電極パターン１３ＧＢおよび１３ＧＤ、および前記素子領域１１Ａおよび１１Ｃを覆うレジストパターンＲ５Ｂをマスクにボロンイオン（Ｂ＋）をイオン注入し、前記素子領域１１Ａにおいては前記ポリシリコンゲート電極パターン１３ＧＡに隣接してｎ＋型のソース領域１１ｃを、前記ポリシリコンゲート電極パターン１３ＧＡに対して前記ソース領域１１ｃとは反対の側にｎ＋型のドレインエクステンション領域１１ｄを、前記素子領域１１Ｂにおいては前記ポリシリコンゲート電極パターン１３ＧＢに隣接してｐ＋型のソース領域１１ｃを、また前記ポリシリコンゲート電極パターン１３ＧＢに対して前記ソース領域１１ｃとは反対の側にｐ＋型のドレイン領域１１ｄを、前記素子領域１１Ｃにおいては前記ポリシリコンゲート電極パターン１３ＧＣの両側で側壁絶縁膜１３ＳＷ１，１３ＳＷ２の外側にｎ＋型のソース領域１１ｊおよびドレイン領域１１ｋを、前記素子領域１１Ｄにおいては前記ポリシリコン電極パターン１３ＧＤの両側で側壁絶縁膜１３ＳＷ１，１３ＳＷ２の外側にｐ＋型のソース領域１１ｌおよびドレイン領域１１ｍを、それぞれ形成する。
【００９５】
なお前記図１５Ｇの工程において、前記素子領域１１Ａにイオン注入している間は、前記素子領域１１Ｂのうち、コンタクト領域１１ｔａｐが形成される部分を除く全面、および前記素子領域１１Ａのうちコンタクト領域１１ｔａｐが形成される部分が、前記レジストパターンＲ５Ａにより保護されていることに注意すべきである。また前記図１５Ｇの工程において、前記素子領域１１Ｂにイオン注入している間は、前記素子領域１１Ａのうちコンタクト領域１１ｔａｐが形成される部分を除く全面、および前記素子領域１１Ｂのうちコンタクト領域１１ｔａｐが形成される部分が、前記レジストパターンＲ５Ｂにより保護されていることに注意すべきである。その結果、前記素子領域１１Ａではｎ＋型の前記ソース領域１１ｃに隣接してｐ＋型のコンタクト領域１１ｔａｐが前記ｐ型のコンタクト領域１１ｅに重畳して形成され、また前記素子領域１１Ｂではｐ＋型の前記ソース領域１１ｄに隣接してｎ＋型のコンタクト領域１１ｔａｐが、前記ｎ型のコンタクト領域１１ｅに重畳して形成される。
【００９６】
さらに図１５Ｈの工程では前記図１５Ｇの構造に対してサリサイド法によるシリサイド形成が行われ、その結果、前記素子領域１１Ａにおいてはｎ＋型ソース領域１１ｃ上にソースシリサイド層１１Ｓｓが、ｎ＋型ドレイン領域１１ｄ上にドレインシリサイド層１１Ｄｓが、またｎ＋型ポリシリコンゲート電極パターン１３ＧＡ上にシリサイド層１３Ｇｓが、それぞれ形成される。また同時に前記素子領域１１Ｂにおいてはｐ＋型ソース領域１１ｃ上にソースシリサイド層１１Ｓｓが、ｐ＋型ドレイン領域１１ｄ上にドレインシリサイド層１１Ｄｓが、またｐ＋型ポリシリコンゲート電極パターン１３ＧＢ上にシリサイド層１３Ｇｓが、それぞれ形成される。同様に前記素子領域１１Ｃにおいてはｎ＋型ソース領域１１ｊ上にソースシリサイド層１１ｊｓが、ｎ＋型ドレイン領域１１ｋ上にドレインシリサイド層１１ｋｓが、またｎ＋型ポリシリコンゲート電極パターン１３ＧＣ上にシリサイド層１３ＧＣｓが、それぞれ形成される。さらに前記素子領域１１Ｄにおいてはｐ＋型ソース領域１１ｌ上にソースシリサイド層１１ｌｓが、ｐ＋型ドレイン領域１１ｍ上にドレインシリサイド層１１ｍｓが、またｐ＋型ポリシリコンゲート電極パターン１３ＧＤ上にシリサイド層１３ＧＤｓが、それぞれ形成される。図１５Ｈの例では、素子領域１１Ａおよび１１Ｂのいずれにおいても、前記ソースシリサイド層１１Ｓｓがコンタクト領域１１ｔａｐのシリサイド層を兼用している。
【００９７】
さらに図１５Ｉの工程では前記図１５Ｈの構造上に層間絶縁膜１４が前記素子領域１１Ａ〜１１Ｄを覆って形成され、前記層間絶縁膜中１４中には前記素子領域１１Ａのｎ＋型ソース領域１１ｃおよびｐ＋型コンタクト領域１１ｔａｐに前記ソースシリサイド層１１Ｓｓを介して電気的にコンタクトしてビアプラグ１４Ａが形成され、また前記素子領域１１Ａのｎ＋型ドレイン領域１１ｄに前記ドレインシリサイド層１１Ｄｓを介して電気的にコンタクトしてビアプラグ１４Ｂが形成されている。さらに前記層間絶縁膜１４中には前記素子領域１１Ｂのｐ＋型ソース領域１１ｃおよびｎ＋型コンタクト領域１１ｔａｐに前記ソースシリサイド層１１Ｓｓを介して電気的にコンタクトしてビアプラグ１４Ｃが形成されており、また前記素子領域１１Ｂのｐ＋型ドレイン領域１１ｄにドレインシリサイド層１１Ｄｓに電気的にコンタクトしてビアプラグ１４Ｄが、それぞれ形成される。
【００９８】
さらに図１５Ｈの工程では、前記層間絶縁膜１４中にビアプラグ１４Ｅが、前記素子領域１１Ｃ中の前記ｎ＋型ソース領域１１ｊにシリサイド層１１ｊｓを介して電気的にコンタクトして、ビアプラグ１４Ｆが、前記素子領域１１Ｃ中の前記ｎ＋型ドレイン領域１１ｋにシリサイド層１１ｋｓを介して電気的にコンタクトして、ビアプラグ１４Ｇが、前記素子領域１１Ｄ中の前記ｐ＋型ソース領域１１ｌにシリサイド層１１ｌｓを介して電気的にコンタクトして、ビアプラグ１４Ｈが、前記素子領域１１Ｄ中の前記ｐ＋型ドレイン領域１１ｍにシリサイド層１１ｍｓを介して電気的にコンタクトして、それぞれ形成される。
【００９９】
本実施形態によれば、前記素子領域１１Ａにおけるオフセット領域１１offの表面部分へのリンの追加イオン注入が素子領域１１Ｄにおけるチャネルドープと兼用され、また前記素子領域１１Ｂにおけるオフセット領域１１offの表面部分へのボロンの追加イオン注入が素子領域１１Ｃにおけるチャネルドープと兼用されるため、工程の増加は生じない。
【０１００】
［第４の実施形態］
なお本実施形態において、前記図１５Ｂの工程における前記素子領域１１ＡへのレジストパターンＲ３１の形成を、先の図１１Ａの実施形態と同様に省略することも可能である。
【０１０１】
図１６Ａ〜図１６Ｃは、このような前記図１５Ｂの工程における素子領域１１ＡへのレジストパターンＲ３１の形成を省略した第４の実施形態による半導体集積回路装置の製造工程の一部を示す工程断面図である。
【０１０２】
本実施形態では図１５Ａに対応する図１６Ａの工程においてシリコン基板１１上に素子分離領域１１Ｉにより素子領域１１Ａ，１１Ｂ，１１Ｃおよび１１Ｄを、それぞれｎチャネル高電圧ＭＯＳトランジスタ４０Ｎ、ｐチャネル高電圧ＭＯＳトランジスタ４０Ｐ、より低電圧で動作する通常のｎチャネルＭＯＳトランジスタ４０ＮＭおよびｐチャネルＭＯＳトランジスタ４０ＰＭに対応して形成し、それぞれの素子領域１１Ａ〜１１Ｄにｎ型ウェル１１ＮＷを形成する。
【０１０３】
次に図１６Ｂの工程において前記素子領域１１Ｂおよび１１ＣをレジストパターンＲ４１により覆った状態で前記素子領域１１Ａおよび素子領域１１Ｄにリンイオンを例えば１５ｋｅＶの加速電圧下、１×１０12ｃｍ-2のドーズ量で追加イオン注入し、前記素子領域１１Ａにおいては前記ｎ型ウェル１１ＮＷの表面部分にｎ型領域１１Ｎを、また前記素子領域１１Ｄにおいてはｎ型ウェル１１ＮＷの表面部分にｎ型領域１１ＶｔＮを形成する。ここで前記ｎ型領域１１ＶｔＮは素子領域１１Ｄに形成されるｐチャネルＭＯＳトランジスタ４０ＰＭのチャネルドープ領域となる。
【０１０４】
さらに図１６Ｃの工程において前記素子領域１１Ａおよび１１ＢのレジストパターンＲ４２をマスクに前記シリコン基板１１中にボロンを４００ｋｅＶの加速電圧下、１×１０13ｃｍ-2のドーズ量、次いで１５０ｋｅＶの加速電圧下、５×１０12ｃｍ-2のドーズ量で、さらに１５ｋｅＶの加速電圧下、１．２×１０13ｃｍ-2のドーズ量でイオン注入し、前記素子領域１１Ａにおいてはｎ型ウェル１１ＮＷ中にｐ型ウェル１１ＰＷを、また前記ｐ型ウェル１１ＰＷの表面部分にｐ型領域１１ＰＡを形成する。ここで前記ｐ型領域１１ＰＡは前記素子領域１１Ａに形成されるｎチャネル高電圧ＭＯＳトランジスタのチャネルドープ領域となる。前記ｐ型ウェル１１ＰＷの形成に伴い前記素子領域１１Ａにおいては前記ｐ型ウェル１１ＰＷに隣接して前記ｎ型領域１１Ｎにより前記ｎチャネル高電圧ＭＯＳトランジスタ４０Ｎのオフセット領域１１offが、前記素子領域１１Ｂにおいては前記ｐ型ウェル１１ＰＷ中に、前記ｎ型ウェル１１ＮＷに隣接して、ｐチャネル高電圧ＭＯＳトランジスタ４０Ｐのオフセット領域１１offが形成される。また前記素子領域１１Ｃにおいてもｎ型ウェル１１ＮＷ中にｐ型ウェル１１ＰＷが形成される。
【０１０５】
また図１６Ｃの工程では同時に前記素子領域１１Ｂにおいて前記ｐチャネル高電圧ＭＯＳトランジスタ４０Ｐのオフセット領域１１offの表面部分およびドレイン領域に対応する部分にｐ型領域１１Ｐが形成され、また素子領域１１Ｃにおいて前記ｎ型ウェル１１ＮＷ中にｐ型ウェル１１ＰＷが形成される。さらに素子領域１１Ｃではこのようにして形成されたｐ型ウェル１１ＰＷの表面部分に、ｐ型領域１１ＶｔＰが形成される。ここで前記ｐ型領域１１ＶｔＰは前記ｎチャネルＭＯＳトランジスタ４０ＮＭのチャネルドープ領域となる。
【０１０６】
さらに本実施形態では前記図１６Ｃの工程に引き続き、先に説明した図１５Ｅ〜図１５Ｉまでの工程が実行され、前記素子領域１１Ａ〜１１Ｄにそれぞれ対応して、図１７に示す構造のｎチャネル高電圧ＭＯＳトランジスタ４０Ｎ，ｐチャネル高電圧ＭＯＳトランジスタ４０Ｐ，ｎチャネルＭＯＳトランジスタ４０ＮＭおよびｐチャネルＭＯＳトランジスタ４０ＰＭが得られる。
【０１０７】
図１７においてｐチャネル高電圧ＭＯＳトランジスタ４０Ｐ，ｎチャネルＭＯＳトランジスタ４０ＮＭおよびｐチャネルＭＯＳトランジスタ４０ＰＭは、先のｐチャネル高電圧ＭＯＳトランジスタ３０Ｐ，ｎチャネルＭＯＳトランジスタ３０ＮＭおよびｐチャネルＭＯＳトランジスタ３０ＰＭと同じであるが、ｎチャネル高電圧ＭＯＳトランジスタ４０Ｎにおいては、チャネル領域にｐ型領域１１ＰＡがチャネルドープ領域として形成されている点で、ｎチャネル高電圧ＭＯＳトランジスタ３０Ｎと相違している。
【０１０８】
本実施形態においても、図１６Ｂの工程において素子領域１１ＡにレジストパターンＲ４１を形成する必要がなく、レジストパターンのずれによるトランジスタ特性の変動の問題を回避することができ、また半導体装置の製造工程を簡素化することができる。
【０１０９】
［第５の実施形態］
以上の各実施形態では、高電圧ｎチャネルＭＯＳトランジスタおよび高電圧ｐチャネルＭＯＳトランジスタにおいてｐ型ウェル１１ＰＷがｎ型ウェル１１ＮＷに含まれる構成を例に説明していたが、本実施形態ではオフセット領域１１offがドープされて導電性が増加しているため、図１８に示すようにシリコン基板１１表面においてｎ型ウェル１１ＮＷとｐ型ウェル１１ＰＷとが離間しているような場合でも、高電圧ｎチャネルＭＯＳトランジスタ５０Ｎおよび高電圧ｐチャネルＭＯＳトランジスタ５０Ｐを構成することが可能である。ただし図１８中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【０１１０】
図１８を参照するに、素子領域１１Ａではｎ型ウェル１１ＮＷとｐ型ウェル１１ＰＷの間にｐ−型あるいはｎ−型のシリコン基板１１が介在しているが、ｎ型にドープされたオフセット領域１１offがｐ型ウェル１１ＰＷから埋込絶縁膜１１Ｏｘまで延在しているため、ｐ型ウェル１１ＰＷ中のチャネル領域１１ＣＨを通過した電子は低抵抗のオフセット領域１１offを通過し、埋込絶縁膜１１Ｏｘの下を通って先に図２で説明したのと同様な経路をたどってｎ＋型のドレイン領域１１ｄに到達する。その結果、ｎチャネル高電圧ＭＯＳトランジスタ５０Ｎのオン抵抗Ｒｏｎは、他の実施形態と同様に低減される。
【０１１１】
また素子領域１１Ｂに形成されるｐチャネル高電圧ＭＯＳトランジスタ５０Ｐにおいても、ｐ型にドープされたオフセット領域１１offがｎ型ウェル１１ＮＷから埋込絶縁膜１１Ｏｘまで延在しているため、ｎ型ウェル１１ＮＷ中のチャネル領域１１ＣＨを通過した正孔は低抵抗のオフセット領域１１offを通過し、埋込絶縁膜１１Ｏｘの下を通って先に図２で説明したのと同様な経路をたどってｐ＋型のドレイン領域１１ｄに到達する。その結果、ｐチャネル高電圧ＭＯＳトランジスタ５０Ｐのオン抵抗Ｒｏｎも、他の実施形態と同様に低減される。
【０１１２】
図１９Ａ〜図１９Ｅは、図１８の半導体集積回路装置の製造工程の一部を示す工程断面図である。図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。素子領域１１Ａには前記ｎチャネル高電圧ＭＯＳトランジスタ５０Ｎが、素子領域１１Ｂには前記ｐチャネル高電圧ＭＯＳトランジスタ５０Ｐが、素子領域１１Ｃには前記ＭＯＳトランジスタ３０Ｎと同様な通常のｎチャネルＭＯＳトランジスタ５０ＮＭが、さらに素子領域１１Ｄには前記ＭＯＳトランジスタ３０Ｐと同様な通常のｐチャネルＭＯＳトランジスタ５０ＰＭが、それぞれ形成される。
【０１１３】
図１９Ａを参照するに本実施形態では先に素子領域１１Ａ〜１１Ｄにリンが最初２ＭｅＶの加速電圧下、２×１０12ｃｍ-2のドーズ量で、次いで５００ｋｅＶの加速電圧下、２×１０12ｃｍ-2のドーズ量でイオン注入され、前記ｎ型ウェル１１ＮＷがそれぞれの素子領域に形成される。
【０１１４】
次に図１９Ｂの工程において前記素子領域１１Ａおよび１１Ｂ、さらに素子領域１１Ｃにボロンを４００ｋｅＶの加速電圧下、１×１０13ｃｍ-2のドーズ量で、次いで１５０ｋｅＶの加速電圧下、５×１０12ｃｍ-2のドーズ量で、さらに１５ｋｅＶの加速電圧下、１×１０13ｃｍ-2のドーズ量でイオン注入し、前記素子領域１１Ａおよび１１Ｂにおいては先に形成されているｎ型ウェル１１ＮＷの外側に、また素子領域１１Ｃにおいてはｎ型ウェル１１ＮＷに含まれるように、ｐ型ウェル１１ＰＷを形成する。
【０１１５】
さらに図１９Ｃの工程において前記素子領域１１Ｂおよび素子領域１１ＣをレジストパターンＲ５２で保護し、さらに前記レジストパターンＲ５２をマスクに素子領域１１Ａおよび１１Ｄにリンを１５ｋｅＶの加速電圧下、１×１０12ｃｍ-2のドーズ量でイオン注入し、素子領域１１Ａにおいては前記オフセット領域１１offの表面部分およびドレイン領域となる領域にｎ型領域１１Ｎを、また素子領域１１Ｄにおいてｎ型ウェル１１Ｄの表面部分にｎ型のしきい値注入領域１１ＶｔＮをそれぞれ形成する。
【０１１６】
さらに図１９Ｄの工程において前記素子領域１１Ａおよび素子領域１１ＤをレジストパターンＲ５３で保護し、さらに前記レジストパターンＲ５３をマスクに素子領域１１Ａおよび１１Ｄにリンを１５ｋｅＶの加速電圧下、１×１０12ｃｍ-2のドーズ量でイオン注入し、素子領域１１Ｂにおいては前記オフセット領域１１offの表面部分およびドレイン領域となる領域にｐ型領域１１Ｐを、また素子領域１１Ｃにおいてｐ型ウェル１１Ｃの表面部分にｐ型のしきい値注入領域１１ＶｔＮをそれぞれ形成する。
【０１１７】
さらに図１９Ｅの工程において前記素子領域１１Ａ〜１１Ｄ上にポリシリコンゲート電極パターン１３ＧＡ〜１３ＧＤおよびゲート絶縁膜パターン１２ＧＡ〜１２ＧＤを形成し、さらに図１５Ｅ〜図１５Ｉで説明したのと同様の工程を行うことにより、図１８の構造が得られる。
【０１１８】
以上の各実施形態において、ｎ型とｐ型を入れ替えることも可能である。
【０１１９】
以上、本発明を好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
（付記１）
第１導電型の第１のウェルと前記第１導電型とは逆の第２導電型の第２のウェルとが形成された半導体基板と、
前記第２のウェル中に形成され、前記第２の導電型を有し、第１の端から第２の端まで延在し、前記第２の端が前記第２のウェルのうち、前記第１のウェルに対面する端面に一致するチャネル領域と、
前記第２のウェル中、前記チャネル領域の前記第１の端に接して形成され前記第１導電型を有するソースエクステンション領域と、
前記第１のウェル中に、前記第２のウェルから離間して、下端の深さが前記第１のウェルの下端よりも浅くなるように形成された埋込絶縁膜領域と、
前記半導体基板中、前記第２のウェルと前記埋込絶縁膜領域の間に形成されたオフセット領域と、
前記第１のウェル中、前記埋込絶縁膜に対して前記オフセット領域とは反対の側に形成された、前記第１導電型を有するドレインエクステンション領域と、
前記半導体基板上に、前記チャネル領域を覆い、さらに前記オフセット領域および前記埋込絶縁膜領域を覆って形成されたゲート電極構造と、
を備え、
前記ゲート電極構造は、前記半導体基板上に、前記チャネル領域を覆い、さらに前記オフセット領域および前記埋込絶縁膜領域を覆って形成されたゲート絶縁膜と、前記ゲート絶縁膜上のゲート電極とを含み、
前記オフセット領域の少なくとも一部には、前記半導体基板表面に沿って、前記第１導電型の不純物元素を前記第１のウェルよりも高濃度に含む領域が形成されていることを特徴とするＭＯＳトランジスタ。
（付記２）
前記第１導電型の不純物元素を前記第１のウェルよりも高濃度に含む領域は、前記埋込絶縁膜領域の下端よりも浅く形成されていることを特徴とする付記１記載のＭＯＳトランジスタ。
（付記３）
前記第１のウェルと前記第２のウェルとは前記半導体基板中において接していることを特徴とする付記１または２記載のＭＯＳトランジスタ。
（付記４）
前記第２のウェルは前記第１のウェル中に形成されていることを特徴とする付記１〜３のうちいずれか一項記載のＭＯＳトランジスタ。
（付記５）
前記第１のウェルは前記第２のウェル中に形成されていることを特徴とする付記１〜３のうちいずれか一項記載のＭＯＳトランジスタ。
（付記６）
前記第２のウェルは前記第１のウェルの外に、前記第１のウェルから離間して形成されていることを特徴とする付記１または２記載のＭＯＳトランジスタ。
（付記７）
前記第１導電型の不純物元素を前記第１のウェルよりも高濃度に含む領域は、前記オフセット領域中において、前記埋込絶縁膜領域に接する第１の端部から前記第２のウェルに接する第２の端部まで延在することを特徴とする付記１〜６のうち、いずれか一項記載のＭＯＳトランジスタ。
（付記８）
前記第１導電型の不純物元素を前記第１のウェルよりも高濃度に含む領域は、前記オフセット領域中、前記埋込絶縁膜領域に接する第１の端部から前記第２のウェルに向かって延在し、その際前記第１の端部に対向する第２の端部は、前記第２のウェルから離間していることを特徴とする付記１〜６のうち、いずれか一項記載のＭＯＳトランジスタ。
（付記９）
前記第１の導電型の不純物元素を前記第１のウェルよりも高濃度に含む領域では、前記第１導電型の不純物元素の濃度が、前記埋込絶縁膜の下端から前記半導体基板の表面まで略一定であることを特徴とする付記１〜８のうち、いずれか一項記載のＭＯＳトランジスタ。
（付記１０）
前記半導体基板上にはＳＴＩ構造の素子分離領域が形成されており、前記埋込絶縁膜の下端の深さは前記素子分離領域の下端の深さと同じであることを特徴とする付記１〜９のうち、いずれか一項記載のＭＯＳトランジスタ。
（付記１１）
半導体基板上にＳＴＩ構造の素子分離領域により第１の素子領域と第２の素子領域とを、前記第１の素子領域には、前記素子分離領域の一部を構成する埋込絶縁膜が含まれるように形成する工程と、
前記半導体基板中、前記第１および第２の素子領域に第１導電型の不純物元素をイオン注入し、前記第１および第２の素子領域に前記第１導電型の第１のウェルを、前記第１の素子領域においては前記第１のウェルが少なくとも前記埋込絶縁膜を含むように、また前記第１のウェルの下端の深さが前記埋込絶縁膜下端の深さよりも深くなるように形成する工程と、
前記半導体基板中、前記第１の素子領域に、前記第１導電型とは逆の第２導電型の不純物元素を、前記埋込絶縁膜から離間してイオン注入し、前記第１の素子領域中に前記第２導電型の第２のウェルを、前記第２のウェルの下端の深さが前記埋込絶縁膜下端の深さよりも深くなるように形成する工程と、
前記半導体基板中、前記第１の素子領域および第２の素子領域に、前記第１の素子領域においては前記埋込絶縁膜下端よりも浅い部分において前記第１導電型の不純物元素を追加イオン注入し、前記半導体基板のうち前記第２のウェルと前記埋込絶縁膜との間のオフセット領域の少なくとも一部に、前記埋込絶縁膜下端よりも浅く、前記第１導電型の不純物元素を前記第１のウェルよりも高濃度で含む高濃度領域を、また同時に前記第２の素子領域において前記第１導電型の不純物元素を前記第１のウェルよりも高濃度で含むチャネルドープ領域を形成する工程と、
前記第１の素子領域においては前記半導体基板上、前記第１のウェルから前記オフセット領域を超えて前記埋込絶縁膜の一部までを覆う第１のゲート電極を、その下の第１のゲート絶縁膜を介して、また前記第２の素子領域においては前記第１のウェル上に第２のゲート電極を、その下の第２のゲート絶縁膜を介して形成する工程と、
を含むことを特徴とする半導体集積回路装置の製造方法。
（付記１２）
半導体基板上にＳＴＩ構造の素子分離領域により第１の素子領域と第２の素子領域とを、前記第１の素子領域には、前記素子分離領域の一部を構成する埋込絶縁膜が含まれるように形成する工程と、
前記半導体基板中、前記第１および第２の素子領域に第１導電型の不純物元素をイオン注入し、前記第１および第２の素子領域に前記第１導電型の第１のウェルを、前記第１の素子領域においては前記第１のウェルが少なくとも前記第１の埋込絶縁膜を含むように、また前記第１のウェルの下端の深さが前記第１の埋込絶縁膜の下端の深さよりも深くなるように形成する工程と、
前記半導体基板中、前記第１の素子領域におよび第２の素子領域に、前記第１導電型とは逆の第２導電型の不純物元素を、前記第１の素子領域においては前記埋込絶縁膜を含むようにイオン注入し、前記第１および第２の素子領域中に前記第２導電型の第２のウェルを、前記第２のウェルの下端の深さが前記埋込絶縁膜下端の深さよりも深くなるように形成する工程と、
前記半導体基板中、前記第１の素子領域および第２の素子領域に、前記第１の素子領域においては前記埋込絶縁膜下端よりも浅い部分において前記第１導電型の不純物元素を追加イオン注入し、前記半導体基板のうち前記第１のウェルと第２のウェルの境から前記埋込絶縁膜までの間のオフセット領域の少なくとも一部に、前記埋込絶縁膜下端よりも浅く、前記第１導電型の不純物元素を前記第１のウェルよりも高濃度で含む高濃度領域を、また同時に前記第２の素子領域において前記第１導電型の不純物元素を前記第１のウェルよりも高濃度で含むチャネルドープ領域を形成する工程と、
前記第１の素子領域においては前記半導体基板上、前記第１のウェルから前記オフセット領域を超えて前記埋込絶縁膜の一部までを覆う第１のゲート電極を、その下の第１のゲート絶縁膜を介して、また前記第２の素子領域においては前記第１のウェル上に第２のゲート電極を、その下の第２のゲート絶縁膜を介して形成する工程と、
を含むことを特徴とする半導体集積回路装置の製造方法。
（付記１３）
前記高濃度領域を形成する工程は、前記第１の素子領域のうち、前記第１のオフセット領域の少なくとも一部を露出する第１のレジストパターンをマスクに前記追加イオン注入を行うことにより実行されることを特徴とする付記１１または１２記載の半導体集積回路装置の製造方法。
（付記１４）
前記第２のウェルを形成する工程は、前記第１の素子領域のうち少なくとも前記第１のオフセット領域および前記第２の素子領域を第２のレジストパターンにより保護した状態で実行されることを特徴とする付記１１記載の半導体集積回路装置の製造方法。
（付記１５）
前記第２のウェルを形成する工程は、前記第１の素子領域のうち少なくとも前記第１のオフセット領域を第２のレジストパターンにより保護した状態で実行され、前記第２の素子領域にも前記第２のウェルが形成されることを特徴とする付記１２記載の半導体集積回路装置の製造方法。
（付記１６）
前記高濃度領域を形成する工程は、前記第１の素子領域および第２の素子領域の全面に前記第２導電型の不純物元素をイオン注入することにより実行され、前記第２のウェルを形成する工程は、前記第１の素子領域のうち少なくとも前記第１のオフセット領域および前記第２の素子領域を第２のレジストパターンにより保護した状態で実行され、その際前記第２のウェルを形成する工程では、前記第２導電型の不純物元素が、前記高濃度領域を形成する工程において前記第２のウェルの表面部分に前記第１の不純物元素により形成される第１導電型領域を打ち消して第２導電型領域を形成するのに十分な濃度で導入されることを特徴とする付記１１または１２記載の半導体集積回路装置の製造方法。
【符号の説明】
【０１２０】
１０Ｎ，２０Ｎ，２０ＮＡ，３０Ｎ，４０Ｎ，５０Ｎ ｎチャネル高電圧ＭＯＳトランジスタ
１０Ｐ，２０Ｐ，２０ＰＡ，３０Ｐ，４０Ｐ，５０Ｐ ｐチャネル高電圧ＭＯＳランジスタ
１１ シリコン基板
１１Ａ，１１Ｂ 素子領域
１１ＣＨ チャネル領域
１１ＮＷ ｎ型ウェル
１１ＰＷ ｐ型ウェル
１１Ｄｒｆ ドリフト領域
１１Ｉ 素子分離領域
１１Ｏｘ 埋込絶縁膜
１１ａ ソースエクステンション領域
１１ｂ ドレインエクステンション領域
１１ｃ ソース領域
１１ｄ ドレイン領域
１１ｅ コンタクト領域
１１off オフセット領域
１１Ｓｓ ソースシリサイド領域
１１Ｄｓ ドレインシリサイド領域
１１Ｔｓ コンタクトシリサイド層
１１ＶｔＮ ｎ型チャネルドープ領域
１１ＶｔＰ ｐ型チャネルドープ領域
１２Ｇ，１２ＧＡ，１２ＧＢ，１２ＧＣ，１２ＧＤ ゲート絶縁膜
１３Ｇ，１３ＧＡ，１３ＧＢ，１３ＧＣ，１３ＧＤ ゲート電極
１３Ｇｓ ゲートシリサイド
１３ＳＷ１，１３ＳＷ２ 側壁絶縁膜
１４ 層間絶縁膜
１４Ａ〜１４Ｄ ビアプラグ
３０ＮＭ，４０ＮＭ ｎチャネルＭＯＳトランジスタ
３０ＰＭ，３０ＮＭ ｐチャネルＭＯＳトランジスタ
【技術分野】
【０００１】
以下の説明ではＭＯＳトランジスタおよび半導体集積回路装置の製造方法を、実施形態を参照しながら説明する。
【背景技術】
【０００２】
いわゆる高電圧ＭＯＳトランジスタでは、特にチャネル領域のドレイン端近傍において大きな電界集中が発生しやすいため、ゲート絶縁膜のドレイン端における耐圧が重要である。このような高電圧ＭＯＳトランジスタは、例えば車載用途や電力用途などで使われることがある。
【０００３】
高電圧ＭＯＳトランジスタは、集積回路中に論理回路などとともに集積化されるのが好ましいが、このような高電圧ＭＯＳトランジスタでは、ゲート絶縁膜を、論理回路で使われるトランジスタと同様に薄く形成し、一方、ドレイン端近傍における耐圧を向上させるために、ドレイン領域をゲート電極から大きく離間させ、その間にドリフト領域を形成する構成が使われている。このような構成の一例としてＬＤＭＯＳ（Laterally Diffused MOS）構造が挙げられる。例えば特許文献１あるいは２を参照。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平９−２２３７９３号公報
【特許文献２】特開２００６−１５６９９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１，２には、トランジスタの耐圧を向上させるため、ゲート電極のドレイン端においてゲート絶縁膜の膜厚を増大させる構造が記載されており、特に特許文献２には、ゲート絶縁膜の下にＳＴＩ構造の素子分離領域と同様な絶縁膜の埋込領域を形成することにより、実効的にゲート絶縁膜の膜厚を増大させた構造が記載されている。
【０００６】
一方、このようなＬＤＭＯＳ構造の高電圧ＭＯＳトランジスタでは、同時にオン抵抗の低減が望まれており、またさらに高電圧で動作できるように耐圧のさらなる向上が望まれている。
【課題を解決するための手段】
【０００７】
一の実施形態によればＭＯＳトランジスタは、第１導電型の第１のウェルと前記第１導電型とは逆の第２導電型の第２のウェルとが形成された半導体基板と、前記第２のウェル中に形成され、前記第２の導電型を有し、第１の端と第２の端とを有し、前記第２の端が前記第２のウェルのうち、前記第１のウェルに対面する端面に一致するチャネル領域と、前記第２のウェル中、前記チャネル領域の前記第１の端に接して形成され前記第１導電型を有するソースエクステンション領域と、前記第１のウェル中に、前記第２のウェルから離間して形成された埋込絶縁膜領域と、前記半導体基板中、前記第２のウェルと前記埋込絶縁膜領域の間に形成されたオフセット領域と、前記第１のウェル中、前記埋込絶縁膜に対して前記オフセット領域とは反対の側に形成された、前記第１導電型を有するドレインエクステンション領域と、前記半導体基板上に、前記チャネル領域を覆い、さらに前記オフセット領域および前記埋込絶縁膜領域を覆って形成されたゲート電極構造と、を備え、前記ゲート電極構造は、前記半導体基板上に、前記チャネル領域を覆い、さらに前記オフセット領域および前記埋込絶縁膜領域を覆って形成されたゲート絶縁膜と、前記ゲート絶縁膜上のゲート電極とを含み、前記オフセット領域の少なくとも一部には、前記半導体基板表面に沿って前記第１導電型の不純物元素を、前記第１のウェルよりも高濃度に含む領域が形成されている。
【０００８】
他の実施形態によれば半導体集積回路装置の製造方法は、半導体基板上にＳＴＩ構造の素子分離領域により第１の素子領域と第２の素子領域とを、前記第１の素子領域には、前記素子分離領域の一部を構成する埋込絶縁膜が含まれるように形成する工程と、前記半導体基板中、前記第１および第２の素子領域に第１導電型の不純物元素をイオン注入し、前記第１および第２の素子領域に前記第１導電型の第１のウェルを、前記第１の素子領域においては前記第１のウェルが少なくとも前記埋込絶縁膜を含むように、また前記第１のウェルの下端の深さが前記埋込絶縁膜下端の深さよりも深くなるように形成する工程と、前記半導体基板中、前記第１の素子領域に、前記第１導電型とは逆の第２導電型の不純物元素を、前記埋込絶縁膜から離間してまたは前記埋込絶縁膜を含むようにイオン注入し、前記第１の素子領域中に前記第２導電型の第２のウェルを、前記第２のウェルの下端の深さが前記埋込絶縁膜下端の深さよりも深くなるように形成する工程と、前記半導体基板中、前記第１の素子領域および第２の素子領域に、前記第１の素子領域においては前記埋込絶縁膜下端よりも浅い部分において前記第１導電型の不純物元素を追加イオン注入し、前記半導体基板のうち前記第２のウェルと前記埋込絶縁膜との間、あるいは前記第１および第２のウェルの境から前記埋込絶縁膜までの間のオフセット領域の少なくとも一部に、前記埋込絶縁膜下端よりも浅く、前記第１導電型の不純物元素を前記第１のウェルよりも高濃度で含む高濃度領域を、また同時に前記第２の素子領域において前記第１導電型の不純物元素を前記第１のウェルよりも高濃度で含むチャネルドープ領域を形成する工程と、前記第１の素子領域においては前記半導体基板上、前記第１のウェルから前記オフセット領域を超えて前記埋込絶縁膜の一部までを覆う第１のゲート電極を、その下の第１のゲート絶縁膜を介して、また前記第２の素子領域においては前記第１のウェル上に第２のゲート電極を、その下の第２のゲート絶縁膜を介して形成する工程と、を含む。
【発明の効果】
【０００９】
上記実施形態によれば、前記オフセット領域の少なくとも一部において第１導電型キャリアの濃度を、前記半導体基板表面に沿って、前記第１のウェルよりも増大させることにより、耐圧の劣化を抑制しつつ、ＭＯＳトランジスタのオン抵抗を低減させることが可能となる。
【図面の簡単な説明】
【００１０】
【図１Ａ】第１の実施形態による高電圧ＭＯＳトランジスタを示す平面図である。
【図１Ｂ】図１Ａ中、線Ａ−Ａ’に沿った断面図である。
【図２】第１の実施形態による高電圧ＭＯＳトランジスタの動作を説明する図である。
【図３Ａ】第１の実施形態による高電圧ＭＯＳトランジスタ中におけるリンの分布を示す図である。
【図３Ｂ】図３Ａ中、線Ｄ１に沿ったリンの分布プロファイルを示す図である。
【図４Ａ】比較例による高電圧ＭＯＳトランジスタ中におけるリンの分布を示す図である。
【図４Ｂ】図４Ａ中、線Ｄ２に沿ったリンの分布プロファイルを示す図である。
【図５Ａ】第１の実施形態による高電圧ＭＯＳトランジスタ中における空乏層の分布および電界の分布を示す図である。
【図５Ｂ】比較例による高電圧ＭＯＳトランジスタ中における空乏層の分布および電界の分布を示す図である。
【図６】発明の効果を比較例と対照して示すグラフである。
【図７】発明の効果を比較例と対照して示す別のグラフである。
【図８Ａ】追加イオン注入量と耐圧との関係を示すグラフである。
【図８Ｂ】追加イオン注入の際の加速電圧と耐圧との関係を示すグラフである。
【図９Ａ】第１の実施形態による高電圧ＭＯＳトランジスタの製造工程を説明する図（その１）である。
【図９Ｂ】第１の実施形態による高電圧ＭＯＳトランジスタの製造工程を説明する図（その２）である。
【図９Ｃ】第１の実施形態による高電圧ＭＯＳトランジスタの製造工程を説明する図（その３）である。
【図９Ｄ】第１の実施形態による高電圧ＭＯＳトランジスタの製造工程を説明する図（その４）である。
【図９Ｅ】第１の実施形態による高電圧ＭＯＳトランジスタの製造工程を説明する図（その５）である。
【図９Ｆ】第１の実施形態による高電圧ＭＯＳトランジスタの製造工程を説明する図（その６）である。
【図９Ｇ】第１の実施形態による高電圧ＭＯＳトランジスタの製造工程を説明する図（その７）である。
【図９Ｈ】第１の実施形態による高電圧ＭＯＳトランジスタの製造工程を説明する図（その８）である。
【図９Ｉ】第１の実施形態による高電圧ＭＯＳトランジスタの製造工程を説明する図（その９）である。
【図１０】第１の実施形態の一変形例による高電圧ＭＯＳトランジスタの構成を示す断面図である。
【図１１Ａ】第２の実施形態による高電圧ＭＯＳトランジスタの製造工程を示す断面図（その１）である。
【図１１Ｂ】第２の実施形態による高電圧ＭＯＳトランジスタの製造工程を示す断面図（その２）である。
【図１２】第２の実施形態による高電圧ＭＯＳトランジスタの構成を示す断面図である。
【図１３Ａ】第２の実施形態の一変形例による高電圧ＭＯＳトランジスタの製造工程を示す断面図（その１）である。
【図１３Ｂ】第２の実施形態の一変形例による高電圧ＭＯＳトランジスタの製造工程を示す断面図（その２）である。
【図１４】第２の実施形態の一変形例による高電圧ＭＯＳトランジスタの構成を示す断面図である。
【図１５Ａ】第３の実施形態による半導体集積回路装置の製造工程を説明する図（その１）である。
【図１５Ｂ】第３の実施形態による半導体集積回路装置の製造工程を説明する図（その２）である。
【図１５Ｃ】第３の実施形態による半導体集積回路装置の製造工程を説明する図（その３）である。
【図１５Ｄ】第３の実施形態による半導体集積回路装置の製造工程を説明する図（その４）である。
【図１５Ｅ】第３の実施形態による半導体集積回路装置の製造工程を説明する図（その５）である。
【図１５Ｆ】第３の実施形態による半導体集積回路装置の製造工程を説明する図（その６）である。
【図１５Ｇ】第３の実施形態による半導体集積回路装置の製造工程を説明する図（その７）である。
【図１５Ｈ】第３の実施形態による半導体集積回路装置の製造工程を説明する図（その８）である。
【図１５Ｉ】第３の実施形態による半導体集積回路装置の製造工程を説明する図（その９）である。
【図１６Ａ】第４の実施形態による半導体集積回路装置の製造工程を説明する図（その１）である。
【図１６Ｂ】第４の実施形態による半導体集積回路装置の製造工程を説明する図（その２）である。
【図１６Ｃ】第４の実施形態による半導体集積回路装置の製造工程を説明する図（その３）である。
【図１７】第４の実施形態による半導体集積回路装置の構成を示す断面図である。
【図１８】第５の実施形態による半導体集積回路装置の構成を示す断面図である。
【図１９Ａ】第５の実施形態による半導体集積回路装置の製造工程を説明する図（その１）である。
【図１９Ｂ】第５の実施形態による半導体集積回路装置の製造工程を説明する図（その２）である。
【図１９Ｃ】第５の実施形態による半導体集積回路装置の製造工程を説明する図（その３）である。
【図１９Ｄ】第５の実施形態による半導体集積回路装置の製造工程を説明する図（その４）である。
【図１９Ｅ】第５の実施形態による半導体集積回路装置の製造工程を説明する図（その５）である。
【発明を実施するための形態】
【００１１】
［第１の実施形態］
図１Ａは第１の実施形態によるｎチャネル高電圧ＭＯＳランジスタ１０Ｎの構成を示す平面図、図１Ｂは図１Ａ中、線Ａ−Ａ’に沿った断面図である。
【００１２】
図１Ａおよび図１Ｂを参照するに、例えば（１００）面などの平坦な主面を有するｐ型あるいはｎ型のシリコン基板１１中にはＳＴＩ型の素子分離領域１１Ｉにより素子領域１１Ａが画成されており、前記シリコン基板１１中には前記素子領域１１Ａを含むようにｎ型の第１のウェル１１ＮＷが、前記素子分離領域１１Ｉの下端より深くまで形成されている。
【００１３】
さらに前記シリコン基板１１中には前記素子領域１１Ａにｐ型の第２のウェル１１ＰＷが、前記第１のウェル１１ＮＷに含まれて、前記素子分離領域１１Ｉの下端を超える深さに形成されており、その結果図示の例では、前記平坦な主面において前記第１のウェル１１ＮＷと第２のウェル１１ＰＷとが隣接して配置されている。すなわち本実施形態のｎチャネル高電圧ＭＯＳトランジスタ１０Ｎは、いわゆるＬＤＭＯＳ構造を有している。
【００１４】
前記第２のウェル１１ＰＷ中には前記シリコン基板１１の平坦な主面沿いに、前記第１のウェル１１ＮＷと前記第２のウェル１１ＰＷとの境界面に接して、ｐ型のチャネル領域１１ＣＨが、０．４μｍのチャネル長ＣＬで形成されている。前記チャネル領域１１ＣＨはＭＯＳトランジスタのしきい値調整のためｐ型不純物元素を高濃度に導入、すなわちチャネルドープされてその第１の端からその第２の端まで前記０．４μｍの長さにわたり延在するが、以下の説明では、前記チャネル領域１１ＣＨの第１の端は前記第１のウェルと第２のウェルの境界面から遠い側に位置し、一方前記第２の端は、第２のウェル１１ＰＷと前記第１のウェル１１ＮＷの境界面に一致して位置するものとする。
【００１５】
さらに前記素子領域１１Ａにおいては前記第２のウェル１１ＰＷ中に、前記チャネル領域の第１の端に接してｎ型のソースエクステンション領域１１ａが形成されており、一方前記第１のウェル１１ＮＷ中には、前記第１のウェル１１ＰＷとの接合面から長さＬが例えば１．０μｍのオフセット領域１１offを介して埋め込み絶縁膜１１Ｏｘが、前記ＳＴＩ型の素子分離領域１１Ｉと同様に、図示の例では同じ深さに形成されており、前記埋込絶縁膜１１Ｏｘの、前記第２のウェル１１ＰＷから遠い側の端部に接して、ｎ型のドレインエクステンション領域１１ｂが形成されている。
【００１６】
さらに前記シリコン基板１１には前記平坦な主面上に、前記チャネル領域１１ＣＨ、オフセット領域１１offおよび埋込絶縁膜１１Ｏｘの一部を覆って、ゲート絶縁膜１２Ｇとｎ＋型のポリシリコンゲート電極１３Ｇよりなるゲート電極構造が形成されている。ここで前記埋込絶縁膜１１Ｏｘは前記シリコン基板１１の平坦な主面と略一致する主面を有し、前記ゲート絶縁膜１２Ｇの直下において、その実効的な膜厚を増加させるように作用する。
【００１７】
一方前記オフセット領域１１offは前記チャネル領域１１ＣＨの第２の端に接して、前記第１のウェル１１ＮＷのうち前記埋込絶縁膜１１Ｏｘの直下の領域とともに、前記チャネル領域１１ＣＨを通過した電子がドリフトによりドレインエクステンション領域１１ｂまで移動するドリフト領域１１drfを形成する。
【００１８】
さらに図１Ｂに示すように前記ゲート電極１３Ｇにはソースエクステンション領域１１ａの側に側壁絶縁膜１３ＳＷ１が、またドレインエクステンション領域１１ｂの側に側壁絶縁膜１３ＳＷ２が形成され、前記第２のウェル１１ＰＷ中、前記ポリシリコンゲート電極１３Ｇから見て前記側壁絶縁膜１３ＳＷ１の外側にｎ＋型のソース領域１１ｃが形成される。また前記ドレインエクステンション領域１１ｂ中にはｎ＋型のドレイン領域１１ｄが形成される。
【００１９】
さらに前記素子分離領域１１Ｉ中には前記素子領域１１Ａの外側において前記第２のウェル１１ＰＷを露出する開口部１１Ｔが形成され、前記開口部１１Ｔには基板バイアスのため、ｐ＋型にドープされたコンタクト領域１１ｔａｐが形成される。
【００２０】
前記コンタクト領域１１ｔａｐ，前記ソース領域１１ｃ，前記ドレイン領域１１ｄおよび前記ゲート電極１３Ｇの表面には、シリサイド層１１Ｔｓ，１１Ｓｓ，１１Ｄｓおよび１１Ｇｓが、それぞれコンタクト抵抗の低減のために形成される。
【００２１】
図１Ａの平面図に示すように前記コンタクト領域１１ｔａｐにはビアプラグ１４Ｔが、前記シリサイド層１１Ｔｓにコンタクトして形成されており、また前記ソース領域１１ｃにはビアプラグ１４Ｓが前記シリサイド層１１Ｓｓにコンタクトして形成されている。同様にドレイン領域１１ｄにおいてはビアプラグ１４Ｄが前記シリサイド層１１Ｄｓにコンタクトして形成されており、図示は省略するが同様なビアプラグがゲート電極１３Ｇにも、シリサイド層１３Ｇｓにコンタクトして形成されている。
【００２２】
その際本実施形態では、特に図１Ｂのオフセット領域１１offの表面部分にｎ型の不純物元素を、後で説明する追加イオン注入により導入し、オフセット領域１１offの導電性を増大させている。
【００２３】
次に前記図１Ａ，図１Ｂの高耐圧ＭＯＳトランジスタ１０Ｎの動作を、図２を参照しながら説明する。
【００２４】
前記高電圧ＭＯＳトランジスタ１０Ｎでは、前記ソース領域１１ｃを接地しドレイン領域１１ｄに例えば＋４０Ｖあるいは＋５０Ｖの電源電圧を印加し、さらにこの状態で前記ゲート電極１３Ｇに適当なゲート電圧を印加して前記高電圧ＭＯＳトランジスタを導通させた場合、前記ソース領域１１ｃからは電子がキャリアとして放出され、図２中に矢印で示したように前記チャネル領域１１ＣＨを通過した後ドレイン領域１１ｄにて回収されるが、前記ソース領域１１ｃから放出され前記チャネル領域１１ＣＨを通過した電子は、ドレイン領域１１ｄに到達するまでに前記オフセット領域１１offを通過し、さらに前記ｎ型のドリフト領域１１Drfを、前記埋込絶縁膜１１Ｏｘの下を迂回して長い距離移動して通過する必要がある。
【００２５】
このため、前記ドレイン領域１１ｄに高電圧を印加した場合であっても、このような電子の移動経路に沿って顕著な電圧降下が発生し、前記チャネル領域１１ＣＨのドレイン側端における電界集中を低減することが可能である。また本実施形態の高電圧ＭＯＳトランジスタでは、このように同じ素子面積、すなわちソース−ドレイン間距離でも、ソース領域１１ｃからドレイン領域１１ｄまでのキャリア経路が迂回路の分だけ増大する結果、高電圧ＭＯＳトランジスタの素子面積Ａをその分だけ低減することができる。このため高電圧ＭＯＳトランジスタの導通損失の性能指標として使われる「Ｒｏｎ・Ａ」の値を低減させることができる。ただしここで「Ｒｏｎ」はオン抵抗を、「Ａ」は素子面積を表す。
【００２６】
本実施形態による高電圧ＭＯＳトランジスタ１０Ｎでは、前記オフセット領域１１offにおいてｎ型不純物元素による前記追加イオン注入によりドープ濃度を増加させていることに注意すべきである。このリンの追加イオン注入は、前記ｎ型ウェル１１ＮＷを形成するためのリンのイオン注入とは別に、前記オフセット領域１１offを含むシリコン基板１１のうち、特に前記埋込絶縁膜１１Ｏｘの下端に達しない深さで行われるイオン注入である。このような追加イオン注入の結果、前記オフセット領域１１offの電気抵抗が減少し、トランジスタ１０Ｎのオン抵抗Ｒｏｎを効果的に低減することができる。
【００２７】
図３Ａは本実施形態において、前記オフセット領域１１offの表面にリン（Ｐ）を追加イオン注入した場合の、前記シリコン基板１１中におけるリンの深さ方向（Ｙ方向）および水平方向（Ｘ方向）への二次元的な分布をシミュレーションで求めた図、図３Ｂは、図３Ａ中、破線Ｄ１に対応した、シリコン基板１１中におけるリンの深さ方向（Ｙ方向）への一次元的な濃度分布を示す図である。一方図４Ａは、このようなオフセット領域１１off表面部分へのリンの追加イオン注入を行わない本実施形態の比較対照例における、同様なリンの二次元的な分布を示す図、図４Ｂは、図４Ａ中、破線Ｄ２に対応した、シリコン基板１１中におけるリンの一次元的な濃度分布を示す図である。図３Ａおよび図４Ａには前記第２のウェル１１ＰＷと第１のウェル１１ＮＷの実際の境となるｐｎ接合面が重ねて示されている。図３Ａおよび図４Ａ中、水平距離Ｘはソース領域１１ｃとドレイン領域１１ｄを結ぶ方向上での距離を示している。
【００２８】
図４Ａを参照するに、前記オフセット領域１１offの表面部分へのリンの追加イオン注入を行わない比較対照例の場合、前記ｐｎ接合面が埋込絶縁膜１１Ｏｘに寄って形成されており、従って前記チャネル領域１１ＣＨを通過したキャリアである電子が図２に示した経路に沿って前記埋込絶縁膜１１Ｏｘの下に潜り込む際の経路が狭窄されるのがわかる。また図４Ｂよりわかるように、前記オフセット領域１１offの表面部分へのリンの追加イオン注入を行わない比較対照例の場合、前記オフセット領域１１offの表面部分においてリンの濃度が急激に低下する。
【００２９】
これに対し、図３Ａおよび図３Ｂに示すように、前記オフセット領域１１offの表面部分にリンの追加イオン注入を、前記第１のウェル１１ＮＷを形成するためのイオン注入に追加して行った本実施形態の場合には、前記ｐｎ接合の位置が前記埋込絶縁膜１１Ｏｘから離れ、前記チャネル領域１１ＣＨを通過したキャリアである電子が図２に示した経路に沿って前記埋込絶縁膜１１Ｏｘの下に潜り込む際の経路が拡がることがわかる。図３Ａおよび図３Ｂの例では、前記シリコン基板１１の表面におけるＰの濃度が、上記の追加イオン注入の結果、前記オフセット領域１１offにおいて１０16ｃｍ-3を超えていることがわかる。
【００３０】
ただし図３Ａ，図３Ｂ、および図４Ａ，図４Ｂのシミュレーションでは、前記第１のウェル１１ＮＷはリンをｐ−型のシリコン基板１１中に２ＭｅＶの加速電圧下、３．０×１０12ｃｍ-2のドーズ量で、次いで５００ｋｅＶの加速電圧下、２．０×１０12ｃｍ-2のドーズ量でイオン注入することにより、約２．５μｍの深さに形成されており、また前記図３Ａ，図３Ｂのシミュレーションにおいて、前記リンの追加イオン注入は、前記シリコン基板１１の前面に、１５ｋｅＶの加速電圧下、１×１０12ｃｍ-2のドーズ量で行っている。
【００３１】
また図３Ａ，図３Ｂ、図４Ａ，図４Ｂのシミュレーションにおいては前記第２のウェル１１ＰＷが、前記シリコン基板１１中にボロンを４００ｋｅＶの加速電圧下、１×１０13ｃｍ-2のドーズ量で、次いで１５０ｋｅＶの加速電圧下、５×１０12ｃｍ-2のドーズ量でイオン注入することにより、約１．５μｍの深さに形成されており、前記第２のウェル１１ＰＷの表面部分には、さらにボロンを１５ｋｅＶの加速電圧下、１×１０13ｃｍ-2のドーズ量でイオン注入することにより、前記チャネル領域１１ＣＨに対応してチャネルドープがなされている。ただし前記図３Ａ，図３Ｂ、図４Ａ，図４Ｂには、ボロンの分布は示されていない。
【００３２】
さらに図３Ａ，図３Ｂ、図４Ａ，図４Ｂのシミュレーションにおいて、前記ソースエクステンション領域１１ａおよびドレインエクステンション領域１１ｂは、Ｐを３０ｋｅＶの加速電圧下、５×１０13ｃｍ-2のドーズ量でイオン注入することにより、また前記ソース領域１１ｃおよびドレイン領域１１ｄは、Ｐを２ｋｅＶの加速電圧下、２×１０15ｃｍ-2のドーズ量でイオン注入することにより、約０．０５μｍ〜０．１μｍの深さまで形成される。
【００３３】
さらに前記図３Ａ，図３Ｂ、図４Ａ，図４Ｂのシミュレーションにおいて、前記埋込絶縁膜１１Ｏｘは４００ｎｍの深さに形成されており、図３Ａ，図４Ａの断面において約０．７μｍの幅を有している。また前記ゲート電極１３Ｇは、図３Ａ，図４Ａの断面において１５０ｎｍの厚さと１．５μｍの幅を有している。
【００３４】
図５Ａ，図５Ｂは、本実施形態の高電圧ＭＯＳトランジスタ１０Ｎにおいて、ソース領域１１ｃを接地しドレイン領域に＋３５Ｖの電源電圧を印加し、さらにゲート電極１３Ｇに０Ｖのゲート電圧を印加してトランジスタをオフ状態とした場合の、シリコン基板１１中におけるインパクトイオン化の発生率の二次元分布をシミュレーションにより求めた結果を示しており、図５Ａは図３Ａのシミュレーションに対応しており図５Ｂは図４Ｂのシミュレーションに対応している。
【００３５】
図５Ａおよび図５Ｂを参照するに、前記オフセット領域１１offの表面部分にリンの追加イオン注入を行った本実施形態の方が、このようなリンの追加イオン注入を行わない比較対照例と比べてｐｎ接合面ｐ／ｎの前記埋込絶縁膜１１Ｏｘからの距離が顕著に増加しており、また空乏層端Ｄ−ｅｄｇｅの埋込絶縁膜１１Ｏｘからの距離もやや増大しているのがわかる。
【００３６】
図５Ａおよび図５Ｂには、前記シリコン基板１１中におけるインパクトイオン化率を等高線で示しているが、図５Ａおよび図５Ｂのいずれの場合でも、前記埋込絶縁膜１１Ｏｘのうち、前記オフセット領域１１offから連続する角部１１Ｏｃの近傍において顕著なインパクトイオン化が生じており、シリコン基板１１中のこのような部分において電界集中が生じているのがわかるが、図５Ａの場合の方が図５Ｂの場合に比べてインパクトイオン化率が減少しており、前記オフセット領域１１offの表面部分に追加イオン注入を行うことにより、前記角部１１Ｏｃにおける電界集中を軽減することができるのがわかる。これは前記空乏層端Ｄ−ｅｄｇｅが前記オフセット領域１１offの表面部分への追加イオン注入により、ソース領域側へとやや移動することによるものと考えられる。
【００３７】
すなわち本実施形態による高電圧ＭＯＳトランジスタでは、前記オフセット領域１１offの電気抵抗が低減されることによりオン抵抗Ｒｏｎが低減され、また埋込絶縁膜１１Ｏｘの角部１１Ｏｃにおける電界集中が緩和されることにより耐圧特性が向上する。あるいは、少なくとも耐圧特性の劣化は回避される。
【００３８】
図６は、前記図３Ａ，図３Ｂの高電圧ＭＯＳトランジスタと図４Ａ，図４Ｂの高電圧トランジスタとで、オン抵抗Ｒｏｎおよびオフ耐圧ＢＶｄｓを比較した結果を示す。このうち試料「Ａ」は前記追加イオン注入を、先にも述べたようにリンを１５ｋｅＶの加速電圧下、１×１０12ｃｍ-2のドーズ量でイオン注入することにより行った場合を、試料「Ｂ」は前記追加イオン注入を、ヒ素（Ａｓ）を２６ｋｅＶの加速電圧下、１×１０12ｃｍ-2のドーズ量でイオン注入することにより行った場合を表している。
【００３９】
図６を参照するに、本実施形態の試料「Ａ」および試料「Ｂ」では、オン抵抗Ｒｏｎが、このようなオフセット領域１１offの表面部分への追加イオン注入を行わなかった「比較対照例」に比べて減少しており、その減少の程度は、リンを上記条件で追加イオン注入した試料「Ａ」の方が、ヒ素を追加イオン注入した試料「Ｂ」よりも大きい。一方オフ耐圧ＢＶｄｓについてみると、やはり試料「Ａ」および試料「Ｂ」の方が比較対照例よりも向上しているが、向上の程度は、試料Ｂの方が試料Ａの方よりも大きくなっている。
【００４０】
図７は、先に説明したトランジスタの導通損失の性能指標「Ｒｏｎ・Ａ」とオフ耐圧ＢＶｄｓの関係を示す。
【００４１】
図７を参照するに、先に説明した比較対照例ではオフ耐圧ＢＶｄｓの値が増加するにつれて性能指標「Ｒｏｎ・Ａ」の値も増加するトレンドが見られるが、本実施形態の試料Ａおよび試料Ｂの半導体装置は、同じオフ耐圧ＢＶｄｓで比較してもより小さい性能指標「Ｒｏｎ・Ａ」を示すことがわかる。
【００４２】
このように本実施形態ではＬＤＭＯＳ構造の高電圧ＭＯＳトランジスタにおいて、オフセット領域１１offの表面部分を第１のウェルと同じ導電型で追加イオン注入することにより、オフ耐圧ＢＶｄｓを維持あるいは向上させつつ、オン抵抗Ｒｏｎを低減することが可能となる。
【００４３】
なお本実施形態において、前記オフセット領域１１offの表面部分への追加イオン注入が、１５ｋｅＶの加速電圧下、１×１０12ｃｍ-2のドーズ量でのリンのイオン注入、あるいは２６ｋｅＶの加速電圧下、１×１０12ｃｍ-2のドーズ量でのヒ素のイオン注入に限定されるものでないことは明らかである。
【００４４】
以下では、上記オフセット領域１１offの表面部分への追加イオン注入条件の好ましい範囲について検討する。
【００４５】
再び図３Ｂを参照するに、本実施形態では前記オフセット領域１１offのうち、深さが４００ｎｍ以下の表面部分においてリンの濃度が約１０16ｃｍ-3となっていることがわかる。すなわち本実施形態では、前記リンの追加イオン注入により、前記オフセット領域１１offの深さが４００ｎｍ以下の表面部分において、図４Ｂに示すような追加イオン注入を行わなかった場合に生じるリン濃度の低下を補償している。またその際、前記追加イオン注入を、深さが４００ｎｍ以下の表面部分に限定することにより、図５Ａ，図５Ｂのシミュレーション結果で示されるような、インパクトイオン化が発生しやすい埋込絶縁膜１１Ｏｘの角部１１Ｏｃ直下における電気抵抗の低減を回避している。
【００４６】
図８Ａおよび図８Ｂは、前記オフセット領域１１offへの追加イオン注入条件とオフ耐圧ＢＶｄｓとの関係を示す図である。
【００４７】
図８Ａ中、縦軸はオフ耐圧ＢＶｄｓを、横軸は前記追加イオン注入の際のドーズ量を示す。図８Ａにおいて、加速電圧は１５ｋｅＶとしている。
【００４８】
図８Ａを参照するに、追加イオン注入の際のリンのドーズ量が約１．０×１０12ｃｍ-2の場合にオフ耐圧ＢＶｄｓは３６．１Ｖの最大値をとり、ドーズ量をさらに増やすと緩やかに減少するのがわかる。しかしドーズ量を、３．０×１０12ｃｍ-2の値を超えて約５．０×１０12ｃｍ-2まで増加させると、オフ耐圧ＢＶｄｓの値は約３２Ｖまで急激に低下し、このことから、追加イオン注入の際のドーズ量の上限値は約３．０×１０12ｃｍ-2であると判断される。またこの場合の深さ４００ｎｍでのリンの濃度は、約２．５×１０16ｃｍ-3となる。図３Ｂおよび図４Ｂを参照するに、このリンの濃度は、追加イオン注入を行わなかった場合の深さ４００ｎｍでのリンの濃度とほぼ同じであり、追加イオン注入により、深さ４００ｎｍ、すなわち埋込絶縁膜１１Ｏｘの下端におけるリンの濃度の実質的な増加は生じていないことがわかる。
【００４９】
一方、前記ドーズ量を５．０×１０12ｃｍ-2とした場合の深さ４００ｎｍでのリン濃度は、２．７５×１０16ｃｍ-3となる。
【００５０】
次に図８Ｂを参照する。図８Ｂ中、縦軸はオフ耐圧ＢＶｄｓを、横軸は前記追加イオン注入の際の加速電圧を示す。図８Ｂにおいて、ドーズ量は１×１０15ｃｍ-2としている。
【００５１】
図８Ｂよりわかるように加速電圧はリンのイオン注入の場合１００ｋｅＶまでは３５Ｖ以上のオフ耐圧を実現できているが、１００ｋｅＶを超えて２００ｋｅＶまで増加した場合には、オフ耐圧は３５Ｖを下回ってしまう。このことから、追加イオン注入の際の加速電圧は、リンの場合１００ｋｅＶ未満とするのが好ましいことがわかる。
【００５２】
なお上記の説明はリンの追加イオン注入の場合についてのものであったが、追加イオン注入にヒ素を使った場合でも、ドーズ量および濃度については、同様の制約が成立する。
【００５３】
なお以上の説明ではｎチャネル高電圧ＭＯＳトランジスタ１０Ｎをチャネル長ＣＬが０．４μｍでオフセット長Ｌが１．０μｍの場合について説明したが、本実施形態は上記の特定のサイズに限定されるものではなく、チャネル長ＣＬは０．４μｍ〜０．８μｍの範囲に設定することができ、またオフセット長Ｌも０．６μｍ〜１．４μｍの範囲に設定することができる。オフセット長Ｌが０．６μｍを下回るとチャネル領域１１ＣＨを通過した電流に対して十分な幅の経路を確保できなくなり、オン抵抗Ｒｏｎが上昇してしまう。またオフセット長Ｌが１．４μｍを超えると、やはりオン抵抗Ｒｏｎが上昇してしまう。このためオフセット長Ｌは上記の通り、０．６μｍ〜１．４μｍの範囲に設定するのが好ましい。
またチャネル長ＣＬを０．４μｍよりも小さくすると、短チャネル効果効果が顕著となり、一方０．８μｍを超えて増大させると、オン抵抗Ｒｏｎが増加してしまうので、前記チャネル長ＣＬも、上記の通り０．４μｍ〜０．８μｍの範囲とするのが好ましい。
【００５４】
さらに前記埋込絶縁膜１１Ｏｘは、ＳＴＩ構造の素子分離領域１１Ｉと同時に、同じ深さに形成するのが好ましい。
【００５５】
同様にして、ｐチャネル高電圧ＭＯＳトランジスタ１０Ｐを形成することができる。
【００５６】
ｎチャネル高電圧ＭＯＳトランジスタ１０Ｎおよびｐチャネル高電圧ＭＯＳトランジスタ１０Ｐの製造工程を以下に図９Ａ〜図９Ｉの工程断面図を参照しながら説明する。ただし以下の説明では、前記ｎチャネル高電圧ＭＯＳトランジスタ１０Ｎおよびｐチャネル高電圧ＭＯＳトランジスタ１０Ｐは、同一のシリコン基板１１上のそれぞれの素子領域１１Ａおよび１１Ｂ上に形成されている。
【００５７】
図９Ａを参照するに、前記ｎチャネル高電圧ＭＯＳトランジスタ１０Ｎに対応して前記シリコン基板１１上にはＳＴＩ型の素子分離領域１１Ｉにより素子領域１１Ａが画成されており、また前記ｐチャネル高電圧ＭＯＳトランジスタ１０Ｐに対応して前記シリコン基板１１上には前記素子分離領域１１Ｉにより素子領域１１Ｂが画成されている。
【００５８】
前記素子分離領域１１Ｉは、その一部として前記素子領域１１Ａおよび１１Ｂの各々に埋込絶縁膜１１Ｏｘを含んでおり、前記埋込絶縁膜１１Ｏｘは、前記ＳＴＩ構造の素子分離絶縁膜１１Ｉと同じく、前記シリコン基板１１の表面から測って下端部が４００ｎｍの深さを有するように形成されている。
【００５９】
さらに図９Ａの工程では、前記シリコン基板１１の前記素子領域１１Ａおよび１１Ｂを含む全面にリンを例えば２ＭｅＶの加速電圧下、２×１０12ｃｍ-2のドーズ量で、次いで例えば５００ｋｅＶの加速電圧下、２×１０-2ｃｍ-2のドーズ量でイオン注入することにより、前記素子領域１１Ａおよび１１Ｂのいずれにおいてもｎ型ウェル１１ＮＷを、前記シリコン基板１１の表面から前記埋込絶縁膜１１Ｏｘの下端よりも深い位置に達するように形成する。すなわち前記ｎ型ウェル１１ＮＷの下端は前記埋込絶縁膜１１Ｏｘの下端よりも深い位置に形成されている。
【００６０】
さらに図９Ｂの工程において図９Ａの状態のシリコン基板１１上に、前記素子領域１１Ｂの全面を覆い、前記素子領域１１Ａのうち、前記ｎチャネル高電圧ＭＯＳトランジスタ１０Ｎのオフセット領域１１offとなる部分，埋込絶縁膜１１Ｏｘおよびドレイン領域１１ｄとなる部分を露出するレジストパターンＲ１を形成し、前記レジストパターンＲ１をマスクにリンを先に説明したように１００ｋｅＶ未満の加速電圧下、３×１０12ｃｍ-2以下のドーズ量、例えば１５ｋｅＶの加速電圧下、２×１０12ｃｍ-2のドーズ量で追加イオン注入し、前記オフセット領域１１の表面部分、およびドレイン領域１１ｄが形成される領域をｎ型にドープし、ｎ型の追加注入領域１１Ｎを形成する。後で説明するように、前記ｎ型の追加注入領域１１Ｎは、その下端の深さが前記埋込絶縁膜１１Ｏｘの下端よりも浅くなるように形成される。
【００６１】
次に図９Ｃの工程において前記シリコン基板１１上に、前記素子領域１１Ａのうち、前記ｎチャネル高電圧ＭＯＳトランジスタ１０Ｎのｐ型ウェル１１ＰＷが形成される領域、および前記素子領域１１Ｂのうち、前記ｐチャネル高電圧ＭＯＳトランジスタ１０Ｐで同様なｐ型ウェル１１ＰＷが形成される領域を露出するレジストパターンＲ２を形成し、前記レジストパターンをマスクに前記シリコン基板１１中にボロンのイオン注入を、例えば４００ｋｅＶの加速電圧下、１×１０13ｃｍ-2のドーズ量で、次いで１５０ｋｅＶの加速電圧下、５×１０12ｃｍ-2のドーズ量で、さらに１５ｋｅＶの加速電圧下、１×１０13ｃｍ-2のドーズ量で実行し、前記ｐ型ウェル１１ＰＷを前記シリコン基板１１中、前記素子領域１１Ａおよび１１Ｂにおいて、前記埋込絶縁膜１１Ｏｘよりも深く、かつそれぞれのｎ型ウェル１１ＮＷに含まれるように形成する。すなわち前記ｐ型ウェル１１ＰＷの下端の深さは前記埋込絶縁膜１１Ｏｘの下端よりも深く、しかし前記ｎ型ウェル１１ＮＷの下端を超えないような深さに形成されている。
【００６２】
さらに図９Ｄの工程において、前記シリコン基板１１上に前記素子領域１１Ａを覆い、前記素子領域１１Ｂのうち、前記ｐチャネルＭＯＳトランジスタ１０Ｐのオフセット領域１１off、埋込絶縁膜１１Ｏｘおよびドレイン領域１１ｄとなる領域を露出するレジストパターンＲ３を形成し、前記レジストパターンＲ３をマスクにボロンを２ｋｅＶの加速電圧下、１×１０13ｃｍ-2のドーズ量で追加のイオン注入を行い、前記オフセット領域１１offの表面部分および前記ｐチャネルＭＯＳトランジスタ１０Ｐのドレイン領域に、ｐ型の追加イオン注入領域１１Ｐを形成する。
【００６３】
次に図９Ｅの工程において前記図９Ｄの構造上に例えば膜厚が１５ｎｍの熱酸化膜と膜厚が１５０ｎｍのポリシリコン膜とを順次形成し、さらに前記ポリシリコン膜をパターニングすることにより、前記素子領域１１Ａにおいては前記ｐ型ウェル１１ＰＷから前記オフセット領域１１offを超えてさらに前記埋込絶縁膜１１Ｏｘの一部まで連続して覆い前記素子領域１１Ｂにおいては前記ｎ型ウェル１１ＮＷから前記オフセット領域１１offを超えてさらに前記埋込絶縁膜１１Ｏｘの一部まで連続して覆う、ゲート絶縁膜１２Ｇおよびポリシリコンゲート電極パターン１３Ｇを形成する。
【００６４】
さらに図９Ｅの工程では前記ポリシリコンゲート電極パターン１３Ｇをマスクに、前記素子領域１１Ａにはリンイオン（Ｐ＋）あるいはヒ素イオン（Ａｓ＋）を、また前記素子領域１１Ｂにはボロンイオン（Ｂ＋）を、それぞれのレジストパターンＲ４ＡおよびＲ４Ｂをマスクに、別々にイオン注入し、前記素子領域１１Ａにおいては前記ポリシリコンゲート電極パターン１３Ｇに隣接してｎ型のソースエクステンション領域１１ａを、また前記ポリシリコンゲート電極パターン１３Ｇに対して前記ソースエクステンション領域１１ａとは反対の側にｎ型のドレインエクステンション領域１１ｂを、前記素子領域１１Ｂにおいては前記ポリシリコンゲート電極パターン１３Ｇに隣接してｐ型のソースエクステンション領域１１ａを、また前記ポリシリコンゲート電極パターン１３Ｇに対して前記ソースエクステンション領域１１ａとは反対の側にｐ型のドレインエクステンション領域１１ｂを、それぞれ形成する。
【００６５】
前記図９Ｅの工程において、前記素子領域１１Ａにイオン注入している間は、前記素子領域１１Ｂのうち、コンタクト領域１１ｔａｐが形成される部分を除く全面、および前記素子領域１１Ａのうちコンタクト領域１１ｔａｐが形成される部分が、前記レジストパターンＲ４Ａにより保護されている。また前記図９Ｅの工程において、前記素子領域１１Ｂにイオン注入している間は、前記素子領域１１Ａのうちコンタクト領域１１ｔａｐが形成される部分を除く全面、および前記素子領域１１Ｂのうちコンタクト領域１１ｔａｐが形成される部分が、前記レジストパターンＲ４Ｂにより保護されている。その結果、前記素子領域１１Ａではｎ型の前記ソースエクステンション領域１１ａに隣接してｐ型のコンタクト領域１１ｅが前記コンタクト領域１１ｔａｐのために形成され、また前記素子領域１１Ｂではｐ型の前記ソースエクステンション領域１１ａに隣接してｎ型のコンタクト領域１１ｅが前記コンタクト領域１１ｔａｐのために形成される。
【００６６】
次に図９Ｆの工程において前記素子領域１１Ａおよび１１Ｂのそれぞれにおいてポリシリコンゲート電極パターン１３Ｇのソース側およびドレイン側の側壁面に側壁絶縁膜１３ＳＷ１および１３ＳＷ２がそれぞれ形成され、図９Ｇの工程において前記ポリシリコンゲート電極パターン１３Ｇをマスクに、前記素子領域１１Ａにリンイオン（Ｐ＋）あるいはヒ素イオン（Ａｓ＋）を、また前記素子領域１１Ｂにボロンイオン（Ｂ＋）を、それぞれのレジストパターンＲ５ＡおよびＲ５Ｂをマスクに、別々にイオン注入し、前記素子領域１１Ａにおいては前記ポリシリコンゲート電極パターン１３Ｇから見て前記側壁絶縁膜１３ＳＷ１の外側に、ｎ型の前記ソースエクステンション領域１１ａに重畳してｎ＋型のソース領域１１ｃを、また前記ｎ型のドレインエクステンション領域１１ｂに重畳してｎ＋型のドレイン領域１１を形成する。同様に前記素子領域１１Ｂにおいては前記ポリシリコンゲート電極パターン１３Ｇから見て前記側壁絶縁膜１３ＳＷ１の外側に、前記ｐ型のソースエクステンション領域１１ａに重畳してｐ＋型のソース領域１１ｃを、また前記ｐ型のドレインエクステンション領域１１ｂに重畳してｐ＋型のドレイン領域１１を形成する。
【００６７】
また図９Ｇの工程では前記素子領域１１Ａへのｎ＋型ソース領域１１ｃおよびｎ＋型ドレイン領域１１ｄの形成の際に前記素子領域１１Ａではポリシリコンゲート電極パターン１３Ｇもｎ＋型にドープされる。同様に前記素子領域１１Ｂへのｐ＋型ソース領域１１ｃおよびｐ＋型ドレイン領域１１ｄの形成の際に素子領域１１Ｂにおいては前記ポリシリコンゲート電極パターン１３Ｇがｐ＋型にドープされる。
【００６８】
前記図９Ｇの工程において、前記素子領域１１Ａにイオン注入している間は、前記素子領域１１Ｂのうち、コンタクト領域１１ｔａｐが形成される部分を除く全面、および前記素子領域１１Ａのうちコンタクト領域１１ｔａｐが形成される部分が、前記レジストパターンＲ５Ａにより保護されている。また前記図９Ｇの工程において、前記素子領域１１Ｂにイオン注入している間は、前記素子領域１１Ａのうちコンタクト領域１１ｔａｐが形成される部分を除く全面、および前記素子領域１１Ｂのうちコンタクト領域１１ｔａｐが形成される部分が、前記レジストパターンＲ４Ｂにより保護されている。その結果、前記素子領域１１Ａではｎ＋型の前記ソースエクステンション領域１１ａに隣接してｐ＋型のコンタクト領域１１ｔａｐが基板バイアスのために形成され、また前記素子領域１１Ｂではｐ型の前記ソースエクステンション領域１１ａに隣接してｎ＋型のコンタクト領域１１ｔａｐが基板バイアスのために形成される。
【００６９】
さらに図９Ｈの工程では前記図９Ｇの構造に対してサリサイド法によるシリサイド形成が行われ、その結果、前記素子領域１１Ａにおいてはｎ＋型ソース領域１１ｃ上にソースシリサイド層１１Ｓｓが、ｎ＋型ドレイン領域１１ｄ上にドレインシリサイド層１１Ｄｓが、またｎ＋型ポリシリコンゲート電極パターン１３Ｇ上にシリサイド層１３Ｇｓが、それぞれ形成される。また同時に前記素子領域１１Ｂにおいてはｐ＋型ソース領域１１ｃ上にソースシリサイド層１１Ｓｓが、ｐ＋型ドレイン領域１１ｄ上にドレインシリサイド層１１Ｄｓが、またｐ＋型ポリシリコンゲート電極パターン１３Ｇ上にシリサイド層１３Ｇｓが、それぞれ形成される。図９Ｈの例では、素子領域１１Ａおよび１１Ｂのいずれにおいても、前記ソースシリサイド層１１Ｓｓがコンタクト領域１１ｔａｐのシリサイド層を兼用している。
【００７０】
さらに図９Ｉの工程では前記図９Ｈの構造上に層間絶縁膜１４が前記素子領域１１Ａおよび１１Ｂを覆って形成され、前記層間絶縁膜中１４中には前記素子領域１１Ａのｎ＋型ソース領域１１ｃおよびｐ＋型コンタクト領域１１ｔａｐに前記ソースシリサイド層１１Ｓｓを介して電気的にコンタクトしてビアプラグ１４Ａが形成され、また前記素子領域１１Ａのｎ＋型ドレイン領域１１ｄに前記ドレインシリサイド層１１Ｄｓを介して電気的にコンタクトしてビアプラグ１４Ｂが形成されている。さらに前記層間絶縁膜１４中には前記素子領域１１Ｂのｐ＋型ソース領域１１ｃおよびｎ＋型コンタクト領域１１ｔａｐに前記ソースシリサイド層１１Ｓｓを介して電気的にコンタクトしてビアプラグ１４Ｃが形成されており、また前記素子領域１１Ｂのｐ＋型ドレイン領域１１ｄにドレインシリサイド層１１Ｄｓに電気的にコンタクトしてビアプラグ１４Ｄが、それぞれ形成される。
【００７１】
なお本実施形態において前記オフセット領域１１offへの追加イオン注入は図１Ｂの断面図において前記ｐ型ウェル１１ＰＷから埋込絶縁膜１１Ｏｘまでの間のオフセット領域１１offの全領域にわたり行う必要はなく、図１０の変形例に示すように埋込絶縁膜１１Ｏｘの側から限られた範囲にのみ行うことも可能である。ただし図１０は前記ｎチャネル高電圧ＭＯＳトランジスタ１０Ｎの一変形例によるｎチャネル高電圧ＭＯＳトランジスタ１０ＮＡの、図１Ｂと同様な断面図を示している。
【００７２】
このように前記追加イオン注入を埋込絶縁膜１１Ｏｘの側から限られた範囲にのみ行うことにより、図１０中に破線で囲んで示すｐ型ウェル１１ＰＷとｎ型のオフセット領域１１offのｐ／ｎ接合面近傍における不純物元素濃度を低減することができ、このような接合面における電界集中を緩和することができる。
【００７３】
［第２の実施形態］
図１１Ａ〜図１１Ｂは、第２の実施形態によるｎチャネル高電圧ＭＯＳトランジスタ２０Ｎおよびｐチャネル高電圧ＭＯＳトランジスタ２０Ｐの製造方法を説明する工程断面図である。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００７４】
図１１Ａを参照するに、素子領域１１Ａにはその全面にわたり、前記素子領域１１ＢをレジストパターンＲ２１で保護した状態でｎ型の第１のウェル１１ＮＷが、リンを最初２ＭｅＶの加速電圧下、２×１０12ｃｍ-2のドーズ量で、次いで５００ｋｅＶの加速電圧下、２×１０12ｃｍ-2のドーズ量でイオン注入することにより形成されているが、図１１Ａの工程では、前記素子領域１１Ａの全面にリンをさらに１５ｋｅＶの加速電圧下、１×１０12ｃｍ-2のドーズ量で追加イオン注入することにより、前記素子領域１１Ａのうち、前記シリコン基板１１の表面からの深さで４００ｎｍ未満の表面部分にリンの追加注入領域１１Ｎが形成されている。ただし本実施形態において、上記イオン注入の順序は任意であり、特に前記１５ｋｅＶの加速電圧下、１×１０12ｃｍ-2のドーズ量での追加のイオン注入を最後に行わなければならないわけではない。
【００７５】
次に本実施形態では図１１Ｂの工程において、前記素子領域１１Ａおよび１１Ｂにおいて前記シリコン基板１１中に、レジストパターンＲ２２をマスクにボロンを最初は４００ｋｅＶの加速電圧下、１×１０13ｃｍ-2のドーズ量で、次いで１５０ｋｅＶの加速電圧下、５×１０12ｃｍ-2のドーズ量でイオン注入することにより、前記素子領域１１Ａおよび１１Ｂにおいて前記ｐ型ウェル１１ＰＷを形成する。さらに図１１Ｂの工程では最後に１５ｋｅＶの加速電圧下、２．３×１０13ｃｍ-2のドーズ量で追加イオン注入することにより、前記素子領域１１Ｂにおいては形成されたｐ型ウェル１１ＰＷのうち、ｎ型ウェル１１ＮＷと埋込絶縁膜１１Ｏｘとの間のオフセット領域１１offの表面部分にｐ型の追加注入領域１１Ｐを形成すると同時に、素子領域１１Ａにおいて前記ｐ型ウェル１１ＰＷの表面部分にも前記ｐ型の追加注入領域１１ＰＡを形成する。前記ｐ型ウェル１１ＰＷの表面部分におけるｐ型の追加注入領域１１ＰＡは、前記素子領域１１Ａに形成されるｎチャネル高電圧ＭＯＳトランジスタのしきい値制御のためのものである。本実施形態においても、図１１Ａ，図１１Ｂの工程において前記オフセット領域１１offに形成されるｎ型追加イオン注入領域１１Ｎあるいはｐ型追加イオン注入領域の深さが埋込絶縁膜１１Ｏｘ下端の深さ、従ってＳＴＩ型の素子分離絶縁膜１１Ｉの下端の深さに達することはない。
【００７６】
さらに図１１Ｂの工程の後、先に図９Ｅ〜図９Ｉで説明した工程と同様な工程を行うことにより、図１２に示すｎチャネル高電圧ＭＯＳトランジスタ２０Ｎおよびｐチャネル高電圧ＭＯＳトランジスタ２０Ｐが得られる。
【００７７】
このように本実施形態では、素子領域１１ＡのｎチャネルＭＯＳトランジスタ２０Ｎのオフセット領域１１offにｎ型追加注入領域１１Ｎが形成されており、素子領域１１ＢのｐチャネルＭＯＳトランジスタ２０ＰＡのオフセット領域１１offにｐ型領域１１Ｐが形成されている。またｎチャネルＭＯＳトランジスタ２０Ｎのチャネル領域にｐ型領域１１ＰＡがチャネルドープ領域として形成されている。
【００７８】
本実施形態によれば、図１１Ａの追加イオン注入工程において、マスクプロセスを省略できるため、マスクの位置ずれに伴う問題の発生を回避でき、高耐圧ＭＯＳトランジスタの製造工程が簡素化されるとともに、特性のばらつきを抑制することが可能となる。
【００７９】
本実施形態では、図１１Ｂの工程におけるボロンのドーズ量を、ｐ型ウェル１１ＰＷの表面部分において、先にリンの導入により形成されているｎ型追加ドープ領域１１Ｎが打ち消され、逆にｐ型のしきい値制御領域が形成されるように、図１１Ａにおけるリンのドーズ量よりも増加させていることに注意すべきである。
【００８０】
なお本実施形態の図１１Ａの工程において前記リンのイオン注入を、図１３Ａに示すように素子領域１１Ａのみならず素子領域１１Ｂの全面にも行うことが可能である。図１３Ａおよび図１３Ｂは、図１１Ａおよび図１１Ｂの一変形例によるｎチャネル高電圧ＭＯＳトランジスタ２０ＮＡおよびｐチャネル高電圧ＭＯＳトランジスタ２０ＰＡの製造工程をの一部を示している。
【００８１】
図１３Ａを参照するに本実施形態では素子領域１１Ａおよび１１Ｂのｎ型ウェル１１ＮＷの表面部分にリンの追加イオン注入領域１１Ｎが形成されるが、図１３Ｂのボロンのイオン注入工程においてボロンのドーズ量を十分大きくすることにより、素子領域１１Ａのみならず、先に形成されていたｎ型の追加注入領域１１Ｎの導電型を素子領域１１Ｂにおいてもｐ型に反転させることができ、その結果、素子領域１１Ａのｎ型ウェル１１ＮＷの表面部分にｐ型のしきい値調整注入領域１１ＰＡを、また素子領域１１Ｂのオフセット領域１１offおよびドレイン領域に対応する領域にｐ型の追加注入領域１１ＰＢを形成することが可能である。
【００８２】
そこで前記図１３Ｂの工程の後、先に図９Ｅ〜図９Ｉで説明した工程と同様な工程を行うことにより、図１４に示すｎチャネル高電圧ＭＯＳトランジスタ２０ＮＡおよびｐチャネル高電圧ＭＯＳトランジスタ２０ＰＡが得られる。
【００８３】
本変形例では、素子領域１１ＡのｎチャネルＭＯＳトランジスタ２０ＮＡのオフセット領域１１offにｎ型追加注入領域１１Ｎが形成されており、素子領域１１ＢのｐチャネルＭＯＳトランジスタ２０ＰＡのオフセット領域１１offにｐ型領域１１ＰＢが形成されている。またｎチャネルＭＯＳトランジスタ２０ＮＡのチャネル領域にｐ型領域１１ＰＡがチャネルドープ領域として形成されており、ｐチャネルＭＯＳトランジスタ２０ＰＡのチャネル領域にｎ型領域１１Ｎがチャネルドープ領域として形成されている。
【００８４】
本変形例によれば、図１３Ａの追加イオン注入工程において、マスクプロセスを省略できるため、マスクの位置ずれに伴う問題の発生を回避でき、高耐圧ＭＯＳトランジスタの製造工程が簡素化されるとともに、特性のばらつきを抑制することが可能となる。
【００８５】
［第３の実施形態］
次にｎチャネル高電圧ＭＯＳトランジスタ３０Ｎおよびｐチャネル高電圧ＭＯＳトランジスタ３０Ｐを、同じシリコン基板上に同時に通常の、より低電圧で動作するｎチャネルＭＯＳトランジスタ３０ＮＭおよびｐチャネルＭＯＳトランジスタ３０ＰＭを形成する半導体集積回路装置の製造方法について、図１５Ａ〜図１５Ｈを参照しながら説明する。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００８６】
図１５Ａを参照するに、ｐ型あるいはｎ型のシリコン基板１１上には前記素子領域１１Ａ，１１Ｂの他に、通常の、より低電圧で動作するｎチャネルＭＯＳトランジスタ３０ＮＭおよびｐチャネルＭＯＳトランジスタ３０ＰＭのための素子領域１１Ｃ，１１Ｄが、前記素子分離領域１１Ｉにより、それぞれ画成されている。
【００８７】
さらに図１５Ａの工程では、前記シリコン基板１１中にリンを最初２ＭｅＶの加速電圧下、２×１０12ｃｍ-2のドーズ量で、次いで５００ｋｅＶの加速電圧下、２×１０12ｃｍ-2のドーズ量でイオン注入を行うことにより、前記素子領域１１Ａ〜１１Ｄにおいて、前記素子分離領域１１Ｉよりも深くｎ型ウェル１１ＮＷを形成する。ただし本実施形態においても、上記イオン注入の順序は任意である。
【００８８】
次に図１５Ｂの工程において、前記素子領域１１Ａにおいて前記オフセット領域１１offとなる領域、および前記素子領域１１Ｄを除き、前記シリコン基板１１の表面をレジストパターンＲ３１により保護し、前記レジストパターンＲ３１をマスクにリンを１５ｋｅＶの加速電圧下、１×１０12ｃｍ-2のドーズ量で追加イオン注入することにより、前記素子領域１１Ａのオフセット領域１１offの表面部分にｎ型の追加注入領域１１Ｎを、また前記素子領域１１Ｄにおいて表面部分にｎ型のチャネルドープ領域１１ＶｔＮを形成する。先の実施形態と同様、前記「表面部分」の深さは素子領域１１Ａにおいても素子領域１１Ｄにおいても、前記素子分離領域１１Ｉの下端に達することはない。
【００８９】
次に図１５Ｃの工程において前記素子領域１１Ａおよび１１Ｂのうちｐ型ウェル１１ＰＷの形成領域および素子領域１１Ｃを除き、前記シリコン基板１１の表面をレジストパターンＲ３２で覆い、前記レジストパターンＲ３２をマスクにボロンを最初は４００ｋｅＶの加速電圧下、１×１０13ｃｍ-2のドーズ量で、次いで１５０ｋｅＶの加速電圧下、５×１０12ｃｍ-2のドーズ量で、さらに１５ｋｅＶの加速電圧下、１×１０13ｃｍ-2のドーズ量でイオン注入を行い、前記素子領域１１Ａおよび１１Ｂ、さらに素子領域１１Ｄにｐ型ウェル１１ＰＷを、それぞれのｎ型ウェル１１ＮＷに含まれるように形成する。
【００９０】
次に図１５Ｄの工程において前記シリコン基板１１の表面を、前記素子領域１１Ｂに形成されるｐチャネル高電圧ＭＯＳトランジスタ３０Ｐのオフセット領域１１offに対応する領域および前記素子領域１１Ｃを除きレジストパターンＲ３３により覆い、前記レジストパターンＲ３３をマスクにボロンを２ｋｅＶの加速電圧下、１×１０13ｃｍ-2のドーズ量で追加イオン注入し、前記素子領域１１Ｂのオフセット領域１１offの表面部分にｐ型の追加注入領域１１Ｐを、また前記素子領域１１Ｃにｐ型のチャネルドープ領域１１ＶｔＰを形成する。本実施形態においても、前記「表面部分」の深さは素子領域１１Ａにおいても素子領域１１Ｄにおいても、前記素子分離領域１１Ｉの下端に達することはない。
【００９１】
次に図１５Ｅの工程において前記図９Ｄの構造上に例えば膜厚が１５ｎｍの熱酸化膜と膜厚が１５０ｎｍのポリシリコン膜とを順次形成し、さらに前記ポリシリコン膜をパターニングすることにより、前記素子領域１１Ａにおいては前記ｐ型ウェル１１ＰＷから前記オフセット領域１１offを超えてさらに前記埋込絶縁膜１１Ｏｘの一部まで連続して覆うゲート絶縁膜１２ＧＡおよびポリシリコンゲート電極パターン１３ＧＡを、前記素子領域１１Ｂにおいては前記ｎ型ウェル１１ＮＷから前記オフセット領域１１offを超えてさらに前記埋込絶縁膜１１Ｏｘの一部まで連続して覆う、ゲート絶縁膜１２ＧＢおよびポリシリコンゲート電極パターン１３ＧＢを、さらに前記素子領域１１Ｃにおいてはゲート絶縁膜パターン１２ＧＣおよびポリシリコンゲート電極パタ―ン１３ＧＣを、また前記素子領域１１Ｄにおいてはゲート絶縁膜パターン１２ＧＤおよびポリシリコンゲート電極パタ―ン１３ＧＤを、それぞれ形成する。
【００９２】
さらに図１５Ｅの工程では前記素子領域１１Ａおよび素子領域１１Ｃに、前記ポリシリコンゲート電極パターン１３ＧＡおよび１３ＧＣ、および素子領域１１Ｂおよび１１Ｄを覆うレジストパターンＲ４Ａをマスクに、リンイオン（Ｐ＋）あるいはヒ素イオン（Ａｓ＋）をイオン注入し、また前記素子領域１１Ｂおよび素子領域１１Ｄには前記ポリシリコンゲート電極パターン１３ＧＢおよび１３ＧＤ、および前記素子領域１１Ａおよび１１Ｃを覆うレジストパターンＲ４Ｂをマスクにボロンイオン（Ｂ＋）をイオン注入し、前記素子領域１１Ａにおいては前記ポリシリコンゲート電極パターン１３ＧＡに隣接してｎ型のソースエクステンション領域１１ａを、また前記ポリシリコンゲート電極パターン１３ＧＡに対して前記ソースエクステンション領域１１ａとは反対の側にｎ型のドレインエクステンション領域１１ｂを、前記素子領域１１Ｂにおいては前記ポリシリコンゲート電極パターン１３ＧＢに隣接してｐ型のソースエクステンション領域１１ａを、また前記ポリシリコンゲート電極パターン１３ＧＢに対して前記ソースエクステンション領域１１ａとは反対の側にｐ型のドレインエクステンション領域１１ｂを、前記素子領域１１Ｃにおいては前記ポリシリコンゲート電極パターン１３ＧＣの両側にｎ型のソースエクステンション領域１１ｆおよびドレインエクステンション領域１１ｇを、前記素子領域１１Ｄにおいては前記ポリシリコン電極パターン１３ＧＤの両側にｐ型のソースエクステンション領域１１ｈおよびドレインエクステンション領域１１ｉを、それぞれ形成する。
【００９３】
なお前記図１５Ｅの工程において、前記素子領域１１Ａにイオン注入している間は、前記素子領域１１Ｂのうち、コンタクト領域１１ｔａｐが形成される部分を除く全面、および前記素子領域１１Ａのうちコンタクト領域１１ｔａｐが形成される部分が、前記レジストパターンＲ４Ａにより保護されていることに注意すべきである。また前記図１５Ｅの工程において、前記素子領域１１Ｂにイオン注入している間は、前記素子領域１１Ａのうちコンタクト領域１１ｔａｐが形成される部分を除く全面、および前記素子領域１１Ｂのうちコンタクト領域１１ｔａｐが形成される部分が、前記レジストパターンＲ４Ｂにより保護されていることに注意すべきである。その結果、前記素子領域１１Ａではｎ型の前記ソースエクステンション領域１１ａに隣接してｐ型のコンタクト領域１１ｅが前記コンタクト領域１１ｔａｐのために形成され、また前記素子領域１１Ｂではｐ型の前記ソースエクステンション領域１１ａに隣接してｎ型のコンタクト領域１１ｅが前記コンタクト領域１１ｔａｐのために形成される。
【００９４】
次に図１５Ｆの工程において前記素子領域１１Ａ〜１１Ｄのそれぞれにおいてポリシリコンゲート電極パターン１３ＧＡ〜１３ＧＤのソース側およびドレイン側の側壁面に側壁絶縁膜１３ＳＷ１および１３ＳＷ２がそれぞれ形成され、さらに図１５Ｇの工程において前記素子領域１１Ａおよび素子領域１１Ｃに、前記ポリシリコンゲート電極パターン１３ＧＡおよび１３ＧＣ、および素子領域１１Ｂおよび１１Ｄを覆うレジストパターンＲ５Ａをマスクに、リンイオン（Ｐ＋）あるいはヒ素イオン（Ａｓ＋）をイオン注入し、また前記素子領域１１Ｂおよび素子領域１１Ｄには前記ポリシリコンゲート電極パターン１３ＧＢおよび１３ＧＤ、および前記素子領域１１Ａおよび１１Ｃを覆うレジストパターンＲ５Ｂをマスクにボロンイオン（Ｂ＋）をイオン注入し、前記素子領域１１Ａにおいては前記ポリシリコンゲート電極パターン１３ＧＡに隣接してｎ＋型のソース領域１１ｃを、前記ポリシリコンゲート電極パターン１３ＧＡに対して前記ソース領域１１ｃとは反対の側にｎ＋型のドレインエクステンション領域１１ｄを、前記素子領域１１Ｂにおいては前記ポリシリコンゲート電極パターン１３ＧＢに隣接してｐ＋型のソース領域１１ｃを、また前記ポリシリコンゲート電極パターン１３ＧＢに対して前記ソース領域１１ｃとは反対の側にｐ＋型のドレイン領域１１ｄを、前記素子領域１１Ｃにおいては前記ポリシリコンゲート電極パターン１３ＧＣの両側で側壁絶縁膜１３ＳＷ１，１３ＳＷ２の外側にｎ＋型のソース領域１１ｊおよびドレイン領域１１ｋを、前記素子領域１１Ｄにおいては前記ポリシリコン電極パターン１３ＧＤの両側で側壁絶縁膜１３ＳＷ１，１３ＳＷ２の外側にｐ＋型のソース領域１１ｌおよびドレイン領域１１ｍを、それぞれ形成する。
【００９５】
なお前記図１５Ｇの工程において、前記素子領域１１Ａにイオン注入している間は、前記素子領域１１Ｂのうち、コンタクト領域１１ｔａｐが形成される部分を除く全面、および前記素子領域１１Ａのうちコンタクト領域１１ｔａｐが形成される部分が、前記レジストパターンＲ５Ａにより保護されていることに注意すべきである。また前記図１５Ｇの工程において、前記素子領域１１Ｂにイオン注入している間は、前記素子領域１１Ａのうちコンタクト領域１１ｔａｐが形成される部分を除く全面、および前記素子領域１１Ｂのうちコンタクト領域１１ｔａｐが形成される部分が、前記レジストパターンＲ５Ｂにより保護されていることに注意すべきである。その結果、前記素子領域１１Ａではｎ＋型の前記ソース領域１１ｃに隣接してｐ＋型のコンタクト領域１１ｔａｐが前記ｐ型のコンタクト領域１１ｅに重畳して形成され、また前記素子領域１１Ｂではｐ＋型の前記ソース領域１１ｄに隣接してｎ＋型のコンタクト領域１１ｔａｐが、前記ｎ型のコンタクト領域１１ｅに重畳して形成される。
【００９６】
さらに図１５Ｈの工程では前記図１５Ｇの構造に対してサリサイド法によるシリサイド形成が行われ、その結果、前記素子領域１１Ａにおいてはｎ＋型ソース領域１１ｃ上にソースシリサイド層１１Ｓｓが、ｎ＋型ドレイン領域１１ｄ上にドレインシリサイド層１１Ｄｓが、またｎ＋型ポリシリコンゲート電極パターン１３ＧＡ上にシリサイド層１３Ｇｓが、それぞれ形成される。また同時に前記素子領域１１Ｂにおいてはｐ＋型ソース領域１１ｃ上にソースシリサイド層１１Ｓｓが、ｐ＋型ドレイン領域１１ｄ上にドレインシリサイド層１１Ｄｓが、またｐ＋型ポリシリコンゲート電極パターン１３ＧＢ上にシリサイド層１３Ｇｓが、それぞれ形成される。同様に前記素子領域１１Ｃにおいてはｎ＋型ソース領域１１ｊ上にソースシリサイド層１１ｊｓが、ｎ＋型ドレイン領域１１ｋ上にドレインシリサイド層１１ｋｓが、またｎ＋型ポリシリコンゲート電極パターン１３ＧＣ上にシリサイド層１３ＧＣｓが、それぞれ形成される。さらに前記素子領域１１Ｄにおいてはｐ＋型ソース領域１１ｌ上にソースシリサイド層１１ｌｓが、ｐ＋型ドレイン領域１１ｍ上にドレインシリサイド層１１ｍｓが、またｐ＋型ポリシリコンゲート電極パターン１３ＧＤ上にシリサイド層１３ＧＤｓが、それぞれ形成される。図１５Ｈの例では、素子領域１１Ａおよび１１Ｂのいずれにおいても、前記ソースシリサイド層１１Ｓｓがコンタクト領域１１ｔａｐのシリサイド層を兼用している。
【００９７】
さらに図１５Ｉの工程では前記図１５Ｈの構造上に層間絶縁膜１４が前記素子領域１１Ａ〜１１Ｄを覆って形成され、前記層間絶縁膜中１４中には前記素子領域１１Ａのｎ＋型ソース領域１１ｃおよびｐ＋型コンタクト領域１１ｔａｐに前記ソースシリサイド層１１Ｓｓを介して電気的にコンタクトしてビアプラグ１４Ａが形成され、また前記素子領域１１Ａのｎ＋型ドレイン領域１１ｄに前記ドレインシリサイド層１１Ｄｓを介して電気的にコンタクトしてビアプラグ１４Ｂが形成されている。さらに前記層間絶縁膜１４中には前記素子領域１１Ｂのｐ＋型ソース領域１１ｃおよびｎ＋型コンタクト領域１１ｔａｐに前記ソースシリサイド層１１Ｓｓを介して電気的にコンタクトしてビアプラグ１４Ｃが形成されており、また前記素子領域１１Ｂのｐ＋型ドレイン領域１１ｄにドレインシリサイド層１１Ｄｓに電気的にコンタクトしてビアプラグ１４Ｄが、それぞれ形成される。
【００９８】
さらに図１５Ｈの工程では、前記層間絶縁膜１４中にビアプラグ１４Ｅが、前記素子領域１１Ｃ中の前記ｎ＋型ソース領域１１ｊにシリサイド層１１ｊｓを介して電気的にコンタクトして、ビアプラグ１４Ｆが、前記素子領域１１Ｃ中の前記ｎ＋型ドレイン領域１１ｋにシリサイド層１１ｋｓを介して電気的にコンタクトして、ビアプラグ１４Ｇが、前記素子領域１１Ｄ中の前記ｐ＋型ソース領域１１ｌにシリサイド層１１ｌｓを介して電気的にコンタクトして、ビアプラグ１４Ｈが、前記素子領域１１Ｄ中の前記ｐ＋型ドレイン領域１１ｍにシリサイド層１１ｍｓを介して電気的にコンタクトして、それぞれ形成される。
【００９９】
本実施形態によれば、前記素子領域１１Ａにおけるオフセット領域１１offの表面部分へのリンの追加イオン注入が素子領域１１Ｄにおけるチャネルドープと兼用され、また前記素子領域１１Ｂにおけるオフセット領域１１offの表面部分へのボロンの追加イオン注入が素子領域１１Ｃにおけるチャネルドープと兼用されるため、工程の増加は生じない。
【０１００】
［第４の実施形態］
なお本実施形態において、前記図１５Ｂの工程における前記素子領域１１ＡへのレジストパターンＲ３１の形成を、先の図１１Ａの実施形態と同様に省略することも可能である。
【０１０１】
図１６Ａ〜図１６Ｃは、このような前記図１５Ｂの工程における素子領域１１ＡへのレジストパターンＲ３１の形成を省略した第４の実施形態による半導体集積回路装置の製造工程の一部を示す工程断面図である。
【０１０２】
本実施形態では図１５Ａに対応する図１６Ａの工程においてシリコン基板１１上に素子分離領域１１Ｉにより素子領域１１Ａ，１１Ｂ，１１Ｃおよび１１Ｄを、それぞれｎチャネル高電圧ＭＯＳトランジスタ４０Ｎ、ｐチャネル高電圧ＭＯＳトランジスタ４０Ｐ、より低電圧で動作する通常のｎチャネルＭＯＳトランジスタ４０ＮＭおよびｐチャネルＭＯＳトランジスタ４０ＰＭに対応して形成し、それぞれの素子領域１１Ａ〜１１Ｄにｎ型ウェル１１ＮＷを形成する。
【０１０３】
次に図１６Ｂの工程において前記素子領域１１Ｂおよび１１ＣをレジストパターンＲ４１により覆った状態で前記素子領域１１Ａおよび素子領域１１Ｄにリンイオンを例えば１５ｋｅＶの加速電圧下、１×１０12ｃｍ-2のドーズ量で追加イオン注入し、前記素子領域１１Ａにおいては前記ｎ型ウェル１１ＮＷの表面部分にｎ型領域１１Ｎを、また前記素子領域１１Ｄにおいてはｎ型ウェル１１ＮＷの表面部分にｎ型領域１１ＶｔＮを形成する。ここで前記ｎ型領域１１ＶｔＮは素子領域１１Ｄに形成されるｐチャネルＭＯＳトランジスタ４０ＰＭのチャネルドープ領域となる。
【０１０４】
さらに図１６Ｃの工程において前記素子領域１１Ａおよび１１ＢのレジストパターンＲ４２をマスクに前記シリコン基板１１中にボロンを４００ｋｅＶの加速電圧下、１×１０13ｃｍ-2のドーズ量、次いで１５０ｋｅＶの加速電圧下、５×１０12ｃｍ-2のドーズ量で、さらに１５ｋｅＶの加速電圧下、１．２×１０13ｃｍ-2のドーズ量でイオン注入し、前記素子領域１１Ａにおいてはｎ型ウェル１１ＮＷ中にｐ型ウェル１１ＰＷを、また前記ｐ型ウェル１１ＰＷの表面部分にｐ型領域１１ＰＡを形成する。ここで前記ｐ型領域１１ＰＡは前記素子領域１１Ａに形成されるｎチャネル高電圧ＭＯＳトランジスタのチャネルドープ領域となる。前記ｐ型ウェル１１ＰＷの形成に伴い前記素子領域１１Ａにおいては前記ｐ型ウェル１１ＰＷに隣接して前記ｎ型領域１１Ｎにより前記ｎチャネル高電圧ＭＯＳトランジスタ４０Ｎのオフセット領域１１offが、前記素子領域１１Ｂにおいては前記ｐ型ウェル１１ＰＷ中に、前記ｎ型ウェル１１ＮＷに隣接して、ｐチャネル高電圧ＭＯＳトランジスタ４０Ｐのオフセット領域１１offが形成される。また前記素子領域１１Ｃにおいてもｎ型ウェル１１ＮＷ中にｐ型ウェル１１ＰＷが形成される。
【０１０５】
また図１６Ｃの工程では同時に前記素子領域１１Ｂにおいて前記ｐチャネル高電圧ＭＯＳトランジスタ４０Ｐのオフセット領域１１offの表面部分およびドレイン領域に対応する部分にｐ型領域１１Ｐが形成され、また素子領域１１Ｃにおいて前記ｎ型ウェル１１ＮＷ中にｐ型ウェル１１ＰＷが形成される。さらに素子領域１１Ｃではこのようにして形成されたｐ型ウェル１１ＰＷの表面部分に、ｐ型領域１１ＶｔＰが形成される。ここで前記ｐ型領域１１ＶｔＰは前記ｎチャネルＭＯＳトランジスタ４０ＮＭのチャネルドープ領域となる。
【０１０６】
さらに本実施形態では前記図１６Ｃの工程に引き続き、先に説明した図１５Ｅ〜図１５Ｉまでの工程が実行され、前記素子領域１１Ａ〜１１Ｄにそれぞれ対応して、図１７に示す構造のｎチャネル高電圧ＭＯＳトランジスタ４０Ｎ，ｐチャネル高電圧ＭＯＳトランジスタ４０Ｐ，ｎチャネルＭＯＳトランジスタ４０ＮＭおよびｐチャネルＭＯＳトランジスタ４０ＰＭが得られる。
【０１０７】
図１７においてｐチャネル高電圧ＭＯＳトランジスタ４０Ｐ，ｎチャネルＭＯＳトランジスタ４０ＮＭおよびｐチャネルＭＯＳトランジスタ４０ＰＭは、先のｐチャネル高電圧ＭＯＳトランジスタ３０Ｐ，ｎチャネルＭＯＳトランジスタ３０ＮＭおよびｐチャネルＭＯＳトランジスタ３０ＰＭと同じであるが、ｎチャネル高電圧ＭＯＳトランジスタ４０Ｎにおいては、チャネル領域にｐ型領域１１ＰＡがチャネルドープ領域として形成されている点で、ｎチャネル高電圧ＭＯＳトランジスタ３０Ｎと相違している。
【０１０８】
本実施形態においても、図１６Ｂの工程において素子領域１１ＡにレジストパターンＲ４１を形成する必要がなく、レジストパターンのずれによるトランジスタ特性の変動の問題を回避することができ、また半導体装置の製造工程を簡素化することができる。
【０１０９】
［第５の実施形態］
以上の各実施形態では、高電圧ｎチャネルＭＯＳトランジスタおよび高電圧ｐチャネルＭＯＳトランジスタにおいてｐ型ウェル１１ＰＷがｎ型ウェル１１ＮＷに含まれる構成を例に説明していたが、本実施形態ではオフセット領域１１offがドープされて導電性が増加しているため、図１８に示すようにシリコン基板１１表面においてｎ型ウェル１１ＮＷとｐ型ウェル１１ＰＷとが離間しているような場合でも、高電圧ｎチャネルＭＯＳトランジスタ５０Ｎおよび高電圧ｐチャネルＭＯＳトランジスタ５０Ｐを構成することが可能である。ただし図１８中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【０１１０】
図１８を参照するに、素子領域１１Ａではｎ型ウェル１１ＮＷとｐ型ウェル１１ＰＷの間にｐ−型あるいはｎ−型のシリコン基板１１が介在しているが、ｎ型にドープされたオフセット領域１１offがｐ型ウェル１１ＰＷから埋込絶縁膜１１Ｏｘまで延在しているため、ｐ型ウェル１１ＰＷ中のチャネル領域１１ＣＨを通過した電子は低抵抗のオフセット領域１１offを通過し、埋込絶縁膜１１Ｏｘの下を通って先に図２で説明したのと同様な経路をたどってｎ＋型のドレイン領域１１ｄに到達する。その結果、ｎチャネル高電圧ＭＯＳトランジスタ５０Ｎのオン抵抗Ｒｏｎは、他の実施形態と同様に低減される。
【０１１１】
また素子領域１１Ｂに形成されるｐチャネル高電圧ＭＯＳトランジスタ５０Ｐにおいても、ｐ型にドープされたオフセット領域１１offがｎ型ウェル１１ＮＷから埋込絶縁膜１１Ｏｘまで延在しているため、ｎ型ウェル１１ＮＷ中のチャネル領域１１ＣＨを通過した正孔は低抵抗のオフセット領域１１offを通過し、埋込絶縁膜１１Ｏｘの下を通って先に図２で説明したのと同様な経路をたどってｐ＋型のドレイン領域１１ｄに到達する。その結果、ｐチャネル高電圧ＭＯＳトランジスタ５０Ｐのオン抵抗Ｒｏｎも、他の実施形態と同様に低減される。
【０１１２】
図１９Ａ〜図１９Ｅは、図１８の半導体集積回路装置の製造工程の一部を示す工程断面図である。図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。素子領域１１Ａには前記ｎチャネル高電圧ＭＯＳトランジスタ５０Ｎが、素子領域１１Ｂには前記ｐチャネル高電圧ＭＯＳトランジスタ５０Ｐが、素子領域１１Ｃには前記ＭＯＳトランジスタ３０Ｎと同様な通常のｎチャネルＭＯＳトランジスタ５０ＮＭが、さらに素子領域１１Ｄには前記ＭＯＳトランジスタ３０Ｐと同様な通常のｐチャネルＭＯＳトランジスタ５０ＰＭが、それぞれ形成される。
【０１１３】
図１９Ａを参照するに本実施形態では先に素子領域１１Ａ〜１１Ｄにリンが最初２ＭｅＶの加速電圧下、２×１０12ｃｍ-2のドーズ量で、次いで５００ｋｅＶの加速電圧下、２×１０12ｃｍ-2のドーズ量でイオン注入され、前記ｎ型ウェル１１ＮＷがそれぞれの素子領域に形成される。
【０１１４】
次に図１９Ｂの工程において前記素子領域１１Ａおよび１１Ｂ、さらに素子領域１１Ｃにボロンを４００ｋｅＶの加速電圧下、１×１０13ｃｍ-2のドーズ量で、次いで１５０ｋｅＶの加速電圧下、５×１０12ｃｍ-2のドーズ量で、さらに１５ｋｅＶの加速電圧下、１×１０13ｃｍ-2のドーズ量でイオン注入し、前記素子領域１１Ａおよび１１Ｂにおいては先に形成されているｎ型ウェル１１ＮＷの外側に、また素子領域１１Ｃにおいてはｎ型ウェル１１ＮＷに含まれるように、ｐ型ウェル１１ＰＷを形成する。
【０１１５】
さらに図１９Ｃの工程において前記素子領域１１Ｂおよび素子領域１１ＣをレジストパターンＲ５２で保護し、さらに前記レジストパターンＲ５２をマスクに素子領域１１Ａおよび１１Ｄにリンを１５ｋｅＶの加速電圧下、１×１０12ｃｍ-2のドーズ量でイオン注入し、素子領域１１Ａにおいては前記オフセット領域１１offの表面部分およびドレイン領域となる領域にｎ型領域１１Ｎを、また素子領域１１Ｄにおいてｎ型ウェル１１Ｄの表面部分にｎ型のしきい値注入領域１１ＶｔＮをそれぞれ形成する。
【０１１６】
さらに図１９Ｄの工程において前記素子領域１１Ａおよび素子領域１１ＤをレジストパターンＲ５３で保護し、さらに前記レジストパターンＲ５３をマスクに素子領域１１Ａおよび１１Ｄにリンを１５ｋｅＶの加速電圧下、１×１０12ｃｍ-2のドーズ量でイオン注入し、素子領域１１Ｂにおいては前記オフセット領域１１offの表面部分およびドレイン領域となる領域にｐ型領域１１Ｐを、また素子領域１１Ｃにおいてｐ型ウェル１１Ｃの表面部分にｐ型のしきい値注入領域１１ＶｔＮをそれぞれ形成する。
【０１１７】
さらに図１９Ｅの工程において前記素子領域１１Ａ〜１１Ｄ上にポリシリコンゲート電極パターン１３ＧＡ〜１３ＧＤおよびゲート絶縁膜パターン１２ＧＡ〜１２ＧＤを形成し、さらに図１５Ｅ〜図１５Ｉで説明したのと同様の工程を行うことにより、図１８の構造が得られる。
【０１１８】
以上の各実施形態において、ｎ型とｐ型を入れ替えることも可能である。
【０１１９】
以上、本発明を好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
（付記１）
第１導電型の第１のウェルと前記第１導電型とは逆の第２導電型の第２のウェルとが形成された半導体基板と、
前記第２のウェル中に形成され、前記第２の導電型を有し、第１の端から第２の端まで延在し、前記第２の端が前記第２のウェルのうち、前記第１のウェルに対面する端面に一致するチャネル領域と、
前記第２のウェル中、前記チャネル領域の前記第１の端に接して形成され前記第１導電型を有するソースエクステンション領域と、
前記第１のウェル中に、前記第２のウェルから離間して、下端の深さが前記第１のウェルの下端よりも浅くなるように形成された埋込絶縁膜領域と、
前記半導体基板中、前記第２のウェルと前記埋込絶縁膜領域の間に形成されたオフセット領域と、
前記第１のウェル中、前記埋込絶縁膜に対して前記オフセット領域とは反対の側に形成された、前記第１導電型を有するドレインエクステンション領域と、
前記半導体基板上に、前記チャネル領域を覆い、さらに前記オフセット領域および前記埋込絶縁膜領域を覆って形成されたゲート電極構造と、
を備え、
前記ゲート電極構造は、前記半導体基板上に、前記チャネル領域を覆い、さらに前記オフセット領域および前記埋込絶縁膜領域を覆って形成されたゲート絶縁膜と、前記ゲート絶縁膜上のゲート電極とを含み、
前記オフセット領域の少なくとも一部には、前記半導体基板表面に沿って、前記第１導電型の不純物元素を前記第１のウェルよりも高濃度に含む領域が形成されていることを特徴とするＭＯＳトランジスタ。
（付記２）
前記第１導電型の不純物元素を前記第１のウェルよりも高濃度に含む領域は、前記埋込絶縁膜領域の下端よりも浅く形成されていることを特徴とする付記１記載のＭＯＳトランジスタ。
（付記３）
前記第１のウェルと前記第２のウェルとは前記半導体基板中において接していることを特徴とする付記１または２記載のＭＯＳトランジスタ。
（付記４）
前記第２のウェルは前記第１のウェル中に形成されていることを特徴とする付記１〜３のうちいずれか一項記載のＭＯＳトランジスタ。
（付記５）
前記第１のウェルは前記第２のウェル中に形成されていることを特徴とする付記１〜３のうちいずれか一項記載のＭＯＳトランジスタ。
（付記６）
前記第２のウェルは前記第１のウェルの外に、前記第１のウェルから離間して形成されていることを特徴とする付記１または２記載のＭＯＳトランジスタ。
（付記７）
前記第１導電型の不純物元素を前記第１のウェルよりも高濃度に含む領域は、前記オフセット領域中において、前記埋込絶縁膜領域に接する第１の端部から前記第２のウェルに接する第２の端部まで延在することを特徴とする付記１〜６のうち、いずれか一項記載のＭＯＳトランジスタ。
（付記８）
前記第１導電型の不純物元素を前記第１のウェルよりも高濃度に含む領域は、前記オフセット領域中、前記埋込絶縁膜領域に接する第１の端部から前記第２のウェルに向かって延在し、その際前記第１の端部に対向する第２の端部は、前記第２のウェルから離間していることを特徴とする付記１〜６のうち、いずれか一項記載のＭＯＳトランジスタ。
（付記９）
前記第１の導電型の不純物元素を前記第１のウェルよりも高濃度に含む領域では、前記第１導電型の不純物元素の濃度が、前記埋込絶縁膜の下端から前記半導体基板の表面まで略一定であることを特徴とする付記１〜８のうち、いずれか一項記載のＭＯＳトランジスタ。
（付記１０）
前記半導体基板上にはＳＴＩ構造の素子分離領域が形成されており、前記埋込絶縁膜の下端の深さは前記素子分離領域の下端の深さと同じであることを特徴とする付記１〜９のうち、いずれか一項記載のＭＯＳトランジスタ。
（付記１１）
半導体基板上にＳＴＩ構造の素子分離領域により第１の素子領域と第２の素子領域とを、前記第１の素子領域には、前記素子分離領域の一部を構成する埋込絶縁膜が含まれるように形成する工程と、
前記半導体基板中、前記第１および第２の素子領域に第１導電型の不純物元素をイオン注入し、前記第１および第２の素子領域に前記第１導電型の第１のウェルを、前記第１の素子領域においては前記第１のウェルが少なくとも前記埋込絶縁膜を含むように、また前記第１のウェルの下端の深さが前記埋込絶縁膜下端の深さよりも深くなるように形成する工程と、
前記半導体基板中、前記第１の素子領域に、前記第１導電型とは逆の第２導電型の不純物元素を、前記埋込絶縁膜から離間してイオン注入し、前記第１の素子領域中に前記第２導電型の第２のウェルを、前記第２のウェルの下端の深さが前記埋込絶縁膜下端の深さよりも深くなるように形成する工程と、
前記半導体基板中、前記第１の素子領域および第２の素子領域に、前記第１の素子領域においては前記埋込絶縁膜下端よりも浅い部分において前記第１導電型の不純物元素を追加イオン注入し、前記半導体基板のうち前記第２のウェルと前記埋込絶縁膜との間のオフセット領域の少なくとも一部に、前記埋込絶縁膜下端よりも浅く、前記第１導電型の不純物元素を前記第１のウェルよりも高濃度で含む高濃度領域を、また同時に前記第２の素子領域において前記第１導電型の不純物元素を前記第１のウェルよりも高濃度で含むチャネルドープ領域を形成する工程と、
前記第１の素子領域においては前記半導体基板上、前記第１のウェルから前記オフセット領域を超えて前記埋込絶縁膜の一部までを覆う第１のゲート電極を、その下の第１のゲート絶縁膜を介して、また前記第２の素子領域においては前記第１のウェル上に第２のゲート電極を、その下の第２のゲート絶縁膜を介して形成する工程と、
を含むことを特徴とする半導体集積回路装置の製造方法。
（付記１２）
半導体基板上にＳＴＩ構造の素子分離領域により第１の素子領域と第２の素子領域とを、前記第１の素子領域には、前記素子分離領域の一部を構成する埋込絶縁膜が含まれるように形成する工程と、
前記半導体基板中、前記第１および第２の素子領域に第１導電型の不純物元素をイオン注入し、前記第１および第２の素子領域に前記第１導電型の第１のウェルを、前記第１の素子領域においては前記第１のウェルが少なくとも前記第１の埋込絶縁膜を含むように、また前記第１のウェルの下端の深さが前記第１の埋込絶縁膜の下端の深さよりも深くなるように形成する工程と、
前記半導体基板中、前記第１の素子領域におよび第２の素子領域に、前記第１導電型とは逆の第２導電型の不純物元素を、前記第１の素子領域においては前記埋込絶縁膜を含むようにイオン注入し、前記第１および第２の素子領域中に前記第２導電型の第２のウェルを、前記第２のウェルの下端の深さが前記埋込絶縁膜下端の深さよりも深くなるように形成する工程と、
前記半導体基板中、前記第１の素子領域および第２の素子領域に、前記第１の素子領域においては前記埋込絶縁膜下端よりも浅い部分において前記第１導電型の不純物元素を追加イオン注入し、前記半導体基板のうち前記第１のウェルと第２のウェルの境から前記埋込絶縁膜までの間のオフセット領域の少なくとも一部に、前記埋込絶縁膜下端よりも浅く、前記第１導電型の不純物元素を前記第１のウェルよりも高濃度で含む高濃度領域を、また同時に前記第２の素子領域において前記第１導電型の不純物元素を前記第１のウェルよりも高濃度で含むチャネルドープ領域を形成する工程と、
前記第１の素子領域においては前記半導体基板上、前記第１のウェルから前記オフセット領域を超えて前記埋込絶縁膜の一部までを覆う第１のゲート電極を、その下の第１のゲート絶縁膜を介して、また前記第２の素子領域においては前記第１のウェル上に第２のゲート電極を、その下の第２のゲート絶縁膜を介して形成する工程と、
を含むことを特徴とする半導体集積回路装置の製造方法。
（付記１３）
前記高濃度領域を形成する工程は、前記第１の素子領域のうち、前記第１のオフセット領域の少なくとも一部を露出する第１のレジストパターンをマスクに前記追加イオン注入を行うことにより実行されることを特徴とする付記１１または１２記載の半導体集積回路装置の製造方法。
（付記１４）
前記第２のウェルを形成する工程は、前記第１の素子領域のうち少なくとも前記第１のオフセット領域および前記第２の素子領域を第２のレジストパターンにより保護した状態で実行されることを特徴とする付記１１記載の半導体集積回路装置の製造方法。
（付記１５）
前記第２のウェルを形成する工程は、前記第１の素子領域のうち少なくとも前記第１のオフセット領域を第２のレジストパターンにより保護した状態で実行され、前記第２の素子領域にも前記第２のウェルが形成されることを特徴とする付記１２記載の半導体集積回路装置の製造方法。
（付記１６）
前記高濃度領域を形成する工程は、前記第１の素子領域および第２の素子領域の全面に前記第２導電型の不純物元素をイオン注入することにより実行され、前記第２のウェルを形成する工程は、前記第１の素子領域のうち少なくとも前記第１のオフセット領域および前記第２の素子領域を第２のレジストパターンにより保護した状態で実行され、その際前記第２のウェルを形成する工程では、前記第２導電型の不純物元素が、前記高濃度領域を形成する工程において前記第２のウェルの表面部分に前記第１の不純物元素により形成される第１導電型領域を打ち消して第２導電型領域を形成するのに十分な濃度で導入されることを特徴とする付記１１または１２記載の半導体集積回路装置の製造方法。
【符号の説明】
【０１２０】
１０Ｎ，２０Ｎ，２０ＮＡ，３０Ｎ，４０Ｎ，５０Ｎ ｎチャネル高電圧ＭＯＳトランジスタ
１０Ｐ，２０Ｐ，２０ＰＡ，３０Ｐ，４０Ｐ，５０Ｐ ｐチャネル高電圧ＭＯＳランジスタ
１１ シリコン基板
１１Ａ，１１Ｂ 素子領域
１１ＣＨ チャネル領域
１１ＮＷ ｎ型ウェル
１１ＰＷ ｐ型ウェル
１１Ｄｒｆ ドリフト領域
１１Ｉ 素子分離領域
１１Ｏｘ 埋込絶縁膜
１１ａ ソースエクステンション領域
１１ｂ ドレインエクステンション領域
１１ｃ ソース領域
１１ｄ ドレイン領域
１１ｅ コンタクト領域
１１off オフセット領域
１１Ｓｓ ソースシリサイド領域
１１Ｄｓ ドレインシリサイド領域
１１Ｔｓ コンタクトシリサイド層
１１ＶｔＮ ｎ型チャネルドープ領域
１１ＶｔＰ ｐ型チャネルドープ領域
１２Ｇ，１２ＧＡ，１２ＧＢ，１２ＧＣ，１２ＧＤ ゲート絶縁膜
１３Ｇ，１３ＧＡ，１３ＧＢ，１３ＧＣ，１３ＧＤ ゲート電極
１３Ｇｓ ゲートシリサイド
１３ＳＷ１，１３ＳＷ２ 側壁絶縁膜
１４ 層間絶縁膜
１４Ａ〜１４Ｄ ビアプラグ
３０ＮＭ，４０ＮＭ ｎチャネルＭＯＳトランジスタ
３０ＰＭ，３０ＮＭ ｐチャネルＭＯＳトランジスタ
【特許請求の範囲】
【請求項１】
第１導電型の第１のウェルと前記第１導電型とは逆の第２導電型の第２のウェルとが形成された半導体基板と、
前記第２のウェル中に形成され、前記第２の導電型を有し、第１の端から第２の端まで延在し、前記第２の端が前記第２のウェルのうち、前記第１のウェルに対面する端面に一致するチャネル領域と、
前記第２のウェル中、前記チャネル領域の前記第１の端に接して形成され前記第１導電型を有するソースエクステンション領域と、
前記第１のウェル中に、前記第２のウェルから離間して、下端の深さが前記第１のウェルの下端よりも浅くなるように形成された埋込絶縁膜領域と、
前記半導体基板中、前記第２のウェルと前記埋込絶縁膜領域の間に形成されたオフセット領域と、
前記第１のウェル中、前記埋込絶縁膜に対して前記オフセット領域とは反対の側に形成された、前記第１導電型を有するドレインエクステンション領域と、
前記半導体基板上に、前記チャネル領域を覆い、さらに前記オフセット領域および前記埋込絶縁膜領域を覆って形成されたゲート電極構造と、
を備え、
前記ゲート電極構造は、前記半導体基板上に、前記チャネル領域を覆い、さらに前記オフセット領域および前記埋込絶縁膜領域を覆って形成されたゲート絶縁膜と、前記ゲート絶縁膜上のゲート電極とを含み、
前記オフセット領域の少なくとも一部には、前記半導体基板表面に沿って、前記第１導電型の不純物元素を前記第１のウェルよりも高濃度に含む領域が形成されていることを特徴とするＭＯＳトランジスタ。
【請求項２】
前記第１導電型の不純物元素を前記第１のウェルよりも高濃度に含む領域は、前記埋込絶縁膜領域の下端よりも浅く形成されていることを特徴とする請求項１記載のＭＯＳトランジスタ。
【請求項３】
前記第１のウェルと前記第２のウェルとは前記半導体基板中において接していることを特徴とする請求項１または２記載のＭＯＳトランジスタ。
【請求項４】
前記第２のウェルは前記第１のウェル中に形成されていることを特徴とする請求項１〜３のうちいずれか一項記載のＭＯＳトランジスタ。
【請求項５】
前記第１のウェルは前記第２のウェル中に形成されていることを特徴とする請求項１〜３のうちいずれか一項記載のＭＯＳトランジスタ。
【請求項６】
前記第２のウェルは前記第１のウェルの外に、前記第１のウェルから離間して形成されていることを特徴とする請求項１または２記載のＭＯＳトランジスタ。
【請求項７】
前記第１導電型の不純物元素を前記第１のウェルよりも高濃度に含む領域は、前記オフセット領域中において、前記埋込絶縁膜領域に接する第１の端部から前記第２のウェルに接する第２の端部まで延在することを特徴とする請求項１〜６のうち、いずれか一項記載のＭＯＳトランジスタ。
【請求項８】
前記第１導電型の不純物元素を前記第１のウェルよりも高濃度に含む領域は、前記オフセット領域中、前記埋込絶縁膜領域に接する第１の端部から前記第２のウェルに向かって延在し、その際前記第１の端部に対向する第２の端部は、前記第２のウェルから離間していることを特徴とする請求項１〜６のうち、いずれか一項記載のＭＯＳトランジスタ。
【請求項９】
前記第１の導電型の不純物元素を前記第１のウェルよりも高濃度に含む領域では、前記第１導電型の不純物元素の濃度が、前記埋込絶縁膜の下端から前記半導体基板の表面まで略一定であることを特徴とする請求項１〜８のうち、いずれか一項記載のＭＯＳトランジスタ。
【請求項１０】
前記半導体基板上にはＳＴＩ構造の素子分離領域が形成されており、前記埋込絶縁膜の下端の深さは前記素子分離領域の下端の深さと同じであることを特徴とする請求項１〜９のうち、いずれか一項記載のＭＯＳトランジスタ。
【請求項１１】
半導体基板上にＳＴＩ構造の素子分離領域により第１の素子領域と第２の素子領域とを、前記第１の素子領域には、前記素子分離領域の一部を構成する埋込絶縁膜が含まれるように形成する工程と、
前記半導体基板中、前記第１および第２の素子領域に第１導電型の不純物元素をイオン注入し、前記第１および第２の素子領域に前記第１導電型の第１のウェルを、前記第１の素子領域においては前記第１のウェルが少なくとも前記埋込絶縁膜を含むように、また前記第１のウェルの下端の深さが前記埋込絶縁膜下端の深さよりも深くなるように形成する工程と、
前記半導体基板中、前記第１の素子領域に、前記第１導電型とは逆の第２導電型の不純物元素を、前記埋込絶縁膜から離間してイオン注入し、前記第１の素子領域中に前記第２導電型の第２のウェルを、前記第２のウェルの下端の深さが前記埋込絶縁膜下端の深さよりも深くなるように形成する工程と、
前記半導体基板中、前記第１の素子領域および第２の素子領域に、前記第１の素子領域においては前記埋込絶縁膜下端よりも浅い部分において前記第１導電型の不純物元素を追加イオン注入し、前記半導体基板のうち前記第２のウェルと前記埋込絶縁膜との間のオフセット領域の少なくとも一部に、前記埋込絶縁膜下端よりも浅く、前記第１導電型の不純物元素を前記第１のウェルよりも高濃度で含む高濃度領域を、また同時に前記第２の素子領域において前記第１導電型の不純物元素を前記第１のウェルよりも高濃度で含むチャネルドープ領域を形成する工程と、
前記第１の素子領域においては前記半導体基板上、前記第１のウェルから前記オフセット領域を超えて前記埋込絶縁膜の一部までを覆う第１のゲート電極を、その下の第１のゲート絶縁膜を介して、また前記第２の素子領域においては前記第１のウェル上に第２のゲート電極を、その下の第２のゲート絶縁膜を介して形成する工程と、
を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項１２】
半導体基板上にＳＴＩ構造の素子分離領域により第１の素子領域と第２の素子領域とを、前記第１の素子領域には、前記素子分離領域の一部を構成する埋込絶縁膜が含まれるように形成する工程と、
前記半導体基板中、前記第１および第２の素子領域に第１導電型の不純物元素をイオン注入し、前記第１および第２の素子領域に前記第１導電型の第１のウェルを、前記第１の素子領域においては前記第１のウェルが少なくとも前記第１の埋込絶縁膜を含むように、また前記第１のウェルの下端の深さが前記第１の埋込絶縁膜の下端の深さよりも深くなるように形成する工程と、
前記半導体基板中、前記第１の素子領域におよび第２の素子領域に、前記第１導電型とは逆の第２導電型の不純物元素を、前記第１の素子領域においては前記埋込絶縁膜を含むようにイオン注入し、前記第１および第２の素子領域中に前記第２導電型の第２のウェルを、前記第２のウェルの下端の深さが前記埋込絶縁膜下端の深さよりも深くなるように形成する工程と、
前記半導体基板中、前記第１の素子領域および第２の素子領域に、前記第１の素子領域においては前記埋込絶縁膜下端よりも浅い部分において前記第１導電型の不純物元素を追加イオン注入し、前記半導体基板のうち前記第１のウェルと第２のウェルの境から前記埋込絶縁膜までの間のオフセット領域の少なくとも一部に、前記埋込絶縁膜下端よりも浅く、前記第１導電型の不純物元素を前記第１のウェルよりも高濃度で含む高濃度領域を、また同時に前記第２の素子領域において前記第１導電型の不純物元素を前記第１のウェルよりも高濃度で含むチャネルドープ領域を形成する工程と、
前記第１の素子領域においては前記半導体基板上、前記第１のウェルから前記オフセット領域を超えて前記埋込絶縁膜の一部までを覆う第１のゲート電極を、その下の第１のゲート絶縁膜を介して、また前記第２の素子領域においては前記第１のウェル上に第２のゲート電極を、その下の第２のゲート絶縁膜を介して形成する工程と、
を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項１３】
前記高濃度領域を形成する工程は、前記第１の素子領域のうち、前記第１のオフセット領域の少なくとも一部を露出する第１のレジストパターンをマスクに前記追加イオン注入を行うことにより実行されることを特徴とする請求項１１または１２記載の半導体集積回路装置の製造方法。
【請求項１】
第１導電型の第１のウェルと前記第１導電型とは逆の第２導電型の第２のウェルとが形成された半導体基板と、
前記第２のウェル中に形成され、前記第２の導電型を有し、第１の端から第２の端まで延在し、前記第２の端が前記第２のウェルのうち、前記第１のウェルに対面する端面に一致するチャネル領域と、
前記第２のウェル中、前記チャネル領域の前記第１の端に接して形成され前記第１導電型を有するソースエクステンション領域と、
前記第１のウェル中に、前記第２のウェルから離間して、下端の深さが前記第１のウェルの下端よりも浅くなるように形成された埋込絶縁膜領域と、
前記半導体基板中、前記第２のウェルと前記埋込絶縁膜領域の間に形成されたオフセット領域と、
前記第１のウェル中、前記埋込絶縁膜に対して前記オフセット領域とは反対の側に形成された、前記第１導電型を有するドレインエクステンション領域と、
前記半導体基板上に、前記チャネル領域を覆い、さらに前記オフセット領域および前記埋込絶縁膜領域を覆って形成されたゲート電極構造と、
を備え、
前記ゲート電極構造は、前記半導体基板上に、前記チャネル領域を覆い、さらに前記オフセット領域および前記埋込絶縁膜領域を覆って形成されたゲート絶縁膜と、前記ゲート絶縁膜上のゲート電極とを含み、
前記オフセット領域の少なくとも一部には、前記半導体基板表面に沿って、前記第１導電型の不純物元素を前記第１のウェルよりも高濃度に含む領域が形成されていることを特徴とするＭＯＳトランジスタ。
【請求項２】
前記第１導電型の不純物元素を前記第１のウェルよりも高濃度に含む領域は、前記埋込絶縁膜領域の下端よりも浅く形成されていることを特徴とする請求項１記載のＭＯＳトランジスタ。
【請求項３】
前記第１のウェルと前記第２のウェルとは前記半導体基板中において接していることを特徴とする請求項１または２記載のＭＯＳトランジスタ。
【請求項４】
前記第２のウェルは前記第１のウェル中に形成されていることを特徴とする請求項１〜３のうちいずれか一項記載のＭＯＳトランジスタ。
【請求項５】
前記第１のウェルは前記第２のウェル中に形成されていることを特徴とする請求項１〜３のうちいずれか一項記載のＭＯＳトランジスタ。
【請求項６】
前記第２のウェルは前記第１のウェルの外に、前記第１のウェルから離間して形成されていることを特徴とする請求項１または２記載のＭＯＳトランジスタ。
【請求項７】
前記第１導電型の不純物元素を前記第１のウェルよりも高濃度に含む領域は、前記オフセット領域中において、前記埋込絶縁膜領域に接する第１の端部から前記第２のウェルに接する第２の端部まで延在することを特徴とする請求項１〜６のうち、いずれか一項記載のＭＯＳトランジスタ。
【請求項８】
前記第１導電型の不純物元素を前記第１のウェルよりも高濃度に含む領域は、前記オフセット領域中、前記埋込絶縁膜領域に接する第１の端部から前記第２のウェルに向かって延在し、その際前記第１の端部に対向する第２の端部は、前記第２のウェルから離間していることを特徴とする請求項１〜６のうち、いずれか一項記載のＭＯＳトランジスタ。
【請求項９】
前記第１の導電型の不純物元素を前記第１のウェルよりも高濃度に含む領域では、前記第１導電型の不純物元素の濃度が、前記埋込絶縁膜の下端から前記半導体基板の表面まで略一定であることを特徴とする請求項１〜８のうち、いずれか一項記載のＭＯＳトランジスタ。
【請求項１０】
前記半導体基板上にはＳＴＩ構造の素子分離領域が形成されており、前記埋込絶縁膜の下端の深さは前記素子分離領域の下端の深さと同じであることを特徴とする請求項１〜９のうち、いずれか一項記載のＭＯＳトランジスタ。
【請求項１１】
半導体基板上にＳＴＩ構造の素子分離領域により第１の素子領域と第２の素子領域とを、前記第１の素子領域には、前記素子分離領域の一部を構成する埋込絶縁膜が含まれるように形成する工程と、
前記半導体基板中、前記第１および第２の素子領域に第１導電型の不純物元素をイオン注入し、前記第１および第２の素子領域に前記第１導電型の第１のウェルを、前記第１の素子領域においては前記第１のウェルが少なくとも前記埋込絶縁膜を含むように、また前記第１のウェルの下端の深さが前記埋込絶縁膜下端の深さよりも深くなるように形成する工程と、
前記半導体基板中、前記第１の素子領域に、前記第１導電型とは逆の第２導電型の不純物元素を、前記埋込絶縁膜から離間してイオン注入し、前記第１の素子領域中に前記第２導電型の第２のウェルを、前記第２のウェルの下端の深さが前記埋込絶縁膜下端の深さよりも深くなるように形成する工程と、
前記半導体基板中、前記第１の素子領域および第２の素子領域に、前記第１の素子領域においては前記埋込絶縁膜下端よりも浅い部分において前記第１導電型の不純物元素を追加イオン注入し、前記半導体基板のうち前記第２のウェルと前記埋込絶縁膜との間のオフセット領域の少なくとも一部に、前記埋込絶縁膜下端よりも浅く、前記第１導電型の不純物元素を前記第１のウェルよりも高濃度で含む高濃度領域を、また同時に前記第２の素子領域において前記第１導電型の不純物元素を前記第１のウェルよりも高濃度で含むチャネルドープ領域を形成する工程と、
前記第１の素子領域においては前記半導体基板上、前記第１のウェルから前記オフセット領域を超えて前記埋込絶縁膜の一部までを覆う第１のゲート電極を、その下の第１のゲート絶縁膜を介して、また前記第２の素子領域においては前記第１のウェル上に第２のゲート電極を、その下の第２のゲート絶縁膜を介して形成する工程と、
を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項１２】
半導体基板上にＳＴＩ構造の素子分離領域により第１の素子領域と第２の素子領域とを、前記第１の素子領域には、前記素子分離領域の一部を構成する埋込絶縁膜が含まれるように形成する工程と、
前記半導体基板中、前記第１および第２の素子領域に第１導電型の不純物元素をイオン注入し、前記第１および第２の素子領域に前記第１導電型の第１のウェルを、前記第１の素子領域においては前記第１のウェルが少なくとも前記第１の埋込絶縁膜を含むように、また前記第１のウェルの下端の深さが前記第１の埋込絶縁膜の下端の深さよりも深くなるように形成する工程と、
前記半導体基板中、前記第１の素子領域におよび第２の素子領域に、前記第１導電型とは逆の第２導電型の不純物元素を、前記第１の素子領域においては前記埋込絶縁膜を含むようにイオン注入し、前記第１および第２の素子領域中に前記第２導電型の第２のウェルを、前記第２のウェルの下端の深さが前記埋込絶縁膜下端の深さよりも深くなるように形成する工程と、
前記半導体基板中、前記第１の素子領域および第２の素子領域に、前記第１の素子領域においては前記埋込絶縁膜下端よりも浅い部分において前記第１導電型の不純物元素を追加イオン注入し、前記半導体基板のうち前記第１のウェルと第２のウェルの境から前記埋込絶縁膜までの間のオフセット領域の少なくとも一部に、前記埋込絶縁膜下端よりも浅く、前記第１導電型の不純物元素を前記第１のウェルよりも高濃度で含む高濃度領域を、また同時に前記第２の素子領域において前記第１導電型の不純物元素を前記第１のウェルよりも高濃度で含むチャネルドープ領域を形成する工程と、
前記第１の素子領域においては前記半導体基板上、前記第１のウェルから前記オフセット領域を超えて前記埋込絶縁膜の一部までを覆う第１のゲート電極を、その下の第１のゲート絶縁膜を介して、また前記第２の素子領域においては前記第１のウェル上に第２のゲート電極を、その下の第２のゲート絶縁膜を介して形成する工程と、
を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項１３】
前記高濃度領域を形成する工程は、前記第１の素子領域のうち、前記第１のオフセット領域の少なくとも一部を露出する第１のレジストパターンをマスクに前記追加イオン注入を行うことにより実行されることを特徴とする請求項１１または１２記載の半導体集積回路装置の製造方法。
【図３Ｂ】
【図４Ｂ】
【図６】
【図７】
【図８Ａ】
【図８Ｂ】
【図９Ａ】
【図９Ｂ】
【図９Ｃ】
【図９Ｄ】
【図９Ｅ】
【図９Ｆ】
【図１１Ａ】
【図１１Ｂ】
【図１３Ａ】
【図１３Ｂ】
【図１５Ａ】
【図１５Ｂ】
【図１５Ｃ】
【図１５Ｄ】
【図１５Ｅ】
【図１５Ｆ】
【図１５Ｇ】
【図１６Ａ】
【図１６Ｂ】
【図１６Ｃ】
【図１９Ａ】
【図１９Ｂ】
【図１９Ｃ】
【図１９Ｄ】
【図１９Ｅ】
【図１Ａ】
【図１Ｂ】
【図２】
【図３Ａ】
【図４Ａ】
【図５Ａ】
【図５Ｂ】
【図９Ｇ】
【図９Ｈ】
【図９Ｉ】
【図１０】
【図１２】
【図１４】
【図１５Ｈ】
【図１５Ｉ】
【図１７】
【図１８】
【図４Ｂ】
【図６】
【図７】
【図８Ａ】
【図８Ｂ】
【図９Ａ】
【図９Ｂ】
【図９Ｃ】
【図９Ｄ】
【図９Ｅ】
【図９Ｆ】
【図１１Ａ】
【図１１Ｂ】
【図１３Ａ】
【図１３Ｂ】
【図１５Ａ】
【図１５Ｂ】
【図１５Ｃ】
【図１５Ｄ】
【図１５Ｅ】
【図１５Ｆ】
【図１５Ｇ】
【図１６Ａ】
【図１６Ｂ】
【図１６Ｃ】
【図１９Ａ】
【図１９Ｂ】
【図１９Ｃ】
【図１９Ｄ】
【図１９Ｅ】
【図１Ａ】
【図１Ｂ】
【図２】
【図３Ａ】
【図４Ａ】
【図５Ａ】
【図５Ｂ】
【図９Ｇ】
【図９Ｈ】
【図９Ｉ】
【図１０】
【図１２】
【図１４】
【図１５Ｈ】
【図１５Ｉ】
【図１７】
【図１８】
【公開番号】特開２０１２−１５６３８８（Ｐ２０１２−１５６３８８Ａ）
【公開日】平成２４年８月１６日（２０１２．８．１６）
【国際特許分類】
【出願番号】特願２０１１−１５５１５（Ｐ２０１１−１５５１５）
【出願日】平成２３年１月２７日（２０１１．１．２７）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２４年８月１６日（２０１２．８．１６）
【国際特許分類】
【出願日】平成２３年１月２７日（２０１１．１．２７）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
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