【課題】工程が簡単で、よりラッチアップに強いＣＭＯＳ構造を得る。
【解決手段】１×１０^１８ｃｍ^−３から１×１０^１９ｃｍ^−３の高不純物濃度の半導体基板２を用い、ＣＭＯＳ構造のＰ型ウェル４とＮ型ウェル５の境界に設けられた溝分離部１３の先端部分がその高不純物濃度領域に達する（エピタキシャル層３を貫通して半導体基板２の領域に至る）ように深く形成することにより、従来のように溝分離部１３よりも更に深い領域（溝分離部１３の下側）を電子が通過することなく、従来のようにウェル領域内にＮ＋埋め込み層やＰ＋埋め込み層を基板深く埋め込む必要もなく、簡便な方法で、よりラッチアップに強いＣＭＯＳ構造を得ることができ、コスト性能の両方に優れた半導体装置１を得ることができる。 （もっと読む）

【課題】赤外線センサにおけるＭＯＳトランジスタのしきい値のばらつきを小さくすることが可能な赤外線センサの製造方法を提供する。
【解決手段】半導体基板１の一表面側にシリコン酸化膜３１とシリコン窒化膜３２との積層膜を形成してから、シリコン窒化膜３２のうち熱型赤外線検出部３の形成予定領域Ａ１に対応する部分を残してＭＯＳトランジスタ４の形成予定領域Ａ２に対応する部分をドライエッチングにより除去する。その後、半導体基板１の一表面側に第１のイオン注入を行ってウェル領域４１を形成してから、ＭＯＳトランジスタ４のしきい値電圧を制御するための第２のイオン注入を行う。ウェル領域を形成する工程では、シリコン酸化膜３１のうちＭＯＳトランジスタ４の形成予定領域Ａ２に形成されている部分（シリコン酸化膜５１）の一部をウェットエッチングにより除去してから、シリコン酸化膜３１をマスクとして第１のイオン注入を行う。 （もっと読む）

【課題】活性領域におけるイオン濃度のばらつきを抑制すること。
【解決手段】半導体装置の製造方法は、半導体基板にイオンを注入するための第１開口を有し、第１層ウェルを形成するための第１マスクを半導体基板上に形成する工程と、第１マスクを用いて半導体基板に第１イオンを注入して、第１領域及び第２領域を有する第１層ウェルを形成する工程と、半導体基板にイオンを注入するための第２開口を有し、第２層ウェルを形成するための第２マスクを半導体基板上に形成する工程と、第２マスクを用いて半導体基板に第２イオンを注入して、第１層ウェルより下方に位置する第２層ウェルを形成する工程と、を含む。第１領域を第２領域より第１層ウェルの外縁寄りに形成する。第１イオンを注入する際に、第１マスクの第１内壁面で反射した第１イオンを第１領域に供給する。第２イオンを注入する際に、第２マスクの第２内壁面で反射した第２イオンを第２領域に供給する。 （もっと読む）

【課題】ＥＳＤ保護回路の面積を増大させることなく、サージに対する耐性に優れた半導体集積回路を実現する。
【解決手段】半導体集積回路は、互いに隣接する入出力セル１及び入出力セル２間には、アノードが入出力端子３に接続され、且つ、カソードが入出力端子７に接続されたサイリスタ１３と、カソードが入出力端子３に接続され、且つ、アノードが入出力端子７に接続されたサイリスタ１４とが構成されている。 （もっと読む）

【課題】面積効率の良い高電圧の単極性ＥＳＤ保護デバイスを提供する。
【解決手段】ＥＳＤ保護デバイス３００は、ｐ型基板３０３と、基板内に形成され、カソード端子に接続されるｎ＋及びｐ＋コンタクト領域３１０、３１２を包含し、第１のｐウェル３０８−１と、基板内に形成され、アノード端子に接続されるｐ＋コンタクト領域３１１のみを包含する第２の別個のｐウェル３０８−２と、第１及び第２半導体領域を取り囲み且つこれら半導体領域を分離するように基板内に形成された、電気的にフローティングのアイソレーション構造３０４、３０６、３０７−２とを含む。カソード及びアノードの端子に、トリガー電圧レベルを上回る正電圧が印加されると、ＥＳＤ保護デバイスは、構造を通り抜ける低インピーダンス経路を提供してＥＳＤ電流を放電するよう、内在サイリスタをスナップバックモードに入らせる。 （もっと読む）

【課題】トランジスタの耐圧を向上し得る半導体装置及びその製造方法を提供することにある。
【解決手段】半導体基板１０内に形成された第１導電型の第１の不純物領域３２、４６と、半導体基板内に形成され、第１の不純物領域に隣接する第２導電型の第２の不純物領域３４、４８と、第２の不純物領域内に形成された第１導電型のソース領域３０ａ、４４ａと、第１の不純物領域内に形成された第１導電型のドレイン領域３０ｂ、４４ｂと、ソース領域とドレイン領域との間における第１の不純物領域内に、第２の不純物領域から離間して埋め込まれた、二酸化シリコンより比誘電率が高い絶縁層１４と、ソース領域とドレイン領域との間における第１の不純物領域上、第２の不純物領域上及び絶縁層上に、ゲート絶縁膜２２を介して形成されたゲート電極２４ａ、２４ｂとを有している。 （もっと読む）

【課題】同一の極性を有する複数の薄膜ＦＥＴの閾値電圧に差をつけて、半導体装置の性能の最適化を図ることができる。
【解決手段】半導体基板１と、半導体基板１上に設けられた埋め込み絶縁膜２と、埋め込み絶縁膜２上に形成された薄膜ｎ型ＦＥＴ１００と、埋め込み絶縁膜２上に形成された薄膜ｐ型ＦＥＴ１０１と、埋め込み絶縁膜２上に形成された薄膜ｎ型ＦＥＴ１００ｂと、薄膜ｎ型ＦＥＴ１００のチャネル領域８と平面視で重なるように半導体基板１に設けられたｐ型ウェル領域４と、薄膜ｐ型ＦＥＴ１０１のチャネル領域８と平面視で重なるように半導体基板１に設けられたｐ型ウェル領域５と、薄膜ｎ型ＦＥＴ１００ｂのチャネル領域８と平面視で重なるように半導体基板１に設けられたｐ型ウェル領域４ｂと、を備え、ｐ型ウェル領域４、４ｂ、５は、ｎ型ウェル領域４０によって囲まれており、かつ互いに接触していない。 （もっと読む）

【課題】半導体装置において、所望の数のトランジスタをハンドリングすること。
【解決手段】半導体装置は、半導体基板内に形成された第１導電型の第１から第４の拡散層と、半導体基板内に形成された第２導電型の第５から第８の拡散層と、第１と第２の拡散層の間及び第５と第６の拡散層の間の上方に形成された第１の電極と、第３と第４の拡散層の間及び第７と第８の拡散層の間の上方に形成された第２の電極と、第６の拡散層と第７の拡散層との間の上方に形成された絶縁膜及び第３の電極を備える。第３の電極は、第１電位に接続されている。 （もっと読む）

【課題】ON状態での低いオン抵抗とOFF状態での小さいオフリーク電流を持つMOSトランジスタスイッチを用いた半導体装置及びサンプルホールド回路を実現する。
【解決手段】PMOSトランジスタM11がON状態の場合には、PMOSトランジスタM12がON状態になりPMOSトランジスタM11のバックゲート端子をPMOSトランジスタM11のソース端子に接続し、PMOSトランジスタM11がOFF状態の場合には、PMOSトランジスタM13がON状態になりPMOSトランジスタM11のバックゲート端子を電源電圧端子VDD1に接続する。 （もっと読む）

【課題】高い実装密度を得ることが可能な半導体装置の製造プロセスを提供する。
【解決手段】半導体装置を電気的に分離するための構造は、エピタキシャル層を含まない半導体基板２４０内にドーパントを打込むことにより形成される。この打込みに続き、極めて限られた熱収支に上記構造を晒すことでドーパントが顕著に拡散しないようにする。その結果として、上記分離構造の寸法が制限かつ規定され、こうして、エピタキシャル層を成長させる工程とドーパントを拡散させる工程とを含む従来のプロセスを用いて得られるよりも高い実装密度を得ることができる。 （もっと読む）

【課題】アンテナスイッチのコスト削減を図る観点から、特に、アンテナスイッチをシリコン基板上に形成された電界効果トランジスタから構成する場合であっても、アンテナスイッチで発生する高調波歪みをできるだけ低減できる技術を提供する。
【解決手段】ＲＸスルートランジスタ群ＴＨ（ＲＸ）は、互いに直列に接続されたＭＩＳＦＥＴＱ１〜Ｑ５において、それぞれのＭＩＳＦＥＴのボディ領域と、隣接するＭＩＳＦＥＴのソース領域あるいはドレイン領域とを、それぞれ、ダイオード（整流素子）を介して接続する。そして、特に、ｎチャネル型ＭＩＳＦＥＴの場合、ＭＩＳＦＥＴのボディ領域から隣接するＭＩＳＦＥＴのソース領域あるいはドレイン領域へ向う向きが順方向となるようにダイオードを接続する。 （もっと読む）

【課題】同期整流方式のＤＣＤＣ変換装置において、短絡防止期間中に、同期整流用ＦＥＴのドレインが負電圧となると、基板−ドレインの間に電流が流れ、基板の電位が揺すられる。同期整流用ＦＥＴを内蔵した素子の場合、この基板の電位の揺れは制御回路の誤動作を招く。
【解決手段】Ｐ型基板とバックゲートとが分離されたＮチャネルＭＯＳＦＥＴを２段縦積みにした構造を有する複合素子を、同期整流用ＦＥＴとして用い、複合素子の上段側ＦＥＴを、メイン側ＦＥＴがオフかつ下段側ＦＥＴがオフとなる短絡防止期間において、オフとする。 （もっと読む）

【課題】ゲート閾値の変動を抑制または防止できる半導体素子を提供する。
【解決手段】半導体素子１は、ｎ型エピタキシャル層８と、ｎ型エピタキシャル層８の表層部に形成されたボディ領域１２と、ボディ領域１２の表層部に形成されたｎ型ソース領域１６と、ｎ型エピタキシャル層８上に形成されたゲート絶縁膜１９と、ゲート絶縁膜１９上に形成されたゲート電極２０およびゲート保護ダイオード３０とを含む。ゲート保護ダイオード３０は、第１のｐ型領域３１とｎ型領域３２と第２のｐ型領域３３とを含む。第１のｐ型領域３１とｎ型領域３２によって第１のダイオード３０Ａが構成されている。ｎ型領域３２と第２のｐ型領域３３によって第２のダイオード３０Ｂが構成されている。第１のｐ型領域３１はゲート電極２０に接続されている。第２のｐ型領域３３はソース電極２７を介してソース電極２７に接続されている。 （もっと読む）

【課題】２つのトランジスタを混載した半導体装置において、ダミー配線を介して配線間で短絡が発生するのを防止し、信頼性の高い混載デバイスを実現可能にする。
【解決手段】本発明の半導体装置は、微細ＣＭＯＳ４Ａと、微細ＣＭＯＳ４Ａに接続される微細配線１５とを有する微細ＣＭＯＳ領域と、微細ＣＭＯＳ４Ａよりも耐圧が高い高耐圧デバイス４Ｂと、高耐圧デバイス４Ｂに接続され、平面視において微細配線１５よりも配線幅が広いドレイン配線１１５及びソース配線１１６と、を有する高耐圧デバイス領域と、を具備し、高耐圧デバイス領域には、電気的に孤立したダミー配線１４が少なくともドレイン配線１１５及びソース配線１１６に隣接して配置されない。 （もっと読む）

【課題】従来技術と比較して占有面積が小さく、かつ基板電流が流れる経路の抵抗を低く抑え、寄生バイポーラトランジスタの動作を抑制することができる半導体集積回路及び半導体集積回路装置を提供する。
【解決手段】ｐ型半導体基板１０に形成されたドレイン領域Ｄ１、ソース領域Ｓ１、及びｐ型活性領域Ｂと、ドレイン領域Ｄ１とソース領域Ｓ１との間に形成されたゲート電極ＴＧ１と、ドレイン電極ＴＤ１と、ソース電極ＴＳ１と、基板電極ＴＢ１とを備えたＮＭＯＳトランジスタＭＮ１と、ソース領域Ｓ１とｐ型活性領域Ｂとの間に形成されたドレイン領域Ｄ２及びソース領域Ｓ２と、ｐ型活性領域Ｂと、ドレイン領域Ｄ２とソース領域Ｓ２との間に形成されたゲート電極ＴＧ２と、ドレイン電極ＴＤ２と、ソース電極ＴＳ２と、基板電極ＴＢ２とを備えたＮＭＯＳトランジスタＭＮ２とを備え、ＮＭＯＳトランジスタＭＮ２は、基板電極ＴＢ１とソース電極ＴＳ１との間に接続される。 （もっと読む）

【課題】従来に比して高いＥＳＤ耐量性能を有するＥＳＤ保護回路を備えた半導体装置、およびその製造方法を提供する。
【解決手段】内部回路に用いられる第１の半導体素子と、静電気による内部回路の破壊を抑制するＥＳＤ保護回路として用いられる第２の半導体素子とを備える半導体装置の製造方法であって、基板に第１の半導体素子および第２の半導体素子各々についての端子領域層を形成する端子領域層形成ステップと、基板上の前記第２の半導体素子の端子領域層を除く領域について結晶欠陥を形成させる処理を施す欠陥形成ステップと、金属膜を第１の半導体素子および第２の半導体素子各々の端子領域層表面に形成する金属膜形成ステップと、金属膜と、第１の半導体素子および第２の半導体素子各々の端子領域層とをシリサイド化するシリサイド化ステップとを含む、半導体装置の製造方法である。 （もっと読む）

【課題】サージ耐量を大きくすることが可能な半導体装置を提供する。
【解決手段】複数のフィールドプレート１７ｂ〜１７ｅをセル部の輪郭に沿う平行方向を長手方向としてセル部から外周耐圧部の外周側に向かって複数本並べられて配置された平行部３０と、該平行部３０それぞれから斜め方向に延設された連結部３３とを有した構成とし、平行部３０と連結部３３とが交互に接続されることにより、一方向に向かって階段状に形成された構造とする。そして、平行部３０には、ツェナーダイオードが逆方向に直列接続されたツェナーダイオード対を複数段形成したツェナーダイオード群１８ａ〜１８ｅを備え、複数本並べられて配置された平行部３０それぞれに備えられたツェナーダイオード対の段数がセル部に近い側からセル部の外周に向かって増やされるようにする。 （もっと読む）

【課題】主スイッチング素子の温度の急上昇に対応することができ、主スイッチング素子の保護を十分に行うことができる半導体装置を提供する。
【解決手段】半導体装置１００は、横型構造のパワーＩＧＢＴである主スイッチング素子６０と横型構造のサイリスタである感熱素子７０とを備える。主スイッチング素子６０と感熱素子７０とが同一のＰ⁻型半導体基板１上に形成されている。感熱素子７０のアノード電極２２が、主スイッチング素子６０のゲート電極８と電気的に接続されている。感熱素子７０のカソード電極２０が、主スイッチング素子６０のエミッタ／ソース電極９と電気的に接続されている。 （もっと読む）

【課題】安定した静電気保護機能を有する半導体装置を提供すること。
【解決手段】半導体装置は、シリコン柱を有するシリコン基板、シリコン柱の側壁に沿って形成されたゲート電極、ゲート電極とシリコン柱との間に形成されたゲート絶縁膜シリコン柱の上部に形成された上部拡散層、及びシリコン基板において上部拡散層より下方に形成された下部拡散層、を有する縦型ＭＯＳトランジスタと、下部拡散層と電気的に接続されたパッドと、を備える。サージ電圧が印加された際に下部拡散層と基板との間においてブレイクダウンが発生する。 （もっと読む）

【課題】小さな面積で電源端子との間に保護素子が設けられていないオープンドレイン信号端子のＥＳＤ保護を図る半導体装置を提供する。
【解決手段】第１導電型ウェルの表面にソースが第２の電源に接続され、ドレインがオープンドレイン信号端子に接続された第２導電型ＭＩＳトランジスタを設ける。ＭＩＳトランジスタの電流が流れる方向と並行にＭＩＳトランジスタの両側に第２導電型の第１領域を設け、オープンドレイン信号端子に接続する。その全体を第２の電源に接続された第１導電型ガードリングで囲い、さらにその外側を第１の電源に接続された第２導電型ガードリングで囲う。 （もっと読む）