半導体装置
【課題】２つのトランジスタを混載した半導体装置において、ダミー配線を介して配線間で短絡が発生するのを防止し、信頼性の高い混載デバイスを実現可能にする。
【解決手段】本発明の半導体装置は、微細ＣＭＯＳ４Ａと、微細ＣＭＯＳ４Ａに接続される微細配線１５とを有する微細ＣＭＯＳ領域と、微細ＣＭＯＳ４Ａよりも耐圧が高い高耐圧デバイス４Ｂと、高耐圧デバイス４Ｂに接続され、平面視において微細配線１５よりも配線幅が広いドレイン配線１１５及びソース配線１１６と、を有する高耐圧デバイス領域と、を具備し、高耐圧デバイス領域には、電気的に孤立したダミー配線１４が少なくともドレイン配線１１５及びソース配線１１６に隣接して配置されない。
【解決手段】本発明の半導体装置は、微細ＣＭＯＳ４Ａと、微細ＣＭＯＳ４Ａに接続される微細配線１５とを有する微細ＣＭＯＳ領域と、微細ＣＭＯＳ４Ａよりも耐圧が高い高耐圧デバイス４Ｂと、高耐圧デバイス４Ｂに接続され、平面視において微細配線１５よりも配線幅が広いドレイン配線１１５及びソース配線１１６と、を有する高耐圧デバイス領域と、を具備し、高耐圧デバイス領域には、電気的に孤立したダミー配線１４が少なくともドレイン配線１１５及びソース配線１１６に隣接して配置されない。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
多層配線を有する半導体装置において、他の配線と接続しないダミー配線を形成する技術が知られている。
【０００３】
例えば、特許文献１では、配線孤立部周りのスペース部分に配線密集部と同ピッチにダミーの溝配線を配置することが記載されている。これにより配線の疎密差が無くなり、マスクと同一寸法の溝配線を均一に形成することができるとされている。また、配線金属の研磨の際、配線密度の疎密差により発生する配線高低差をなくすことができるとされている。
【０００４】
また、特許文献２では、周辺回路部の素子分離領域上に他の配線層とは接続しないダミーの配線層をデザインルールの最小ピッチで配置することが記載されている。このため、ローディング効果が起こりにくく、場所により配線層の寸法が変わることはなく、トランジスタの特性が場所により変化することはないことが記載されている。
【０００５】
また、特許文献３では、ダミーの配線層を設けたことにより、ドライエッチングの際に、堆積物の供給源となるレジスト量が一定値以上に保たれ、これにより、ＬＳＩチップ内での線幅のばらつき及び断面形状のばらつきを小さくすることができるとされている。また、ダミーの配線層をパターン密度が低い場所に配置させることで、パターンの疎密によって失われた平坦性を回復することができるとされている。
【０００６】
また、特許文献４では、アスペクト比の大きいダミー用金属板を配線と同じ層に設けることで、絶縁層の比誘電率を大きくすることなく、熱抵抗を小さくして配線から発生する熱の移動を容易にすることが記載されている。これにより、半導体装置の動作時における温度上昇を抑えることができるとされている。
【０００７】
また、特許文献５では、半導体基板上の絶縁膜に設けた溝配線密度に粗密がある場合に、絶縁膜の配線密度の粗の領域にダミー配線溝を設け、該配線密度の粗の領域の絶縁膜のＣＭＰ研磨におけるディッシングを低減することが記載されている。
【０００８】
また、特許文献６では、ＳｉＣパワーデバイスにおいて、複数の配線のうちいくつかが銅プラグで他の配線につながっていることが記載されている。
【０００９】
なお、非特許文献１には、Ｎチャネル型のＬＤＭＯＳの断面構造が示されている。図７でＬＤＭＯＳの構成について簡単に説明する。Ｐ型シリコン基板９０１上にＤＮＷ９０２と呼ばれる２ＭｅＶのリン注入で形成された深いＮ型ウエル領域が形成され、ＤＮＷ９０２上にＰＷ９０６と呼ばれるＬＤＭＯＳのボディ領域と、Ｄｒｉｆｔ９０７とＮＷ９０８からなるドレイン領域が形成され、Ｐ型シリコン基板９０１の表面にはゲート電極９０３が形成され、さらにコンタクトプラグを介しシリコン酸化膜上にドレイン配線９０４とソース配線９０５がそれぞれ形成されている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２０００−２２３４９２号公報
【特許文献２】特開平０３−１８００４１号公報
【特許文献３】特開平０６−３３３９２８号公報
【特許文献４】国際公開第２００６／０６１８７１号パンフレット
【特許文献５】特開２００１−２１７２４８号公報
【特許文献６】特開２００５−３１０９０２号公報
【非特許文献】
【００１１】
【非特許文献１】ＩＳＰＳＤ ２００９（２１ｓｔ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｐｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ ａｎｄ ＩＣｓ）ｐ．７７−７９
【発明の概要】
【発明が解決しようとする課題】
【００１２】
本発明者は、上記文献記載の技術を微細ＣＭＯＳと高耐圧デバイスとを混載した半導体装置に適応した場合に、以下のような課題が発生することを知見した。
【００１３】
ＣＭＯＳの形成領域では、他の配線層とは接続しないダミーの配線層をデザインルールの最小ピッチで配置する。たとえば、特許文献１では、本来配線が存在しない様な孤立配線部の周囲にダミーパターンを配置する。ダミーパターンは、図８に示すように、矩形パターンとし、その配線間隔は最小ピッチから最小ピッチの１．５倍までの間隔で、配線長方向は、最小配線幅の２〜３倍の長さとなるように形成し、例えば、最小配線ピッチが０．５μｍであるとすると、最小のダミーパターンは０．２５μｍ×０．５μｍ程度としている。
【００１４】
しかしながら、本発明者が検討を行った結果、高耐圧デバイスの形成領域でダミーの配線層をデザインルールの最小ピッチで配置すると、ドレイン配線やソース配線と隣接するダミー配線を介して絶縁膜に高電界が印加されるため、絶縁膜の劣化が顕著に進むことを知見した。その結果、ダミー配線を介して配線間で短絡が発生することが明らかとなった。
【課題を解決するための手段】
【００１５】
本発明によれば、
第一のトランジスタと、
前記第一のトランジスタに接続される第一の配線と、
を有する第一領域と、
前記第一のトランジスタよりも耐圧が高い第二のトランジスタと、
前記第二のトランジスタに接続され、平面視において前記第一の配線よりも配線幅が広い第二の配線と、
を有する第二領域と、を具備し、
前記第二領域には、電気的に孤立したダミー配線が少なくとも前記第二の配線に隣接して配置されない、半導体装置が提供される。
【００１６】
また、本発明によれば、
第一のトランジスタと、
前記第一のトランジスタに接続される第一の配線と、
を有する第一領域と、
前記第一のトランジスタよりも耐圧が高い第二のトランジスタと、
前記第二のトランジスタに接続され、平面視において前記第一の配線よりも配線幅が広い第二の配線と、
を有する第二領域と、
が設けられ、
前記第一の配線及び前記第二の配線の両方に電気的に孤立したダミー配線を具備し、
前記第一領域には、前記第一の配線の中心から第一の距離（ｄ１）の範囲内に前記ダミー配線が配置されておらず、前記第二領域には、前記第二の配線の中心から第二の距離（ｄ２）の範囲内に前記ダミー配線が配置されておらず、かつ、ｄ２＞ｄ１を満たす、半導体装置が提供される。
【００１７】
この発明によれば、耐圧が高い第二のトランジスタと配線幅が広い第二の配線とを有する第二領域にはダミー配線を第二の配線に隣接して配置しない。これにより、太い配線幅を有する大電流を流す高耐圧トランジスタにおいても、ダミー配線を介して絶縁膜に高電界が印加されるのを防ぎ、配線間の絶縁膜の信頼性を維持することができる。したがって、配線間における短絡の発生を防止して、信頼性の高い混載デバイスを実現することができる。
【発明の効果】
【００１８】
本発明によれば、配線幅が異なる２つのトランジスタを混載した半導体装置において、ダミー配線を介して配線間で短絡が発生するのを防止し、信頼性の高い混載デバイスを実現することができる。
【図面の簡単な説明】
【００１９】
【図１】実施の形態に係る半導体装置の一例を模式的に示した断面図である。
【図２】実施の形態に係る半導体装置の一例を模式的に示した平面図である。
【図３】実施の形態に係る半導体装置の一例を模式的に示した平面図である。
【図４】実施の形態に係る半導体装置の一例を模式的に示した断面図である。
【図５】実施の形態に係る半導体装置の一例を模式的に示した平面図である。
【図６】実施の形態に係る半導体装置の一例を模式的に示した平面図である。
【図７】従来の半導体装置の一例を模式的に示した断面図である。
【図８】従来の半導体装置の一例を模式的に示した平面図である。
【発明を実施するための形態】
【００２０】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００２１】
図１は、本実施形態の半導体装置を示す模式的な断面図である。図２は、本実施形態の半導体装置を示す模式的な平面図である。図１は、図２のＡＢ断面図である。本実施形態の半導体装置は、シリコン基板１に微細ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）領域（第一領域）と、高耐圧デバイス領域（第二領域）とが設けられている。微細ＣＭＯＳ領域には、微細ＣＭＯＳトランジスタ（第一のトランジスタ）４Ａが形成されている（以降微細ＣＭＯＳと呼ぶことにする）。高耐圧デバイス領域には、微細ＣＭＯＳ４Ａよりも耐圧が高い高耐圧デバイス（第二のトランジスタ）４Ｂが形成されている。具体的には、高耐圧デバイス４Ｂはドレイン耐圧（又はコレクタ耐圧）又はゲート耐圧が微細ＣＭＯＳ４Ａよりも高い。本実施形態の半導体装置は、微細ＣＭＯＳ４Ａに電気的に接続する複数の微細配線１５と、微細配線１５と同一の層に形成され、高耐圧デバイス４Ｂに電気的に接続するドレイン配線１１５及びソース配線１１６と、微細ＣＭＯＳ４Ａ及び高耐圧デバイス４Ｂのいずれにも電気的に接続されていないダミー配線１４と、を有する。ダミー配線１４は、他の配線とは電気的に孤立しており、電気的に接続されない。また、ダミー配線１４は、微細ＣＭＯＳ領域において、微細配線１５に隣接して配置される。微細配線１５の配線間にダミー配線１４が形成されていてもよい。一方、高耐圧デバイス領域では、ドレイン配線１１５又はソース配線１１６に隣接してダミー配線１４は配置されない。ドレイン配線１１５及びソース配線１１６の配線幅は、平面視において、微細配線１５の配線幅よりも広い。ドレイン配線１１５及びソース配線１１６の最小配線幅は、それぞれ微細ＣＭＯＳ領域の微細配線１５の最大配線幅よりも広いことが望ましい。また、ドレイン配線１１５とソース配線１１６との間に印加される電圧は５Ｖよりも大きく、微細配線１５の配線間に印加される電圧（５Ｖ以下）よりも大きい。
【００２２】
微細ＣＭＯＳ４Ａは、より具体的には、ＮＭＯＳ４ａとＰＭＯＳ４ｂとから構成されている。微細ＣＭＯＳ４Ａには、動作電圧が５．０Ｖ以下のＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを用いることができ、例えば、５．０Ｖ、３．３Ｖ、２．５Ｖ、１．８Ｖ、１．５Ｖ、１．２Ｖ、１．０Ｖなどの電圧で動作させることができる。微細ＣＭＯＳ４Ａのゲート絶縁膜９は、例えば、２０ｎｍ（２００Å）以下とすることができる。
【００２３】
高耐圧デバイス４Ｂには、動作電圧が５．０Ｖより高く、ドレイン耐圧（ドレイン−ソース間耐圧）が５．０Ｖより高いＤＭＯＳ（Ｄｏｕｂｌｅ−ｄｉｆｆｕｓｅｄ ＭＯＳ）、ＬＤＭＯＳ（Ｌａｔｅｒａｌｌｙ Ｄｉｆｆｕｓｅｄ ＭＯＳ）などのトランジスタを用いることができる。また、微細ＣＭＯＳ４Ａよりも、ゲートとドレインとの距離を長くすることで、ドレイン耐圧を高くしたＭＯＳトランジスタを用いることもできる。高耐圧デバイスには、さらに動作電圧が５．０Ｖ以上であり、コレクタ耐圧（エミッタとコレクタと間の耐圧）が５．０Ｖより高いバイポーラトランジスタ、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）などのトランジスタとすることもできる。また、高耐圧デバイスは、ゲート絶縁膜１０９を微細ＣＭＯＳ４Ａのゲート絶縁膜９よりも厚くして、ゲート耐圧を高くしたＭＯＳトランジスタとしてもよい。
【００２４】
図１に示す本実施形態の半導体装置を示す断面図について、より詳細に説明する。
微細ＣＭＯＳ領域では、トレンチからなる素子分離２が形成され、Ｐ型シリコン基板１上にポリシリコン３からなるゲート電極を持つＭＯＳトランジスタ４Ａが形成されている。シリコン基板１とポリシリコン３との間には、ゲート絶縁膜９が形成されている。ＭＯＳトランジスタ４Ａのソース・ドレイン領域上及びゲート電極上にチタンなどの金属からなるシリサイド層５が形成されている。その上にシリコン酸化膜６が形成され、シリコン酸化膜６の必要部分にコンタクトプラグ７が形成され、その上に層間絶縁膜８が形成され、層間絶縁膜８の必要部分に窒化チタンからなるバリア膜１１と、金属材料で構成された微細配線１５及びダミー配線１４がそれぞれ形成されている。
【００２５】
高耐圧デバイス領域では、Ｐ型シリコン基板１０１にＮＷ（Ｎ型ウェル）１１７が形成されている。ＮＷ１１７としては、例えば、ＤＮＷ（Ｄｅｅｐ Ｎ−ｗｅｌｌ）と呼ばれる深いＮ型ウエル領域を形成することができる。ＮＷ１１７上にＰＷ１１８と呼ばれるＬＤＭＯＳのボディ領域と、ドリフト領域１１９とＮＷ１２０とＮ＋拡散層１２１からなるドレイン領域が形成され、Ｐ型シリコン基板１の表面には、素子分離２と、ゲート絶縁膜１０９とが形成され、ゲート絶縁膜１０９上にポリシリコン１０３からなるゲート電極とが形成されている。また、Ｎ＋拡散層１２１とＰ＋拡散層１２２はシリサイド層５とコンタクトプラグ１０７とを介してソース電極１１６に接続される。シリコン酸化膜６にはコンタクトプラグ１０７が形成され、その上に層間絶縁膜８が形成されている。層間絶縁膜８には窒化チタンからなるバリア膜１１と、金属材料で構成されたドレイン配線１１５とソース配線１１６とが形成されている。
【００２６】
図１で示すように、微細ＣＭＯＳ領域と高耐圧デバイス領域とは、シリコン酸化膜６と層間絶縁膜８とで接合されている。また、微細配線１５、ダミー配線１４、ドレイン配線１１５及びソース配線１１６は、それぞれ、同一層の層間絶縁膜８に埋め込まれている。
【００２７】
微細配線１５とドレイン配線１１５とソース配線１１６とは、銅（Ｃｕ）、アルミニウム（Ａｌ）、タングステン（Ｗ）等の金属材料から形成させることができるが、Ｃｕ、又は、Ｃｕを主成分とするＣｕ合金から形成させることが好ましい。Ｃｕは、Ａｌより比抵抗が小さい（６０％程度）ために同じ損失で同じ電流を流すのに必要な配線の断面積を減らすことができる。また、Ｃｕを用いることで、Ａｌよりもエレクトロマイグレーション耐性を高めることができる。
【００２８】
微細ＣＭＯＳ領域では、少なくとも１つの微細配線１５に隣接してダミー配線１４が形成されている。ここでいう「隣接して」とは、微細配線１５とダミー配線１４との間にパターンが形成されていないことをいう。また、ここでの「隣接」には接することは含まない。「微細配線１５に隣接してダミー配線１４が形成される」とは、微細配線１５とダミー配線１４との間に配線（微細配線１５およびダミー配線１４を含む）が配置されていないことを指す。ダミー配線１４は、微細配線１５の配線間に配置されていてもよく、図２で示すように、平面視で矩形であり、その配線間隔はプロセスのデザインルールで決まる最小ピッチから最小ピッチの１．５倍までの間隔で、配線長方向は、最小配線幅の２〜３倍の長さとなるように形成させることが好ましい。例えば、微細配線１５のピッチが０．５μｍであるとすると、ダミー配線１４は、０．２５μｍ×０．５μｍ程度にすることができる。このダミー配線１４は、前述のように、微細配線１５、ドレイン配線１１５とソース配線１１６等の他の配線や微細ＣＭＯＳ４Ａや高耐圧デバイス４Ｂとは電気的に接続されておらず、電気的に孤立している。
【００２９】
前述のとおり、高耐圧デバイス領域において、ドレイン配線１１５とソース配線１１６との間にダミー配線１４が配置されていない。ドレイン配線１１５又はソース配線１１６に隣接してダミー配線１４が配置されていないので、ダミー配線１４を介して絶縁膜に高電界が印加され、絶縁膜にリーク電流が流れるようになるのを防ぐことができる。つまり、ダミー配線１４がドレイン配線１１５又はソース配線１１６に隣接して配置された場合、ダミー配線１４とこれら配線（１１５、１１６）との間の間隔は狭くなるため、ダミー配線１４とこれら配線（１１５，１１６）との間の絶縁膜に高電界が印加されることになる。その結果、絶縁膜にリークパスが形成され、ダミー配線１４を介してドレイン配線１１５とソース配線１１６とが短絡することになる。
さらに、高耐圧デバイス領域には、ダミー配線１４が配置されていなければ、ダミー配線１４による短絡を完全に抑制でき好適である。
また、ドレイン配線１１５及びソース配線１１６は、いずれも、微細ＣＭＯＳ領域での微細配線１５よりも配線幅が広いため、高耐圧デバイスに大電流を流せると同時に、配線の占める割合（配線データ率）が大きくなるため、ダミー配線１４を配置する必要がなくなる。
ドレイン配線１１５とソース配線１１６との間隔は、配線間で生じる電圧差に応じて一定距離を確保できるように設計される。例えば、配線間に７０Ｖの電圧差が生じる場合には、ドレイン配線１１５とソース配線１１６との間隔は、２．５μｍ以上とすることが好ましい。通常低コスト化のためにチップシュリンクを行うため、配線間隔は必要最小限とするが、もし配線間の間隔が十分確保出来る場合には、ドレイン配線１１５とソース配線１１６との間にダミー配線１４を形成させてもよい。例えば、ドレイン配線１１５とソース配線１１６との間に７０Ｖの電圧差が生じる場合には、ドレイン配線１１５とソース配線１１６との間に２．５μｍ以上の間隔でダミー配線を形成させてもよい。こうすることで、配線間の信頼性を維持することができる。高耐圧デバイス領域にダミー配線を配置する場合、例えば、高耐圧デバイス領域におけるドレイン配線１１５、又は、ソース配線１１６の中心とダミー配線との中心との間の距離の最大値は、微細ＣＭＯＳ領域における微細配線１５の中心とダミー配線１４の中心との間の距離の最大値よりも大きくすることができる。言い換えれば、本実施の形態の半導体装置は、微細ＣＭＯＳ領域には、微細配線１５から第一の距離（ｄ１）の範囲内にダミー配線１４が配置されておらず、高耐圧デバイス領域には、ドレイン配線１１５又はソース配線１１６から第二の距離（ｄ２）の範囲内にダミー配線が形成されておらず、かつ、ｄ２＞ｄ１と定義される構成を採用することができる。また、微細ＣＭＯＳ領域に形成するダミー配線１４と、高耐圧デバイス領域でのダミー配線とは同じ形状、同じサイズであっても良い。
【００３０】
また、高耐圧デバイス領域のドレイン配線１１５とゲート配線（図示せず）とが隣接し、両者の間に５Ｖより高い電圧差が生じる場合がある。この場合も、ドレイン配線１１５とゲート配線との間には、ダミー配線１４を形成しない。なお、ゲート配線の配線幅は、上記で説明したドレイン配線１１５、及び、ソース配線１１６の配線幅と同様にすることができる。
【００３１】
また、高耐圧デバイス領域で電気回路を構成するには、ＬＤＭＯＳなどの高耐圧デバイスの他に、保護素子として用いられるダイオード、ポリ抵抗、メタル抵抗などの抵抗、容量、インダクタなどの受動素子を形成させることができる。これらの素子から引き出された配線についても、隣接した配線間に５Ｖ以上の電圧差が生じる部分では、配線間にダミー配線１４を形成しない。こうした高い電圧差が生じる配線の配線幅もまた、上記説明したドレイン配線１１５、及び、ソース配線１１６の配線幅と同様にすることができる。なお、大電流を流す必要がない場合には、高耐圧デバイス領域の配線幅は、微細ＣＭＯＳ領域の微細配線１５と同等の太さであってもよく、平面視で配線パターンが短冊状になっても良い。
【００３２】
前述のとおり、ドレイン配線１１５及びソース配線１１６のそれぞれの配線幅は、微細配線１５の配線幅よりも広くする。こうすることで、高耐圧デバイスで必須とされる大電流を配線抵抗の増加を防ぎながら配線に流すことができる。一方、配線幅を太くすると、配線の中央付近で、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）によるディッシングが起きることがある。そこで、ドレイン配線１１５及びソース配線１１６の表面に開口を形成させることが好ましい。具体的には、高耐圧デバイス領域では、配線の平面形状が短冊状、もしくは、梯子状や網目状のように所々に隙間が空いた形状になっていることが好ましい。図２では、配線の表面に複数の開口を形成させて、平面視において梯子状のパターンを配線表面に形成させた例を示す。
【００３３】
図３では、配線の表面に複数の開口を形成させて、平面視において網目状のパターンを配線表面に形成させた例を示す。図４は、網目状のドレイン配線３１５及びソース配線３１６を形成させた高耐圧デバイス領域の模式的な断面図である。図４は、図３のＣＤ断面図でもある。図３、図４では、高耐圧デバイス領域のみが示されており、微細ＣＭＯＳ領域は省略されている。図３、図４の例においても、ドレイン配線３１５とソース配線３１６との間及びそれらに隣接してダミー配線１４は配置されていない。
【００３４】
図４で示す高耐圧デバイス領域では、層間絶縁膜１０８の必要部分に窒化チタンからなるバリア膜３１１と、金属材料３１２で構成されたドレイン配線３１５及びソース配線３１６が形成されている。その他の構成は、図１に示す高耐圧デバイス領域と同様である。
【００３５】
このように、高耐圧デバイス領域のドレイン配線３１５、ソース配線３１６の平面形状を梯子状にしたり、網目状に配置することによって、実効的な配線幅を確保することができる。また、ドレイン配線３１５及びソース配線３１６の所々に穴を空けて開口を形成させることによって、配線パターンの密度と配線間の距離とを最適化することができる。このため、配線間の絶縁膜の信頼性が確保できる配線間距離を実現することが可能となり、配線の信頼性を維持しつつ高耐圧デバイス領域の配線に大電流を流すことができるようになる。
【００３６】
また、ドレイン配線３１５及びソース配線３１６の所々に穴を空けて開口されているので、開口がない場合と比較し、配線データ率を下げることができる。このため、ドレイン配線３１５及びソース配線３１６の配線幅が広く、配線データ率（配線が占める密度）が微細ＣＭＯＳ領域と比較して高くなる場合でも、ドレイン配線３１５及びソース配線３１６の所々に穴を空けて開口させることで、配線データ率を、微細ＣＭＯＳ領域に近づけることができる。このため、ＣＭＰ工程におけるディッシングやエロージョンの発生や、配線形成のリソグラフィ工程における出来上がり配線幅のばらつき（設計配線幅からのズレ）を抑制することができる。
なお、平面視における配線幅や開口の面積は、配線のデータ率が好適には１０％〜８０％になるように、最適化することができる。こうすることで、ディッシングやエロージョンの発生を低減することができる。
【００３７】
ところで、ドレイン配線１１５及びソース配線１１６が平面視で垂直に折れ曲がるように形成させると、折り曲がった角の部分に電界が集中し、配線間の信頼性が著しく低下することがある。そこで、図５、図６に示したような配線パターンを採用することで、配線間の信頼性の低下を防ぐことができる。具体的には、図５には、平面視で垂直に折れ曲がった部分を角取りした配線パターンを示す。また、図６には、平面視で垂直に折れ曲がった部分を略円弧状にした配線パターンを示す。ドレイン配線４１５とソース配線４１６との間の電圧差が６０Ｖ程度までである場合は、図５に示す配線パターンを採用することが好ましい。また、ドレイン配線５１５とソース配線５１６との間で６０Ｖ以上の電圧差が生じる場合には、図６に示す配線パターンを採用することが好ましい。
【００３８】
なお、図５及び図６では図を見やすくするため、図２、図３などに示したバリア層は省略している。また、図５と図６では網目上の配線パターンを例に挙げて説明しているが、梯子状の配線パターンの場合も同様に折れ曲がった部分を角取りしたり略円弧状にしたりすることができる。また、上記図６の説明では、「略円弧状」と表現したが、これはマスク上にクロムのデータを作成する場合、レーザービームによるＥＢ描画を用いるため、クロムのデータとして完全な円弧状を実現するのは不可能であり、実際には出来上がりが階段状の形状になるためである。しかしながら、完全な円弧状が実現できるのであれば円弧状とすることがより好ましい。
【００３９】
つづいて、本実施形態の半導体装置の製造方法について、図１の構成を有する半導体装置の製造方法を例に挙げて説明する。
【００４０】
まず、Ｐ型シリコン基板１上にトレンチを用いて素子分離２を形成する。その後、高耐圧デバイス領域に不純物注入を行い、ＤＮＷ等のＮＷ１１７を形成する。ついで、ボロン、ヒ素などの不純物のイオン注入により、ドリフト領域１１９（Ｎ型ウエル）、ボディ領域１１８（Ｐ型ウエル）等の形成を行った後、ゲート絶縁膜９、１０９を形成した後、ポリシリコン３、１０３を用いたゲート電極を形成して、微細ＣＭＯＳ領域には、微細ＣＭＯＳ４Ａを形成し、高耐圧デバイス領域には、高耐圧デバイス４Ｂを形成する。後工程でコンタクトプラグ７、１０７などとの接続抵抗を低減する目的で、ＭＯＳトランジスタ４Ａ、４Ｂのソース・ドレイン領域上及びゲート電極上にそれぞれチタンなどの金属を成膜し、シリサイド化してシリサイド層５を形成しておく。次に、シリコン酸化膜６を８００ｎｍ〜１μｍの厚みに成膜し、エッチング、ＣＭＰ等により平坦化後、通常に用いられているフォトリソグラフィー工程とドライエッチング工程によりシリコン酸化膜６にコンタクトホールを開口した後、チタン、チタン窒化膜などのバリア層とタングステンからなるコンタクトプラグ７、１０７を形成する。
【００４１】
ついで、プラズマＣＶＤ法により層間絶縁膜８を４００〜６００ｎｍの厚みに成膜する。層間絶縁膜８としては、例えば、ＳｉＯ２、ＳｉＯＣＮ、ＳｉＯＣを用いることができる。また、一般的な低誘電率膜（誘電率がシリコン酸化膜の誘電率よりも低い膜）を層間絶縁膜８として成膜してもよい。次にフォトリソグラフィーによりフォトレジストをパターニングするが、この時、微細ＣＭＯＳ領域のみ、本来配線が存在しない様な孤立配線部における微細配線１５の周囲にダミー配線１４を配置できるようにパターニングする。
【００４２】
その後、Ｃ4Ｆ8，ＣＨＦ3などのガスを用いた反応性イオンエッチング（ＲＩＥ）などの手法により、微細配線１５、ダミー配線１４、ドレイン配線１１５及びソース配線１１６を形成させるための配線溝を層間絶縁膜８に形成する。
【００４３】
ついで、既存の技術を用いて配線溝内にバリア膜１１を形成し銅を含む金属材料で埋設する。
【００４４】
最後に、ＣＭＰ法により不要な部分の金属材料及びバリア膜１１を取り除いて、微細配線１５、ダミー配線１４、ドレイン配線１１５及びソース配線１１６を形成する。その後、任意の工程を行い、半導体装置を完成させる。
【００４５】
つづいて、本実施形態の効果について図１を用いて説明する。本実施形態の半導体装置によれば、高耐圧デバイス領域のドレイン配線１１５とソース配線１１６との間にダミー配線１４を形成しないため、ドレイン配線１１５とソース配線１１６との間の配線間距離を確保して、配線間の絶縁膜の信頼性を維持することができる。したがって、ドレイン配線１１５とソース配線１１６との間における短絡の発生を防止して、信頼性の高い混載デバイスを実現することができる。
【００４６】
以下、詳細に本実施形態の効果について説明する。近年の二酸化炭素排出量低減と言う観点から、例えば、パワーＭＯＳと呼ばれる高耐圧デバイスを電気機器に頻繁に用いられるようになっている。これは、高耐圧デバイスをスイッチとして用いることにより電力損失を抑え低消費電力化を実現するためである。例えば、ＬＥＤ照明の場合、ＡＣ／ＤＣ変換での電力損失を抑えるためにオン抵抗が低い高耐圧デバイスが用いられている。一方、照明の調光をきめ細かく行うことにより消費電力の低減を実現しようとしているが、この部分では微細ＣＭＯＳで構成されたロジック回路が必要となる。このためコスト低減の観点から高耐圧デバイスと微細ＣＭＯＳとの両方が同一チップに混載されることが望まれている。
【００４７】
しかしながら、本発明者の検討の結果、微細ＣＭＯＳと高耐圧デバイスとを混載した半導体装置の場合、以下のような課題が発生することが明らかとなった。微細ＣＭＯＳ領域では、他の配線とは接続しないダミー配線をデザインルールの最小ピッチで配置することが一般的に行われているが、本発明者が検討を行った結果、高耐圧デバイス領域でダミー配線１４をデザインルールの最小ピッチで配置すると、ドレイン配線１１５とソース配線１１６との間に高電圧が印加されることにより、配線間の層間絶縁膜８の信頼性を確保することができず、層間絶縁膜８の劣化が顕著に進むことが明らかとなった。その結果、ダミー配線１４を介してドレイン配線１１５とソース配線１１６との間で短絡が発生することがわかった。
【００４８】
また、一般的に配線抵抗によるジュール熱損失をできるだけ抑えながら大電流を流すには配線の配線幅を太くすれば良いということは言うまでもないが、微細ＣＭＯＳと高耐圧デバイスとを混載した半導体装置において高耐圧デバイス領域の配線幅のみを太くすると、配線幅の細いものと太いものとが混在することになる。そのため、ＣＭＰ研磨工程時に、広幅配線溝内に形成した溝配線の中央部の表面が周辺部の表面よりも低くなるディッシングと呼ばれる問題が生じ、ＣＭＰ研磨工程に引き続き行われる平坦化や、組み立て工程でのワイヤーボンデイングに大きな支障をきたす。したがって、高耐圧デバイス領域で大電流を流すに当たり配線の配線幅を安易に太くすることはできない。
【００４９】
一方、本実施形態では、微細ＣＭＯＳ４Ａと高耐圧デバイスとを混載した半導体装置において、微細ＣＭＯＳ領域にはダミー配線１４を配置させるが、高耐圧デバイス領域では、ドレイン配線１１５とソース配線１１６との間にはダミー配線を配置しない。こうすることにより、高耐圧デバイスのドレイン配線１１５とソース配線１１６とが短絡することを防止することができる。
【００５０】
また、高耐圧デバイス領域の配線の平面レイアウトを梯子状にしたり、網目状にしたりして、配線表面に所々に穴が空いた平面レイアウトとすることで、実効的に配線幅の太い配線を実現することができる。したがって、配線抵抗の増加を防ぎつつ配線の信頼性を維持しながら高耐圧デバイスで必須とされる大電流を流すことができる。
【００５１】
また、高耐圧デバイスはオフ時の耐圧が高くオン時の抵抗が低いものが要求され、トランジスタと配線に大電流を流せることが要求される。そこで、配線をＣｕとすることにより、配線の断面積をより小さくするでき、かつ、エレクトロマイグレーションを低減することができる。
【００５２】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。たとえば、実施の形態では、高耐圧デバイス領域にはダミー配線を形成しない構成を例に挙げて説明した。しかしながら、実施の形態でも説明したが、本発明者の知見によれば、高耐圧デバイス領域において、配線間に７０Ｖの電圧差が生じる場合には、２．５μｍ以上の間隔とすることで、配線間の信頼性を維持できることが明らかとなっている。そのため、隣接する配線とダミー配線との間を２．５μｍ以上とすることができれば、高耐圧デバイス領域にもダミー配線を形成させても配線間の信頼性を確保できると考えられる。一方、微細ＣＭＯＳ領域では、隣接配線間が０．５μｍとなるようダミー配線が配置されている。したがって、高耐圧デバイス領域のダミー配線の密度を微細ＣＭＯＳ領域の配線間におけるダミー配線の密度よりも低くすることで、配線間の信頼性を維持することができるといえる。
【符号の説明】
【００５３】
１ シリコン基板
２ 素子分離
３ ポリシリコン
４Ａ 微細ＣＭＯＳ
４ａ ＮＭＯＳ
４ｂ ＰＭＯＳ
４Ｂ 高耐圧デバイス
５ シリサイド層
６ シリコン酸化膜
７ コンタクトプラグ
８ 層間絶縁膜
９ ゲート絶縁膜
１１ バリア膜
１４ ダミー配線
１５ 微細配線
１０３ ポリシリコン
１０７ コンタクトプラグ
１０８ 層間絶縁膜
１０９ ゲート絶縁膜
１１５ ドレイン配線
１１６ ソース配線
１１７ ＤＮＷ
１１８ ＰＷ
１１９ ドリフト領域
１２０ ＮＷ
１２１ Ｎ＋拡散層
１２２ Ｐ＋拡散層
３１１ バリア膜
３１２ 金属材料
３１５ ドレイン配線
３１６ ソース配線
４１５ ドレイン配線
４１６ ソース配線
５１５ ドレイン配線
５１６ ソース配線
９０１ Ｐ型シリコン基板
９０３ ゲート電極
９０４ ドレイン配線
９０５ ソース配線
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
多層配線を有する半導体装置において、他の配線と接続しないダミー配線を形成する技術が知られている。
【０００３】
例えば、特許文献１では、配線孤立部周りのスペース部分に配線密集部と同ピッチにダミーの溝配線を配置することが記載されている。これにより配線の疎密差が無くなり、マスクと同一寸法の溝配線を均一に形成することができるとされている。また、配線金属の研磨の際、配線密度の疎密差により発生する配線高低差をなくすことができるとされている。
【０００４】
また、特許文献２では、周辺回路部の素子分離領域上に他の配線層とは接続しないダミーの配線層をデザインルールの最小ピッチで配置することが記載されている。このため、ローディング効果が起こりにくく、場所により配線層の寸法が変わることはなく、トランジスタの特性が場所により変化することはないことが記載されている。
【０００５】
また、特許文献３では、ダミーの配線層を設けたことにより、ドライエッチングの際に、堆積物の供給源となるレジスト量が一定値以上に保たれ、これにより、ＬＳＩチップ内での線幅のばらつき及び断面形状のばらつきを小さくすることができるとされている。また、ダミーの配線層をパターン密度が低い場所に配置させることで、パターンの疎密によって失われた平坦性を回復することができるとされている。
【０００６】
また、特許文献４では、アスペクト比の大きいダミー用金属板を配線と同じ層に設けることで、絶縁層の比誘電率を大きくすることなく、熱抵抗を小さくして配線から発生する熱の移動を容易にすることが記載されている。これにより、半導体装置の動作時における温度上昇を抑えることができるとされている。
【０００７】
また、特許文献５では、半導体基板上の絶縁膜に設けた溝配線密度に粗密がある場合に、絶縁膜の配線密度の粗の領域にダミー配線溝を設け、該配線密度の粗の領域の絶縁膜のＣＭＰ研磨におけるディッシングを低減することが記載されている。
【０００８】
また、特許文献６では、ＳｉＣパワーデバイスにおいて、複数の配線のうちいくつかが銅プラグで他の配線につながっていることが記載されている。
【０００９】
なお、非特許文献１には、Ｎチャネル型のＬＤＭＯＳの断面構造が示されている。図７でＬＤＭＯＳの構成について簡単に説明する。Ｐ型シリコン基板９０１上にＤＮＷ９０２と呼ばれる２ＭｅＶのリン注入で形成された深いＮ型ウエル領域が形成され、ＤＮＷ９０２上にＰＷ９０６と呼ばれるＬＤＭＯＳのボディ領域と、Ｄｒｉｆｔ９０７とＮＷ９０８からなるドレイン領域が形成され、Ｐ型シリコン基板９０１の表面にはゲート電極９０３が形成され、さらにコンタクトプラグを介しシリコン酸化膜上にドレイン配線９０４とソース配線９０５がそれぞれ形成されている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２０００−２２３４９２号公報
【特許文献２】特開平０３−１８００４１号公報
【特許文献３】特開平０６−３３３９２８号公報
【特許文献４】国際公開第２００６／０６１８７１号パンフレット
【特許文献５】特開２００１−２１７２４８号公報
【特許文献６】特開２００５−３１０９０２号公報
【非特許文献】
【００１１】
【非特許文献１】ＩＳＰＳＤ ２００９（２１ｓｔ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｐｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ ａｎｄ ＩＣｓ）ｐ．７７−７９
【発明の概要】
【発明が解決しようとする課題】
【００１２】
本発明者は、上記文献記載の技術を微細ＣＭＯＳと高耐圧デバイスとを混載した半導体装置に適応した場合に、以下のような課題が発生することを知見した。
【００１３】
ＣＭＯＳの形成領域では、他の配線層とは接続しないダミーの配線層をデザインルールの最小ピッチで配置する。たとえば、特許文献１では、本来配線が存在しない様な孤立配線部の周囲にダミーパターンを配置する。ダミーパターンは、図８に示すように、矩形パターンとし、その配線間隔は最小ピッチから最小ピッチの１．５倍までの間隔で、配線長方向は、最小配線幅の２〜３倍の長さとなるように形成し、例えば、最小配線ピッチが０．５μｍであるとすると、最小のダミーパターンは０．２５μｍ×０．５μｍ程度としている。
【００１４】
しかしながら、本発明者が検討を行った結果、高耐圧デバイスの形成領域でダミーの配線層をデザインルールの最小ピッチで配置すると、ドレイン配線やソース配線と隣接するダミー配線を介して絶縁膜に高電界が印加されるため、絶縁膜の劣化が顕著に進むことを知見した。その結果、ダミー配線を介して配線間で短絡が発生することが明らかとなった。
【課題を解決するための手段】
【００１５】
本発明によれば、
第一のトランジスタと、
前記第一のトランジスタに接続される第一の配線と、
を有する第一領域と、
前記第一のトランジスタよりも耐圧が高い第二のトランジスタと、
前記第二のトランジスタに接続され、平面視において前記第一の配線よりも配線幅が広い第二の配線と、
を有する第二領域と、を具備し、
前記第二領域には、電気的に孤立したダミー配線が少なくとも前記第二の配線に隣接して配置されない、半導体装置が提供される。
【００１６】
また、本発明によれば、
第一のトランジスタと、
前記第一のトランジスタに接続される第一の配線と、
を有する第一領域と、
前記第一のトランジスタよりも耐圧が高い第二のトランジスタと、
前記第二のトランジスタに接続され、平面視において前記第一の配線よりも配線幅が広い第二の配線と、
を有する第二領域と、
が設けられ、
前記第一の配線及び前記第二の配線の両方に電気的に孤立したダミー配線を具備し、
前記第一領域には、前記第一の配線の中心から第一の距離（ｄ１）の範囲内に前記ダミー配線が配置されておらず、前記第二領域には、前記第二の配線の中心から第二の距離（ｄ２）の範囲内に前記ダミー配線が配置されておらず、かつ、ｄ２＞ｄ１を満たす、半導体装置が提供される。
【００１７】
この発明によれば、耐圧が高い第二のトランジスタと配線幅が広い第二の配線とを有する第二領域にはダミー配線を第二の配線に隣接して配置しない。これにより、太い配線幅を有する大電流を流す高耐圧トランジスタにおいても、ダミー配線を介して絶縁膜に高電界が印加されるのを防ぎ、配線間の絶縁膜の信頼性を維持することができる。したがって、配線間における短絡の発生を防止して、信頼性の高い混載デバイスを実現することができる。
【発明の効果】
【００１８】
本発明によれば、配線幅が異なる２つのトランジスタを混載した半導体装置において、ダミー配線を介して配線間で短絡が発生するのを防止し、信頼性の高い混載デバイスを実現することができる。
【図面の簡単な説明】
【００１９】
【図１】実施の形態に係る半導体装置の一例を模式的に示した断面図である。
【図２】実施の形態に係る半導体装置の一例を模式的に示した平面図である。
【図３】実施の形態に係る半導体装置の一例を模式的に示した平面図である。
【図４】実施の形態に係る半導体装置の一例を模式的に示した断面図である。
【図５】実施の形態に係る半導体装置の一例を模式的に示した平面図である。
【図６】実施の形態に係る半導体装置の一例を模式的に示した平面図である。
【図７】従来の半導体装置の一例を模式的に示した断面図である。
【図８】従来の半導体装置の一例を模式的に示した平面図である。
【発明を実施するための形態】
【００２０】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００２１】
図１は、本実施形態の半導体装置を示す模式的な断面図である。図２は、本実施形態の半導体装置を示す模式的な平面図である。図１は、図２のＡＢ断面図である。本実施形態の半導体装置は、シリコン基板１に微細ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）領域（第一領域）と、高耐圧デバイス領域（第二領域）とが設けられている。微細ＣＭＯＳ領域には、微細ＣＭＯＳトランジスタ（第一のトランジスタ）４Ａが形成されている（以降微細ＣＭＯＳと呼ぶことにする）。高耐圧デバイス領域には、微細ＣＭＯＳ４Ａよりも耐圧が高い高耐圧デバイス（第二のトランジスタ）４Ｂが形成されている。具体的には、高耐圧デバイス４Ｂはドレイン耐圧（又はコレクタ耐圧）又はゲート耐圧が微細ＣＭＯＳ４Ａよりも高い。本実施形態の半導体装置は、微細ＣＭＯＳ４Ａに電気的に接続する複数の微細配線１５と、微細配線１５と同一の層に形成され、高耐圧デバイス４Ｂに電気的に接続するドレイン配線１１５及びソース配線１１６と、微細ＣＭＯＳ４Ａ及び高耐圧デバイス４Ｂのいずれにも電気的に接続されていないダミー配線１４と、を有する。ダミー配線１４は、他の配線とは電気的に孤立しており、電気的に接続されない。また、ダミー配線１４は、微細ＣＭＯＳ領域において、微細配線１５に隣接して配置される。微細配線１５の配線間にダミー配線１４が形成されていてもよい。一方、高耐圧デバイス領域では、ドレイン配線１１５又はソース配線１１６に隣接してダミー配線１４は配置されない。ドレイン配線１１５及びソース配線１１６の配線幅は、平面視において、微細配線１５の配線幅よりも広い。ドレイン配線１１５及びソース配線１１６の最小配線幅は、それぞれ微細ＣＭＯＳ領域の微細配線１５の最大配線幅よりも広いことが望ましい。また、ドレイン配線１１５とソース配線１１６との間に印加される電圧は５Ｖよりも大きく、微細配線１５の配線間に印加される電圧（５Ｖ以下）よりも大きい。
【００２２】
微細ＣＭＯＳ４Ａは、より具体的には、ＮＭＯＳ４ａとＰＭＯＳ４ｂとから構成されている。微細ＣＭＯＳ４Ａには、動作電圧が５．０Ｖ以下のＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを用いることができ、例えば、５．０Ｖ、３．３Ｖ、２．５Ｖ、１．８Ｖ、１．５Ｖ、１．２Ｖ、１．０Ｖなどの電圧で動作させることができる。微細ＣＭＯＳ４Ａのゲート絶縁膜９は、例えば、２０ｎｍ（２００Å）以下とすることができる。
【００２３】
高耐圧デバイス４Ｂには、動作電圧が５．０Ｖより高く、ドレイン耐圧（ドレイン−ソース間耐圧）が５．０Ｖより高いＤＭＯＳ（Ｄｏｕｂｌｅ−ｄｉｆｆｕｓｅｄ ＭＯＳ）、ＬＤＭＯＳ（Ｌａｔｅｒａｌｌｙ Ｄｉｆｆｕｓｅｄ ＭＯＳ）などのトランジスタを用いることができる。また、微細ＣＭＯＳ４Ａよりも、ゲートとドレインとの距離を長くすることで、ドレイン耐圧を高くしたＭＯＳトランジスタを用いることもできる。高耐圧デバイスには、さらに動作電圧が５．０Ｖ以上であり、コレクタ耐圧（エミッタとコレクタと間の耐圧）が５．０Ｖより高いバイポーラトランジスタ、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）などのトランジスタとすることもできる。また、高耐圧デバイスは、ゲート絶縁膜１０９を微細ＣＭＯＳ４Ａのゲート絶縁膜９よりも厚くして、ゲート耐圧を高くしたＭＯＳトランジスタとしてもよい。
【００２４】
図１に示す本実施形態の半導体装置を示す断面図について、より詳細に説明する。
微細ＣＭＯＳ領域では、トレンチからなる素子分離２が形成され、Ｐ型シリコン基板１上にポリシリコン３からなるゲート電極を持つＭＯＳトランジスタ４Ａが形成されている。シリコン基板１とポリシリコン３との間には、ゲート絶縁膜９が形成されている。ＭＯＳトランジスタ４Ａのソース・ドレイン領域上及びゲート電極上にチタンなどの金属からなるシリサイド層５が形成されている。その上にシリコン酸化膜６が形成され、シリコン酸化膜６の必要部分にコンタクトプラグ７が形成され、その上に層間絶縁膜８が形成され、層間絶縁膜８の必要部分に窒化チタンからなるバリア膜１１と、金属材料で構成された微細配線１５及びダミー配線１４がそれぞれ形成されている。
【００２５】
高耐圧デバイス領域では、Ｐ型シリコン基板１０１にＮＷ（Ｎ型ウェル）１１７が形成されている。ＮＷ１１７としては、例えば、ＤＮＷ（Ｄｅｅｐ Ｎ−ｗｅｌｌ）と呼ばれる深いＮ型ウエル領域を形成することができる。ＮＷ１１７上にＰＷ１１８と呼ばれるＬＤＭＯＳのボディ領域と、ドリフト領域１１９とＮＷ１２０とＮ＋拡散層１２１からなるドレイン領域が形成され、Ｐ型シリコン基板１の表面には、素子分離２と、ゲート絶縁膜１０９とが形成され、ゲート絶縁膜１０９上にポリシリコン１０３からなるゲート電極とが形成されている。また、Ｎ＋拡散層１２１とＰ＋拡散層１２２はシリサイド層５とコンタクトプラグ１０７とを介してソース電極１１６に接続される。シリコン酸化膜６にはコンタクトプラグ１０７が形成され、その上に層間絶縁膜８が形成されている。層間絶縁膜８には窒化チタンからなるバリア膜１１と、金属材料で構成されたドレイン配線１１５とソース配線１１６とが形成されている。
【００２６】
図１で示すように、微細ＣＭＯＳ領域と高耐圧デバイス領域とは、シリコン酸化膜６と層間絶縁膜８とで接合されている。また、微細配線１５、ダミー配線１４、ドレイン配線１１５及びソース配線１１６は、それぞれ、同一層の層間絶縁膜８に埋め込まれている。
【００２７】
微細配線１５とドレイン配線１１５とソース配線１１６とは、銅（Ｃｕ）、アルミニウム（Ａｌ）、タングステン（Ｗ）等の金属材料から形成させることができるが、Ｃｕ、又は、Ｃｕを主成分とするＣｕ合金から形成させることが好ましい。Ｃｕは、Ａｌより比抵抗が小さい（６０％程度）ために同じ損失で同じ電流を流すのに必要な配線の断面積を減らすことができる。また、Ｃｕを用いることで、Ａｌよりもエレクトロマイグレーション耐性を高めることができる。
【００２８】
微細ＣＭＯＳ領域では、少なくとも１つの微細配線１５に隣接してダミー配線１４が形成されている。ここでいう「隣接して」とは、微細配線１５とダミー配線１４との間にパターンが形成されていないことをいう。また、ここでの「隣接」には接することは含まない。「微細配線１５に隣接してダミー配線１４が形成される」とは、微細配線１５とダミー配線１４との間に配線（微細配線１５およびダミー配線１４を含む）が配置されていないことを指す。ダミー配線１４は、微細配線１５の配線間に配置されていてもよく、図２で示すように、平面視で矩形であり、その配線間隔はプロセスのデザインルールで決まる最小ピッチから最小ピッチの１．５倍までの間隔で、配線長方向は、最小配線幅の２〜３倍の長さとなるように形成させることが好ましい。例えば、微細配線１５のピッチが０．５μｍであるとすると、ダミー配線１４は、０．２５μｍ×０．５μｍ程度にすることができる。このダミー配線１４は、前述のように、微細配線１５、ドレイン配線１１５とソース配線１１６等の他の配線や微細ＣＭＯＳ４Ａや高耐圧デバイス４Ｂとは電気的に接続されておらず、電気的に孤立している。
【００２９】
前述のとおり、高耐圧デバイス領域において、ドレイン配線１１５とソース配線１１６との間にダミー配線１４が配置されていない。ドレイン配線１１５又はソース配線１１６に隣接してダミー配線１４が配置されていないので、ダミー配線１４を介して絶縁膜に高電界が印加され、絶縁膜にリーク電流が流れるようになるのを防ぐことができる。つまり、ダミー配線１４がドレイン配線１１５又はソース配線１１６に隣接して配置された場合、ダミー配線１４とこれら配線（１１５、１１６）との間の間隔は狭くなるため、ダミー配線１４とこれら配線（１１５，１１６）との間の絶縁膜に高電界が印加されることになる。その結果、絶縁膜にリークパスが形成され、ダミー配線１４を介してドレイン配線１１５とソース配線１１６とが短絡することになる。
さらに、高耐圧デバイス領域には、ダミー配線１４が配置されていなければ、ダミー配線１４による短絡を完全に抑制でき好適である。
また、ドレイン配線１１５及びソース配線１１６は、いずれも、微細ＣＭＯＳ領域での微細配線１５よりも配線幅が広いため、高耐圧デバイスに大電流を流せると同時に、配線の占める割合（配線データ率）が大きくなるため、ダミー配線１４を配置する必要がなくなる。
ドレイン配線１１５とソース配線１１６との間隔は、配線間で生じる電圧差に応じて一定距離を確保できるように設計される。例えば、配線間に７０Ｖの電圧差が生じる場合には、ドレイン配線１１５とソース配線１１６との間隔は、２．５μｍ以上とすることが好ましい。通常低コスト化のためにチップシュリンクを行うため、配線間隔は必要最小限とするが、もし配線間の間隔が十分確保出来る場合には、ドレイン配線１１５とソース配線１１６との間にダミー配線１４を形成させてもよい。例えば、ドレイン配線１１５とソース配線１１６との間に７０Ｖの電圧差が生じる場合には、ドレイン配線１１５とソース配線１１６との間に２．５μｍ以上の間隔でダミー配線を形成させてもよい。こうすることで、配線間の信頼性を維持することができる。高耐圧デバイス領域にダミー配線を配置する場合、例えば、高耐圧デバイス領域におけるドレイン配線１１５、又は、ソース配線１１６の中心とダミー配線との中心との間の距離の最大値は、微細ＣＭＯＳ領域における微細配線１５の中心とダミー配線１４の中心との間の距離の最大値よりも大きくすることができる。言い換えれば、本実施の形態の半導体装置は、微細ＣＭＯＳ領域には、微細配線１５から第一の距離（ｄ１）の範囲内にダミー配線１４が配置されておらず、高耐圧デバイス領域には、ドレイン配線１１５又はソース配線１１６から第二の距離（ｄ２）の範囲内にダミー配線が形成されておらず、かつ、ｄ２＞ｄ１と定義される構成を採用することができる。また、微細ＣＭＯＳ領域に形成するダミー配線１４と、高耐圧デバイス領域でのダミー配線とは同じ形状、同じサイズであっても良い。
【００３０】
また、高耐圧デバイス領域のドレイン配線１１５とゲート配線（図示せず）とが隣接し、両者の間に５Ｖより高い電圧差が生じる場合がある。この場合も、ドレイン配線１１５とゲート配線との間には、ダミー配線１４を形成しない。なお、ゲート配線の配線幅は、上記で説明したドレイン配線１１５、及び、ソース配線１１６の配線幅と同様にすることができる。
【００３１】
また、高耐圧デバイス領域で電気回路を構成するには、ＬＤＭＯＳなどの高耐圧デバイスの他に、保護素子として用いられるダイオード、ポリ抵抗、メタル抵抗などの抵抗、容量、インダクタなどの受動素子を形成させることができる。これらの素子から引き出された配線についても、隣接した配線間に５Ｖ以上の電圧差が生じる部分では、配線間にダミー配線１４を形成しない。こうした高い電圧差が生じる配線の配線幅もまた、上記説明したドレイン配線１１５、及び、ソース配線１１６の配線幅と同様にすることができる。なお、大電流を流す必要がない場合には、高耐圧デバイス領域の配線幅は、微細ＣＭＯＳ領域の微細配線１５と同等の太さであってもよく、平面視で配線パターンが短冊状になっても良い。
【００３２】
前述のとおり、ドレイン配線１１５及びソース配線１１６のそれぞれの配線幅は、微細配線１５の配線幅よりも広くする。こうすることで、高耐圧デバイスで必須とされる大電流を配線抵抗の増加を防ぎながら配線に流すことができる。一方、配線幅を太くすると、配線の中央付近で、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）によるディッシングが起きることがある。そこで、ドレイン配線１１５及びソース配線１１６の表面に開口を形成させることが好ましい。具体的には、高耐圧デバイス領域では、配線の平面形状が短冊状、もしくは、梯子状や網目状のように所々に隙間が空いた形状になっていることが好ましい。図２では、配線の表面に複数の開口を形成させて、平面視において梯子状のパターンを配線表面に形成させた例を示す。
【００３３】
図３では、配線の表面に複数の開口を形成させて、平面視において網目状のパターンを配線表面に形成させた例を示す。図４は、網目状のドレイン配線３１５及びソース配線３１６を形成させた高耐圧デバイス領域の模式的な断面図である。図４は、図３のＣＤ断面図でもある。図３、図４では、高耐圧デバイス領域のみが示されており、微細ＣＭＯＳ領域は省略されている。図３、図４の例においても、ドレイン配線３１５とソース配線３１６との間及びそれらに隣接してダミー配線１４は配置されていない。
【００３４】
図４で示す高耐圧デバイス領域では、層間絶縁膜１０８の必要部分に窒化チタンからなるバリア膜３１１と、金属材料３１２で構成されたドレイン配線３１５及びソース配線３１６が形成されている。その他の構成は、図１に示す高耐圧デバイス領域と同様である。
【００３５】
このように、高耐圧デバイス領域のドレイン配線３１５、ソース配線３１６の平面形状を梯子状にしたり、網目状に配置することによって、実効的な配線幅を確保することができる。また、ドレイン配線３１５及びソース配線３１６の所々に穴を空けて開口を形成させることによって、配線パターンの密度と配線間の距離とを最適化することができる。このため、配線間の絶縁膜の信頼性が確保できる配線間距離を実現することが可能となり、配線の信頼性を維持しつつ高耐圧デバイス領域の配線に大電流を流すことができるようになる。
【００３６】
また、ドレイン配線３１５及びソース配線３１６の所々に穴を空けて開口されているので、開口がない場合と比較し、配線データ率を下げることができる。このため、ドレイン配線３１５及びソース配線３１６の配線幅が広く、配線データ率（配線が占める密度）が微細ＣＭＯＳ領域と比較して高くなる場合でも、ドレイン配線３１５及びソース配線３１６の所々に穴を空けて開口させることで、配線データ率を、微細ＣＭＯＳ領域に近づけることができる。このため、ＣＭＰ工程におけるディッシングやエロージョンの発生や、配線形成のリソグラフィ工程における出来上がり配線幅のばらつき（設計配線幅からのズレ）を抑制することができる。
なお、平面視における配線幅や開口の面積は、配線のデータ率が好適には１０％〜８０％になるように、最適化することができる。こうすることで、ディッシングやエロージョンの発生を低減することができる。
【００３７】
ところで、ドレイン配線１１５及びソース配線１１６が平面視で垂直に折れ曲がるように形成させると、折り曲がった角の部分に電界が集中し、配線間の信頼性が著しく低下することがある。そこで、図５、図６に示したような配線パターンを採用することで、配線間の信頼性の低下を防ぐことができる。具体的には、図５には、平面視で垂直に折れ曲がった部分を角取りした配線パターンを示す。また、図６には、平面視で垂直に折れ曲がった部分を略円弧状にした配線パターンを示す。ドレイン配線４１５とソース配線４１６との間の電圧差が６０Ｖ程度までである場合は、図５に示す配線パターンを採用することが好ましい。また、ドレイン配線５１５とソース配線５１６との間で６０Ｖ以上の電圧差が生じる場合には、図６に示す配線パターンを採用することが好ましい。
【００３８】
なお、図５及び図６では図を見やすくするため、図２、図３などに示したバリア層は省略している。また、図５と図６では網目上の配線パターンを例に挙げて説明しているが、梯子状の配線パターンの場合も同様に折れ曲がった部分を角取りしたり略円弧状にしたりすることができる。また、上記図６の説明では、「略円弧状」と表現したが、これはマスク上にクロムのデータを作成する場合、レーザービームによるＥＢ描画を用いるため、クロムのデータとして完全な円弧状を実現するのは不可能であり、実際には出来上がりが階段状の形状になるためである。しかしながら、完全な円弧状が実現できるのであれば円弧状とすることがより好ましい。
【００３９】
つづいて、本実施形態の半導体装置の製造方法について、図１の構成を有する半導体装置の製造方法を例に挙げて説明する。
【００４０】
まず、Ｐ型シリコン基板１上にトレンチを用いて素子分離２を形成する。その後、高耐圧デバイス領域に不純物注入を行い、ＤＮＷ等のＮＷ１１７を形成する。ついで、ボロン、ヒ素などの不純物のイオン注入により、ドリフト領域１１９（Ｎ型ウエル）、ボディ領域１１８（Ｐ型ウエル）等の形成を行った後、ゲート絶縁膜９、１０９を形成した後、ポリシリコン３、１０３を用いたゲート電極を形成して、微細ＣＭＯＳ領域には、微細ＣＭＯＳ４Ａを形成し、高耐圧デバイス領域には、高耐圧デバイス４Ｂを形成する。後工程でコンタクトプラグ７、１０７などとの接続抵抗を低減する目的で、ＭＯＳトランジスタ４Ａ、４Ｂのソース・ドレイン領域上及びゲート電極上にそれぞれチタンなどの金属を成膜し、シリサイド化してシリサイド層５を形成しておく。次に、シリコン酸化膜６を８００ｎｍ〜１μｍの厚みに成膜し、エッチング、ＣＭＰ等により平坦化後、通常に用いられているフォトリソグラフィー工程とドライエッチング工程によりシリコン酸化膜６にコンタクトホールを開口した後、チタン、チタン窒化膜などのバリア層とタングステンからなるコンタクトプラグ７、１０７を形成する。
【００４１】
ついで、プラズマＣＶＤ法により層間絶縁膜８を４００〜６００ｎｍの厚みに成膜する。層間絶縁膜８としては、例えば、ＳｉＯ２、ＳｉＯＣＮ、ＳｉＯＣを用いることができる。また、一般的な低誘電率膜（誘電率がシリコン酸化膜の誘電率よりも低い膜）を層間絶縁膜８として成膜してもよい。次にフォトリソグラフィーによりフォトレジストをパターニングするが、この時、微細ＣＭＯＳ領域のみ、本来配線が存在しない様な孤立配線部における微細配線１５の周囲にダミー配線１４を配置できるようにパターニングする。
【００４２】
その後、Ｃ4Ｆ8，ＣＨＦ3などのガスを用いた反応性イオンエッチング（ＲＩＥ）などの手法により、微細配線１５、ダミー配線１４、ドレイン配線１１５及びソース配線１１６を形成させるための配線溝を層間絶縁膜８に形成する。
【００４３】
ついで、既存の技術を用いて配線溝内にバリア膜１１を形成し銅を含む金属材料で埋設する。
【００４４】
最後に、ＣＭＰ法により不要な部分の金属材料及びバリア膜１１を取り除いて、微細配線１５、ダミー配線１４、ドレイン配線１１５及びソース配線１１６を形成する。その後、任意の工程を行い、半導体装置を完成させる。
【００４５】
つづいて、本実施形態の効果について図１を用いて説明する。本実施形態の半導体装置によれば、高耐圧デバイス領域のドレイン配線１１５とソース配線１１６との間にダミー配線１４を形成しないため、ドレイン配線１１５とソース配線１１６との間の配線間距離を確保して、配線間の絶縁膜の信頼性を維持することができる。したがって、ドレイン配線１１５とソース配線１１６との間における短絡の発生を防止して、信頼性の高い混載デバイスを実現することができる。
【００４６】
以下、詳細に本実施形態の効果について説明する。近年の二酸化炭素排出量低減と言う観点から、例えば、パワーＭＯＳと呼ばれる高耐圧デバイスを電気機器に頻繁に用いられるようになっている。これは、高耐圧デバイスをスイッチとして用いることにより電力損失を抑え低消費電力化を実現するためである。例えば、ＬＥＤ照明の場合、ＡＣ／ＤＣ変換での電力損失を抑えるためにオン抵抗が低い高耐圧デバイスが用いられている。一方、照明の調光をきめ細かく行うことにより消費電力の低減を実現しようとしているが、この部分では微細ＣＭＯＳで構成されたロジック回路が必要となる。このためコスト低減の観点から高耐圧デバイスと微細ＣＭＯＳとの両方が同一チップに混載されることが望まれている。
【００４７】
しかしながら、本発明者の検討の結果、微細ＣＭＯＳと高耐圧デバイスとを混載した半導体装置の場合、以下のような課題が発生することが明らかとなった。微細ＣＭＯＳ領域では、他の配線とは接続しないダミー配線をデザインルールの最小ピッチで配置することが一般的に行われているが、本発明者が検討を行った結果、高耐圧デバイス領域でダミー配線１４をデザインルールの最小ピッチで配置すると、ドレイン配線１１５とソース配線１１６との間に高電圧が印加されることにより、配線間の層間絶縁膜８の信頼性を確保することができず、層間絶縁膜８の劣化が顕著に進むことが明らかとなった。その結果、ダミー配線１４を介してドレイン配線１１５とソース配線１１６との間で短絡が発生することがわかった。
【００４８】
また、一般的に配線抵抗によるジュール熱損失をできるだけ抑えながら大電流を流すには配線の配線幅を太くすれば良いということは言うまでもないが、微細ＣＭＯＳと高耐圧デバイスとを混載した半導体装置において高耐圧デバイス領域の配線幅のみを太くすると、配線幅の細いものと太いものとが混在することになる。そのため、ＣＭＰ研磨工程時に、広幅配線溝内に形成した溝配線の中央部の表面が周辺部の表面よりも低くなるディッシングと呼ばれる問題が生じ、ＣＭＰ研磨工程に引き続き行われる平坦化や、組み立て工程でのワイヤーボンデイングに大きな支障をきたす。したがって、高耐圧デバイス領域で大電流を流すに当たり配線の配線幅を安易に太くすることはできない。
【００４９】
一方、本実施形態では、微細ＣＭＯＳ４Ａと高耐圧デバイスとを混載した半導体装置において、微細ＣＭＯＳ領域にはダミー配線１４を配置させるが、高耐圧デバイス領域では、ドレイン配線１１５とソース配線１１６との間にはダミー配線を配置しない。こうすることにより、高耐圧デバイスのドレイン配線１１５とソース配線１１６とが短絡することを防止することができる。
【００５０】
また、高耐圧デバイス領域の配線の平面レイアウトを梯子状にしたり、網目状にしたりして、配線表面に所々に穴が空いた平面レイアウトとすることで、実効的に配線幅の太い配線を実現することができる。したがって、配線抵抗の増加を防ぎつつ配線の信頼性を維持しながら高耐圧デバイスで必須とされる大電流を流すことができる。
【００５１】
また、高耐圧デバイスはオフ時の耐圧が高くオン時の抵抗が低いものが要求され、トランジスタと配線に大電流を流せることが要求される。そこで、配線をＣｕとすることにより、配線の断面積をより小さくするでき、かつ、エレクトロマイグレーションを低減することができる。
【００５２】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。たとえば、実施の形態では、高耐圧デバイス領域にはダミー配線を形成しない構成を例に挙げて説明した。しかしながら、実施の形態でも説明したが、本発明者の知見によれば、高耐圧デバイス領域において、配線間に７０Ｖの電圧差が生じる場合には、２．５μｍ以上の間隔とすることで、配線間の信頼性を維持できることが明らかとなっている。そのため、隣接する配線とダミー配線との間を２．５μｍ以上とすることができれば、高耐圧デバイス領域にもダミー配線を形成させても配線間の信頼性を確保できると考えられる。一方、微細ＣＭＯＳ領域では、隣接配線間が０．５μｍとなるようダミー配線が配置されている。したがって、高耐圧デバイス領域のダミー配線の密度を微細ＣＭＯＳ領域の配線間におけるダミー配線の密度よりも低くすることで、配線間の信頼性を維持することができるといえる。
【符号の説明】
【００５３】
１ シリコン基板
２ 素子分離
３ ポリシリコン
４Ａ 微細ＣＭＯＳ
４ａ ＮＭＯＳ
４ｂ ＰＭＯＳ
４Ｂ 高耐圧デバイス
５ シリサイド層
６ シリコン酸化膜
７ コンタクトプラグ
８ 層間絶縁膜
９ ゲート絶縁膜
１１ バリア膜
１４ ダミー配線
１５ 微細配線
１０３ ポリシリコン
１０７ コンタクトプラグ
１０８ 層間絶縁膜
１０９ ゲート絶縁膜
１１５ ドレイン配線
１１６ ソース配線
１１７ ＤＮＷ
１１８ ＰＷ
１１９ ドリフト領域
１２０ ＮＷ
１２１ Ｎ＋拡散層
１２２ Ｐ＋拡散層
３１１ バリア膜
３１２ 金属材料
３１５ ドレイン配線
３１６ ソース配線
４１５ ドレイン配線
４１６ ソース配線
５１５ ドレイン配線
５１６ ソース配線
９０１ Ｐ型シリコン基板
９０３ ゲート電極
９０４ ドレイン配線
９０５ ソース配線
【特許請求の範囲】
【請求項１】
第一のトランジスタと、
前記第一のトランジスタに接続される第一の配線と、
を有する第一領域と、
前記第一のトランジスタよりも耐圧が高い第二のトランジスタと、
前記第二のトランジスタに接続され、平面視において前記第一の配線よりも配線幅が広い第二の配線と、
を有する第二領域と、
を具備し、
前記第二領域には、電気的に孤立したダミー配線が少なくとも前記第二の配線に隣接して配置されない、半導体装置。
【請求項２】
前記第一領域に、電気的に孤立したダミー配線を具備している、請求項１に記載の半導体装置。
【請求項３】
前記第一領域の前記ダミー配線は、前記第一の配線に隣接して配置される、請求項２に記載の半導体装置。
【請求項４】
前記第二領域には、前記ダミー配線が配置されない、請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
第一のトランジスタと、
前記第一のトランジスタに接続される第一の配線と、
を有する第一領域と、
前記第一のトランジスタよりも耐圧が高い第二のトランジスタと、
前記第二のトランジスタに接続され、平面視において前記第一の配線よりも配線幅が広い第二の配線と、
を有する第二領域と、
が設けられ、
前記第一領域及び前記第二領域の両方に電気的に孤立したダミー配線を具備し、
前記第一領域には、前記第一の配線の中心から第一の距離（ｄ１）の範囲内に前記ダミー配線が配置されておらず、前記第二領域には、前記第二の配線の中心から第二の距離（ｄ２）の範囲内に前記ダミー配線が配置されておらず、かつ、ｄ２＞ｄ１を満たす、半導体装置。
【請求項６】
前記第二のトランジスタは、前記第一のトランジスタよりもドレイン耐圧が高い、請求項１乃至５いずれか１項に記載の半導体装置。
【請求項７】
前記第一のトランジスタはＭＯＳトランジスタであり、前記第二のトランジスタはＤｏｕｂｌｅ−Ｄｉｆｆｕｓｅｄ ＭＯＳトランジスタ又はＬａｔｅｒａｌｌｙ Ｄｉｆｆｕｓｅｄ ＭＯＳトランジスタである、請求項６に記載の半導体装置。
【請求項８】
前記第二のトランジスタは、前記第一のトランジスタよりもゲート耐圧が高い、請求項１乃至７いずれか１項に記載の半導体装置。
【請求項９】
前記第一のトランジスタはＭＯＳトランジスタであり、前記第二のトランジスタは、前記第一のトランジスタのゲート絶縁膜よりも厚いゲート絶縁膜を有するＭＯＳトランジスタである、請求項８に記載の半導体装置。
【請求項１０】
前記第一の配線は、複数存在し、
前記第一の領域において、一又は複数の前記ダミー配線が、前記第一の配線の間に配置される、請求項１乃至９のいずれか１項に記載の半導体装置。
【請求項１１】
前記第一の配線及び前記第二の配線は、各々複数存在し、
前記第二の配線間に印加される電圧が、前記第一の配線間に印加される電圧よりも大きい、請求項１乃至１０のいずれか１項に記載の半導体装置。
【請求項１２】
前記第二の配線の表面に開口部が形成されている、請求項１乃至１１のいずれか１項に記載の半導体装置。
【請求項１３】
前記第二の配線の表面に複数の前記開口部が形成されることにより、平面視において梯子状のパターンが前記第二の配線の表面に形成されている、請求項１２に記載の半導体装置。
【請求項１４】
前記第二の配線の表面に複数の前記開口部が形成されることにより、平面視において網目状のパターンが前記第二の配線の表面に形成されている、請求項１２に記載の半導体装置。
【請求項１】
第一のトランジスタと、
前記第一のトランジスタに接続される第一の配線と、
を有する第一領域と、
前記第一のトランジスタよりも耐圧が高い第二のトランジスタと、
前記第二のトランジスタに接続され、平面視において前記第一の配線よりも配線幅が広い第二の配線と、
を有する第二領域と、
を具備し、
前記第二領域には、電気的に孤立したダミー配線が少なくとも前記第二の配線に隣接して配置されない、半導体装置。
【請求項２】
前記第一領域に、電気的に孤立したダミー配線を具備している、請求項１に記載の半導体装置。
【請求項３】
前記第一領域の前記ダミー配線は、前記第一の配線に隣接して配置される、請求項２に記載の半導体装置。
【請求項４】
前記第二領域には、前記ダミー配線が配置されない、請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
第一のトランジスタと、
前記第一のトランジスタに接続される第一の配線と、
を有する第一領域と、
前記第一のトランジスタよりも耐圧が高い第二のトランジスタと、
前記第二のトランジスタに接続され、平面視において前記第一の配線よりも配線幅が広い第二の配線と、
を有する第二領域と、
が設けられ、
前記第一領域及び前記第二領域の両方に電気的に孤立したダミー配線を具備し、
前記第一領域には、前記第一の配線の中心から第一の距離（ｄ１）の範囲内に前記ダミー配線が配置されておらず、前記第二領域には、前記第二の配線の中心から第二の距離（ｄ２）の範囲内に前記ダミー配線が配置されておらず、かつ、ｄ２＞ｄ１を満たす、半導体装置。
【請求項６】
前記第二のトランジスタは、前記第一のトランジスタよりもドレイン耐圧が高い、請求項１乃至５いずれか１項に記載の半導体装置。
【請求項７】
前記第一のトランジスタはＭＯＳトランジスタであり、前記第二のトランジスタはＤｏｕｂｌｅ−Ｄｉｆｆｕｓｅｄ ＭＯＳトランジスタ又はＬａｔｅｒａｌｌｙ Ｄｉｆｆｕｓｅｄ ＭＯＳトランジスタである、請求項６に記載の半導体装置。
【請求項８】
前記第二のトランジスタは、前記第一のトランジスタよりもゲート耐圧が高い、請求項１乃至７いずれか１項に記載の半導体装置。
【請求項９】
前記第一のトランジスタはＭＯＳトランジスタであり、前記第二のトランジスタは、前記第一のトランジスタのゲート絶縁膜よりも厚いゲート絶縁膜を有するＭＯＳトランジスタである、請求項８に記載の半導体装置。
【請求項１０】
前記第一の配線は、複数存在し、
前記第一の領域において、一又は複数の前記ダミー配線が、前記第一の配線の間に配置される、請求項１乃至９のいずれか１項に記載の半導体装置。
【請求項１１】
前記第一の配線及び前記第二の配線は、各々複数存在し、
前記第二の配線間に印加される電圧が、前記第一の配線間に印加される電圧よりも大きい、請求項１乃至１０のいずれか１項に記載の半導体装置。
【請求項１２】
前記第二の配線の表面に開口部が形成されている、請求項１乃至１１のいずれか１項に記載の半導体装置。
【請求項１３】
前記第二の配線の表面に複数の前記開口部が形成されることにより、平面視において梯子状のパターンが前記第二の配線の表面に形成されている、請求項１２に記載の半導体装置。
【請求項１４】
前記第二の配線の表面に複数の前記開口部が形成されることにより、平面視において網目状のパターンが前記第二の配線の表面に形成されている、請求項１２に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１２−５４５３０（Ｐ２０１２−５４５３０Ａ）
【公開日】平成２４年３月１５日（２０１２．３．１５）
【国際特許分類】
【出願番号】特願２０１１−６６４１０（Ｐ２０１１−６６４１０）
【出願日】平成２３年３月２４日（２０１１．３．２４）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年３月１５日（２０１２．３．１５）
【国際特許分類】
【出願日】平成２３年３月２４日（２０１１．３．２４）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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