双方向スイッチ及びその製造方法
【課題】トレンチゲート構造で共用ドレインを有する２つのＭＯＳ型トランジスタから構成される双方向スイッチのオン抵抗の低減を図る。
【解決手段】Ｎ型ウエル層２に複数のトレンチ３を形成する。次に前記複数のトレンチ３に挟まれたＮ型ウエル層２に１列おきにＰ型ボディ層６を形成する。複数のＰ型ボディ層６にはＮ＋型第１ソース層７とＮ＋型第２ソース層９を交互に形成する。Ｎ＋型第１ソース層７を挟む１対のトレンチ３のそれぞれに第１ゲート電極５ａ、Ｎ＋型第２ソース層９を挟む１対のトレンチ３のそれぞれに第２ゲート電極５ｂを形成する。第１ゲート電極５ａが形成されたトレンチ３のＰ型ボディ層６側と反対側の側壁と第２ゲート電極５ｂが形成された同様の側壁に挟まれたＮ型ウエル層２を電界緩和層としてのＮ型ドレイン層１１ａとする。該Ｎ型ドレイン層１１ａを双方向スイッチのオン電流の流れる電流経路とする。
【解決手段】Ｎ型ウエル層２に複数のトレンチ３を形成する。次に前記複数のトレンチ３に挟まれたＮ型ウエル層２に１列おきにＰ型ボディ層６を形成する。複数のＰ型ボディ層６にはＮ＋型第１ソース層７とＮ＋型第２ソース層９を交互に形成する。Ｎ＋型第１ソース層７を挟む１対のトレンチ３のそれぞれに第１ゲート電極５ａ、Ｎ＋型第２ソース層９を挟む１対のトレンチ３のそれぞれに第２ゲート電極５ｂを形成する。第１ゲート電極５ａが形成されたトレンチ３のＰ型ボディ層６側と反対側の側壁と第２ゲート電極５ｂが形成された同様の側壁に挟まれたＮ型ウエル層２を電界緩和層としてのＮ型ドレイン層１１ａとする。該Ｎ型ドレイン層１１ａを双方向スイッチのオン電流の流れる電流経路とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチ型ゲート構造からなるドレインを共有する２つのＭＯＳ型トランジスタで構成される双方向スイッチ及びその製造方法に関し、特に該双方向スイッチのオン抵抗の低減に関する。
【背景技術】
【０００２】
リチュームイオン電池等の二次電池では充電された電荷を電流として負荷に供給する場合、一定レベルまで放電が進んだとき過放電を防止すると共に当該リチューム電池等を再度充電する必要がある。また、充電に際しては当該電池等が過充電されないように制御する必要がある。
【０００３】
従って、リチューム電池等の充放電状態を管理するため、電流の流れる方向が全く正反対になる充電電流と放電電流を制御する双方向スイッチが必要になる。双方向スイッチとして、当初はドレイン電極同士を接続した２つの単体のＭＯＳ型トランジスタを使用していた。
【０００４】
この場合、一方のソース電極をリチューム電池等の陰極等に接続し、他方の端子を負荷や充電器に接続して、２つのＭＯＳ型トランジスタのゲート電極電位、ソース電極電位等を制御ＩＣで制御し双方向スイッチ動作によりリチューム電池等の充放電電流の管理をしていた。
【０００５】
しかし、携帯端末機器の普及に伴い各種部品の小型化が求められ、リチュ−ム電池等の充放電電流を制御する双方向スイッチも、よりコンパクトなものが求められ２つの単体のＭＯＳ型トランジスタを１つの半導体チップで構成する単一の双方向スイッチが開発された。該単一の双方向スイッチの例として、特許文献１にプレーナ型ゲート構造の双方向スイッチが開示されている。
【０００６】
しかし、プレーナ型ゲート構造の場合、ソース−ドレイン間絶縁破壊電圧ＢＶＤＳ確保のため大きな面積が必要なこと、ゲート電極が半導体チップの水平方向に形成されるためセルの微細化が困難でオン抵抗の低減が難しいという問題がある。それに対して、ゲート電極を半導体チップの垂直方向に形成するトレンチ型ゲート構造を採用しパターンの微細化及びオン抵抗の低減を図る試みが特許文献２、特許文献３に開示されている。
【０００７】
トレンチ型ゲートを有する双方向スイッチの断面図を図６に示す。Ｐ型半導体基板５１にＮ型ウエル層５２が形成される。Ｎ型ウエル層５２にはＰ型ボディ層５３が形成され、該Ｐ型ボディ層５３の表面からＮ型ウエル層５２内まで延在するトレンチ５４が形成される。
【０００８】
トレンチ５４内にはその両側壁から底面にゲート絶縁膜５５を介して延在する第１ゲート電極５６ａ及び第２ゲート電極５６ｂが形成される。トレンチ５４内の第１ゲート電極５６ａと第２ゲート電極５６ｂの間に挟まれた領域は絶縁膜６４で埋め込まれ平坦化される。Ｎ型ウエル層５２の内、Ｐ型ボディ層５３の底面の下方のトレンチ５４の両側壁からトレンチ５４の底面までゲート絶縁膜５５を介して延在するＮ型ウエル層５２は両ＭＯＳ型トランジスタの共通のＮ型ドレイン層６５ａ、６５ｂを構成する。
【０００９】
Ｎ型ドレイン層６５ａは、トレンチ５４の下方の第１ゲート電極５６ａと第２ゲート電極５６ｂの先端部同士の間の部分のＮ型ドレイン層である。またＮ型ドレイン層６５ｂは、トレンチ５４の両側のＰ型ボディ層５３の下部のトレンチ５４の側壁からそれぞれトレンチ５３の底面の第１ゲート電極５６ａ、又は第２ゲート電極５６ｂの先端部まで延在するＮ型ドレイン層である。
【００１０】
トレンチ５４の両側にはそれぞれのＰ型ボディ層５３にＮ＋型第１ソース層５７、Ｎ＋型第２ソース層５８が形成される。また、Ｎ＋型第１ソース層５７及びＮ＋型第２ソース層５８のそれぞれに、それぞれのＰ型ボディ層５３と接続されるＰ＋型第１コンタクト層５９、Ｐ＋型第２コンタクト層６０が形成される。
【００１１】
Ｎ＋型第１ソース層５７等上に層間絶縁膜６１が形成され、層間絶縁膜６１に形成されたコンタクトホールを介してＮ＋型第１ソース層５７等と接続する第１ソース電極６２及びＮ＋型第２ソース層５８等と接続する第２ソース電極６３が形成される。ゲート電極５６も層間絶縁膜６１に形成された不図示のコンタクトホールを介して層間絶縁膜６１上に引き出される。
【００１２】
図７は双方向スイッチの等価回路図である。双方向スイッチは共有ドレイン層Ｄで連結された２つのＭＯＳ型トランジスタで構成される。図７（ａ）は双方向スイッチがオン状態のときの各電極の電位を示している。第１ソース電極Ｓ１に高電圧ＶＨが印加され、第２ソース電極Ｓ２に低電圧ＶＬが印加される。
【００１３】
なお、図６と対応させた場合、Ｓ１は第１ソース電極６２、Ｓ２は第２ソース電極６３、Ｄは共用ドレイン層６５ａ＋６５ｂ、Ｇ１は第１ゲート電極５６ａ、Ｇ２は第２ゲート電極５６ｂを示すので以下には図６の記号を使用して説明を進める。
【００１４】
第１ゲート電極５６ａにＶＨ＋Ｖｔ（閾値電圧）以上の電圧を印加し、第２ゲート電極５６ｂにＶＬ＋Ｖｔ以上の電圧を印加することにより、ゲート電極５６ａ、５６ｂとゲート絶縁膜５５を介して隣接する図６に示すそれぞれのＰ型ボディ層５３のゲート絶縁膜５５との界面に不図示のＮ型チャネル層が形成される。
【００１５】
その結果、高電位の第１ソース電極６２から第１ソース電極６２側のチャネル層をとおり共有ドレイン層６５ａ＋６５ｂにオン電流が流れる。共有ドレイン層６５ａ＋６５ｂに流れ込んだオン電流は第２ソース電極６３側のＰ型ボディ層５３に形成されたチャネルを経由し低電位の第２ソース電極６３に流れ込む。即ち、第１ソース電極６２から第２ソース電極６３に向かう１つの電流経路ができる。
【００１６】
逆に、第２ソース電極６３に高電圧ＶHを、第１ソース電極６２に低電圧ＶＬを印加し、各ゲート電極５６ａ、５６ｂに適切な電圧を印加することにより、第２ソース電極６３から第１ソース電極６２に向かう電流経路ができる。即ち、各電極に印加する電圧を適切に設定する事により双方向スイッチ動作が可能となる。
【００１７】
図７（ｂ）は双方向スイッチに流れている電流を遮断しオフ状態にするときの各電極への印加電圧を表示している。高電圧ＶＨが印加されている第１ソース電極６２側の第１ゲート電極に対する印加電圧をＶＨ＋ＶｔからＶHに、低電圧ＶＬが印加されている第２ソース電極側の第２ゲート電極５６ｂの印加電圧をＶＬ＋ＶｔからＶＬに低下させている。
【００１８】
この結果、双方のチャネル層が消滅しオン電流が遮断されオフ状態になる。この場合、双方向スイッチを構成する両ＭＯＳ型トランジスタにはＰ型ボディ層５３とＮ型ウエル層５２の間で寄生ダイオードが形成されているが低電圧ＶＬが印加されている側の寄生ダイオードに逆バイアスが印加された状態になるため寄生ダイオードを経由する電流も遮断される。
【先行技術文献】
【特許文献】
【００１９】
【特許文献１】特開平１１−２２４９５０号公報
【特許文献２】特開２００４−２７４０３９号公報
【特許文献３】特開２００２−１１８２５８号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
上述の双方向スイッチはトレンチ型ゲート構造を採用しているため、微細化が可能となり電流駆動能力も高くオン状態でのオン抵抗も低い。しかし、機器の小型化の更なる進展等に伴う双方向スイッチに対する一層の低オン抵抗の要求に対しては必ずしも十分なものとはいえない。双方向スイッチのオン状態での更なる低オン抵抗の実現が課題となる。
【課題を解決するための手段】
【００２１】
本発明の双方向スイッチは、第２導電型の半導体基板上に形成された第１導電型の第１の半導体層と、前記第１の半導体層に形成された複数のトレンチと、前記トレンチ内にゲート絶縁膜を介して形成されたポリシリコンからなるゲート電極と、複数の前記トレンチのそれぞれに挟まれた前記第１の半導体層に一列おきに形成された複数の第２導電型のボディ層と、複数の前記ボディ層に交互に形成された第１導電型の第１ソース層及び第２ソース層と、前記第１ソース層と前記第２ソース層の間の２つの前記トレンチの側壁間に挟まれた前記第１の半導体層からなる共用ドレイン層と、を具備することを特徴とする。
【００２２】
また、本発明の双方向スイッチは、前記共用ドレイン層の幅が所望のソース−ドレイン間絶縁破壊電圧が得られる幅であることを特徴とする。
【００２３】
また、本発明の双方向スイッチは、前記双方スイッチがオン状態のとき、オン電流が前記第１ソース層と前記第２ソース層の間の２つの前記トレンチの側壁面に形成されたそれぞれの電荷蓄積層の一方側から他方側に、該２つのトレンチに挟まれた前記第１の半導体層からなる前記共用ドレイン層を面状に流れることを特徴とする。
【００２４】
本発明の双方向スイッチの製造方法は、第２導電型の半導体基板上に第１導電型の第１の半導体層を形成する工程と、前記第１の半導体層に複数のトレンチを形成する工程と、前記トレンチ内にゲート絶縁膜を介してポリシリコンからなるゲート電極を形成する工程と、複数の前記トレンチのそれぞれに挟まれた前記第１の半導体層に一列おきに複数の第２導電型のボディ層を形成する工程と、複数の前記ボディ層に交互に第１導電型の第１ソース層及び第２ソース層を形成する工程と、前記第１ソース層と前記第２ソース層の間の２つの前記トレンチの側壁間に挟まれた前記第１の半導体層で共用ドレイン層を形成する工程と、を有することを特徴とする。
【００２５】
また、本発明の双方向スイッチの製造方法は、前記共用ドレイン層の幅を所望のソース−ドレイン間絶縁破壊電圧が得られる幅に形成したことを特徴とする。
【発明の効果】
【００２６】
本発明の双方向スイッチによれば、双方向スイッチを構成する２つのＭＯＳ型トランジスタの各ゲート電極が形成された両トレンチの側壁間をオン電流の電流経路として利用することが可能になった。従って、従来の双方向スイッチよりもオン抵抗を低減することができた。
【図面の簡単な説明】
【００２７】
【図１】本発明の実施形態における双方向スイッチ及びその製造方法を示す断面図である。
【図２】本発明の実施形態における双方向スイッチのオン電流の電流経路を示す断面図である。
【図３】本発明の実施形態における双方向スイッチのオフ状態での空乏層の拡がりを模式的に示す断面図である。
【図４】双方向スイッチの構造別に規格化されたソース−ドレイン間絶縁破壊電圧ＢＶＤＳと規格化されたオン抵抗の関係を示すグラフである。
【図５】本実施形態の第１、第２ゲート電極と同じ構成で両ゲート電極間に絶縁膜を充填した双方向スイッチを示す断面図である。
【図６】従来の双方向スイッチを示す断面図である。
【図７】ドレインを共有する２つのＭＯＳ方トランジスタからなる双方向スイッチのオン状態時及びオフ状態時の各電極のバイアス状態を示す回路図である。
【発明を実施するための形態】
【００２８】
本発明の実施形態について図１に基づいて説明する。図１は本実施形態における双方向スイッチの断面図である。Ｐ型半導体基板１にＮ型ウエル層２が形成される。Ｎ型ウエル層２にはその表面から複数のトレンチ３が形成され、各トレンチ３間に挟まれた領域のＮ型ウエル層２には１列おきにＰ型ボディ層６が形成される。
【００２９】
各Ｐ型ボディ層６には交互にＮ＋型第１ソース層７、Ｐ＋型第１コンタクト層８及びＮ＋型第２ソース層９、Ｐ＋型第２コンタクト層１０が形成される。Ｎ＋型第１ソース層７等を挟む左右のトレンチ３にはゲート絶縁膜４を介して第１ゲート電極５ａが形成され、Ｎ＋型第２ソース層９等を挟む左右のトレンチ３にはゲート絶縁膜４を介して第２ゲート電極５ｂが形成される。
【００３０】
第１ゲート電極５ａが形成されたトレンチ３と第２ゲート電極５ｂが形成されたトレンチ３の間にゲート絶縁膜４を介して挟まれたＮ型ウエル層２は、各トレンチ３の底面から側面にゲート絶縁膜４を介して延在するＮ型ウエル層２と共に電界緩和層として機能するＮ型ドレイン層１１ａを構成する。
【００３１】
トレンチ３の側壁のゲート絶縁膜４とＰ型ボディ層６との界面には、第１ゲート電極５ａ、第２ゲート電極５ｂに適切な電圧が印加されたときＮ型反転層からなるチャネル層が形成される。また、トレンチ３の側壁のゲート絶縁膜４と電界緩和層たるＮ型ドレイン層１１ａ，１１ｂの界面には適切な電圧が印加されたときＮ型蓄積層が形成される。
【００３２】
このように、２つのトレンチ３に形成されたゲート電極５ａ、５ｂ間にゲート絶縁膜４を介して挟まれた間隔ｘのＮ型ウエル層２をＮ型ドレイン層１１ａの一部として構成し、双方向スイッチがオン状態のときのオン電流の電流経路に利用するのが本発明の特徴である。
【００３３】
図６に示す従来の双方向スイッチでは２つのゲート電極５６ａ、５６ｂ間に絶縁膜６４しか存在しない。従って、オン電流は２つのゲート電極５６ａ、５６ｂ間の間隔ｘの絶縁膜６４を電流経路として利用できない。トレンチ５４の底面にゲート絶縁膜５５を介して延在するＮ型ドレイン層６５ａ、６５ｂのみがオン電流の経路になる。
【００３４】
Ｎ＋型第１ソース層７等を含む半導体基板１の表面に堆積された層間絶縁膜１２に形成されたコンタクトホールを介してＮ＋型第１ソース層７及びＰ＋型第１コンタクト層と接続する第１ソース電極１３が形成される。同様に、Ｎ＋型第２ソース層７及びＰ＋型第２コンタクト層と接続する第２ソース電極１４が形成される。ゲート電極５ａ、５ｂも同様に不図示のゲート引き出し電極により層間絶縁膜１２上に引き出される。
【００３５】
係る構成をとる本実施形態の双方向スイッチの動作について図２、図３及び図７に基づいて詳細に説明する。図７は前述の如く双方向スイッチのオン、オフ動作時の各電極に印加されるバイアス電圧状態を示している。図７（ａ）がオン状態時のバイアス状態、図７（ｂ）はオン状態の双方向スイッチをオフさせる場合のバイアス状態である。
【００３６】
双方向スイッチがオン状態のときは高電圧が印加されたソース電極側のゲート電極にはそれより少なくともＶｔ以上高い電圧が印加され、低電圧が印加されたソース電極側のゲート電極にはそれより少なくともＶｔ以上高い電圧が印加される。
【００３７】
この結果、両ＭＯＳ型トランジスタのＰ型ボディ層６にチャネルが形成され、高電位のソース電極側から低電位のソース電極側に向かってオン電流が流れる。いずれのソース電極を高電位にするかにより双方向にオン電流を流す双方向スイッチとして動作する。
【００３８】
図２は第１ソース電極１３に高電圧ＶＨを、第１ゲート電極５ａにＶＨ＋Ｖｔ印加し、第２ソース電極１４に低電圧ＶＬを、第２ゲート電極５ｂにＶＬ＋Ｖｔを印加して、双方向スイッチをオン状態にしたときの第１ソース電極１３から第２ソース電極１４に至るオン電流の電流経路を矢印で示している。
【００３９】
第１ゲート電極５ａに対して第１ソース電極１３とＰ＋型第１コンタクト８で連結されたＰ型ボディ層６の電位ＶＨより高い電圧ＶＨ＋Ｖｔが印加されるため、該Ｐ型ボディ層６のゲート絶縁膜４との界面領域に不図示のＮ型第１チャネル層が形成される。また、Ｎ型ウエル層２の一部で構成するＮ型ドレイン層１１ａ、１１ｂのゲート絶縁膜４との界面領域には、同図に示すように、高電位のゲート電極５ａにより電子が吸い寄せられＮ型第１蓄積層１５が形成される。
【００４０】
第２ゲート電極５ｂのゲート絶縁膜４との界面のＮ型ドレイン層１１ａ、１１ｂにも同様にＮ型第２蓄積層１６が形成され、第２ゲート電極５ｂのゲート絶縁膜４との界面のＰ型ボディ層６には不図示のＮ型第２チャネル層が形成される。同図ではＮ型第１蓄積層１５、Ｎ型第２蓄積層１６の幅は電流の流れが分かるように誇張して表示している。
【００４１】
第１ソース電極１３から第２ソース電極１４に至るオン電流の電流経路は以下の如くである。先ず、第１ソース電極１３からＮ＋型ソース層７に流入したオン電流は矢印に示すように不図示のＮ型第１チャネル層を経由してＰ型ボディ層６の下方のＮ型ドレイン層１１ｂのゲート絶縁膜４の界面に形成されたＮ型第１蓄積層１５に流入する。
【００４２】
Ｎ型第１蓄積層１５に流入したオン電流の多くはトレンチ３の底面の下方に形成された低抵抗のＮ型第１蓄積層１５内を流れる。一部はＮ型第１蓄積層１５からＮ型ドレイン層１１ｂ、１１ａに流れ出て第２ゲート電極５ｂが形成されたトレンチ３の下方のＮ型ドレイン層１１ｂに向かって流れる。
【００４３】
トレンチ３の底面の下方に形成された低抵抗のＮ型第１蓄積層１５内を流れるオン電流は、主として第１ゲート電極５ａが形成されたトレンチ３のＮ型第１チャネル層が形成された側壁と対峙する側壁の外側のＮ型ドレイン層１１ａにゲート絶縁膜４を介して形成されたＮ型第１蓄積層１５内に流れ込む。
【００４４】
オン電流の一部はトレンチ３の側壁に形成されたＮ型第１蓄積層１５を経由せず、直接第２ゲート電極５ｂが形成されたトレンチ３の底面のＮ型第２蓄積層１６、またはＮ型ドレイン層１１ｂに向かって、両トレンチ３間の下層領域のＮ型ドレイン層１１ａを経由して流れる。
【００４５】
第１ゲート電極５ａが形成されたトレンチ３の側壁に形成されたＮ型第１蓄積層１５内に流れ込んだオン電流は、矢印で示すように、２つのトレンチ３に挟まれたＮ型ドレイン層１１ａ内を、他方のトレンチ３の側壁にゲート絶縁膜４を介して形成されたＮ型第２蓄積層１６に向かって流れる。即ち、オン電流は両トレンチ３の広い面積を有する側壁面の間のＮ型ドレイン層１１ａを面状になって流れる。
【００４６】
それに対して、従来の双方向スイッチの場合、図６に示すトレンチ５４の下方のＮ型ドレイン層６５ａ、６５ｂだけが電流経路になり得、絶縁膜６４で埋め込まれたゲート電極５６ａとゲート電極５６ｂ間は電流経路となり得ない。このため、広い電流経路を実現した本実施形態の双方向スイッチのオン抵抗は、従来の狭い電流経路の双方向スイッチのオン抵抗に比べて低くなる。これが本実施形態の特徴である。
【００４７】
第２ゲート電極５ｂが形成されたトレンチ３の側壁のＮ型第２蓄積層１６に流れ込んだオン電流は該Ｎ型第２蓄積層１６内をトレンチ３の底面側のＮ型第２蓄積層に向かって流れＮ型第１蓄積層、Ｎ型第２蓄積層の外側のＮ型ドレイン層１１ｂを流れてきたオン電流と共に不図示のＮ型第２チャネル層を経由してＮ＋型ソース層９から第２ソース電極１４に流れ込む。このようにして第１ソース電極１３から第２ソース電極１４に至る双方向スイッチのオン電流の電流経路が形成される。
【００４８】
次に、オン状態の双方向スイッチをオフ状態にした場合の双方向スイッチの絶縁破壊電圧がどこで決定されるか検討する。オン状態の双方向スイッチをオフ状態にするためには前述したように、図３で示せば、低電圧ＶＬが印加された第２ソース電極１４側の第２ゲート電極５ｂの電圧をオン状態のＶＬ＋ＶｔからＶＬに落とし、高電圧ＶＨが印加された第１ソース電極１３側の第１ゲート電極５ａの電圧をオン状態のＶＨ＋ＶｔからＶＨに落とす。
【００４９】
この場合、第１ソース電極１３、第１ゲート電極５ａ及び第１ソース電極１３とＰ＋型第１コンタクト層８で連結されるＰ型ボディ層６の電位は高電位ＶＨになる。また、第２ソース電極１４、第２ゲート電極５ｂ及び第２ソース電極１４とＰ＋型第２コンタクト層１０で連結されるＰ型ボディ層６の電位は低電位ＶＬになる。
【００５０】
この結果、図３に概略で円弧状の波形で示す空乏層１８が低電位側のＰ型ボディ層６から主に電界緩和層であるＮ型ドリフト層１１ｂ、１１ａ側に向かって拡がる。両トレンチ３の側壁間に挟まれた領域のＮ型ドレイン層１１ａにもその幅一杯空乏層１８が拡がっている。
【００５１】
空乏層１８は、第１ゲート電極５ａが高電位になっているため該第１ゲート電極５ａが形成されたトレンチ３の底面のＰ型ボディ層６が形成された側の反対側のコーナー部で拡がりが悪くなり、双方向スイッチの絶縁破壊電圧が決定されるとも思われる。
【００５２】
しかし、両トレンチ３間の電界緩和層であるＮ型ドレイン層１１ａには両ゲート電極５ａ、５ｂ間の電位差ＶＨ―ＶＬによる電界が印加される。この電界は両トレンチ３のそれぞれのゲート絶縁膜４と両ゲート絶縁膜４に挟まれた電界緩和層たるＮ型ドレイン層１１ａで負担する。ゲート絶縁膜４が薄い場合、その大部分は両ゲート絶縁膜４に挟まれた電界緩和層たるＮ型ドレイン層１１ａで負担することになる。
【００５３】
Ｎ型ドレイン層１１ａの幅も含む前述の低電位のＰ型ボディ層６から高電位の第１ゲート電極５ａが形成されたトレンチ３の底面までの距離に比べ、両トレンチ３間に挟まれた領域の電界緩和層たるＮ型ドレイン層１１ａの幅は小さい。従って、両トレンチ３間のＮ型ドレイン層１１ａの絶縁破壊がより早く起こる。結論として、双方向スイッチのオフ状態での絶縁破壊電圧ＢＶＤＳは図１で示す両トレンチ３間に挟まれたＮ型ドレイン層１１ａの幅ｘで決定される。
【００５４】
このことは図６に示す従来の１つのトレンチ５４の両側壁にスプリット型の第１ゲート電極５６ａ、第２ゲート電極５６ｂを形成した場合も同じである。双方向スイッチの絶縁破壊電圧はトレンチ５４の底面でのゲート電極５６ａと５６ｂの間の距離で決まる。即ち、両ゲート電極５６ａ、５６ｂが形成されたトレンチ５４底面に絶縁膜５５を介して延在するＮ型ドレイン層６５ａ、６５ｂの内、同図に示す両ゲート電極５６ａと５６ｂで挟まれた幅ｘのＮ型ドレイン層６５ａで決定される。
【００５５】
従って、従来構造のスプリット型ゲート電極でその間に絶縁膜６４を充填した構造でも、本実施形態の独立した２つのゲート電極の間にＮ型ドレイン層１１ａを挟んだ構造でも、双方向スイッチのオフ時の絶縁破壊電圧ＢＶＤＳは、両ゲート電極間の距離ｘが同一である限り同様な値になる。
【００５６】
それに対して、本実施形態の双方向スイッチがオン状態のときのオン抵抗は従来構造の双方向スイッチのオン抵抗に比べて改善される。図４に基づいてオン抵抗が改善される様子を説明する。図４は横軸に双方向スイッチの絶縁破壊電圧ＢＶＤＳをとり縦軸に双方向スイッチのオン抵抗をとってその相関関係を示している。従来構造Ａ、本実施形態の構造Ｂ、本実施形態と同様の独立したゲート電極であって両トレンチ間をＮ型ドレイン層１１ａの代わり絶縁膜１７で充填した図５に示す構造Ｃで比較している。
【００５７】
いずれの構造も両ゲート電極５ａ、５ｂ間のＮ型ドレイン層１１ａの幅は同程度に構成している。ゲート電極の幅は従来構造に対して本実施形態では２倍程度の幅にしている。構造Ｂと構造Ｃはゲート電極の幅は同一として両ゲート電極間をＮ型ドレイン層１１ａで充填した場合と絶縁膜１７で充填した場合のオン抵抗の差を示している。
【００５８】
同図から全体構造は同一としたままで両ゲート電極間を充填する材料を従来の絶縁膜１７にした構造ＣからＮ型ドリフト層１１ａに代えた構造Ｂにすることによるオン抵抗の低減の様子が確認できる。オン抵抗の改善割合は絶縁破壊電圧ＢＶＤＳが高くなるほど大きい。
【００５９】
同図にはゲート電極の幅が本実施形態の半分程度の従来構造Ａのオン抵抗が示される。従来構造Ａはゲート電極の幅が狭くなった分だけＮ型ドレイン層１１ｂの部分の距離が短くなっている。高抵抗のＮ型ドレイン層１１ｂが短くなれば従来構造のオン抵抗が低くなるのが当然であるがゲート電極５ａ、５ｂの幅が大きくＮ型ドレイン層１１ｂの距離が長い本実施形態のほうがオン抵抗は低くなっている。
【００６０】
両ゲート電極５ａ、５ｂの間を従来のように絶縁膜１７で埋め込む方式から本実施形態で示すようにＮ型ドリフト層１１ａで埋め込むことによりオン電流の電流経路が広くなり双方向スイッチのオン抵抗が大きく改善された結果である。同図から特に絶縁破壊電圧ＢＶＤＳの高い双方向スイッチにおいてその効果が大きいことがわかる。
【００６１】
なお、本実施形態のゲート電極５ａ、５ｂの幅を従来の双方向スイッチのゲート電極５６ａ、５６ｂと同じ幅まで縮めれば、従来の双方向スイッチのオン抵抗から構造Ｃから構造Ｂへのオン抵抗の改善割合と同様の改善が可能である。
【００６２】
本実施形態に係る双方向スイッチの製造方法について図１に基づき以下に簡単に説明する。先ず、Ｐ型半導体基板１を準備し、該Ｐ型半導体基板１に所定の方法でリン（Ｐ）等を熱拡散してＮ型ウエル層２を形成する。Ｎ型ウエル層２の代わりに所定の方法によりＮ型エピタキシャル層を形成しても良い。
【００６３】
次にＮ型ウエル層２の表面から内部に延在する複数のトレンチ３を所定の異方性エッチング等により形成する。次に、所定の熱酸化法等によりトレンチ３の内壁からＰ型半導体基板１の表面に延在するゲート絶縁膜４を形成する。ゲート絶縁膜４はシリコン酸化膜またはシリコン酸化膜とその他の絶縁膜の多層膜としてもよい。
【００６４】
次に、所定のＣＶＤ法等によりトレンチ３の内部を埋設しＰ型半導体基板１の表面に延在するポリシリコン膜を形成し、該ポリシリコン膜にリン（Ｐ）等を熱拡散等する。次に
該ポリシリコン膜を所定のエッチバックすることにより、トレンチ３にポリシリコンからなる複数の第１ゲート電極５ａ、第２ゲート電極５ｂを形成する。
【００６５】
その後、酸化膜を形成し、２つのトレンチ３に挟まれた複数のＮ型ウエル層２の１つおきにレジストマスク等を使用し所定のイオン注入法等によりボロン（Ｂ）を注入しＰ型ボディ層６を形成する。Ｐ型ボディ層６はトレンチ３の側壁の所定の深さまで形成する。
【００６６】
次に複数のＰ型ボディ層６に所定のレジストマスク等を使用して所定のイオン注入法により砒素（Ａｓ）等を注入し、該Ｐ型ボディ層に交互にＮ＋型第１ソース層７、Ｎ＋型第２ソース層９を形成する。所定のレジストマスク等を使用して所定のイオン注入法によりボロン（Ｂ）等をイオン注入しＮ＋型第１ソース層７にはＰ＋型第１コンタクト層８、Ｎ＋型第２ソース層９にはＰ＋型第２コンタクト層１０を形成する。
【００６７】
次に、層間絶縁膜１２を所定のＣＶＤ法等により形成し、該層間絶縁膜１２に所定の方法で形成されたコンタクトホールを介してＮ＋型第１ソース層７等に接続する第１ソース電極１３を、Ｎ＋型第２ソース層９と接続する第２ソース電極を所定のスパッタ法、フォトエッチング法により形成する。また、不図示ではあるが、ゲート電極に対して所定の方法で形成されたコンタクトホールを介して接続するゲート引き出し電を形成する。
【００６８】
必要に応じ多層配線構造とし、最上層にパッシベーション膜を堆積等することにより所定の双方向スイッチが完成する。通常のＭＯＳ方トランジスタの製造方法と概略同様の方法で製造することができる。
【００６９】
ここで、２つのトレンチ３の側壁に挟まれたＰ型ボディ層６の形成されていない領域は前述の如くＮ型ドレイン層１１ａの一部となり、この間を双方向スイッチのオン電流が広く面状になって流れる。
【符号の説明】
【００７０】
１ Ｐ型半導体基板 ２ Ｎ型ウエル層 ３ トレンチ ４ ゲート絶縁膜
５ａ 第１ゲート電極 ５ｂ 第２ゲート電極 ６ Ｐ型ボディ層
７ Ｎ＋型第１ソース層 ８ Ｐ＋型第１コンタクト層 ９ Ｎ＋型第２ソース層
１０ Ｐ＋型第２コンタクト層 １１ａ，１１ｂ Ｎ型ドレイン層
１２ 層間絶縁膜 １３ 第１ソース電極 １４ 第２ソース電極
１５ Ｎ型第１蓄積層 １６ Ｎ型第２蓄積層 １７ 絶縁膜
１８ 空乏層の拡がり ５１ Ｐ型半導体基板 ５２ Ｎ型ウエル層
５３ Ｐ型ボディ層 ５４ トレンチ ５５ ゲート絶縁膜
５６ａ 第１ゲート電極 ５６ｂ 第２ゲート電極 ５７ Ｎ＋型第１ソース層 ５８ Ｎ＋型第２ソース層 ５９ Ｐ＋型第１コンタクト層
６０ Ｐ＋型第２コンタクト層 ６１ 層間絶縁膜 ６２ 第１ソース電極
６３ 第２ソース電極 ６４ 絶縁膜 ６５ａ，６５ｂ Ｎ型ドレイン層
【技術分野】
【０００１】
本発明は、トレンチ型ゲート構造からなるドレインを共有する２つのＭＯＳ型トランジスタで構成される双方向スイッチ及びその製造方法に関し、特に該双方向スイッチのオン抵抗の低減に関する。
【背景技術】
【０００２】
リチュームイオン電池等の二次電池では充電された電荷を電流として負荷に供給する場合、一定レベルまで放電が進んだとき過放電を防止すると共に当該リチューム電池等を再度充電する必要がある。また、充電に際しては当該電池等が過充電されないように制御する必要がある。
【０００３】
従って、リチューム電池等の充放電状態を管理するため、電流の流れる方向が全く正反対になる充電電流と放電電流を制御する双方向スイッチが必要になる。双方向スイッチとして、当初はドレイン電極同士を接続した２つの単体のＭＯＳ型トランジスタを使用していた。
【０００４】
この場合、一方のソース電極をリチューム電池等の陰極等に接続し、他方の端子を負荷や充電器に接続して、２つのＭＯＳ型トランジスタのゲート電極電位、ソース電極電位等を制御ＩＣで制御し双方向スイッチ動作によりリチューム電池等の充放電電流の管理をしていた。
【０００５】
しかし、携帯端末機器の普及に伴い各種部品の小型化が求められ、リチュ−ム電池等の充放電電流を制御する双方向スイッチも、よりコンパクトなものが求められ２つの単体のＭＯＳ型トランジスタを１つの半導体チップで構成する単一の双方向スイッチが開発された。該単一の双方向スイッチの例として、特許文献１にプレーナ型ゲート構造の双方向スイッチが開示されている。
【０００６】
しかし、プレーナ型ゲート構造の場合、ソース−ドレイン間絶縁破壊電圧ＢＶＤＳ確保のため大きな面積が必要なこと、ゲート電極が半導体チップの水平方向に形成されるためセルの微細化が困難でオン抵抗の低減が難しいという問題がある。それに対して、ゲート電極を半導体チップの垂直方向に形成するトレンチ型ゲート構造を採用しパターンの微細化及びオン抵抗の低減を図る試みが特許文献２、特許文献３に開示されている。
【０００７】
トレンチ型ゲートを有する双方向スイッチの断面図を図６に示す。Ｐ型半導体基板５１にＮ型ウエル層５２が形成される。Ｎ型ウエル層５２にはＰ型ボディ層５３が形成され、該Ｐ型ボディ層５３の表面からＮ型ウエル層５２内まで延在するトレンチ５４が形成される。
【０００８】
トレンチ５４内にはその両側壁から底面にゲート絶縁膜５５を介して延在する第１ゲート電極５６ａ及び第２ゲート電極５６ｂが形成される。トレンチ５４内の第１ゲート電極５６ａと第２ゲート電極５６ｂの間に挟まれた領域は絶縁膜６４で埋め込まれ平坦化される。Ｎ型ウエル層５２の内、Ｐ型ボディ層５３の底面の下方のトレンチ５４の両側壁からトレンチ５４の底面までゲート絶縁膜５５を介して延在するＮ型ウエル層５２は両ＭＯＳ型トランジスタの共通のＮ型ドレイン層６５ａ、６５ｂを構成する。
【０００９】
Ｎ型ドレイン層６５ａは、トレンチ５４の下方の第１ゲート電極５６ａと第２ゲート電極５６ｂの先端部同士の間の部分のＮ型ドレイン層である。またＮ型ドレイン層６５ｂは、トレンチ５４の両側のＰ型ボディ層５３の下部のトレンチ５４の側壁からそれぞれトレンチ５３の底面の第１ゲート電極５６ａ、又は第２ゲート電極５６ｂの先端部まで延在するＮ型ドレイン層である。
【００１０】
トレンチ５４の両側にはそれぞれのＰ型ボディ層５３にＮ＋型第１ソース層５７、Ｎ＋型第２ソース層５８が形成される。また、Ｎ＋型第１ソース層５７及びＮ＋型第２ソース層５８のそれぞれに、それぞれのＰ型ボディ層５３と接続されるＰ＋型第１コンタクト層５９、Ｐ＋型第２コンタクト層６０が形成される。
【００１１】
Ｎ＋型第１ソース層５７等上に層間絶縁膜６１が形成され、層間絶縁膜６１に形成されたコンタクトホールを介してＮ＋型第１ソース層５７等と接続する第１ソース電極６２及びＮ＋型第２ソース層５８等と接続する第２ソース電極６３が形成される。ゲート電極５６も層間絶縁膜６１に形成された不図示のコンタクトホールを介して層間絶縁膜６１上に引き出される。
【００１２】
図７は双方向スイッチの等価回路図である。双方向スイッチは共有ドレイン層Ｄで連結された２つのＭＯＳ型トランジスタで構成される。図７（ａ）は双方向スイッチがオン状態のときの各電極の電位を示している。第１ソース電極Ｓ１に高電圧ＶＨが印加され、第２ソース電極Ｓ２に低電圧ＶＬが印加される。
【００１３】
なお、図６と対応させた場合、Ｓ１は第１ソース電極６２、Ｓ２は第２ソース電極６３、Ｄは共用ドレイン層６５ａ＋６５ｂ、Ｇ１は第１ゲート電極５６ａ、Ｇ２は第２ゲート電極５６ｂを示すので以下には図６の記号を使用して説明を進める。
【００１４】
第１ゲート電極５６ａにＶＨ＋Ｖｔ（閾値電圧）以上の電圧を印加し、第２ゲート電極５６ｂにＶＬ＋Ｖｔ以上の電圧を印加することにより、ゲート電極５６ａ、５６ｂとゲート絶縁膜５５を介して隣接する図６に示すそれぞれのＰ型ボディ層５３のゲート絶縁膜５５との界面に不図示のＮ型チャネル層が形成される。
【００１５】
その結果、高電位の第１ソース電極６２から第１ソース電極６２側のチャネル層をとおり共有ドレイン層６５ａ＋６５ｂにオン電流が流れる。共有ドレイン層６５ａ＋６５ｂに流れ込んだオン電流は第２ソース電極６３側のＰ型ボディ層５３に形成されたチャネルを経由し低電位の第２ソース電極６３に流れ込む。即ち、第１ソース電極６２から第２ソース電極６３に向かう１つの電流経路ができる。
【００１６】
逆に、第２ソース電極６３に高電圧ＶHを、第１ソース電極６２に低電圧ＶＬを印加し、各ゲート電極５６ａ、５６ｂに適切な電圧を印加することにより、第２ソース電極６３から第１ソース電極６２に向かう電流経路ができる。即ち、各電極に印加する電圧を適切に設定する事により双方向スイッチ動作が可能となる。
【００１７】
図７（ｂ）は双方向スイッチに流れている電流を遮断しオフ状態にするときの各電極への印加電圧を表示している。高電圧ＶＨが印加されている第１ソース電極６２側の第１ゲート電極に対する印加電圧をＶＨ＋ＶｔからＶHに、低電圧ＶＬが印加されている第２ソース電極側の第２ゲート電極５６ｂの印加電圧をＶＬ＋ＶｔからＶＬに低下させている。
【００１８】
この結果、双方のチャネル層が消滅しオン電流が遮断されオフ状態になる。この場合、双方向スイッチを構成する両ＭＯＳ型トランジスタにはＰ型ボディ層５３とＮ型ウエル層５２の間で寄生ダイオードが形成されているが低電圧ＶＬが印加されている側の寄生ダイオードに逆バイアスが印加された状態になるため寄生ダイオードを経由する電流も遮断される。
【先行技術文献】
【特許文献】
【００１９】
【特許文献１】特開平１１−２２４９５０号公報
【特許文献２】特開２００４−２７４０３９号公報
【特許文献３】特開２００２−１１８２５８号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
上述の双方向スイッチはトレンチ型ゲート構造を採用しているため、微細化が可能となり電流駆動能力も高くオン状態でのオン抵抗も低い。しかし、機器の小型化の更なる進展等に伴う双方向スイッチに対する一層の低オン抵抗の要求に対しては必ずしも十分なものとはいえない。双方向スイッチのオン状態での更なる低オン抵抗の実現が課題となる。
【課題を解決するための手段】
【００２１】
本発明の双方向スイッチは、第２導電型の半導体基板上に形成された第１導電型の第１の半導体層と、前記第１の半導体層に形成された複数のトレンチと、前記トレンチ内にゲート絶縁膜を介して形成されたポリシリコンからなるゲート電極と、複数の前記トレンチのそれぞれに挟まれた前記第１の半導体層に一列おきに形成された複数の第２導電型のボディ層と、複数の前記ボディ層に交互に形成された第１導電型の第１ソース層及び第２ソース層と、前記第１ソース層と前記第２ソース層の間の２つの前記トレンチの側壁間に挟まれた前記第１の半導体層からなる共用ドレイン層と、を具備することを特徴とする。
【００２２】
また、本発明の双方向スイッチは、前記共用ドレイン層の幅が所望のソース−ドレイン間絶縁破壊電圧が得られる幅であることを特徴とする。
【００２３】
また、本発明の双方向スイッチは、前記双方スイッチがオン状態のとき、オン電流が前記第１ソース層と前記第２ソース層の間の２つの前記トレンチの側壁面に形成されたそれぞれの電荷蓄積層の一方側から他方側に、該２つのトレンチに挟まれた前記第１の半導体層からなる前記共用ドレイン層を面状に流れることを特徴とする。
【００２４】
本発明の双方向スイッチの製造方法は、第２導電型の半導体基板上に第１導電型の第１の半導体層を形成する工程と、前記第１の半導体層に複数のトレンチを形成する工程と、前記トレンチ内にゲート絶縁膜を介してポリシリコンからなるゲート電極を形成する工程と、複数の前記トレンチのそれぞれに挟まれた前記第１の半導体層に一列おきに複数の第２導電型のボディ層を形成する工程と、複数の前記ボディ層に交互に第１導電型の第１ソース層及び第２ソース層を形成する工程と、前記第１ソース層と前記第２ソース層の間の２つの前記トレンチの側壁間に挟まれた前記第１の半導体層で共用ドレイン層を形成する工程と、を有することを特徴とする。
【００２５】
また、本発明の双方向スイッチの製造方法は、前記共用ドレイン層の幅を所望のソース−ドレイン間絶縁破壊電圧が得られる幅に形成したことを特徴とする。
【発明の効果】
【００２６】
本発明の双方向スイッチによれば、双方向スイッチを構成する２つのＭＯＳ型トランジスタの各ゲート電極が形成された両トレンチの側壁間をオン電流の電流経路として利用することが可能になった。従って、従来の双方向スイッチよりもオン抵抗を低減することができた。
【図面の簡単な説明】
【００２７】
【図１】本発明の実施形態における双方向スイッチ及びその製造方法を示す断面図である。
【図２】本発明の実施形態における双方向スイッチのオン電流の電流経路を示す断面図である。
【図３】本発明の実施形態における双方向スイッチのオフ状態での空乏層の拡がりを模式的に示す断面図である。
【図４】双方向スイッチの構造別に規格化されたソース−ドレイン間絶縁破壊電圧ＢＶＤＳと規格化されたオン抵抗の関係を示すグラフである。
【図５】本実施形態の第１、第２ゲート電極と同じ構成で両ゲート電極間に絶縁膜を充填した双方向スイッチを示す断面図である。
【図６】従来の双方向スイッチを示す断面図である。
【図７】ドレインを共有する２つのＭＯＳ方トランジスタからなる双方向スイッチのオン状態時及びオフ状態時の各電極のバイアス状態を示す回路図である。
【発明を実施するための形態】
【００２８】
本発明の実施形態について図１に基づいて説明する。図１は本実施形態における双方向スイッチの断面図である。Ｐ型半導体基板１にＮ型ウエル層２が形成される。Ｎ型ウエル層２にはその表面から複数のトレンチ３が形成され、各トレンチ３間に挟まれた領域のＮ型ウエル層２には１列おきにＰ型ボディ層６が形成される。
【００２９】
各Ｐ型ボディ層６には交互にＮ＋型第１ソース層７、Ｐ＋型第１コンタクト層８及びＮ＋型第２ソース層９、Ｐ＋型第２コンタクト層１０が形成される。Ｎ＋型第１ソース層７等を挟む左右のトレンチ３にはゲート絶縁膜４を介して第１ゲート電極５ａが形成され、Ｎ＋型第２ソース層９等を挟む左右のトレンチ３にはゲート絶縁膜４を介して第２ゲート電極５ｂが形成される。
【００３０】
第１ゲート電極５ａが形成されたトレンチ３と第２ゲート電極５ｂが形成されたトレンチ３の間にゲート絶縁膜４を介して挟まれたＮ型ウエル層２は、各トレンチ３の底面から側面にゲート絶縁膜４を介して延在するＮ型ウエル層２と共に電界緩和層として機能するＮ型ドレイン層１１ａを構成する。
【００３１】
トレンチ３の側壁のゲート絶縁膜４とＰ型ボディ層６との界面には、第１ゲート電極５ａ、第２ゲート電極５ｂに適切な電圧が印加されたときＮ型反転層からなるチャネル層が形成される。また、トレンチ３の側壁のゲート絶縁膜４と電界緩和層たるＮ型ドレイン層１１ａ，１１ｂの界面には適切な電圧が印加されたときＮ型蓄積層が形成される。
【００３２】
このように、２つのトレンチ３に形成されたゲート電極５ａ、５ｂ間にゲート絶縁膜４を介して挟まれた間隔ｘのＮ型ウエル層２をＮ型ドレイン層１１ａの一部として構成し、双方向スイッチがオン状態のときのオン電流の電流経路に利用するのが本発明の特徴である。
【００３３】
図６に示す従来の双方向スイッチでは２つのゲート電極５６ａ、５６ｂ間に絶縁膜６４しか存在しない。従って、オン電流は２つのゲート電極５６ａ、５６ｂ間の間隔ｘの絶縁膜６４を電流経路として利用できない。トレンチ５４の底面にゲート絶縁膜５５を介して延在するＮ型ドレイン層６５ａ、６５ｂのみがオン電流の経路になる。
【００３４】
Ｎ＋型第１ソース層７等を含む半導体基板１の表面に堆積された層間絶縁膜１２に形成されたコンタクトホールを介してＮ＋型第１ソース層７及びＰ＋型第１コンタクト層と接続する第１ソース電極１３が形成される。同様に、Ｎ＋型第２ソース層７及びＰ＋型第２コンタクト層と接続する第２ソース電極１４が形成される。ゲート電極５ａ、５ｂも同様に不図示のゲート引き出し電極により層間絶縁膜１２上に引き出される。
【００３５】
係る構成をとる本実施形態の双方向スイッチの動作について図２、図３及び図７に基づいて詳細に説明する。図７は前述の如く双方向スイッチのオン、オフ動作時の各電極に印加されるバイアス電圧状態を示している。図７（ａ）がオン状態時のバイアス状態、図７（ｂ）はオン状態の双方向スイッチをオフさせる場合のバイアス状態である。
【００３６】
双方向スイッチがオン状態のときは高電圧が印加されたソース電極側のゲート電極にはそれより少なくともＶｔ以上高い電圧が印加され、低電圧が印加されたソース電極側のゲート電極にはそれより少なくともＶｔ以上高い電圧が印加される。
【００３７】
この結果、両ＭＯＳ型トランジスタのＰ型ボディ層６にチャネルが形成され、高電位のソース電極側から低電位のソース電極側に向かってオン電流が流れる。いずれのソース電極を高電位にするかにより双方向にオン電流を流す双方向スイッチとして動作する。
【００３８】
図２は第１ソース電極１３に高電圧ＶＨを、第１ゲート電極５ａにＶＨ＋Ｖｔ印加し、第２ソース電極１４に低電圧ＶＬを、第２ゲート電極５ｂにＶＬ＋Ｖｔを印加して、双方向スイッチをオン状態にしたときの第１ソース電極１３から第２ソース電極１４に至るオン電流の電流経路を矢印で示している。
【００３９】
第１ゲート電極５ａに対して第１ソース電極１３とＰ＋型第１コンタクト８で連結されたＰ型ボディ層６の電位ＶＨより高い電圧ＶＨ＋Ｖｔが印加されるため、該Ｐ型ボディ層６のゲート絶縁膜４との界面領域に不図示のＮ型第１チャネル層が形成される。また、Ｎ型ウエル層２の一部で構成するＮ型ドレイン層１１ａ、１１ｂのゲート絶縁膜４との界面領域には、同図に示すように、高電位のゲート電極５ａにより電子が吸い寄せられＮ型第１蓄積層１５が形成される。
【００４０】
第２ゲート電極５ｂのゲート絶縁膜４との界面のＮ型ドレイン層１１ａ、１１ｂにも同様にＮ型第２蓄積層１６が形成され、第２ゲート電極５ｂのゲート絶縁膜４との界面のＰ型ボディ層６には不図示のＮ型第２チャネル層が形成される。同図ではＮ型第１蓄積層１５、Ｎ型第２蓄積層１６の幅は電流の流れが分かるように誇張して表示している。
【００４１】
第１ソース電極１３から第２ソース電極１４に至るオン電流の電流経路は以下の如くである。先ず、第１ソース電極１３からＮ＋型ソース層７に流入したオン電流は矢印に示すように不図示のＮ型第１チャネル層を経由してＰ型ボディ層６の下方のＮ型ドレイン層１１ｂのゲート絶縁膜４の界面に形成されたＮ型第１蓄積層１５に流入する。
【００４２】
Ｎ型第１蓄積層１５に流入したオン電流の多くはトレンチ３の底面の下方に形成された低抵抗のＮ型第１蓄積層１５内を流れる。一部はＮ型第１蓄積層１５からＮ型ドレイン層１１ｂ、１１ａに流れ出て第２ゲート電極５ｂが形成されたトレンチ３の下方のＮ型ドレイン層１１ｂに向かって流れる。
【００４３】
トレンチ３の底面の下方に形成された低抵抗のＮ型第１蓄積層１５内を流れるオン電流は、主として第１ゲート電極５ａが形成されたトレンチ３のＮ型第１チャネル層が形成された側壁と対峙する側壁の外側のＮ型ドレイン層１１ａにゲート絶縁膜４を介して形成されたＮ型第１蓄積層１５内に流れ込む。
【００４４】
オン電流の一部はトレンチ３の側壁に形成されたＮ型第１蓄積層１５を経由せず、直接第２ゲート電極５ｂが形成されたトレンチ３の底面のＮ型第２蓄積層１６、またはＮ型ドレイン層１１ｂに向かって、両トレンチ３間の下層領域のＮ型ドレイン層１１ａを経由して流れる。
【００４５】
第１ゲート電極５ａが形成されたトレンチ３の側壁に形成されたＮ型第１蓄積層１５内に流れ込んだオン電流は、矢印で示すように、２つのトレンチ３に挟まれたＮ型ドレイン層１１ａ内を、他方のトレンチ３の側壁にゲート絶縁膜４を介して形成されたＮ型第２蓄積層１６に向かって流れる。即ち、オン電流は両トレンチ３の広い面積を有する側壁面の間のＮ型ドレイン層１１ａを面状になって流れる。
【００４６】
それに対して、従来の双方向スイッチの場合、図６に示すトレンチ５４の下方のＮ型ドレイン層６５ａ、６５ｂだけが電流経路になり得、絶縁膜６４で埋め込まれたゲート電極５６ａとゲート電極５６ｂ間は電流経路となり得ない。このため、広い電流経路を実現した本実施形態の双方向スイッチのオン抵抗は、従来の狭い電流経路の双方向スイッチのオン抵抗に比べて低くなる。これが本実施形態の特徴である。
【００４７】
第２ゲート電極５ｂが形成されたトレンチ３の側壁のＮ型第２蓄積層１６に流れ込んだオン電流は該Ｎ型第２蓄積層１６内をトレンチ３の底面側のＮ型第２蓄積層に向かって流れＮ型第１蓄積層、Ｎ型第２蓄積層の外側のＮ型ドレイン層１１ｂを流れてきたオン電流と共に不図示のＮ型第２チャネル層を経由してＮ＋型ソース層９から第２ソース電極１４に流れ込む。このようにして第１ソース電極１３から第２ソース電極１４に至る双方向スイッチのオン電流の電流経路が形成される。
【００４８】
次に、オン状態の双方向スイッチをオフ状態にした場合の双方向スイッチの絶縁破壊電圧がどこで決定されるか検討する。オン状態の双方向スイッチをオフ状態にするためには前述したように、図３で示せば、低電圧ＶＬが印加された第２ソース電極１４側の第２ゲート電極５ｂの電圧をオン状態のＶＬ＋ＶｔからＶＬに落とし、高電圧ＶＨが印加された第１ソース電極１３側の第１ゲート電極５ａの電圧をオン状態のＶＨ＋ＶｔからＶＨに落とす。
【００４９】
この場合、第１ソース電極１３、第１ゲート電極５ａ及び第１ソース電極１３とＰ＋型第１コンタクト層８で連結されるＰ型ボディ層６の電位は高電位ＶＨになる。また、第２ソース電極１４、第２ゲート電極５ｂ及び第２ソース電極１４とＰ＋型第２コンタクト層１０で連結されるＰ型ボディ層６の電位は低電位ＶＬになる。
【００５０】
この結果、図３に概略で円弧状の波形で示す空乏層１８が低電位側のＰ型ボディ層６から主に電界緩和層であるＮ型ドリフト層１１ｂ、１１ａ側に向かって拡がる。両トレンチ３の側壁間に挟まれた領域のＮ型ドレイン層１１ａにもその幅一杯空乏層１８が拡がっている。
【００５１】
空乏層１８は、第１ゲート電極５ａが高電位になっているため該第１ゲート電極５ａが形成されたトレンチ３の底面のＰ型ボディ層６が形成された側の反対側のコーナー部で拡がりが悪くなり、双方向スイッチの絶縁破壊電圧が決定されるとも思われる。
【００５２】
しかし、両トレンチ３間の電界緩和層であるＮ型ドレイン層１１ａには両ゲート電極５ａ、５ｂ間の電位差ＶＨ―ＶＬによる電界が印加される。この電界は両トレンチ３のそれぞれのゲート絶縁膜４と両ゲート絶縁膜４に挟まれた電界緩和層たるＮ型ドレイン層１１ａで負担する。ゲート絶縁膜４が薄い場合、その大部分は両ゲート絶縁膜４に挟まれた電界緩和層たるＮ型ドレイン層１１ａで負担することになる。
【００５３】
Ｎ型ドレイン層１１ａの幅も含む前述の低電位のＰ型ボディ層６から高電位の第１ゲート電極５ａが形成されたトレンチ３の底面までの距離に比べ、両トレンチ３間に挟まれた領域の電界緩和層たるＮ型ドレイン層１１ａの幅は小さい。従って、両トレンチ３間のＮ型ドレイン層１１ａの絶縁破壊がより早く起こる。結論として、双方向スイッチのオフ状態での絶縁破壊電圧ＢＶＤＳは図１で示す両トレンチ３間に挟まれたＮ型ドレイン層１１ａの幅ｘで決定される。
【００５４】
このことは図６に示す従来の１つのトレンチ５４の両側壁にスプリット型の第１ゲート電極５６ａ、第２ゲート電極５６ｂを形成した場合も同じである。双方向スイッチの絶縁破壊電圧はトレンチ５４の底面でのゲート電極５６ａと５６ｂの間の距離で決まる。即ち、両ゲート電極５６ａ、５６ｂが形成されたトレンチ５４底面に絶縁膜５５を介して延在するＮ型ドレイン層６５ａ、６５ｂの内、同図に示す両ゲート電極５６ａと５６ｂで挟まれた幅ｘのＮ型ドレイン層６５ａで決定される。
【００５５】
従って、従来構造のスプリット型ゲート電極でその間に絶縁膜６４を充填した構造でも、本実施形態の独立した２つのゲート電極の間にＮ型ドレイン層１１ａを挟んだ構造でも、双方向スイッチのオフ時の絶縁破壊電圧ＢＶＤＳは、両ゲート電極間の距離ｘが同一である限り同様な値になる。
【００５６】
それに対して、本実施形態の双方向スイッチがオン状態のときのオン抵抗は従来構造の双方向スイッチのオン抵抗に比べて改善される。図４に基づいてオン抵抗が改善される様子を説明する。図４は横軸に双方向スイッチの絶縁破壊電圧ＢＶＤＳをとり縦軸に双方向スイッチのオン抵抗をとってその相関関係を示している。従来構造Ａ、本実施形態の構造Ｂ、本実施形態と同様の独立したゲート電極であって両トレンチ間をＮ型ドレイン層１１ａの代わり絶縁膜１７で充填した図５に示す構造Ｃで比較している。
【００５７】
いずれの構造も両ゲート電極５ａ、５ｂ間のＮ型ドレイン層１１ａの幅は同程度に構成している。ゲート電極の幅は従来構造に対して本実施形態では２倍程度の幅にしている。構造Ｂと構造Ｃはゲート電極の幅は同一として両ゲート電極間をＮ型ドレイン層１１ａで充填した場合と絶縁膜１７で充填した場合のオン抵抗の差を示している。
【００５８】
同図から全体構造は同一としたままで両ゲート電極間を充填する材料を従来の絶縁膜１７にした構造ＣからＮ型ドリフト層１１ａに代えた構造Ｂにすることによるオン抵抗の低減の様子が確認できる。オン抵抗の改善割合は絶縁破壊電圧ＢＶＤＳが高くなるほど大きい。
【００５９】
同図にはゲート電極の幅が本実施形態の半分程度の従来構造Ａのオン抵抗が示される。従来構造Ａはゲート電極の幅が狭くなった分だけＮ型ドレイン層１１ｂの部分の距離が短くなっている。高抵抗のＮ型ドレイン層１１ｂが短くなれば従来構造のオン抵抗が低くなるのが当然であるがゲート電極５ａ、５ｂの幅が大きくＮ型ドレイン層１１ｂの距離が長い本実施形態のほうがオン抵抗は低くなっている。
【００６０】
両ゲート電極５ａ、５ｂの間を従来のように絶縁膜１７で埋め込む方式から本実施形態で示すようにＮ型ドリフト層１１ａで埋め込むことによりオン電流の電流経路が広くなり双方向スイッチのオン抵抗が大きく改善された結果である。同図から特に絶縁破壊電圧ＢＶＤＳの高い双方向スイッチにおいてその効果が大きいことがわかる。
【００６１】
なお、本実施形態のゲート電極５ａ、５ｂの幅を従来の双方向スイッチのゲート電極５６ａ、５６ｂと同じ幅まで縮めれば、従来の双方向スイッチのオン抵抗から構造Ｃから構造Ｂへのオン抵抗の改善割合と同様の改善が可能である。
【００６２】
本実施形態に係る双方向スイッチの製造方法について図１に基づき以下に簡単に説明する。先ず、Ｐ型半導体基板１を準備し、該Ｐ型半導体基板１に所定の方法でリン（Ｐ）等を熱拡散してＮ型ウエル層２を形成する。Ｎ型ウエル層２の代わりに所定の方法によりＮ型エピタキシャル層を形成しても良い。
【００６３】
次にＮ型ウエル層２の表面から内部に延在する複数のトレンチ３を所定の異方性エッチング等により形成する。次に、所定の熱酸化法等によりトレンチ３の内壁からＰ型半導体基板１の表面に延在するゲート絶縁膜４を形成する。ゲート絶縁膜４はシリコン酸化膜またはシリコン酸化膜とその他の絶縁膜の多層膜としてもよい。
【００６４】
次に、所定のＣＶＤ法等によりトレンチ３の内部を埋設しＰ型半導体基板１の表面に延在するポリシリコン膜を形成し、該ポリシリコン膜にリン（Ｐ）等を熱拡散等する。次に
該ポリシリコン膜を所定のエッチバックすることにより、トレンチ３にポリシリコンからなる複数の第１ゲート電極５ａ、第２ゲート電極５ｂを形成する。
【００６５】
その後、酸化膜を形成し、２つのトレンチ３に挟まれた複数のＮ型ウエル層２の１つおきにレジストマスク等を使用し所定のイオン注入法等によりボロン（Ｂ）を注入しＰ型ボディ層６を形成する。Ｐ型ボディ層６はトレンチ３の側壁の所定の深さまで形成する。
【００６６】
次に複数のＰ型ボディ層６に所定のレジストマスク等を使用して所定のイオン注入法により砒素（Ａｓ）等を注入し、該Ｐ型ボディ層に交互にＮ＋型第１ソース層７、Ｎ＋型第２ソース層９を形成する。所定のレジストマスク等を使用して所定のイオン注入法によりボロン（Ｂ）等をイオン注入しＮ＋型第１ソース層７にはＰ＋型第１コンタクト層８、Ｎ＋型第２ソース層９にはＰ＋型第２コンタクト層１０を形成する。
【００６７】
次に、層間絶縁膜１２を所定のＣＶＤ法等により形成し、該層間絶縁膜１２に所定の方法で形成されたコンタクトホールを介してＮ＋型第１ソース層７等に接続する第１ソース電極１３を、Ｎ＋型第２ソース層９と接続する第２ソース電極を所定のスパッタ法、フォトエッチング法により形成する。また、不図示ではあるが、ゲート電極に対して所定の方法で形成されたコンタクトホールを介して接続するゲート引き出し電を形成する。
【００６８】
必要に応じ多層配線構造とし、最上層にパッシベーション膜を堆積等することにより所定の双方向スイッチが完成する。通常のＭＯＳ方トランジスタの製造方法と概略同様の方法で製造することができる。
【００６９】
ここで、２つのトレンチ３の側壁に挟まれたＰ型ボディ層６の形成されていない領域は前述の如くＮ型ドレイン層１１ａの一部となり、この間を双方向スイッチのオン電流が広く面状になって流れる。
【符号の説明】
【００７０】
１ Ｐ型半導体基板 ２ Ｎ型ウエル層 ３ トレンチ ４ ゲート絶縁膜
５ａ 第１ゲート電極 ５ｂ 第２ゲート電極 ６ Ｐ型ボディ層
７ Ｎ＋型第１ソース層 ８ Ｐ＋型第１コンタクト層 ９ Ｎ＋型第２ソース層
１０ Ｐ＋型第２コンタクト層 １１ａ，１１ｂ Ｎ型ドレイン層
１２ 層間絶縁膜 １３ 第１ソース電極 １４ 第２ソース電極
１５ Ｎ型第１蓄積層 １６ Ｎ型第２蓄積層 １７ 絶縁膜
１８ 空乏層の拡がり ５１ Ｐ型半導体基板 ５２ Ｎ型ウエル層
５３ Ｐ型ボディ層 ５４ トレンチ ５５ ゲート絶縁膜
５６ａ 第１ゲート電極 ５６ｂ 第２ゲート電極 ５７ Ｎ＋型第１ソース層 ５８ Ｎ＋型第２ソース層 ５９ Ｐ＋型第１コンタクト層
６０ Ｐ＋型第２コンタクト層 ６１ 層間絶縁膜 ６２ 第１ソース電極
６３ 第２ソース電極 ６４ 絶縁膜 ６５ａ，６５ｂ Ｎ型ドレイン層
【特許請求の範囲】
【請求項１】
第２導電型の半導体基板上に形成された第１導電型の第１の半導体層と、
前記第１の半導体層に形成された複数のトレンチと、
前記トレンチ内にゲート絶縁膜を介して形成されたポリシリコンからなるゲート電極と、
複数の前記トレンチのそれぞれに挟まれた前記第１の半導体層に一列おきに形成された複数の第２導電型のボディ層と、
複数の前記ボディ層に交互に形成された第１導電型の第１ソース層及び第２ソース層と、
前記第１ソース層と前記第２ソース層の間の２つの前記トレンチの側壁間に挟まれた前記第１の半導体層からなる共用ドレイン層と、を具備することを特徴とする双方向スイッチ。
【請求項２】
前記共用ドレイン層の幅が所望のソース−ドレイン間絶縁破壊電圧が得られる幅であることを特徴とする請求項１に記載の双方向スイッチ。
【請求項３】
前記双方スイッチがオン状態のとき、オン電流が前記第１ソース層と前記第２ソース層の間の２つの前記トレンチの側壁面に形成されたそれぞれの電荷蓄積層の一方側から他方側に、該２つのトレンチに挟まれた前記共用ドレイン層を面状に流れることを特徴とする請求項１又は請求項２のいずれかに記載の双方向スイッチ。
【請求項４】
第２導電型の半導体基板上に第１導電型の第１の半導体層を形成する工程と、
前記第１の半導体層に複数のトレンチを形成する工程と、
前記トレンチ内にゲート絶縁膜を介してポリシリコンからなるゲート電極を形成する工程と、
複数の前記トレンチのそれぞれに挟まれた前記第１の半導体層に一列おきに複数の第２導電型のボディ層を形成する工程と、
複数の前記ボディ層に交互に第１導電型の第１ソース層及び第２ソース層を形成する工程と、
前記第１ソース層と前記第２ソース層の間の２つの前記トレンチの側壁間に挟まれた前記第１の半導体層で共用ドレイン層を形成する工程と、を有することを特徴とする双方向スイッチの製造方法。
【請求項５】
前記共用ドレイン層の幅を所望のソース−ドレイン間絶縁破壊電圧が得られる幅に形成したことを特徴とする請求項４に記載の双方向スイッチの製造方法。
【請求項１】
第２導電型の半導体基板上に形成された第１導電型の第１の半導体層と、
前記第１の半導体層に形成された複数のトレンチと、
前記トレンチ内にゲート絶縁膜を介して形成されたポリシリコンからなるゲート電極と、
複数の前記トレンチのそれぞれに挟まれた前記第１の半導体層に一列おきに形成された複数の第２導電型のボディ層と、
複数の前記ボディ層に交互に形成された第１導電型の第１ソース層及び第２ソース層と、
前記第１ソース層と前記第２ソース層の間の２つの前記トレンチの側壁間に挟まれた前記第１の半導体層からなる共用ドレイン層と、を具備することを特徴とする双方向スイッチ。
【請求項２】
前記共用ドレイン層の幅が所望のソース−ドレイン間絶縁破壊電圧が得られる幅であることを特徴とする請求項１に記載の双方向スイッチ。
【請求項３】
前記双方スイッチがオン状態のとき、オン電流が前記第１ソース層と前記第２ソース層の間の２つの前記トレンチの側壁面に形成されたそれぞれの電荷蓄積層の一方側から他方側に、該２つのトレンチに挟まれた前記共用ドレイン層を面状に流れることを特徴とする請求項１又は請求項２のいずれかに記載の双方向スイッチ。
【請求項４】
第２導電型の半導体基板上に第１導電型の第１の半導体層を形成する工程と、
前記第１の半導体層に複数のトレンチを形成する工程と、
前記トレンチ内にゲート絶縁膜を介してポリシリコンからなるゲート電極を形成する工程と、
複数の前記トレンチのそれぞれに挟まれた前記第１の半導体層に一列おきに複数の第２導電型のボディ層を形成する工程と、
複数の前記ボディ層に交互に第１導電型の第１ソース層及び第２ソース層を形成する工程と、
前記第１ソース層と前記第２ソース層の間の２つの前記トレンチの側壁間に挟まれた前記第１の半導体層で共用ドレイン層を形成する工程と、を有することを特徴とする双方向スイッチの製造方法。
【請求項５】
前記共用ドレイン層の幅を所望のソース−ドレイン間絶縁破壊電圧が得られる幅に形成したことを特徴とする請求項４に記載の双方向スイッチの製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１２−３３５５２（Ｐ２０１２−３３５５２Ａ）
【公開日】平成２４年２月１６日（２０１２．２．１６）
【国際特許分類】
【出願番号】特願２０１０−１６９４６２（Ｐ２０１０−１６９４６２）
【出願日】平成２２年７月２８日（２０１０．７．２８）
【出願人】（３１１００３７４３）オンセミコンダクター・トレーディング・リミテッド (166)
【Ｆターム（参考）】
【公開日】平成２４年２月１６日（２０１２．２．１６）
【国際特許分類】
【出願日】平成２２年７月２８日（２０１０．７．２８）
【出願人】（３１１００３７４３）オンセミコンダクター・トレーディング・リミテッド (166)
【Ｆターム（参考）】
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