【課題】順方向基板バイアス電圧をかけたときの、Ｖｔｈの異なるトランジスタの速度の向上率をほぼ均等にすることのできる半導体集積回路を提供する。
【解決手段】低ＶｔｈのＰＭＯＳトランジスタが形成されるＮウェル領域（ＷＮ）１１へは、基板バイアス供給部ＶＰ１から基板バイアスＶｂｓＰ１を供給し、高ＶｔｈのＰＭＯＳトランジスタが形成されるＮウェル領域（ＷＮ）１２−１、１２−２、１２−３へは、基板バイアス供給部ＶＰ２から基板バイアスＶｂｓＰ２を供給する。 （もっと読む）

【課題】ＣＭＰ工程でその表面が研削され、平坦化された層間絶縁膜ＩＬ中にドライエッチングによりコンタクトホール２０ａ等を形成する時、素子分離絶縁膜８ａ上に形成された最上層がシリサイド層１２ｂ、下層がポリシリコン層１２ａからなる配線層１２の、該シリサイド層１２ｂがオーバーエッチングにより消失することを防止する。
【解決手段】Ｎ＋型埋め込み層２形成時に生じたシリコン段差に起因してＮ型エピタキシャル層４の表面にも段差が生じる。係る段差の高い部分に形成されたＰ型分離層５の上に素子分離絶縁膜８ａを形成する。該素子分離絶縁膜８ａ上に上層がシリサイド層１２ｂ、下層がポリシリコン層１２ａからなる配線層１２を形成するが、配線層１２を形成する前に該素子分離絶縁膜８ａの薄膜化を行い、配線層１２最上層のシリサイド層１２ｂ表面とＮ＋型ソース層１５等の表面間の段差を、該素子分離絶縁膜８ａの薄膜化する前に比べ小さくする。 （もっと読む）

【課題】 入出力部の電源配線の近傍にバイパスコンデンサを配置する場合、ＬＳＩの端子数が多くなると、バイパスコンデンサを配置するための領域を確保することが困難になる。
【解決手段】 半導体基板の表面に、電子回路素子が形成されている電子回路領域が画定される。半導体基板の上に、一方に基準電位が印加され、他方に電源電圧が印加される第１及び第２の配線が配置される。シールリングが、電子回路領域を取り囲むように、半導体基板の上に配置される。シールリングは、第１の配線に電気的に接続される。第１の不純物拡散領域が、シールリングよりも内側において、半導体基板の表層部に形成される。第１の不純物拡散領域の上に誘電体膜が配置される。誘電体膜の上に、シールリングに電気的に接続され、導電材料で形成されたキャパシタ導電膜が配置される。 （もっと読む）

【課題】半導体装置内の電界集中を緩和し、高耐圧化を図る。
【解決手段】ｎ^-層１１０の一側にはＭＯＳＦＥＴのチャネル領域となるｐウェル１１１が、他側にはｎ⁺ドレイン領域１１８が形成される。ｎ^-層１１０の上方には、第１絶縁膜ＬＡおよび第２絶縁膜ＬＢを介して複数の第２フローティングフィールドプレートＦＢが形成される。その上には第３絶縁膜ＬＣを介して、複数の第３フローティングフィールドプレートＦＣが形成される。ｎ⁺ドレイン領域１１８の上に接続したドレイン電極１１９は、第１絶縁膜ＬＡ上に延びる第１ドレイン電極部ＤＡを有する。 （もっと読む）

【課題】ゲート電極の仕事関数で本質的にしきい値電圧が決定されるＦＩＮＦＥＴにおいて、ゲート電極の材料を変えることなく、ＦＩＮＦＥＴのしきい値電圧を調整することができる技術を提供する。
【解決手段】基板層１Ｓと、基板層１Ｓ上に形成された埋め込み絶縁層ＢＯＸと、埋め込み絶縁層ＢＯＸ上に形成されたシリコン層からなるＳＯＩ基板上にＦＩＮＦＥＴが形成されている。このとき、基板層１Ｓ内に埋め込み絶縁層ＢＯＸと接触する第１半導体領域ＦＳＲ１が形成されている。そして、ＳＯＩ基板のシリコン層を加工してフィンＦＩＮ１が形成されている。このとき、フィンＦＩＮ１のフィン幅に対するフィン高さの比が１以上２以下になるように形成されており、かつ、第１半導体領域ＦＳＲ１に電圧を印加することができるようになっている。 （もっと読む）

【課題】高耐圧の電界効果トランジスタを有する半導体装置のキンク現象を抑制または防止する。
【解決手段】高耐圧ｐＭＩＳＱＨｐ１のチャネル領域のゲート幅方向の両端の溝型の分離部３と半導体基板１Ｓとの境界領域に、高耐圧ｐＭＩＳＱＨｐ１のソースおよびドレイン用のｐ^＋型の半導体領域Ｐ１，Ｐ１とは逆の導電型のｎ^＋型の半導体領域ＮＶｋを、高耐圧ｐＭＩＳＱＨｐ１の電界緩和機能を持つｐ⁻型の半導体領域ＰＶ１，ＰＶ１（特にドレイン側）に接しないように、そのｐ⁻型の半導体領域ＰＶ１，ＰＶ１から離れた位置に配置した。このｎ^＋型の半導体領域ＮＶｋは、溝型の分離部３よりも深い位置まで延在されている。 （もっと読む）

【課題】基板へのキャリア注入を抑制する半導体装置及び電源回路を提供する。
【解決手段】本発明の半導体装置は、第２導電型の第１の半導体領域２３、第２導電型の第２の半導体領域２４及び第１導電型の第３の半導体領域２５に対して離間して第１導電型の半導体層２２の表面に設けられた第２導電型の第４の半導体領域２６と、第１の半導体領域２３、第２の半導体領域２４及び第３の半導体領域２５に対して離間して半導体層２２の表面に設けられた第１導電型の第５の半導体領域２７と、第４の半導体領域２６と第５の半導体領域２７とを接続するフローティング電極３５と、を有する。 （もっと読む）

【課題】負電位にスイングする端子を保護する。
【解決手段】第１保護回路２は第１ダイオードＤ１と第１トランジスタＭ１を備える。第１ダイオードＤ１のアノード１２は、保護対象の端子Ｐ１に接続される。第１トランジスタＭ１は、その伝導チャンネルの第１端子２２が第１ダイオードＤ１のカソード１４と接続され、その伝導チャンネルの第２端子２８、ゲート２４およびバックゲート２６が、固定電圧端子Ｐ２に接続されたＮチャンネルＭＯＳＦＥＴである。第１トランジスタＭ１はＰ型半導体基板に形成されたＮ型ウェル内に形成されたフローティングＭＯＳＦＥＴである。第１ダイオードＤ１は第１トランジスタＭ１と共通のＮ型ウェル内に形成される。第１ダイオードＤ１のカソード１４および第１トランジスタＭ１の伝導チャンネルの第１端子２２は、Ｎ型ウェル３０と接続される。 （もっと読む）

【課題】半導体装置とその製造方法において、素子間の耐圧を高めることを目的とする。
【解決手段】シリコン基板１０に第１、第２素子分離絶縁膜１３ａ、１３ｂを形成する工程と、シリコン基板１０に形成された第１絶縁膜２１を介して、第１領域I、第２領域II、及び４領域IVに、第１導電型の第１不純物をシリコン基板の第１の深さD1にまで注入する工程と、シリコン基板１０に形成され、且つ第１絶縁膜２１よりも薄い第２絶縁膜３０を介して、第３領域IIIに、第２導電型の第２不純物を、シリコン基板１０の第２の深さD2にまで注入する工程と、第３領域IIIに、第２導電型の第３不純物を、第２の深さD2よりも浅い第３の深さD3にまで注入する工程と、第３領域に、第１トランジスタTR_n(1)を形成する工程と、第４領域に、第２トランジスタTR_p(low)を形成する工程とを有する半導体装置の製造方法による （もっと読む）

【課題】同一半導体チップ内に形成されたＮチャネルパワーＴＤＭＯＳトランジスタとＰチャネルパワーＴＤＭＯＳトランジスタの双方のオン電流に対するオン抵抗の低減を図る。
【解決手段】ＮチャネルパワーＴＤＭＯＳトランジスタ用トレンチ４の長辺側とＰチャネルＴＤＭＯＳトランジスタ用トレンチ４の長辺側を４５°傾けて形成する。これによりＮチャネル側のトレンチ４の長辺側の側壁を（１００）面とし、Ｐチャネル側のトレンチ４の長辺側の側壁を（１１０）面として、Ｎチャネル側の電流担体である電子及びＰチャネル側の電流担体である正孔の移動度を高くする。移動度を高くすることによりチャネル部分の導電率を高める。 （もっと読む）

【課題】微細なトレンチを採用するトレンチＤＭＯＳＦＥＴにおいて、ドレイン−ソース間の絶縁破壊電圧を高くするため、低濃度のドリフト層の形成領域を如何に確保するかが課題となる。
【解決手段】ＴＮＤＭＯＳ形成のためのトレンチＴ１の底部のＮ型ウエル層２の表面から内部に延在し、Ｐ型ボディ層３と接続するＮ型埋め込みドリフト層５を形成する。次にトレンチＴ１の両側壁にゲート電極７ａ、スペーサー８ａを重畳して形成する。次に、ゲート電極７ａ及びスペーサー８ａをマスクとしてリン等をイオン注入しＮ型埋め込みドリフト層５内にＮ＋型ドレイン層１１を形成する。これによりＮ＋型ドリフト層１１からＰ型ボディ層３底部まで延在する低濃度のＮ型埋め込みドリフト層５を確保する。なお、Ｎ＋型ドレイン層１１を形成しないで、トレンチＴ１の両側壁に、Ｎ型埋め込みドリフト層５を共通のドレイン層とする２つのＴＤＭＯＳを形成しても良い。 （もっと読む）

【課題】サブスレッショルドリーク電流が増大するという問題を回避しつつ、動作時における消費電力を極力低減し得る半導体集積回路を提供すること。
【解決手段】半導体集積回路は、クリティカル・パスを形成する第１のＦＦ１０３、組み合わせ回路１０４及びメインＦＦ１０５と、メインＦＦ１０５と並列に設けられる第１の遅延素子１０７及び第１のカナリアＦＦ１０８と、メインＦＦ１０５と並列に設けられる第２の遅延素子１１１及び第２のカナリアＦＦ１１２と、メインＦＦ１０５の出力と第１のカナリアＦＦ１０８の出力とを比較する第１の比較回路１０９と、メインＦＦ１０５の出力と第２のカナリアＦＦ１１２の出力とを比較する第２の比較回路１１３と、第１の比較回路１０９の出力及び第２の比較回路１１３の出力に応じて、組み合わせ回路１０４のトランジスタの閾値電圧を制御する制御回路１２０とを備える。 （もっと読む）

【課題】半導体装置の高耐圧化を図る。
【解決手段】ｐ^-基板２００の主面上にはドレイン電極１１９及びＶＢ電極１２８が形成されている。ｐ^-基板２００の主面内には、ドレイン電極１１９に接続されたｎ型不純物領域１１７と、ｎ型不純物領域１１７とは離間するとともにＶＢ電極１２８に接続された、ｎ型不純物領域１１７の側面に対向する側面を有するｎ型不純物領域１２１とが形成されている。ｐ^-基板２００の主面内には、ｎ型不純物領域１２１の底面に接し、ｎ型不純物領域１１７の側面に接しない側面を有するｎ埋め込み層２９が形成されている。 （もっと読む）

【課題】内部電源端子と外部電源端子を出力端子へつなぎ替えの際に電圧が不安定にならずにスムーズに電圧を切り替えることができる電源システムを得る。
【解決手段】Ｐ形半導体基板上にＮ型ウェルが設けられ、前記Ｎ型ウェル内にＰ型ＭＯＳＦＥＴから成る第１のスイッチ素子と第２のスイッチ素子が設けれたダイオードＯＲ回路により内部電源端子と外部電源端子を出力端子へつなぎ替えて出力端子に電源電圧を供給する電源システムであって、前記Ｎ型ウェル内に一列に順番に、第１のスイッチ素子の第１のＰ型拡散層と、第１のゲート電極端子と、第２のＰ型拡散層と、前記Ｎ型ウェルの電位を供給するＮ型拡散層と、第２のスイッチ素子の第４のＰ型拡散層と、第２のゲート電極端子と、第３のＰ型拡散層の順に拡散層を配列し、前記第１のゲート電極端子と前記第２のゲート電極端子を前記Ｎ型ウェルの領域を横切るパターンに形成する。 （もっと読む）

【課題】半導体装置の高耐圧化を図る。
【解決手段】ｐ^-基板２００の主面内にはｎ型不純物領域１２１が形成されている。ｎ型不純物領域１２１の主面内にはｐウェル１３１が形成されている。ｎＭＯＳＦＥＴが有する、ＶＳ端子に接続されたｎ⁺型ソース領域１３３は、ｐウェル１３１の主面内に形成されている。ｐＭＯＳＦＥＴが有する、ＶＢ端子に接続されたｐ⁺型ソース領域１２６は、ｎ型不純物領域１２１の主面内に形成されている。ｎ⁺埋め込み層３１は、少なくともｎ⁺型ソース領域１３３の下方を覆いつつ、ｎ型不純物領域１２１の底面に接してｐ^-基板２００内に形成されている。ｎ⁺埋め込み層３１は、ｎ型不純物領域１２１が有する第１の不純物濃度よりも高い第２の不純物濃度を有する。 （もっと読む）

【目的】裏面工程追加などの複雑な製造プロセスを一切伴わず、レベルシフタ素子である高耐圧ＮＭＯＳＦＥＴの高耐圧化が安価で実現できるほか、安定した高電位配線、低いオン電圧による低電圧駆動かつ高速応答性の実現を可能とする高耐圧半導体装置および高電圧集積回路装置を提供することにある。
【構成】支持基板１００上に埋め込み酸化膜２００を介して半導体層１０１が形成され、半導体層１０１上に高電位側第２段トランジスタ３０２とそれを囲むように低電位側第１段トランジスタ３０１を形成し、第２段トランジスタのドレイン電極１０７１と第１段トランジスタ３０１のソース電極１０７２を接続する。第２段トランジスタ３０２のドレイン電極１１４はドレインパッド１１９と接続される。 （もっと読む）

【課題】半導体装置の高耐圧化を図る。
【解決手段】ｎ型不純物領域１２１の主面内にはｐウェル１３１が形成されている。ｎＭＯＳＦＥＴが有する、ＣＯＭ端子に接続されたｎ⁺型ソース領域１３３は、ｐウェル１３１の主面内に形成されている。ｐＭＯＳＦＥＴが有する、ＶＣＣ端子に接続されたｐ⁺型ソース領域１２６は、ｎ型不純物領域１２１の主面内に形成されている。ｎ埋め込み層２４はｎ型不純物領域１２１の底面に接している。 （もっと読む）

【課題】 入出力インターフェース回路におけるラッチアップの発生を確実に防止すること。
【解決手段】 本発明の入出力インターフェース回路は、入出力端子Ｔ１と、入力バッファー１０２と、フローティングウエル領域Ｎ４に形成される第１導電型の第１ＭＯＳトランジスタＭＰ１（ＦＮＷＬ）を有し、入出力端子を経由して外部に信号を出力するための出力バッファーＩＮＶ１と、静電保護回路３９０と、フローティングウエル電位調整回路１０８と、を含み、前記静電保護回路は、第１抵抗Ｒ１と、第１抵抗Ｒ１の他端と高レベル電源電位ＶＤＤとの間に接続されるダイオードＤ１と、を有し、フローティングウエル電位調整回路１０８は、入出力端子Ｔ１に一端が接続される第２抵抗Ｒ２と、第２抵抗Ｒ２の他端に一端が接続され、他端がフローティングウエル領域Ｎ４に接続され、ゲートに高レベル電源電位ＶＤＤが接続される、第１導電型の第２ＭＯＳトランジスタＭＰ２（ＦＮＷＬ）と、を有する。 （もっと読む）

【課題】ドライバ回路の回路素子を破壊から保護する半導体集積回路を提供することを目的とする。
【解決手段】ブートストラップ回路を用いたＤＣ／ＤＣコンバータの半導体集積回路であって、前記ブートストラップ回路のキャパシタＣ１が接続される第１端子ＢＳと第２端子ＳＷ間を前記キャパシタＣ１に印加される最大電圧より大きい電圧でブレークダウンする標準耐圧とする保護素子３０を設けた。 （もっと読む）

【課題】半導体装置の高耐圧化を図る。
【解決手段】ｐ^-基板２００の主面上にはアノード電極１４５及びカソード電極１４２が形成されている。ｐ^-基板２００の主面内には、アノード電極１４５に接続されたｐウェル１４４ｂと、カソード電極１４２に接続されたｎ型不純物領域１２１と、ｐウェル１４４ｂの側面とｎ型不純物領域１２１の側面とによって挟まれた部分を有するｎ^-型不純物領域１４３とが形成されている。ｐ^-基板２００の主面内には、ｎ型不純物領域１２１の側面よりもｐウェル１４４ｂ側に突出しないように、ｎ型不純物領域１２１の底面に接するｎ埋め込み層２６が形成されている。 （もっと読む）