半導体集積回路
【課題】ドライバ回路の回路素子を破壊から保護する半導体集積回路を提供することを目的とする。
【解決手段】ブートストラップ回路を用いたＤＣ／ＤＣコンバータの半導体集積回路であって、前記ブートストラップ回路のキャパシタＣ１が接続される第１端子ＢＳと第２端子ＳＷ間を前記キャパシタＣ１に印加される最大電圧より大きい電圧でブレークダウンする標準耐圧とする保護素子３０を設けた。
【解決手段】ブートストラップ回路を用いたＤＣ／ＤＣコンバータの半導体集積回路であって、前記ブートストラップ回路のキャパシタＣ１が接続される第１端子ＢＳと第２端子ＳＷ間を前記キャパシタＣ１に印加される最大電圧より大きい電圧でブレークダウンする標準耐圧とする保護素子３０を設けた。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ブートストラップ回路を用いたＤＣ／ＤＣコンバータの半導体集積回路に関する。
【背景技術】
【０００２】
従来より、ブートストラップ回路を用いたＤＣ／ＤＣコンバータの半導体集積回路が各種用途に用いられている（例えば引用文献１参照）。
【０００３】
図４は従来のＤＣ／ＤＣコンバータの半導体集積回路の一例のブロック構成図を示す。図４において、半導体集積回路１０の外部端子ＢＳ，外部端子ＳＷ間にはキャパシタＣ１が接続され、外部端子ＳＷ，外部端子ＧＮＤ間にはショットキーダイオードＳＤが接続されされている。外部端子ＳＷはインダクタＬ１を介して出力端子１１に接続されている。出力端子１１と外部端子ＧＮＤ間は抵抗Ｒ１，Ｒ２が直列に接続されると共に、キャパシタＣ２が接続されている。抵抗Ｒ１，Ｒ２の接続点は半導体集積回路１０の外部外部端子ＦＢに接続されている。半導体集積回路１０の外部端子ＦＢには例えば１２Ｖの直流電圧が外部から印加される。
【０００４】
半導体集積回路１０において、レギュレータ１２は外部端子ＶＩＮから供給される直流電圧（例えば１２Ｖ）から例えば電圧５Ｖの直流電圧を生成して半導体集積回路１０の各部に供給すると共に、上記の電圧５Ｖの直流電圧をダイオードＤ１を介して外部端子ＢＳに印加している。
【０００５】
外部端子ＳＷにはスイッチング素子であるｎチャネルＭＯＳトランジスタＭ１のソースとｎチャネルＭＯＳトランジスタＭ２のドレインが接続されている。ＭＯＳトランジスタＭ１のドレインは外部端子ＶＩＮに接続され、ゲートにはドライバ回路１３の出力するスイッチング信号が供給される。ドライバ回路１３は外部端子ＢＳ，ＳＷから動作電源が供給されている。ＭＯＳトランジスタＭ２のソースは外部端子ＧＮＤに接続され、ゲートにはドライバ回路１４の出力するスイッチング信号が供給される。
【０００６】
スイッチコントロール部１５はドライバ回路１３、１４に極性が反転したスイッチング信号を供給し、これによりＭＯＳトランジスタＭ１，Ｍ２は交互にオンする。ＭＯＳトランジスタＭ１のオフ時（Ｍ２のオン時）に外部端子ＳＷは接地レベルとなり、キャパシタＣ１は電圧５Ｖで充電されて外部端子ＢＳは５Ｖとなる。
【０００７】
次のＭＯＳトランジスタＭ１のオン時（Ｍ２のオフ時）に外部端子ＳＷは外部端子ＶＩＮから供給される１２Ｖとなり、キャパシタＣ１の充電電圧により外部端子ＢＳは１７Ｖとなる。このスイッチングを繰り返し、インダクタＬ１等により平滑して端子１１から所定電圧の直流電圧を出力する。
【０００８】
端子１１の出力電圧は抵抗Ｒ１，Ｒ２で分圧されて半導体集積回路２０の外部外部端子ＦＢからエラーアンプ１６の反転入力端子に供給される。エラーアンプ１６の非反転入力端子には基準電圧Ｖｒｅｆが供給されており、エラーアンプ１６は基準電圧Ｖｒｅｆに対する出力電圧の誤差電圧を生成しＰＷＭコンパレータ１７の反転入力端子に供給する。
【０００９】
ＰＷＭコンパレータ１７の非反転入力端子には発振器１８から所定周波数の三角波が供給されており、ＰＷＭコンパレータ１７は誤差電圧を三角波と比較してＰＷＭ（パルス幅変調）信号を生成しスイッチコントロール部１５に供給する。スイッチコントロール部１５はＰＷＭ信号を反転した信号を生成して端子ＤＲＨからドライバ回路１３に供給すると共に、ＰＷＭ信号の立ち上がり時にＰＷＭ信号を端子ＤＲＬからドライバ回路１４に供給する。
【００１０】
ところで図示していないものの、半導体集積回路１０の外部端子ＶＩＮ，ＢＳ，ＳＷそれぞれには、カソードを上記外部端子ＶＩＮ，ＢＳ，ＳＷに接続されアノードを接地されたダイオード等の高耐圧のＥＳＤ（ｅｌｅｃｔｒｏ−ｓｔａｔｉｃ ｄｉｓｃｈａｒｇｅ：静電気放電）保護素子（耐圧は例えば数１０Ｖ）が設けられている。
【００１１】
＜ドライバ回路の回路構成図＞
図５はドライバ回路１３の一例の回路構成図を示す。図５において、ドライバ回路１３はレベルシフト回路１３ａとラッチ回路１３ｂとドライブ段インバータ１３ｃを有している。レベルシフト回路１３ａは、ハイレベル／ローレベルが５Ｖ／０Ｖの入力信号をＭＯＳトランジスタＭ１のオン時にハイレベル／ローレベルが１７Ｖ／１２Ｖの信号に変換して出力し、ＭＯＳトランジスタＭ１のオフ時に変換せずに出力する。
【００１２】
ラッチ回路１３ｂはレベルシフト回路１３ａの出力信号をラッチする。ドライブ段インバータ１３ｃは１段目のインバータを構成するＣＭＯＳ構成のｐチャネルＭＯＳトランジスタＭ１１及びｎチャネルＭＯＳトランジスタＭ１２と、２段目のインバータを構成するＣＭＯＳ構成のｐチャネルＭＯＳトランジスタＭ１３及びｎチャネルＭＯＳトランジスタＭ１４を有している。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００２−８３８７２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
図４に示す半導体集積回路１０において、ＨＢＭ（Ｈｕｍａｎ Ｂｏｄｙ Ｍｏｄｅｌ：人体モデル）法で外部端子ＶＩＮを基準として外部端子ＢＳに正の高電圧を印加した場合、図５に示すドライバ回路１３のドライブ段インバータ１３ｃが破壊するという問題があった。
【００１５】
これは、外部端子ＶＩＮを基準として外部端子ＢＳに正の高電圧が印加された場合、外部端子ＢＳに設けられている高耐圧のＥＳＤ保護素子がブレークダウンする前に、ＭＯＳトランジスタＭ１３（又はＭ１１）のソース・ゲート間、又は、ＭＯＳトランジスタＭ１４（又はＭ１２）のゲート・ソース間がブレークダウンして、図５の外部端子ＢＳからＭＯＳトランジスタＭ１３（又はＭ１１）のソース・ゲート、ＭＯＳトランジスタＭ１４（又はＭ１２）のゲート・ソース、ＭＯＳトランジスタＭ１のボディダイオードを経て外部端子ＶＩＮに電流が流れるためである。このようにして、ＭＯＳトランジスタＭ１３，Ｍ１４（又はＭ１１，Ｍ１２）がブレークダウンにより破壊される。
【００１６】
本発明は上記の点に鑑みてなされたもので、ドライバ回路の回路素子を破壊から保護する半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【００１７】
本発明の一実施態様による半導体集積回路は、
ブートストラップ回路を用いたＤＣ／ＤＣコンバータの半導体集積回路であって、
前記ブートストラップ回路のキャパシタ（Ｃ１）が接続される第１端子（ＢＳ）と第２端子（ＳＷ）間を前記キャパシタ（Ｃ１）に印加される最大電圧より大きい電圧でブレークダウンする標準耐圧とする保護素子（３０）を設けた。
【００１８】
好ましくは、前記保護素子（３０）は、前記第１端子（ＢＳ）と接地端子（ＧＮＤ）間、前記第２端子（ＳＷ）と接地端子（ＧＮＤ）間それぞれを前記標準耐圧より大きい電圧でブレークダウンする高耐圧とする。
【００１９】
好ましくは、前記保護素子（３０）は、
前記接地端子（ＧＮＤ）に接続される半導体基板（４１）内に形成され前記第１端子（ＢＳ）に接続される第１層（４２）と、
前記第１層内に形成され前記第２端子（ＳＷ）に接続される第２層（４３）と、
前記第２層内に形成され前記第１端子（ＢＳ）に接続されるドレイン領域（４５）と、
前記第２層内に形成され前記第２端子（ＳＷ）に接続されるソース領域（４４）と、
前記半導体基板と絶縁されて形成され前記第２端子（ＳＷ）に接続されるゲート電極（４７）と、を有し、構成される。
【００２０】
好ましくは、前記半導体基板（４１）と前記第２層（４３）は、ｐ型であり、
前記第１層（４２）と前記ドレイン領域（４５）と前記ソース領域（４４）は、ｎ型である。
【００２１】
なお、上記括弧内の参照符号は、理解を容易にするために付したものであり、一例にすぎず、図示の態様に限定されるものではない。
【発明の効果】
【００２２】
本発明によれば、ドライバ回路の回路素子を破壊から保護することができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の半導体集積回路の一実施形態のブロック構成図である。
【図２】ドライバ回路と保護素子の一実施形態の回路構成図である。
【図３】保護素子の一実施形態の断面構成図
【図４】従来の半導体集積回路の一例のブロック構成図である。
【図５】ドライバ回路の一例の回路構成図である。
【発明を実施するための形態】
【００２４】
以下、図面に基づいて本発明の実施形態について説明する。
【００２５】
＜半導体集積回路のブロック構成＞
図１は本発明のＤＣ／ＤＣコンバータの半導体集積回路２０の一実施形態のブロック構成図を示す。図１において、半導体集積回路２０の外部端子ＢＳ，外部端子ＳＷ間にはキャパシタＣ１が接続され、外部端子ＳＷ，外部端子ＧＮＤ間にはショットキーダイオードＳＤが接続されている。外部端子ＳＷはインダクタＬ１を介して出力端子２１に接続されている。
【００２６】
出力端子２１と外部端子ＧＮＤ間は抵抗Ｒ１，Ｒ２が直列に接続されると共に、キャパシタＣ２が接続されている。抵抗Ｒ１，Ｒ２の接続点は半導体集積回路２０の外部外部端子ＦＢに接続されている。半導体集積回路２０の外部端子ＶＩＮには例えば１２Ｖの直流電圧が外部から印加される。
【００２７】
更に、半導体集積回路２０内には外部端子ＢＳ，ＳＷ間に標準耐圧（耐圧は例えば数Ｖ）の保護素子３０が接続されている。また、図示していないものの、外部端子ＶＩＮには、カソードを外部端子ＶＩＮに接続されアノードを接地されたダイオード等の高耐圧のＥＳＤ保護素子（耐圧は例えば数１０Ｖ）が設けられている。
【００２８】
半導体集積回路２０において、レギュレータ２２は外部端子ＶＩＮから供給される直流電圧（例えば１２Ｖ）から例えば電圧５Ｖの直流電圧を生成して半導体集積回路２０の各部に供給すると共に、上記の電圧５Ｖの直流電圧をダイオードＤ１を介して外部端子ＢＳに印加している。外部端子ＳＷにはスイッチング素子であるｎチャネルＭＯＳトランジスタＭ１のソースとｎチャネルＭＯＳトランジスタＭ２のドレインが接続されている。
【００２９】
ＭＯＳトランジスタＭ１のドレインは外部端子ＶＩＮに接続され、ゲートにはドライバ回路２３の出力するスイッチング信号が供給される。ドライバ回路２３は外部端子ＢＳ，ＳＷから動作電源が供給されている。ＭＯＳトランジスタＭ２のソースは外部端子ＧＮＤに接続され、ゲートにはドライバ回路２４の出力するスイッチング信号が供給される。
【００３０】
スイッチコントロール部２５はドライバ回路２３、２４に極性が反転したスイッチング信号を供給し、これによりＭＯＳトランジスタＭ１，Ｍ２は交互にオンする。ＭＯＳトランジスタＭ１のオフ時（Ｍ２のオン時）に外部端子ＳＷは接地レベルとなり、キャパシタＣ１は電圧５Ｖで充電されて外部端子ＢＳは５Ｖとなる。
【００３１】
次のＭＯＳトランジスタＭ１のオン時（Ｍ２のオフ時）に外部端子ＳＷは外部端子ＶＩＮから供給される１２Ｖとなり、キャパシタＣ１の充電電圧により外部端子ＢＳは１７Ｖとなる。このスイッチングを繰り返し、インダクタＬ１等により平滑して端子２１から所定電圧の直流電圧を出力する。
【００３２】
なお、正常動作を行っている際には、外部端子ＳＷ，ＢＳ間電圧は５Ｖを超えることはない。外部端子ＳＷ，ＢＳ間電圧が５Ｖを超えるのはＥＳＤ等の異常時である。
【００３３】
端子２１の出力電圧は抵抗Ｒ１，Ｒ２で分圧されて半導体集積回路２０の外部外部端子ＦＢからエラーアンプ２６の反転入力端子に供給される。エラーアンプ２６の非反転入力端子には基準電圧Ｖｒｅｆが供給されており、エラーアンプ２６は基準電圧Ｖｒｅｆに対する出力電圧の誤差電圧を生成しＰＷＭコンパレータ２７の反転入力端子に供給する。
【００３４】
ＰＷＭコンパレータ２７の非反転入力端子には発振器２８から所定周波数の三角波が供給されており、ＰＷＭコンパレータ２７は誤差電圧を三角波と比較してＰＷＭ（パルス幅変調）信号を生成しスイッチコントロール部２５に供給する。スイッチコントロール部２５はＰＷＭ信号を反転した信号を生成して端子ＤＲＨからドライバ回路２３に供給すると共に、ＰＷＭ信号の立ち上がり時にＰＷＭ信号を端子ＤＲＬからドライバ回路２４に供給する。
【００３５】
＜ドライバ回路と保護素子の回路構成図＞
図２はドライバ回路２３と保護素子３０の一実施形態の回路構成図を示す。図２において、ドライバ回路２３はレベルシフト回路２３ａとラッチ回路２３ｂとドライブ段インバータ２３ｃを有している。
【００３６】
レベルシフト回路２３ａは、ハイレベル／ローレベルが５Ｖ／０Ｖの入力信号をＭＯＳトランジスタＭ１のオン時にハイレベル／ローレベルが１７Ｖ／１２Ｖの信号に変換して出力し、ＭＯＳトランジスタＭ１のオフ時に変換せずに出力する。ラッチ回路２３ｂはレベルシフト回路２３ａの出力信号をラッチする。
【００３７】
ドライブ段インバータ２３ｃは１段目のインバータを構成するＣＭＯＳ構成のｐチャネルＭＯＳトランジスタＭ１１及びｎチャネルＭＯＳトランジスタＭ１２と、２段目のインバータを構成するＣＭＯＳ構成のｐチャネルＭＯＳトランジスタＭ１３及びｎチャネルＭＯＳトランジスタＭ１４を有している。ＭＯＳトランジスタＭ１３，Ｍ１４のドレインはＭＯＳトランジスタＭ１のゲートに接続されている。
【００３８】
保護素子３０はｎチャネルＭＯＳトランジスタ２０で構成されている。ＭＯＳトランジスタ２０のドレインは外部端子ＢＳに接続され、ゲート及びソース及びバックゲートは外部端子ＳＷに接続されている。
【００３９】
＜保護素子の断面構成図＞
図３は保護素子３０の一実施形態の断面構成図を示す。この保護素子３０はトリプルウェル構造である。図３において、ｐ型の半導体基板４１の表面から所定の深さまでｎ型ウェル４２が形成されている。ｎ型ウェル４２内にはバックゲートとなるｐ型ウェル４３が形成されている。更に、ｐ型ウェル４３内にソースとなるｎ型領域４４とドレインとなるｎ型領域４５が互いに離間して形成されている。半導体基板４１の表面には絶縁層４６が形成され、絶縁層４６上にゲート電極４７が形成されている。
【００４０】
ｐ型の半導体基板４１は端子５１から外部端子ＧＮＤに接続され、ｎ型ウェル４２及びドレインとなるｎ型領域４５は端子５２から外部端子ＢＳに接続される。バックゲートとなるｐ型ウェル４３及びソースとなるｎ型領域４４及びゲート電極４７は端子５３から外部端子ＳＷに接続される。
【００４１】
接地レベルの半導体基板４１とバックゲートのｐ型ウェル４３はｎ型ウェル４２によって分離されているため、外部端子ＧＮＤと外部端子ＢＳ間、外部端子ＧＮＤと外部端子ＳＷ間それぞれは高耐圧（例えば数１０Ｖ）となる。そして、バックゲートのｐ型ウェル４３内に形成されたｎ型領域４４，４５間すなわち外部端子ＳＷ，ＢＳ間を標準耐圧（例えば６〜９Ｖ程度）となる。
【００４２】
これによって、外部端子ＶＩＮを基準として外部端子ＢＳに正の高電圧を印加した場合、ＭＯＳトランジスタＭ１３（又はＭ１１）のソース・ゲート間、又は、ＭＯＳトランジスタＭ１４（又はＭ１２）のゲート・ソース間がブレークダウンする前に、保護素子３０のドレイン・ソース間つまり外部端子ＳＷと外部端子ＢＳ間がブレークダウンし、ＭＯＳトランジスタＭ１３，Ｍ１４（又はＭ１１，Ｍ１２）を破壊から保護することができる。
【００４３】
なお、保護素子３０は端子５１〜５３の半導体基板４１，ウェル４２，４３，ｎ型領域４４，４５に対するコンタクトを大きくする等の処理がなされているため、保護素子３０はブレークダウンした場合にも破壊には至らない。
【符号の説明】
【００４４】
２０ 半導体集積回路
２１ 出力端子
２２ レギュレータ
２３，２４ ドライバ回路
２５ スイッチコントロール部
２６ エラーアンプ
２７ ＰＷＭコンパレータ
２８ 発振器
３０ 保護回路
４１ 半導体基板
４２ ｎ型ウェル
４３ ｐ型ウェル
４４，４５ ｎ型層
４６ 絶縁層
４７ ゲート電極
Ｃ１，Ｃ２ キャパシタ
Ｄ１ ダイオード
Ｌ１ インダクタ
Ｍ１〜Ｍ２１ ＭＯＳトランジスタ
Ｒ１，Ｒ２ 抵抗
ＳＤ ショットキーダイオード
【技術分野】
【０００１】
本発明は、ブートストラップ回路を用いたＤＣ／ＤＣコンバータの半導体集積回路に関する。
【背景技術】
【０００２】
従来より、ブートストラップ回路を用いたＤＣ／ＤＣコンバータの半導体集積回路が各種用途に用いられている（例えば引用文献１参照）。
【０００３】
図４は従来のＤＣ／ＤＣコンバータの半導体集積回路の一例のブロック構成図を示す。図４において、半導体集積回路１０の外部端子ＢＳ，外部端子ＳＷ間にはキャパシタＣ１が接続され、外部端子ＳＷ，外部端子ＧＮＤ間にはショットキーダイオードＳＤが接続されされている。外部端子ＳＷはインダクタＬ１を介して出力端子１１に接続されている。出力端子１１と外部端子ＧＮＤ間は抵抗Ｒ１，Ｒ２が直列に接続されると共に、キャパシタＣ２が接続されている。抵抗Ｒ１，Ｒ２の接続点は半導体集積回路１０の外部外部端子ＦＢに接続されている。半導体集積回路１０の外部端子ＦＢには例えば１２Ｖの直流電圧が外部から印加される。
【０００４】
半導体集積回路１０において、レギュレータ１２は外部端子ＶＩＮから供給される直流電圧（例えば１２Ｖ）から例えば電圧５Ｖの直流電圧を生成して半導体集積回路１０の各部に供給すると共に、上記の電圧５Ｖの直流電圧をダイオードＤ１を介して外部端子ＢＳに印加している。
【０００５】
外部端子ＳＷにはスイッチング素子であるｎチャネルＭＯＳトランジスタＭ１のソースとｎチャネルＭＯＳトランジスタＭ２のドレインが接続されている。ＭＯＳトランジスタＭ１のドレインは外部端子ＶＩＮに接続され、ゲートにはドライバ回路１３の出力するスイッチング信号が供給される。ドライバ回路１３は外部端子ＢＳ，ＳＷから動作電源が供給されている。ＭＯＳトランジスタＭ２のソースは外部端子ＧＮＤに接続され、ゲートにはドライバ回路１４の出力するスイッチング信号が供給される。
【０００６】
スイッチコントロール部１５はドライバ回路１３、１４に極性が反転したスイッチング信号を供給し、これによりＭＯＳトランジスタＭ１，Ｍ２は交互にオンする。ＭＯＳトランジスタＭ１のオフ時（Ｍ２のオン時）に外部端子ＳＷは接地レベルとなり、キャパシタＣ１は電圧５Ｖで充電されて外部端子ＢＳは５Ｖとなる。
【０００７】
次のＭＯＳトランジスタＭ１のオン時（Ｍ２のオフ時）に外部端子ＳＷは外部端子ＶＩＮから供給される１２Ｖとなり、キャパシタＣ１の充電電圧により外部端子ＢＳは１７Ｖとなる。このスイッチングを繰り返し、インダクタＬ１等により平滑して端子１１から所定電圧の直流電圧を出力する。
【０００８】
端子１１の出力電圧は抵抗Ｒ１，Ｒ２で分圧されて半導体集積回路２０の外部外部端子ＦＢからエラーアンプ１６の反転入力端子に供給される。エラーアンプ１６の非反転入力端子には基準電圧Ｖｒｅｆが供給されており、エラーアンプ１６は基準電圧Ｖｒｅｆに対する出力電圧の誤差電圧を生成しＰＷＭコンパレータ１７の反転入力端子に供給する。
【０００９】
ＰＷＭコンパレータ１７の非反転入力端子には発振器１８から所定周波数の三角波が供給されており、ＰＷＭコンパレータ１７は誤差電圧を三角波と比較してＰＷＭ（パルス幅変調）信号を生成しスイッチコントロール部１５に供給する。スイッチコントロール部１５はＰＷＭ信号を反転した信号を生成して端子ＤＲＨからドライバ回路１３に供給すると共に、ＰＷＭ信号の立ち上がり時にＰＷＭ信号を端子ＤＲＬからドライバ回路１４に供給する。
【００１０】
ところで図示していないものの、半導体集積回路１０の外部端子ＶＩＮ，ＢＳ，ＳＷそれぞれには、カソードを上記外部端子ＶＩＮ，ＢＳ，ＳＷに接続されアノードを接地されたダイオード等の高耐圧のＥＳＤ（ｅｌｅｃｔｒｏ−ｓｔａｔｉｃ ｄｉｓｃｈａｒｇｅ：静電気放電）保護素子（耐圧は例えば数１０Ｖ）が設けられている。
【００１１】
＜ドライバ回路の回路構成図＞
図５はドライバ回路１３の一例の回路構成図を示す。図５において、ドライバ回路１３はレベルシフト回路１３ａとラッチ回路１３ｂとドライブ段インバータ１３ｃを有している。レベルシフト回路１３ａは、ハイレベル／ローレベルが５Ｖ／０Ｖの入力信号をＭＯＳトランジスタＭ１のオン時にハイレベル／ローレベルが１７Ｖ／１２Ｖの信号に変換して出力し、ＭＯＳトランジスタＭ１のオフ時に変換せずに出力する。
【００１２】
ラッチ回路１３ｂはレベルシフト回路１３ａの出力信号をラッチする。ドライブ段インバータ１３ｃは１段目のインバータを構成するＣＭＯＳ構成のｐチャネルＭＯＳトランジスタＭ１１及びｎチャネルＭＯＳトランジスタＭ１２と、２段目のインバータを構成するＣＭＯＳ構成のｐチャネルＭＯＳトランジスタＭ１３及びｎチャネルＭＯＳトランジスタＭ１４を有している。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００２−８３８７２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
図４に示す半導体集積回路１０において、ＨＢＭ（Ｈｕｍａｎ Ｂｏｄｙ Ｍｏｄｅｌ：人体モデル）法で外部端子ＶＩＮを基準として外部端子ＢＳに正の高電圧を印加した場合、図５に示すドライバ回路１３のドライブ段インバータ１３ｃが破壊するという問題があった。
【００１５】
これは、外部端子ＶＩＮを基準として外部端子ＢＳに正の高電圧が印加された場合、外部端子ＢＳに設けられている高耐圧のＥＳＤ保護素子がブレークダウンする前に、ＭＯＳトランジスタＭ１３（又はＭ１１）のソース・ゲート間、又は、ＭＯＳトランジスタＭ１４（又はＭ１２）のゲート・ソース間がブレークダウンして、図５の外部端子ＢＳからＭＯＳトランジスタＭ１３（又はＭ１１）のソース・ゲート、ＭＯＳトランジスタＭ１４（又はＭ１２）のゲート・ソース、ＭＯＳトランジスタＭ１のボディダイオードを経て外部端子ＶＩＮに電流が流れるためである。このようにして、ＭＯＳトランジスタＭ１３，Ｍ１４（又はＭ１１，Ｍ１２）がブレークダウンにより破壊される。
【００１６】
本発明は上記の点に鑑みてなされたもので、ドライバ回路の回路素子を破壊から保護する半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【００１７】
本発明の一実施態様による半導体集積回路は、
ブートストラップ回路を用いたＤＣ／ＤＣコンバータの半導体集積回路であって、
前記ブートストラップ回路のキャパシタ（Ｃ１）が接続される第１端子（ＢＳ）と第２端子（ＳＷ）間を前記キャパシタ（Ｃ１）に印加される最大電圧より大きい電圧でブレークダウンする標準耐圧とする保護素子（３０）を設けた。
【００１８】
好ましくは、前記保護素子（３０）は、前記第１端子（ＢＳ）と接地端子（ＧＮＤ）間、前記第２端子（ＳＷ）と接地端子（ＧＮＤ）間それぞれを前記標準耐圧より大きい電圧でブレークダウンする高耐圧とする。
【００１９】
好ましくは、前記保護素子（３０）は、
前記接地端子（ＧＮＤ）に接続される半導体基板（４１）内に形成され前記第１端子（ＢＳ）に接続される第１層（４２）と、
前記第１層内に形成され前記第２端子（ＳＷ）に接続される第２層（４３）と、
前記第２層内に形成され前記第１端子（ＢＳ）に接続されるドレイン領域（４５）と、
前記第２層内に形成され前記第２端子（ＳＷ）に接続されるソース領域（４４）と、
前記半導体基板と絶縁されて形成され前記第２端子（ＳＷ）に接続されるゲート電極（４７）と、を有し、構成される。
【００２０】
好ましくは、前記半導体基板（４１）と前記第２層（４３）は、ｐ型であり、
前記第１層（４２）と前記ドレイン領域（４５）と前記ソース領域（４４）は、ｎ型である。
【００２１】
なお、上記括弧内の参照符号は、理解を容易にするために付したものであり、一例にすぎず、図示の態様に限定されるものではない。
【発明の効果】
【００２２】
本発明によれば、ドライバ回路の回路素子を破壊から保護することができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の半導体集積回路の一実施形態のブロック構成図である。
【図２】ドライバ回路と保護素子の一実施形態の回路構成図である。
【図３】保護素子の一実施形態の断面構成図
【図４】従来の半導体集積回路の一例のブロック構成図である。
【図５】ドライバ回路の一例の回路構成図である。
【発明を実施するための形態】
【００２４】
以下、図面に基づいて本発明の実施形態について説明する。
【００２５】
＜半導体集積回路のブロック構成＞
図１は本発明のＤＣ／ＤＣコンバータの半導体集積回路２０の一実施形態のブロック構成図を示す。図１において、半導体集積回路２０の外部端子ＢＳ，外部端子ＳＷ間にはキャパシタＣ１が接続され、外部端子ＳＷ，外部端子ＧＮＤ間にはショットキーダイオードＳＤが接続されている。外部端子ＳＷはインダクタＬ１を介して出力端子２１に接続されている。
【００２６】
出力端子２１と外部端子ＧＮＤ間は抵抗Ｒ１，Ｒ２が直列に接続されると共に、キャパシタＣ２が接続されている。抵抗Ｒ１，Ｒ２の接続点は半導体集積回路２０の外部外部端子ＦＢに接続されている。半導体集積回路２０の外部端子ＶＩＮには例えば１２Ｖの直流電圧が外部から印加される。
【００２７】
更に、半導体集積回路２０内には外部端子ＢＳ，ＳＷ間に標準耐圧（耐圧は例えば数Ｖ）の保護素子３０が接続されている。また、図示していないものの、外部端子ＶＩＮには、カソードを外部端子ＶＩＮに接続されアノードを接地されたダイオード等の高耐圧のＥＳＤ保護素子（耐圧は例えば数１０Ｖ）が設けられている。
【００２８】
半導体集積回路２０において、レギュレータ２２は外部端子ＶＩＮから供給される直流電圧（例えば１２Ｖ）から例えば電圧５Ｖの直流電圧を生成して半導体集積回路２０の各部に供給すると共に、上記の電圧５Ｖの直流電圧をダイオードＤ１を介して外部端子ＢＳに印加している。外部端子ＳＷにはスイッチング素子であるｎチャネルＭＯＳトランジスタＭ１のソースとｎチャネルＭＯＳトランジスタＭ２のドレインが接続されている。
【００２９】
ＭＯＳトランジスタＭ１のドレインは外部端子ＶＩＮに接続され、ゲートにはドライバ回路２３の出力するスイッチング信号が供給される。ドライバ回路２３は外部端子ＢＳ，ＳＷから動作電源が供給されている。ＭＯＳトランジスタＭ２のソースは外部端子ＧＮＤに接続され、ゲートにはドライバ回路２４の出力するスイッチング信号が供給される。
【００３０】
スイッチコントロール部２５はドライバ回路２３、２４に極性が反転したスイッチング信号を供給し、これによりＭＯＳトランジスタＭ１，Ｍ２は交互にオンする。ＭＯＳトランジスタＭ１のオフ時（Ｍ２のオン時）に外部端子ＳＷは接地レベルとなり、キャパシタＣ１は電圧５Ｖで充電されて外部端子ＢＳは５Ｖとなる。
【００３１】
次のＭＯＳトランジスタＭ１のオン時（Ｍ２のオフ時）に外部端子ＳＷは外部端子ＶＩＮから供給される１２Ｖとなり、キャパシタＣ１の充電電圧により外部端子ＢＳは１７Ｖとなる。このスイッチングを繰り返し、インダクタＬ１等により平滑して端子２１から所定電圧の直流電圧を出力する。
【００３２】
なお、正常動作を行っている際には、外部端子ＳＷ，ＢＳ間電圧は５Ｖを超えることはない。外部端子ＳＷ，ＢＳ間電圧が５Ｖを超えるのはＥＳＤ等の異常時である。
【００３３】
端子２１の出力電圧は抵抗Ｒ１，Ｒ２で分圧されて半導体集積回路２０の外部外部端子ＦＢからエラーアンプ２６の反転入力端子に供給される。エラーアンプ２６の非反転入力端子には基準電圧Ｖｒｅｆが供給されており、エラーアンプ２６は基準電圧Ｖｒｅｆに対する出力電圧の誤差電圧を生成しＰＷＭコンパレータ２７の反転入力端子に供給する。
【００３４】
ＰＷＭコンパレータ２７の非反転入力端子には発振器２８から所定周波数の三角波が供給されており、ＰＷＭコンパレータ２７は誤差電圧を三角波と比較してＰＷＭ（パルス幅変調）信号を生成しスイッチコントロール部２５に供給する。スイッチコントロール部２５はＰＷＭ信号を反転した信号を生成して端子ＤＲＨからドライバ回路２３に供給すると共に、ＰＷＭ信号の立ち上がり時にＰＷＭ信号を端子ＤＲＬからドライバ回路２４に供給する。
【００３５】
＜ドライバ回路と保護素子の回路構成図＞
図２はドライバ回路２３と保護素子３０の一実施形態の回路構成図を示す。図２において、ドライバ回路２３はレベルシフト回路２３ａとラッチ回路２３ｂとドライブ段インバータ２３ｃを有している。
【００３６】
レベルシフト回路２３ａは、ハイレベル／ローレベルが５Ｖ／０Ｖの入力信号をＭＯＳトランジスタＭ１のオン時にハイレベル／ローレベルが１７Ｖ／１２Ｖの信号に変換して出力し、ＭＯＳトランジスタＭ１のオフ時に変換せずに出力する。ラッチ回路２３ｂはレベルシフト回路２３ａの出力信号をラッチする。
【００３７】
ドライブ段インバータ２３ｃは１段目のインバータを構成するＣＭＯＳ構成のｐチャネルＭＯＳトランジスタＭ１１及びｎチャネルＭＯＳトランジスタＭ１２と、２段目のインバータを構成するＣＭＯＳ構成のｐチャネルＭＯＳトランジスタＭ１３及びｎチャネルＭＯＳトランジスタＭ１４を有している。ＭＯＳトランジスタＭ１３，Ｍ１４のドレインはＭＯＳトランジスタＭ１のゲートに接続されている。
【００３８】
保護素子３０はｎチャネルＭＯＳトランジスタ２０で構成されている。ＭＯＳトランジスタ２０のドレインは外部端子ＢＳに接続され、ゲート及びソース及びバックゲートは外部端子ＳＷに接続されている。
【００３９】
＜保護素子の断面構成図＞
図３は保護素子３０の一実施形態の断面構成図を示す。この保護素子３０はトリプルウェル構造である。図３において、ｐ型の半導体基板４１の表面から所定の深さまでｎ型ウェル４２が形成されている。ｎ型ウェル４２内にはバックゲートとなるｐ型ウェル４３が形成されている。更に、ｐ型ウェル４３内にソースとなるｎ型領域４４とドレインとなるｎ型領域４５が互いに離間して形成されている。半導体基板４１の表面には絶縁層４６が形成され、絶縁層４６上にゲート電極４７が形成されている。
【００４０】
ｐ型の半導体基板４１は端子５１から外部端子ＧＮＤに接続され、ｎ型ウェル４２及びドレインとなるｎ型領域４５は端子５２から外部端子ＢＳに接続される。バックゲートとなるｐ型ウェル４３及びソースとなるｎ型領域４４及びゲート電極４７は端子５３から外部端子ＳＷに接続される。
【００４１】
接地レベルの半導体基板４１とバックゲートのｐ型ウェル４３はｎ型ウェル４２によって分離されているため、外部端子ＧＮＤと外部端子ＢＳ間、外部端子ＧＮＤと外部端子ＳＷ間それぞれは高耐圧（例えば数１０Ｖ）となる。そして、バックゲートのｐ型ウェル４３内に形成されたｎ型領域４４，４５間すなわち外部端子ＳＷ，ＢＳ間を標準耐圧（例えば６〜９Ｖ程度）となる。
【００４２】
これによって、外部端子ＶＩＮを基準として外部端子ＢＳに正の高電圧を印加した場合、ＭＯＳトランジスタＭ１３（又はＭ１１）のソース・ゲート間、又は、ＭＯＳトランジスタＭ１４（又はＭ１２）のゲート・ソース間がブレークダウンする前に、保護素子３０のドレイン・ソース間つまり外部端子ＳＷと外部端子ＢＳ間がブレークダウンし、ＭＯＳトランジスタＭ１３，Ｍ１４（又はＭ１１，Ｍ１２）を破壊から保護することができる。
【００４３】
なお、保護素子３０は端子５１〜５３の半導体基板４１，ウェル４２，４３，ｎ型領域４４，４５に対するコンタクトを大きくする等の処理がなされているため、保護素子３０はブレークダウンした場合にも破壊には至らない。
【符号の説明】
【００４４】
２０ 半導体集積回路
２１ 出力端子
２２ レギュレータ
２３，２４ ドライバ回路
２５ スイッチコントロール部
２６ エラーアンプ
２７ ＰＷＭコンパレータ
２８ 発振器
３０ 保護回路
４１ 半導体基板
４２ ｎ型ウェル
４３ ｐ型ウェル
４４，４５ ｎ型層
４６ 絶縁層
４７ ゲート電極
Ｃ１，Ｃ２ キャパシタ
Ｄ１ ダイオード
Ｌ１ インダクタ
Ｍ１〜Ｍ２１ ＭＯＳトランジスタ
Ｒ１，Ｒ２ 抵抗
ＳＤ ショットキーダイオード
【特許請求の範囲】
【請求項１】
ブートストラップ回路を用いたＤＣ／ＤＣコンバータの半導体集積回路であって、
前記ブートストラップ回路のキャパシタが接続される第１端子と第２端子間を前記キャパシタに印加される最大電圧より大きい電圧でブレークダウンする標準耐圧とする保護素子を
設けたことを特徴とする半導体集積回路。
【請求項２】
請求項１記載の半導体集積回路において、
前記保護素子は、前記第１端子と接地端子間、前記第２端子と接地端子間それぞれを前記標準耐圧より大きい電圧でブレークダウンする高耐圧とすることを特徴とする半導体集積回路。
【請求項３】
請求項２記載の半導体集積回路において、
前記保護素子は、
前記接地端子に接続される半導体基板内に形成され前記第１端子に接続される第１層と、
前記第１層内に形成され前記第２端子に接続される第２層と、
前記第２層内に形成され前記第１端子に接続されるドレイン領域と、
前記第２層内に形成され前記第２端子に接続されるソース領域と、
前記半導体基板と絶縁されて形成され前記第２端子に接続されるゲート電極と、
を有し、構成されることを特徴とする半導体集積回路。
【請求項４】
請求項３記載の半導体集積回路において、
前記半導体基板と前記第２層は、ｐ型であり、
前記第１層と前記ドレイン領域と前記ソース領域は、ｎ型であることを特徴とする半導体集積回路。
【請求項１】
ブートストラップ回路を用いたＤＣ／ＤＣコンバータの半導体集積回路であって、
前記ブートストラップ回路のキャパシタが接続される第１端子と第２端子間を前記キャパシタに印加される最大電圧より大きい電圧でブレークダウンする標準耐圧とする保護素子を
設けたことを特徴とする半導体集積回路。
【請求項２】
請求項１記載の半導体集積回路において、
前記保護素子は、前記第１端子と接地端子間、前記第２端子と接地端子間それぞれを前記標準耐圧より大きい電圧でブレークダウンする高耐圧とすることを特徴とする半導体集積回路。
【請求項３】
請求項２記載の半導体集積回路において、
前記保護素子は、
前記接地端子に接続される半導体基板内に形成され前記第１端子に接続される第１層と、
前記第１層内に形成され前記第２端子に接続される第２層と、
前記第２層内に形成され前記第１端子に接続されるドレイン領域と、
前記第２層内に形成され前記第２端子に接続されるソース領域と、
前記半導体基板と絶縁されて形成され前記第２端子に接続されるゲート電極と、
を有し、構成されることを特徴とする半導体集積回路。
【請求項４】
請求項３記載の半導体集積回路において、
前記半導体基板と前記第２層は、ｐ型であり、
前記第１層と前記ドレイン領域と前記ソース領域は、ｎ型であることを特徴とする半導体集積回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１１−１４７３８（Ｐ２０１１−１４７３８Ａ）
【公開日】平成２３年１月２０日（２０１１．１．２０）
【国際特許分類】
【出願番号】特願２００９−１５８０８０（Ｐ２００９−１５８０８０）
【出願日】平成２１年７月２日（２００９．７．２）
【出願人】（０００００６２２０）ミツミ電機株式会社 (1,651)
【Ｆターム（参考）】
【公開日】平成２３年１月２０日（２０１１．１．２０）
【国際特許分類】
【出願日】平成２１年７月２日（２００９．７．２）
【出願人】（０００００６２２０）ミツミ電機株式会社 (1,651)
【Ｆターム（参考）】
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