【課題】 トレンチ構造のトランジスタを使用するパワーＭＯＳトランジスタを過電流から保護し、信頼性を向上させる。
【解決手段】 パワーＭＯＳトランジスタ（１１）と該パワーＭＯＳトランジスタの電流を検出して外部の制御回路（３０）に供給する検出信号を生成するための電流検出用トランジスタ（１２）およびパワーＭＯＳトランジスタの電流を検出して所定以上の電流が流れたときに強制的にパワーＭＯＳトランジスタのゲート電圧を下げることにより電流を抑える保護回路を構成する素子（１４，ＲＳ１）を同一半導体チップに設けるようにした。 （もっと読む）

【課題】 半導体装置の小型化を可能にする。
【解決手段】 基板２１上のエピタキシャル層２２に、ゲート電極３２と、ｎ^-型オフセットドレイン領域３５、ｎ型オフセットドレイン領域３９およびｎ⁺型ドレイン領域４２からなるドレイン領域と、ｎ^-型ソース領域３６およびｎ⁺型ソース領域４３からなるソース領域とを有するＬＤＭＯＳＦＥを形成するとともに、ｎ型ウエル２７上に複数のショットキ電極５２を形成してショットキ電極５２およびｎ型ウエル２７間にショットキ接合を形成することでショットキダイオード素子を形成している。複数のショットキ電極５２はプラグ６３およびアノード電極７４を介して互いに電気的に接続されている。複数のショットキ接合部の間および両側に設けられたｎ⁺型半導体領域４４は、プラグ６３およびカソード電極７３を介して互いに電気的に接続されている。 （もっと読む）

ソース／ドレイン（２０）とゲート（２６）との間の接点（３２）が、ゲート誘電体（４６）の選択部分（３５）へ埋設物を注入することによりゲート誘電体（４６）の選択部分（３５）を導電性にすることで行われる。ゲート材料は集積回路全体（１０）の上の層に位置する。ゲート（２６）がソース／ドレイン（２０）に接続する領域（３２）が識別され、この識別位置（３５）においてゲート誘電体（４６）が導電性となるよう埋設物が注入される。ソース／ドレイン（２０）が導電性ゲート誘電体（３５）のそのような導電性領域の下を延び、該位置で埋設物が注入されたゲート誘電体（３５）がゲート（２６）をソース／ドレイン（２０）に短絡するように、ソース／ドレイン（２０）は形成される。これによって集積回路（１０）上のスペースが節約され、相互接続層の必要性が低減され、露出したシリコン基板上にポリシリコンを堆積およびエッチングさせることに付随する問題を回避することができる。
（もっと読む）

【課題】静電破壊耐性を向上し得る半導体装置及びその製造方法を提供する。
【解決手段】ゲート電極とドレイン領域とソース領域とを有する半導体装置であって、ドレイン領域は、ゲート電極の第１の側に形成された第１導電型の第１の不純物拡散領域１８ａと；第１の不純物拡散領域より深く形成された第１導電型の第２の不純物拡散領域２０ａと；第１の不純物拡散領域より浅く形成され、不純物拡散層より不純物濃度が高い第１導電型の第３の不純物拡散領域２８ａ、２８ｂと；第３の不純物拡散領域上に形成され、ドレインコンタクト部２２Ｄに接続されるシリサイド膜３２ａ、３２ｂとを有し、ドレインコンタクト部とサイドウォール絶縁膜との間にシリサイド膜が形成されていない領域が存在しており、ドレインコンタクト部の下方の半導体基板内に第２の不純物拡散領域が形成されていない。 （もっと読む）

【課題】 半導体装置の性能や信頼性を向上させる。
【解決手段】 ＣＭＩＳＦＥＴを有する半導体装置において、ｎチャネル型ＭＩＳＦＥＴ３０ａのゲート電極３１ａは、Ｐ、ＡｓまたはＳｂをドープしたシリコン膜をＮｉ膜と反応させることで形成されたニッケルシリサイド膜からなり、ｐチャネル型ＭＩＳＦＥＴ３０ｂのゲート電極３１ｂは、ノンドープのシリコンゲルマニウム膜をＮｉ膜と反応させることで形成されたニッケルシリコンゲルマニウム膜からなる。ゲート電極３１ａの仕事関数はＰ、ＡｓまたはＳｂをドープすることによって制御され、ゲート電極３１ｂの仕事関数はＧｅ濃度を調節することによって制御される。 （もっと読む）

【課題】 半導体集積回路構造およびその製造方法を提供する。
【解決手段】 半導体集積回路構造は複数のダイオード、少なくとも一つの嵌入領域および電圧供給ノードを備える。複数のダイオードは基板中に設置され、直列に電性接続される。少なくとも一つの嵌入領域は、基板中に設置され、二つのダイオードの間に設置される。電圧供給ノードは、嵌入領域に電性接続される。また、好適にはこれらのダイオードはガードリングにより囲まれる。 （もっと読む）

【課題】半導体装置の保護回路の高耐圧化、および耐圧の設計自由度を向上させることを可能にする。
【解決手段】ｎ型半導体基板１上にゲート電極４に対応して形成される保護回路のゲート酸化膜を、積層酸化膜（ゲート酸化膜３とゲート酸化膜１６）にて構成し、その各々のゲート酸化膜３，１６の膜厚を最適化することにより、高耐圧でかつ目標値に近い耐圧の保護回路を実現する。 （もっと読む）

【課題】ソース／ドレイン拡張とフロントゲート（front gate）に自己整合させたバックゲートを含む、ＦＤ型ＳＯＩ−ＣＭＯＳデバイスの製造方法に関する。
【解決手段】
ＳＯＩ−ＣＭＯＳ技術は、ポリシリコン、即ちポリＳｉバックゲートは、フロントゲート・デバイスの閾値電圧を制御するために使用され、ｎＭＯＳ及びｐＭＯＳバックゲートは、互いに独立に、及びフロントゲートと独立に、スイッチされる。
特に、バックゲートが、デバイスのフロントゲート及びソース／ドレイン拡張に自己整合されたバックゲートＦＤ型ＣＭＯＳデバイスの製造方法を提供する。バックゲートＦＤ型ＣＭＯＳデバイスは、ＳＩＭＯＸ又は結合ＳＯＩ−ウエハ、ウエハボンディングと薄膜化、ポリＳｉエッチング、ＬＰ−ＣＶＤ、機械化学研磨（ＣＭＰ）を用いて製造される。 （もっと読む）

【課題】 ■ゲートパットを縮小化して有効セル領域の増大化を図り、オン抵抗の低減化を実現する。■ＰＮ接合幅の増大化の達成によりツエナーダイオードの電流−電圧特性の改善を図り、静電耐量の大きなパワー半導体装置を得る。
【解決手段】 ユニットセル部ＵＣＰの周囲及びゲートパット部ＧＰＰの周囲を第１方向Ｄ１乃至第４方向Ｄ４に関して完全に取り囲むチップ周辺部ＣＰＰ内に、ツエナーダイオード１１を配設する。ツエナーダイオード１１は、各層が第１方向Ｄ１乃至第４方向Ｄ４に沿って延在した、Ｎ＋型層１Ｂ−Ｐ型層３３−Ｎ＋型層３２−Ｐ型層３１−Ｎ＋型層１Ａの構造を有する。 （もっと読む）

【課題】 高耐圧ＭＯＳトランジスタの微細化を図る。
【解決手段】 Ｐ型ウエル３上にゲート酸化膜９を介して形成されたゲート電極２７Ｆと、前記ゲート電極２７Ｆから離間されて形成される高濃度のＮ型ソース・ドレイン層１５と、前記ソース・ドレイン層１５を取り囲むように形成され、前記ゲート電極２７Ｆ下方に形成されたＰ型ボディ層１８で分断された低濃度のＮ型のソース・ドレイン層１０とを具備したことを特徴とする。 （もっと読む）

【課題】 チップ内に形成されるコンデンサの容量を小さくしてスイッチング速度を向上させた半導体装置を提供する。
【解決手段】 Ｎ型半導体基板２２上に複数のＭＯＳＦＥＴ２１を形成すると共に、形成されたＭＯＳＦＥＴ２１のポリシリコンゲート電極２８をチップ終端部分にまで引き伸ばしてゲート電極引き出し部３５を設け、さらに該ゲート電極引き出し部３５のポリシリコンゲート電極２８の直下にフィールド酸化膜３２を設けてなるもので、フィールド酸化膜３２が、ＭＯＳＦＥＴ２１のゲート酸化膜２７より厚い膜厚となっている。 （もっと読む）