ゲート絶縁膜として所望の特性を有するＨｆ_１−ｘＡｌ_ｘ（０＜ｘ＜０．３）の酸化膜を形成することのできる半導体装置の製造方法を提供する。
半導体装置の製造方法は、（ａ）反応室内でシリコン基板を加熱する工程と、（ｂ）加熱したシリコン基板上に酸化シリコンより高い比誘電率を有し、Ｎを取り込んだＨｆ_１−ｘＡｌ_ｘＯ：Ｎ膜（０．１＜ｘ＜０．３）を熱ＣＶＤで堆積する工程であって、原料ガスと窒化ガスと窒化促進ガスとを含む成膜ガスを前記シリコン基板の表面に供給する工程と、を含む。
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【課題】非シリサイド領域形成用の絶縁膜をウエットエッチングすることで生じる、分離絶縁膜の後退やサイドウオールの後退を防止する。
【解決手段】ポリシリコン膜表面およびシリコン基板表面を露出させる第１工程と、レジストパターンニングする第２工程と、レジスト膜５をマスクにして酸素イオンあるいは窒素イオンを注入し、レジスト膜５が存在しない領域のポリシリコン膜表面およびシリコン基板表面に酸素イオンあるいは窒素イオンを導入する第３工程と、レジスト膜５を除去する第４工程と、シリコン基板１上に高融点金属膜６を堆積した後に第１の熱処理を行って、イオン注入領域以外の領域のポリシリコン膜表面およびシリコン基板表面をシリサイド化して高融点金属シリサイド層７を形成する第５工程と、イオン注入領域上の高融点金属膜６を除去する第６工程とを含む。 （もっと読む）

【課題】 ボイドなどの欠陥を少なくとも表面部分には含まないアスペクト比の大きな素子分離絶縁膜を有するＳＴＩ型素子分離構造を提供する。
【解決手段】 半導体基板中にマスクパターンを介して素子分離溝を形成し、さらに前記素子分離溝を絶縁膜で埋め込んだ後、化学機械研磨して余計な絶縁膜を除去する。さらにマスクパターンを除去し、半導体基板表面から突出する素子分離絶縁膜の周囲に、半導体基板表面から半導体層をエピタキシャルに再成長させる。 （もっと読む）

【課題】 高誘電率ゲート絶縁膜を用いるＦＥＴ及びその製造方法において、閾値電圧の制御性を向上する。
【解決手段】 基板１０１上に、高誘電率ゲート絶縁膜１１０を形成した後、高誘電率ゲート絶縁膜１１０上にゲート電極１１１ａを形成する。次に、少なくともゲート電極１１１ａをマスクとして基板１０１にＮ型不純物を導入し、Ｎ型イクステンション領域１１３を形成する。続いて、少なくともゲート電極１１１ａをマスクとして、基板１０１におけるＮ型イクステンション領域１１３の下にＰ型不純物を導入することにより、Ｐ型ポケット領域１１４を形成する。ここで、Ｎ型イクステンション領域１１３に対するＮ型不純物としての砒素（Ａｓ）の導入量を、高誘電率ゲート絶縁膜１１０の膜厚に基づいて定められる所定値以下である範囲に設定する。 （もっと読む）

Ｓｉ基板（１１）の表面にｐウェル（１２）を形成し、素子分離絶縁膜（１３）を形成する。次に、全面に薄いＳｉＯ_２膜（１４ａ）を形成し、その上に希土類金属（例えばＬａ、Ｙ）及びＡｌを含有する酸化膜を絶縁膜（１４ｂ）として形成する。
更に、絶縁膜（１４ｂ）上にポリＳｉ膜（１５）を形成する。その後、例えば１０００℃程度の熱処理を行うことによって、ＳｉＯ_２膜（１４ａ）と絶縁膜（１４ｂ）とを反応させ、希土類金属及びＡｌを含有するシリケート膜を形成する。即ち、ＳｉＯ_２膜（１４ａ）及び絶縁膜（１４ｂ）を単一のシリケート膜とする。
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【課題】 良質でかつ良好な形状のサイドウォールを備えた半導体装置を形成する。
【解決手段】 ゲート電極側壁のサイドウォールを炭素含有シリコン窒化酸化膜を用いて形成する。炭素含有シリコン窒化酸化膜は、ＢＴＢＡＳと酸素を原料に用い、ＢＴＢＡＳ流量／酸素流量比を適当に設定すると共に、例えば約５３０℃等の低成膜温度のＣＶＤ法で成膜することができる。炭素含有シリコン窒化酸化膜を用いてサイドウォールを形成することで、窒素原子や炭素原子の寄与により、ＨＦ耐性向上やフリンジ容量低減を図れる。また、低温条件で成膜することにより、半導体基板内に導入されている不純物の不要な拡散が抑えられるようになる。これにより、トランジスタ特性を高めかつ安定化させ、半導体装置の高性能化、高品質化を図れるようになる。 （もっと読む）

本発明に係る複数の実施例は、炭素がドーピングされた領域、及び隆起したソース/ドレイン領域を有することで、nMOSトランジスタチャネル中に引っ張り応力を供する。

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【課題】 低電圧動作及び高電圧動作ＭＯＳＦＥＴを同一半導体基板上に混載し種々の回路動作に相応しい閾値電圧設定できる半導体装置を提供する。
【解決手段】 半導体基板に形成され、同じ導電型で同じゲート絶縁材料を有し、複数種類の膜厚のうちいずれかの膜厚を有するゲート絶縁膜を備えた複数のＭＯＳＦＥＴとを具備し、薄いゲート絶縁膜（第１のゲート絶縁膜）６を有するＭＯＳＦＥＴのゲート電極９がシリサイド１５ａで構成され、第１のゲート絶縁膜より厚いゲート絶縁膜（第２のゲート絶縁膜）５を有するＭＯＳＦＥＴのゲート電極１０が多結晶又は非晶質ＳｉもしくはＳｉＧｅ７及び前記多結晶又は非晶質ＳｉもしくはＳｉＧｅ上に形成されたシリサイド７ａから構成されている。１半導体基板に混載された低電圧動及び高電圧動作ＭＯＳＦＥＴの各々に最適なゲート電極を提供でき、種々の回路動作に相応しい閾値電圧設定できる。 （もっと読む）

【課題】 微細化された構造において仕事関数の異なるゲート電極を同一半導体基板上に形成したＭＯＳ型半導体装置を提供する。
【解決手段】 ＭＯＳ型半導体装置の製造方法が、半導体基板に、第１および第２半導体素子形成領域を規定する工程と、半導体基板上に、ゲート絶縁膜、モリブデン膜、および窒素含有膜を順次積層する工程と、窒素含有膜からモリブデン膜に窒素を導入する工程と、窒素含有膜を選択的に除去し、第１半導体素子形成領域上に窒素含有膜を残す工程と、半導体基板上に、多結晶シリコン膜を形成する工程と、エッチングにより第１ゲート電極、第２ゲート電極を形成する工程と、第１および第２ゲート電極の側壁にサイドウォールを形成する工程と、熱処理により第２ゲート電極に含まれるモリブデン膜中の窒素を減少させて、第１ゲート電極に含まれるモリブデン膜中の窒素量との間に差異を設ける工程とを含む。 （もっと読む）

【課題】 応力蓄積絶縁膜の製造方法及び半導体装置に関し、高圧縮応力蓄積絶縁膜の剥がれに対する耐性を高める。
【解決手段】 少なくともＳｉを主成分とする半導体基板１上にＳｉソースガスとして、Ｓｉ原子１個当たりのＳｉ−Ｈ結合の数が１以下のアルキルシラン、アルコキシシラン、或いはアルキルシロキサンのいずれかを用いて、圧縮応力５が１ＧＰａ以上になるＳｉソースガス分圧及び印加電力の条件下で応力蓄積絶縁膜４を成膜する。 （もっと読む）

ゲート絶縁膜としてフラットバンド電圧の変化ΔＶｆｂが小さなＨｆ_１ｘＡｌ_ｘ（０＜ｘ＜０．３）の酸化膜を形成することのできる半導体装置の製造方法を提供する。 半導体装置の製造方法は、（ａ）反応室内でシリコン基板を加熱する工程と、（ｂ）前記加熱したシリコン基板上に酸化シリコンより高い比誘電率を有する高誘電率絶縁膜を熱ＣＶＤで堆積する工程であって、原料ガスと水素ガスとを含む成膜ガスを前記シリコン基板の表面に供給する工程と、を含む。
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【課題】 半導体措置で発生した熱を放熱しやすくすることによってＥＳＤ耐圧に優れた半導体装置およびその製造方法を提供する。
【解決手段】 拡散層領域３に形成されたチャネル１１の上には、ゲート絶縁膜７を介してゲート電極８が設けられている。また、ゲート電極８の側壁部には、サイドウォール９が形成されている。そして、ゲート電極８上とソース・ドレイン領域５上の一部とに、ゲート電極８およびサイドウォール９を被覆するようにしてシリサイドプロテクション膜１０が形成されている。シリサイドプロテクション膜１０が設けられていないソース・ドレイン領域の上には、シリサイドプロテクション膜１０に隣接して金属シリサイド膜６が形成されている。ここで、シリサイドプロテクション膜１０は、ＳｉＣ膜およびＳｉＯＣ膜の少なくとも一方からなるものとする。 （もっと読む）

第１結晶方位を有する基板１８を含む半導体装置が提供される。基板１８上には第１絶縁層１４が重なり、第１絶縁層１４上には複数のシリコン層が重なる。第１シリコン層４２は、第２結晶方位および結晶面を有するシリコンを含む。第２シリコン層２５は、第２結晶方位と、第１シリコン層４２の平面に対して実質的に直角である結晶面を有する。正孔移動度は（１１０）面においてより高いので、半導体装置のパフォーマンスは、特定の結晶面方位を有するシリコン層を選択することで高めることができる。
さらに、半導体装置の形成法が提供される。第１結晶方位を有し、第１絶縁層１４が上に形成された第１シリコン基板１８と、第１絶縁層１４上に重なる、第２結晶方位および結晶面を有する第１シリコン層１９とを含むシリコン・オン・インシュレータ構造は、第２シリコン基板２０に結合される。第２シリコン基板２０は第２結晶方位および結晶面を有し、第２絶縁層２４がその上に形成される。第２シリコン基板２０は、水素イオンを第２シリコン基板２０に注入することで生成される線欠陥２２を含む。第２シリコン基板２０の結晶面は、第１シリコン層１９の結晶面に対して実質的に直角に方向付けられる。第２シリコン基板２０は線欠陥２２に沿って分離されるとともに除去され、第２絶縁層２４および第２シリコン層２５がシリコン・オン・インシュレータ構造上に残る。次に、シリコン・オン・インシュレータ構造を異なる結晶方位からなるシリコン層にまで選択的にエッチングし、エッチングした領域に選択的エピタキシャルシリコン層を成長させ、その後、シリコン・オン・インシュレータ構造を化学機械研磨によって平坦化することによって、異なる結晶方位を有する複数のデバイスを単一のプレーナシリコン・オン・インシュレータ構造上に形成することができる。
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【課題】 しきい値が低い高性能の半導体装置およびその製造方法を提供する。
【解決手段】 シリコン基板１０の表面部に形成されるＣＭＯＳを備える半導体装置１において、ＰＭＯＳ１のゲート電極Ｇ４は、窒化タングステンによる表面処理を行なったタングステン上に多結晶シリコン２１を堆積させることにより形成する一方、ＮＭＯＳ１のゲート電極Ｇ２は、タングステン薄膜上にと多結晶シリコン２１を形成した後の熱処理でタングステン薄膜をタングステンシリサイド２３に反応させることにより、ゲート電極Ｇ２の仕事関数をゲート電極Ｇ４の仕事関数からシフトさせる。 （もっと読む）

【課題】 セルアレイと周辺回路の特性が最適化された半導体記憶装置を提供する。
【解決手段】 半導体記憶装置は、絶縁性基板とこの上に形成された半導体層とを有する半導体素子基体と、前記半導体素子基体に形成されて電気的にフローティングのチャネルボディのキャリア蓄積状態によりデータ記憶を行うセルトランジスタが配列され、各ソース及びドレイン層が一方向に隣接する２セルトランジスタにより共有されるセルアレイと、前記半導体素子基体に形成された、前記セルアレイの周辺回路を構成するロジックトランジスタとを有し、前記セルトランジスタのソース及びドレイン層の少なくとも一部が前記ロジックトランジスタのソース及びドレイン層と異なる厚みをもって形成されている。
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【課題】 少なくとも１つのＦＥＴに横方向応力が増大した状態を与えるデュアル窒化物ライナを有する半導体デバイスと、こうしたデバイスを製造するための方法とを提供する。
【解決手段】 本発明の第１の態様は、第１の窒化シリコン・ライナをデバイスに与えるステップと、第１の窒化シリコン・ライナに隣接する第２の窒化シリコン・ライナを与えるステップとを含み、第１の窒化シリコン・ライナ及び第２の窒化シリコン・ライナの少なくとも一方は、第１の窒化シリコン・ライナ及び第２の窒化シリコン・ライナの少なくとも一方の下のシリコン・チャネル内に横方向応力を誘発する、半導体デバイスの製造に用いるための方法を提供する。 （もっと読む）

【課題】 ＳＯＩ基板上にチタンシリサイド膜を形成する場合に発生するＭＯＳトランジスタのサイドウォール上での短絡不良を防止し、かつＮ型シリコン領域でも比抵抗の小さいチタンシリサイド膜を形成する技術を提供する。
【解決手段】 ＳＯＩ基板１００上にＰＭＯＳ領域４０３とＮＭＯＳ領域４０４から成るＣＭＯＳ領域を形成した後、ＳＯＩ基板１００のシリコン膜１０３をその膜厚の１０％以上、９０％以下の深さまでアモルファス化する工程と、チタン膜８０２を、１０ｎｍを下限として、シリコン膜１０３の膜厚以下で成膜する工程と、チタン膜８０２上に酸素及び窒素の浸入を防ぐためのバリア膜８０３を形成する工程と、５５０℃以上６００℃以下の温度で、３０秒以上１８０秒以下の時間熱処理する工程と、バリア膜８０３と未反応のチタン膜８０２とを選択的に除去する、アンモニア水と過酸化水素水の混合液を用いたウェットエッチング工程を行なう。 （もっと読む）

【課題】 従来のデュアル・サリサイド処理における典型的な位置ずれの問題を克服する、新規なデュアル・サリサイド・プロセスを提供すること。
【解決手段】 相補型金属酸化膜半導体（ＣＭＯＳ）デバイスを製作する方法であって、本方法は、第１のタイプの半導体デバイス（１３０）を収容するために半導体基板（１０２）の中に第１のウェル領域（１０３）を形成するステップと、第２の半導体デバイス（１４０）を収容するために半導体基板（１０２）の中に第２のウェル領域（１０４）を形成するステップと、第１のタイプの半導体デバイス（１３０）をマスク（１１４）で遮蔽するステップと、第２のタイプの半導体デバイス（１４０）の上に第１の金属層（１１８）を堆積させるステップと、第２のタイプの半導体デバイス（１４０）の上で第１のサリサイド形成を行うステップと、マスク（１１４）を除去するステップと、第１及び第２のタイプの半導体デバイス（１３０、１４０）の上に第２の金属層（１２３）を堆積させるステップと、第１のタイプの半導体（１３０）の上で第２のサリサイド形成を行うステップとを含む。本方法は、１つのパターン形成段階しか必要とせず、また、異なるデバイスの上に異なるシリサイド材料を形成するプロセスを単純化するため、パターンの重なりを排除することができる。 （もっと読む）

【課題】デバイス性能を向上させるだけでなく、製造工程を簡素化する新しいデバイス構造とダブルゲートデバイス形成工程を提供する。
【解決手段】ダブルゲートデバイスの形成方法において、約３０ｎｍ未満の厚さを有している埋込絶縁層１４が第１基板上１２に形成される。第２基板は埋込絶縁層上に形成される。パッド層は第２基板を覆うように形成される。マスク層はパッド層を覆うように形成される。第１溝は、パッド層，第２基板，埋込絶縁層を貫いて、基板12内に延びるように形成される。第１溝は、第１分離部２６で充填される。第２溝は、第１分離部２６内に形成され、導電材料で充填される。ＭＯＳ型トランジスタは第２基板上に形成される。下部ゲート５０は、埋込絶縁層の下に形成され、第２基板上に形成された上部ゲート３６に対して自己整合される。 （もっと読む）

【課題】 ＳＯＩ基板上に、酸化シリコン膜を介して金属シリサイド膜を形成する際に、金属シリサイド膜中に残存する酸素を低減し、抵抗を低く抑える半導体素子の製造方法を提供する。
【解決手段】 ＳＯＩ基板１００上にＣＭＯＳトランジスタを形成した後、シリコン膜１０３上に０．５ｎｍ以上２ｎｍ以下の膜厚を有する酸化シリコン膜８０１を形成する工程と、チタン膜８０３を形成する工程と、酸素及び窒素の浸入を防ぐためのバリア膜としての窒化チタン膜９０１を形成する工程と、Ｃ４９結晶相チタンシリサイド膜９０２を形成するための低温熱処理を行なう工程と、窒化チタン膜９０１と未反応のチタン膜と９０１のみを選択的に除去するエッチング工程を順に行なう。 （もっと読む）