第１の結晶方位を有する基板１２と、この基板１２を覆う絶縁層４０を含む半導体デバイスが提供される。この絶縁層を覆って、複数のシリコン層１６、３０が形成される。第１シリコン層１６は、第１の結晶方位を有するシリコンを含み、第２シリコン層３０は、第２の結晶方位を有するシリコンを含む。加えて、基板１２と、この基板１２を覆うシリコン層１６と、基板１２とシリコン層１６と間に設けられた第１絶縁層１４を含むシリコン−オン−インシュレータ構造を提供する半導体デバイスを形成する方法が提供されている。シリコン層１６および第１絶縁層１４の一部を取り除くことでシリコン−オン−インシュレータ構造の第１領域を形成し、基板層１２の一部２４をさらす。選択的エピタキシャルシリコン３０は、開口部に成長される。開口部２２で成長されたシリコン３０に第２絶縁層４０が形成され、開口部２２で成長されたシリコン３０と基板１２との間に絶縁層４０が提供される。
（もっと読む）

【課題】フォトレジスト膜の除去の際の洗浄における半導体層上のシミのない半導体装置の製造方法を提供する。
【解決手段】露出している半導体層の表面部を酸化して、アッシング酸化膜１７を形成した後、ＣＶＤ酸化膜を堆積する。ＣＶＤ酸化膜の上に形成したフォトレジスト膜９をマスクとする気相フッ酸処理により、アッシング酸化膜１７は残したままでＣＶＤ酸化膜を部分的に除去し、非シリサイド領域Ｒnsを覆う反応防止用酸化膜１８を形成する。フォトレジスト膜９を除去した後、アッシング酸化膜１７を除去し、乾燥処理を行なった後、基板上に金属膜を堆積する。そして、半導体層と金属膜との反応により、高濃度ソース・ドレイン領域１１などの半導体層の上部にシリサイド層１２を形成する。 （もっと読む）

【課題】ソースドレインエクステンションからゲート絶縁膜へのボロンの拡散が抑制された信頼性の高い半導体装置およびその製造方法を得ること。
【解決手段】半導体基板と、前記半導体基板の上層部に所定の間隔で形成された一対のソースドレインエクステンションと、前記半導体基板上の前記一対のソースドレインエクステンションに挟まれた領域に前記ソースドレインエクステンションとオーバーラップする領域を有して形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、を備え、前記ゲート絶縁膜は、前記ゲート電極と前記ソースドレインエクステンションとのオーバーラップ領域に対応する領域のみが、窒素が導入された窒素導入領域とされている。 （もっと読む）

【課題】 信頼性が高く、プロセスルールの微細化に適した半導体記憶装置を提供すること。
【解決手段】
複数のメモリセル１０によって構成され、第１の方向ＤＲ１に沿って形成された複数のビット線ＢＬ１、ＢＬ２と、方向ＤＲ１に垂直な第２の方向ＤＲ２に沿って形成された複数のワード線ＭＷＬと、を有するメモリセルアレイ１００を含む半導体記憶装置であって、メモリセルアレイ１００は、メモリセル１０のウェルの電位を設定するための複数のウェル電位設定セル２０を含み、各ウェル電位設定セル２０の拡散領域ＤＦ３、ＤＦ４、ＤＦ７、ＤＦ８は、各メモリセル１０の拡散領域ＤＦ１、ＤＦ２、ＤＦ５、ＤＦ６と同一形状であり、各ウェル電位設定セル２０のゲート電極用配線ＧＰ３、ＧＰ４、ＳＷＰＬ２は、各メモリセル１０のゲート電極用配線ＧＰ１、ＧＰ２、ＳＷＰＬ１と同一形状である。 （もっと読む）

【課題】均一で良好な特性を有する半導体金属合金層を有する半導体装置の製造方法を提供する。
【解決手段】本発明にかかる半導体装置の製造方法は、（ａ）半導体層１０の上方にゲート絶縁層２０を形成する工程と、（ｂ）前記ゲート絶縁層の上方にゲート電極２２を形成する工程と、（ｃ）前記半導体層の上方の所定の領域にレジスト層を形成する工程と、（ｄ）前記レジスト層に覆われていない領域の半導体層の表面４０をアモルファス化する工程と、（ｅ）前記半導体層の上方に金属層３２ａを形成する工程と、（ｆ）アモルファス化された前記半導体層と、前記金属層とを反応させるために熱処理を行う工程と、を含む。 （もっと読む）

ＣＭＯＳデバイスおよび作製方法が開示されている。本発明では、ＣＭＯＳデバイスおよびＣＭＯＳ集積回路の文脈の中でソースおよび／またはドレイン・コンタクト作製においてショットキ・バリア・コンタクトを用いて、ハロー／ポケット注入、浅いソース／ドレイン・エクステンションに対する必要性をなくし、短チャネル効果、ウェル注入ステップ、および複雑なデバイス・アイソレーション・ステップを制御する。加えて、本発明では、ＣＭＯＳデバイス動作に付随する寄生のバイポーラ・ゲインをなくし、製造コストを下げ、デバイス性能パラメータの制御を厳しくし、従来技術と比べて優れたデバイス特性を与える。
（もっと読む）

【課題】ソース・ドレイン領域の占有面積が小さい半導体装置およびその製造方法を提供する。
【解決手段】半導体装置１９１０は、素子分離領域１０１と活性領域１０２とを有する半導体基板１００と、活性領域１０２上にゲート絶縁膜１０３を介して設けられ、側壁の少なくとも一部がゲート電極側壁絶縁膜１０５で覆われたゲート電極１０４と、ゲート電極１０４の両側にゲート電極側壁絶縁膜１０５を介してそれぞれ設けられたソース領域１０６およびドレイン領域１０６とを備えている。ソース領域１０６およびドレイン領域１０６の少なくとも一方は、コンタクト配線と接触するための第２の面を有し、第２の面は、第１の面ＡＡ’に対して傾いており、第２の面は、素子分離領域の表面と８０度以下の角度で交差する。 （もっと読む）

【課題】
ソース／ドレイン層での金属シリサイド膜の突き抜けやリーク電流の発生を抑えること。
【解決手段】
金属シリサイドのみからなるゲート６と、ソース／ドレイン層９上に形成されるとともに、ゲート６の膜厚よりも薄く、かつ、シリコン基板２のシリサイド化を抑制するシリサイド化抑制成分を含む金属シリサイド膜１０と、を備えることを特徴とする。 （もっと読む）

【課題】 容量素子及びヒューズ素子を有し、フォトリソグラフィ工程を追加することなく製造可能な半導体装置を提供する。
【解決手段】 半導体基板の表面に形成された絶縁膜（５）の一部の領域上に容量素子（１０）及びヒューズ素子（２０）が配置されている。容量素子は、下部電極、容量誘電体膜、シリコンからなる第１の上部電極、及び該第１の上部電極よりも抵抗率の低い材料からなる第２の上部電極が構成される。ヒューズ素子は、下層、中層、及び上層が積層された積層構造を有する。ヒューズ素子の下層と容量素子の下部電極、中層と第１の上部電極、上層と第２の上部電極が、それぞれ同一の材料で形成され、かつ同一の厚さを有する。 （もっと読む）

【課題】メモリセルトランジスタと低電圧トランジスタと高電圧トランジスタのゲート電極の間に絶縁膜を埋め込むことが容易な不揮発性半導体記憶装置を提供する。
【解決手段】メモリセルトランジスタのトンネル絶縁膜１５と低電圧トランジスタの低電圧ゲート絶縁膜１４と高電圧トランジスタの高電圧ゲート絶縁膜１６を半導体基板７の上に形成する。第１のｎ型半導体膜１７をトンネル絶縁膜１５と低電圧ゲート絶縁膜１４と高電圧ゲート絶縁膜１６の上に成膜する。第１絶縁膜１９を第１のｎ型半導体膜１７の上に成膜する。第２のｎ型半導体膜２１を露出した第１の半導体膜１７と第１絶縁膜１９の上に形成する。メモリセルトランジスタの制御ゲート電極２３と低電圧トランジスタと高電圧トランジスタのゲート電極２１、２３をマスクに第２のｎ型半導体膜２１においてｎ型不純物の濃度よりｐ型不純物の濃度が低くなるようにｐ型不純物のイオン注入を行い半導体基板７内に導電型がｐ型であるソース・ドレイン領域３８を形成する。 （もっと読む）

【課題】接合リーク電流の増大、接合耐圧の劣化を抑制したシリサイドコンタクトを達成する半導体装置の製造方法を提供する。
【解決手段】ソース及びドレイン領域（Ｓ，Ｄ）形成のドーパントイオン打ち込み工程を、ウエル領域（３）との間にp/n接合を形成する１回のドーパントイオン打ち込みと、ソース・ドレイン領域（Ｓ，Ｄ）とウエル領域との間のp/n接合位置に影響を与えない打ち込み深さが浅く、かつ打ち込み量の多い１回のドーパントイオン打ち込みに分けて行う。そして、ドーパントの活性化熱処理を実施した後、ソース・ドレイン領域表面をシリサイド化（１２）することにより、ソース・ドレイン領域（Ｓ，Ｄ）の低抵抗化とともにp/n接合リークの低減を図ることができる。 （もっと読む）

【課題】正孔または電子の移動度を高めるとともに、ＮＭＯＳ領域とＰＭＯＳ領域との表面の段差を抑制することが可能な半導体装置および半導体装置の製造方法を提供する。
【解決手段】本発明は、ＮＭＯＳ領域ＡとＰＭＯＳ領域Ｂとを同一の基板１１に備えた半導体装置であって、ＮＭＯＳ領域Ａの基板１１上に設けられるとともに、基板１１の表面と異なる面方位を有する歪みＳｉ層２１と、ＰＭＯＳ領域Ｂの基板１１上に設けられるとともに、基板１１の表面と同じ面方位を有する歪み層からなる歪みＳｉＧｅ層３１とを備えたことを特徴とする半導体装置およびその製造方法である。 （もっと読む）

【課題】 歪シリコン層に形成されたチャネル領域において、電子移動度の低下を抑制できる技術を提供する。
【解決手段】 半導体基板上に形成されたｐ型シリコン−ゲルマニウム層２４にｐ型歪シリコン層２２が形成されている。このとき、ｐ型歪シリコン層２２の膜厚は、ミスフィット転位の発生しない臨界膜厚より厚くなるように形成されている。したがって、ｐ型歪シリコン層２２とｐ型シリコン−ゲルマニウム層２４との界面近傍には、ミスフィット転位が発生している。また、ゲート電極２６の端部下のミスフィット転位が発生している場所において、ｎ型歪シリコン層２８ａおよびｎ型シリコン−ゲルマニウム層の不純物濃度は１×１０¹⁹ｃｍ^-3以下になっている。 （もっと読む）

【課題】
本発明はＭＯＳＦＥＴのジャンクションリークの劣化を抑えつつ、かつ、ショートチャネル効果の抑制を可能とする半導体装置およびその製造方法を提供することを目的とする。
【解決手段】
ＤＲＡＭ／Ｌｏｇｉｃ混載デバイス又はＤＲＡＭデバイスにおけるＤＲＡＭアレイ領域のトレンチセルを構成するトレンチキャパシタＴＣと転送トランジスタにおいて、転送トランジスタのドレイン領域２１下の領域に半導体基板１０と同じ導電型の不純物イオンを注入し、高濃度のポケットインプラ領域２３を形成させる。一方、転送トランジスタのソース領域２２下の領域にはこのポケットインプラ領域は形成させない。 （もっと読む）

【課題】 ゲートリーク電流および閾値電圧が低く、ＣＭＯＳ構造を有する半導体装置を提供する。
【解決手段】 ＮＭＯＳＦＥＴは、シリコン酸化膜１０と、ハフニウムシリケート膜１１とからなるゲート絶縁膜と、このゲート絶縁膜の上に形成されたＮ型ポリシリコン膜１５を有するゲート電極とを備える。また、ＰＭＯＳＦＥＴは、シリコン酸化膜１２と、ハフニウムシリケート膜１３と、アルミニウム酸化膜１４とからなるゲート絶縁膜と、このゲート絶縁膜の上に形成されたＰ型ポリシリコン膜１６を有するゲート電極とを備える。アルミニウム酸化膜１４の膜厚は２ｎｍ以下であることが好ましい。 （もっと読む）

【課題】 トランジスタの閾値を十分制御することのできるシリサイドゲート電極を作成できる半導体装置の製造方法を提供する。
【解決手段】 半導体装置の製造方法は、（ａ）シリコン基板の複数の活性領域上に、夫々、ゲート絶縁膜、多結晶シリコン層を含む積層構造を形成する工程と、（ｂ）前記多結晶シリコン層の各々にｎ型またはｐ型の不純物を注入する工程と、（ｃ）前記多結晶シリコン層の各々に注入された不純物を活性化する工程と、（ｄ）工程（ｃ）の後、前記各多結晶シリコン層を覆ってシリサイド反応可能な金属層を堆積する工程と、（ｅ）全記多結晶シリコン層と前記金属層との間でシリサイド化反応を生じさせ、前記多結晶シリコン層の全厚さがシリサイド化されたゲート電極を形成する工程と、を含む。 （もっと読む）

【課題】 金属ゲート電極、金属ソース領域および金属ドレイン領域を備え、電流駆動能力を高めた電界効果型トランジスタおよびその製造方法を提供することである。
【解決手段】 ソース領域２６、ドレイン領域２８、およびゲート電極３１ｎ、３１ｐをシリサイド等の金属材料により構成し、ｎチャネルＭＩＳＦＥＴ２４ｎでは、ゲート電極３１ｎの仕事関数Ｗｇとソース領域２６の仕事関数Ｗｓとの関係がＷｇ＜Ｗｓであり、ｐチャネルＭＩＳＦＥＴ２４ｎでは、ゲート電極３１ｐの仕事関数Ｗｇとソース領域２６の仕事関数Ｗｓとの関係がＷｇ＞Ｗｓであるように金属材料を選択する。
【効果】 ソース領域２６とチャネル領域２９との界面のバリア高さが低下し、チャネル領域２９のキャリア濃度が向上し電流駆動能力が向上する。 （もっと読む）

【課題】微細化されたＣＭＯＳ半導体装置に適したｐＭＯＳとｎＭＯＳにおいてそれぞれ適切に制御されたＧｅ濃度分布及び形状を有するＳｉ／ＳｉＧｅゲート電極構造を備えた半導体装置を提供することである。
【解決手段】上記の課題を解決した半導体装置は、半導体基板上に形成された絶縁膜と、前記絶縁膜上に形成され、前記絶縁膜との界面近くで高いゲルマニウム濃度を有し、その反対側表面で低いゲルマニウム濃度を有する第１のゲート電極と、前記絶縁膜上に形成され、電極中でほぼ一様なゲルマニウム濃度を有し、６×１０^２０ａｔｏｍｓ／ｃｍ^３以上の濃度のｎ型不純物を有する第２のゲート電極とを具備する。 （もっと読む）

【課題】
５〜１０Ｖ程度のスナップバック耐圧をもつデバイスをセルフアライン法で実現することができる半導体装置及びその製造方法を提供すること。
【解決手段】
主ゲート６ａの隣に所定の間隔をおいて配された２個以上の副ゲート６ｂ、６ｃと、副ゲート６ｂ、６ｃの下であってソース／ドレイン層９ａ、９ｂの端部から主ゲート６ａの端部近傍まで連続的に配されるとともに、ソース／ドレイン層９ａ、９ｂと同電位型であり、不純物の濃度がソース／ドレイン層９ａ、９ｂよりも低濃度である低濃度層７ａ、７ｂと、を備える。 （もっと読む）

【課題】 ソースおよびドレインにおける接合リークを抑制し、膜厚が互いに異なるシリサイドをゲート電極に含むトランジスタを同一半導体基板上に備えた半導体装置を提供する。
【解決手段】 半導体基板１０の表面に形成された第１のソース層１３ａおよび第１のドレイン層２３ａとこの上に形成された第１のシリサイド層１４ａと、半導体基板表面に設けられた第１のゲート絶縁膜５ａ上に形成され、第２のシリサイド層２０ａを有する第１のゲート電極６ａと、前記第１のゲート電極の側壁に設けられたシリコン窒化膜９ａとを含む第１のトランジスタ１０１および、半導体基板１０の表面に形成された第２のソース層１３ｂおよび第２のドレイン層２３ｂと、この上に形成され、第１のシリサイド層１４ａと膜厚が同じである第３のシリサイド層１４ｂと、半導体基板表面に設けられたゲート絶縁膜５ｂ上に形成され、第２のシリサイド層２０ａと膜厚が異なる第４のシリサイド層２０ｂを有する第２のゲート電極６ｂとを含む第２のトランジスタ１０２、を備えている。 （もっと読む）