高誘電率ゲート誘電体を有するＮＭＯＳ及びＰＭＯＳトランジスタを含む相補型金属酸化物半導体集積回路が半導体基板上に形成される。ゲート誘電体上に金属障壁層が形成される。金属障壁層上に仕事関数設定金属層が形成され、仕事関数設定金属層上にキャップ金属層が形成される。
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【課題】 単一のシリコンウェーハ中に形成した互いに異なる回路に多様な負性微分抵抗（ＮＤＲ）特性を付与できるように製造工程中または出荷後のフィールドでの通常動作中に最大電流対最小電流比（ＰＶＲ）値などの特性値を調整できるようにしたＮＤＲデバイスを提供する。
【解決手段】 互いに異なるＮＤＲモードを発現するように動作中に多様にＮＤＲ特性を変える過程を含むＮＤＲ素子の制御の方法を開示している。ＮＤＲ素子（シリコン利用のＮＤＲ ＦＥＴなど）に印加するバイアスの条件を変えることによって、最大電流対最小電流比（ＰＶＲ）値（またはそれ以外の特性）をＮＤＲ素子利用回路の所望の動作変化の実現のために動的に変えることができる。例えば、メモリ用または論理回路用では、動作電力の削減のために最小電流値を休止期間中に小さくすることができる。すなわち、適応型ＮＤＲ素子を慣用の半導体回路の中で有利に活用することができる。 （もっと読む）

【課題】 ゲート電極配線上のシリサイド層の断線に起因するゲート電極配線の高抵抗化を抑制する。
【解決手段】 半導体基板１０１の活性領域上にゲート電極１０４ａを形成すると共に、該活性領域を囲む素子分離絶縁膜１０２上に、ゲート電極１０４ａと同一材料からなるゲート配線１０４ｂを形成する。ゲート電極１０４ａ及びゲート配線１０４ｂのそれぞれの側面に絶縁性サイドウォール１０５を形成した後、ゲート配線１０４ｂの少なくとも一部分の側面に形成された絶縁性サイドウォール１０５を除去する。ゲート電極１０４ａ及びゲート配線１０４ｂのそれぞれの上面、並びにゲート配線１０４ｂの側面における絶縁性サイドウォール１０５が除去された部分にシリサイド層１０８を形成する。 （もっと読む）

【課題】 ソースおよびドレインにおける接合リークを抑制し、膜厚が互いに異なるシリサイドをゲート電極に含むトランジスタを同一半導体基板上に備えた半導体装置を提供する。
【解決手段】 半導体基板１０の表面に形成された第１のソース層１３ａおよび第１のドレイン層２３ａとこの上に形成された第１のシリサイド層１４ａと、半導体基板表面に設けられた第１のゲート絶縁膜５ａ上に形成され、第２のシリサイド層２０ａを有する第１のゲート電極６ａと、前記第１のゲート電極の側壁に設けられたシリコン窒化膜９ａとを含む第１のトランジスタ１０１および、半導体基板１０の表面に形成された第２のソース層１３ｂおよび第２のドレイン層２３ｂと、この上に形成され、第１のシリサイド層１４ａと膜厚が同じである第３のシリサイド層１４ｂと、半導体基板表面に設けられたゲート絶縁膜５ｂ上に形成され、第２のシリサイド層２０ａと膜厚が異なる第４のシリサイド層２０ｂを有する第２のゲート電極６ｂとを含む第２のトランジスタ１０２、を備えている。 （もっと読む）

【課題】抵抗値を低減してＲＣ遅延を低減でき、高速化に有利な半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、素子分離領域１０と、この素子分離領域に囲まれた素子領域ＡＡとを有する半導体基板１１と、前記素子領域の前記半導体基板上に形成された第１ポリシリコン層１３と、前記素子分離領域の前記半導体基板表面に形成された素子分離絶縁膜２２と、この素子分離絶縁膜上に形成された第２ポリシリコン層２５と、前記第１ポリシリコン層上に形成された第１シリサイド層１３Ｓと、この第１シリサイド層の膜厚より厚く、前記第２ポリシリコン層上に形成された第２シリサイド層２５Ｓとを備える。 （もっと読む）

基板（20）上に形成された高耐圧P型MOSデバイス（12）は、第２極性タイプのエピタキシャル層（22）内に形成された第１極性タイプのHVウエル（26）を有し、該基板上において少なくとも部分的にHVウエルの上部に１対のフィールド酸化領域（32、34）を有している。絶縁ゲート（40、42）が該基板上においてフィールド酸化領域の間に形成されている。スタック状のヘテロドーピングされた周縁部（50、52、60、62）がHVウエル内において両ゲートの外側端部に自己アラインメントして形成されている。第１極性タイプのバッファ領域（66）がHVウエル内において両ゲートの内側端部の間に自己アラインメントして形成されている。第２極性タイプのドリフト領域（68）がバッファ領域内において両ゲートの内側端部の間に自己アラインメントして形成されている。該ドリフト領域はドーパント濃度が徐々に変化する領域（104）を有し、これは第２極性タイプのドレイン領域（110）を含んでいる。
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【課題】 基板バイアス電圧を印加することなく、正確且つ確実な低温動作を実現する構成を有する電界効果トランジスタを提供する。
【解決手段】 本発明の実施の一形態に係る電界効果トランジスタは、３００Ｋ以下の温度条件で動作することが想定された電界効果トランジスタであって、４．０５未満の仕事関数ＷＦｎを有するゲート電極材により形成されたゲート電極を備えているｎチャネル電界効果トランジスタを含むものである。また、本発明の実施の一形態に係る電界効果トランジスタは、５．１７を超える仕事関数ＷＦｐを有するゲート電極材により形成されたゲート電極を備えているｐチャネル電界効果トランジスタを含み得るものである。 （もっと読む）

【課題】デバイスのサブコレクタ上のシャロー・トレンチ分離領域の下部に埋め込み高融点金属シリサイド層を設けることによりコレクタ抵抗Ｒｃを低下させる、高速ＢｉＣＭＯＳ用途用のヘテロバイポーラ・トランジスタ（ＨＢＴ）、および、このようなＨＢＴを製作する方法を提供する。
【解決手段】本発明のＨＢＴは、少なくともサブコレクタ（１３）を含む基板（１２）と、サブコレクタ上に位置する埋め込み高融点金属シリサイド層（２８）と、埋め込み高融点金属シリサイド層の表面上に位置するシャロー・トレンチ分離領域（３０）とを含む。また、本発明の方法は、デバイスのサブコレクタ上のシャロー・トレンチ分離領域の下部に埋め込み高融点金属シリサイド層を形成するステップを含む。 （もっと読む）

【課題】 本発明の目的は、ゲート長が高精度に制御され、かつ、ショートチャネル効果を抑制する半導体装置及びその製造方法を提供することである。
【解決手段】 第１のゲート電極膜１７ａと、第１のゲート電極膜１７ａのゲート長よりも長いゲート長を具備する第２のゲート電極膜２０とを有する２段型ゲート電極２０ａを形成することにより、ゲート長が高精度に制御される。また、エクステンション領域２１は第２のゲート電極膜２０をマスクにして不純物導入がされるため、ショートチャネル効果を抑制することができる。 （もっと読む）

【課題】 ｐ型ＭＯＳトランジスタおよびｎ型ＭＯＳトランジスタのオン電流を共に増加可能とすると共に、コンタクトの不良発生を防止する半導体装置およびその製造方法を提供する。
【解決手段】 シリコン基板１１の第１領域１３ｐに形成されたｐ型ＭＯＳトランジスタ１４と、第２領域１３ｎに形成されたｎ型ＭＯＳトランジスタ１５と、第２領域１３ｎには、シリコン基板１１および素子分離領域１２の一部の表面とゲート積層体３４を覆う引っ張り応力を有する第２応力制御膜３８と、第１領域１３ｐのシリコン基板１１および素子分離領域１２の一部の表面とゲート積層体２３を覆うと共に、第２領域の第２応力制御膜３８を覆う、圧縮応力を有する第１応力制御膜２６が形成される。第１応力制御膜２６の膜厚ｔ1、圧縮応力の大きさＰ1、第２応力制御膜３８の膜厚ｔ2、圧縮応力の大きさＰ2として、ｔ1×Ｐ1＜ｔ2×Ｐ2の関係を有する。 （もっと読む）

【課題】 ダマシン構造のゲート電極を備えたＭＩＳ型ＦＥＴにおいて、高い電流駆動能力と低消費電力とを有するＭＩＳ型ＦＥＴの製造方法を提供する。
【解決手段】 シリコン基板１の表面部にソース／ドレイン拡散層（１４，１５）を形成し、その表面にシリサイド層１７を形成する。そして、ゲート側壁（１２，１３）で区画されたゲート開口溝２０底部のシリコン基板１表面に、５５０℃以下の温度で界面層２１を形成し、ゲート開口溝２０内、界面層２１および層間絶縁膜１９を被覆するようにＨｉｇｈ−ｋ膜２２を堆積させ、酸化性雰囲気中５５０℃以下の温度での熱処理を施す。そして、全面を被覆する導電体膜２３およびメタル膜２４を形成した後、ＣＭＰ法により層間絶縁膜１９上の不要部分を研磨除去しダマシン構造のメタルゲート電極を備えたＭＩＳ型ＦＥＴを形成する。 （もっと読む）

【課題】 パンチスルー現象を抑えた半導体装置の製造方法を提供する。
【解決手段】 半導体装置の製造方法が、シリコン基板を準備する工程と、シリコン基板に、ゲート電極と、ゲート電極の両側に配置されるソース領域およびドレイン領域を形成し、ソース領域とドレイン領域で挟まれた領域をチャネル領域とするチャネル領域形成工程と、ソース領域とドレイン領域を覆う金属膜を形成する金属膜形成工程と、金属膜と、ソース領域およびドレイン領域とを反応させ、ソース領域およびドレイン領域の表面に金属シリサイド層を形成するシリサイド工程と、金属シリサイド層をイオン注入マスクに用いてチャネル領域にイオンを注入し、ソース領域およびドレイン領域とは導電型の異なるパンチスルーストッパ領域を、ソース領域およびドレイン領域に隣接するように形成する注入工程とを含む。 （もっと読む）

【課題】微細なゲート電極を有するＬＤＤ（Lightly Doped Drain）構造の絶縁ゲート型電界効果トランジスタを製造する方法において、製造歩留りを向上させる。
【解決手段】Ｐ型ウェル領域１４の表面に素子孔を有するフィールド絶縁膜１６を形成した後、素子孔内の半導体表面にゲート絶縁膜２０を形成する。絶縁膜２０の上に破線で示すようにポリシリコン等のゲート電極層２４を形成した後、電極層２４及び絶縁膜２０の積層と絶縁膜１６とをマスクとするイオン注入処理によりＮ^＋型ソース領域２８及びＮ^＋型ドレイン領域３０を形成する。等方性エッチング処理により電極層２４を実線で示すように細く且つ薄くした後、電極層２４及び絶縁膜２０の積層と絶縁膜１６とをマスクとするイオン注入処理によりＮ⁻型ソース領域３２及びＮ⁻型ドレイン領域３４を形成する。 （もっと読む）

【課題】 ポリシリコンからなるゲート電極の空乏化を防ぐことができる半導体装置及びその製造方法を得る。
【解決手段】 半導体基板に形成された第１の導電型のウェル領域と、ウェル領域の表面近くに形成された、第１の導電型とは反対の導電型である第２の導電型のソース・ドレイン領域と、ウェル領域上に形成された、金属酸化物からなるゲート絶縁膜と、ゲート絶縁膜上に形成された、第１の導電型のポリシリコンからなるゲート電極とを有する。 （もっと読む）

【課題】ボディコンタクトを有するＳＯＩデバイスにおいて、ボディコンタクトとボディ領域との間に所望の抵抗値を持たせると共に、当該抵抗値のばらつきを抑制する。
【解決手段】ＳＯＩ層３におけるコンタクト６１との接続部分（即ち、素子分離絶縁膜４１の下）に、不純物濃度の高いＰ⁺領域を形成せずに、ＳＯＩ層３とボディコンタクト６１とをショットキー接合させる。また、ボディコンタクト６１の表面にはバリアメタル６１ａが形成されており、ボディコンタクト６１とＳＯＩ層３との間に、バリアメタル６１ａとＳＯＩ層３とが反応したシリサイド７０が形成される。 （もっと読む）

【課題】 向上した調節能力と高い品質係数Ｑとを有するバラクタ及びその製造方法を提供すること。
【解決手段】 本発明は、向上した調節能力と高い品質係数Ｑとを有するバラクタ２２、及び、バラクタ２２を製造する方法を提供する。本発明の方法は、従来のＣＭＯＳ処理スキーム又はＢｉＣＭＯＳ処理スキームに組み込むことができる。この方法は、第１の導電型の半導体基板１２と、該基板１２の上部領域１１の下方に配置された、第２の導電型のサブコレクタ１４又は分離ウェル（すなわち、ドープ領域）とを含む構造体であって、該第１の導電型は、第２の導電型とは異なる構造体を準備するステップを含む。次に、複数の分離領域１６が、基板１２の上部領域１１内に形成され、次いで、ウェル領域が、基板１２の上部領域１１内に形成される。場合によっては、本発明のプロセスのこの時点で、ドープ領域１４が形成される。ウェル領域は、第２の導電型の外側ウェル領域２０Ａ及び２０Ｃと、第１の導電型の内側ウェル領域２０Ｂとを含む。ウェル領域の各々のウェルは、分離領域１６によって上面で分離される。次に、内側ウェル領域２０Ｂの上方に、少なくとも第１の導電型のゲート導体２６を有する電界効果トランジスタが形成される。 （もっと読む）

【課題】トレンチ型パワー半導体デバイスのオン抵抗および破壊電圧を、他のデバイス特性の中でもさらに改善すること。
【解決手段】パワー半導体デバイスは半導体ボディー内に形成された複数のトレンチを含み、各トレンチは内部に形成された1つまたは複数の電極を含む。特に、本発明の実施形態によれば、半導体デバイスの複数のトレンチは1つもしくは複数のゲート電極を含むことができ、1つもしくは複数のゲート電極または1つもしくは複数のソース電極を含むことができ、或いは、内部に形成されたゲート電極およびソース電極の双方の組み合わせを含むことができる。トレンチおよび電極は半導体ボディー内で様々な深さを有することができる。 （もっと読む）

ドープされた半導体基板を与えることと、ｐｎ接合部を画定するべく基板に第二ドーパントを導入することと、ｐｎ接合部に対応する容量を低減するべくｐｎ接合部付近の基板中に中性化種を導入することとを含む、半導体系デバイスを製造するための方法である。半導体系デバイスは、第一および第二ドーパントを有する半導体基板と、中性化種とを含む。第一および第二ドーパントはｐｎ接合部を画定し、中性化種は、ｐｎ接合部に対応する容量を低減するべくｐｎ接合部付近の第一ドーパントの一部を中性化する。 （もっと読む）

【課題】 素子分離部（ＳＴＩ）によって基板内に生じる応力を抑制し、接合リーク電流の問題を低減する。
【解決手段】 シリコン基板１の活性領域（ウェル領域）中に溝部８が形成され、その内周に熱酸化膜２による側壁部２Ａ及び底部２Ｂが形成され、その内部に補填材としてのポリシリコン膜４が充填され、その上部にＣＶＤによるシリコン酸化膜（蓋部）３が設けられている。ＳＴＩの溝部８内にシリコン基板１と熱膨張率の近いポリシリコン膜４を設けたことから、ＳＴＩとその周辺領域とで熱変動に対する体積変化率が近くなり、内部応力を抑制することができる。 （もっと読む）

【課題】 低抵抗でゲート空乏化が起こらず、高温において安定であるとともに、仕事関数が制御されたゲート電極を有するＣＭＩＳデバイスを提供する。
【解決手段】 素子分離領域を有する半導体基板と、前記半導体基板に形成されたソース／ドレイン領域、前記半導体基板上に形成されたゲート絶縁膜、および前記ゲート絶縁膜上に形成されたゲート電極を有するｐ型ＭＩＳトランジスタと、前記半導体基板に形成されたソース／ドレイン領域、前記半導体基板上に形成されたゲート絶縁膜、および前記ゲート絶縁膜上に形成されたゲート電極を有するｎ型ＭＩＳトランジスタとを具備するＣＭＩＳデバイスである。前記ｐ型ＭＩＳトランジスタにおける前記ゲート電極は、少なくとも前記ゲート絶縁膜との界面に第１の金属を有し、前記ｎ型ＭＩＳトランジスタにおける前記ゲート電極は、少なくとも前記ゲート絶縁膜との界面に、前記第１の金属のホウ化物を有することを特徴とする。 （もっと読む）