ヘテロバイポーラ・トランジスタ(HBT)およびその製作方法(BiCMOS技術におけるコレクタ形成方法)
【課題】デバイスのサブコレクタ上のシャロー・トレンチ分離領域の下部に埋め込み高融点金属シリサイド層を設けることによりコレクタ抵抗Rcを低下させる、高速BiCMOS用途用のヘテロバイポーラ・トランジスタ(HBT)、および、このようなHBTを製作する方法を提供する。
【解決手段】本発明のHBTは、少なくともサブコレクタ(13)を含む基板(12)と、サブコレクタ上に位置する埋め込み高融点金属シリサイド層(28)と、埋め込み高融点金属シリサイド層の表面上に位置するシャロー・トレンチ分離領域(30)とを含む。また、本発明の方法は、デバイスのサブコレクタ上のシャロー・トレンチ分離領域の下部に埋め込み高融点金属シリサイド層を形成するステップを含む。
【解決手段】本発明のHBTは、少なくともサブコレクタ(13)を含む基板(12)と、サブコレクタ上に位置する埋め込み高融点金属シリサイド層(28)と、埋め込み高融点金属シリサイド層の表面上に位置するシャロー・トレンチ分離領域(30)とを含む。また、本発明の方法は、デバイスのサブコレクタ上のシャロー・トレンチ分離領域の下部に埋め込み高融点金属シリサイド層を形成するステップを含む。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、一般に、バイポーラ相補型金属酸化膜半導体(BiCMOS)技術に関し、さらに詳細には、デバイスのサブコレクタ上のシャロー・トレンチ分離領域の下部に埋め込み高融点金属シリサイド層を有するバイポーラ・トランジスタ(NPNまたはPNP)に関する。本発明のバイポーラ・トランジスタは、コレクタ抵抗Rcが低いため、高速用途に適用可能である。また、本発明は、デバイスのサブコレクタ上のシャロー・トレンチ分離領域の下部に埋め込み高融点金属シリサイド層を有する発明的なバイポーラ・トランジスタを製作する方法に関する。
【背景技術】
【0002】
バイポーラ・トランジスタは、相互に接している2つのpn接合を有する電子デバイスである。典型的なバイポーラ・トランジスタは、エミッタ、コレクタ、およびエミッタとコレクタの間に配設されたベースの3つのデバイス領域を有する。理想的には、2つのpn接合、すなわち、エミッタ・ベース、およびコレクタ・ベース接合は、特定の距離で分離された半導体材料の単層内にある。隣接した接合部のバイアスを変えることにより1つのpn接合内の電流の流れを調節することは、「バイポーラ・トランジスタ動作」と呼ばれる。
【0003】
エミッタおよびコレクタがn型にドープされ、ベースがp型にドープされる場合、デバイスは「NPN」トランジスタである。あるいは、正反対のドープ構造が使用される場合、デバイスは「PNP」トランジスタである。NPNトランジスタのベース領域内の少数キャリア、すなわち、電子の移動度は、PNPトランジスタのベース内のホールの移動度よりも大きいため、高周波動作、および高速性能は、NPNトランジスタ・デバイスにより得ることができる。したがって、NPNトランジスタは、集積回路を作るために使用されるバイポーラ・トランジスタの大部分を占める。
【0004】
バイポーラ・トランジスタの垂直方向寸法がますます拡大されるにつれて、深刻なデバイス動作上の限界に直面することになった。これらの限界を克服するために盛んに研究された1つの方法は、ベースに使用される材料のバンド・ギャップよりも大きいバンド・ギャップを有するエミッタ材料を用いてトランジスタを作ることである。このような構造は、「ヘテロ接合」トランジスタと呼ばれる。
【0005】
ヘテロ接合を含むヘテロ構造は、多数キャリア・デバイスと少数キャリア・デバイスの両方に使用することができる。多数キャリア・デバイスの中では、エミッタがシリコン(Si)で形成され、ベースがシリコン・ゲルマニウム(SiGe)合金で形成されたヘテロ接合バイポーラ・トランジスタ(HBT)が、近年、開発された。SiGe合金(多くの場合、単にシリコン・ゲルマニウムと表される)のバンド・ギャップは、シリコンよりも狭い。
【0006】
最新のシリコン・ゲルマニウム・バイポーラ相補型金属酸化膜半導体(BiCMOS)技術は、ヘテロ接合バイポーラ・トランジスタにおいてSiGeベースを使用する。高周波(マルチ・ギガヘルツのような)領域では、現在のところ、GaAsおよびInPのような従来の化合物半導体が、高速有線、および無線通信市場を支配している。SiGe BiCMOSは、電力増幅器のようなデバイスにおいてGaAsに匹敵する性能だけでなく、ヘテロ接合バイポーラ・トランジスタを標準CMOSと統合して、いわゆる「システム・オン・チップ」をもたらすことにより、大幅なコスト低減も約束する。
【0007】
高性能NPN HBT製作では、低いコレクタ抵抗Rcが必要になる。現在、Rcは、主に高濃度にn型ドープされたSiのサブコレクタによりもたらされ、Rcは、8オーム/平方である。n+サブコレクタは、製造可能なものとしては、ほぼ最高濃度にドープされた低抵抗用Siである。Rcを低下させるために使用可能な二重コレクタ・レイアウト設計が知られている。低Rcにもかかわらず、二重コレクタ・レイアウト設計は、コレクタ・ベース間静電容量Ccbを増加させるとともに、NPN領域を低下させる。その結果、二重コレクタ・レイアウト設計は、NPN動作性能の向上において限界を有する。
【発明の開示】
【発明が解決しようとする課題】
【0008】
先行技術のHBTに関連して上述した欠点から見て、依然として、先行技術の二重コレクタ・レイアウト設計の場合のようにCcbおよびNPN領域をトレード・オフすることなく、低コレクタ抵抗を有するHBTを提供する必要性がある。さらに、通常のBiCMOSプロセス・フローを妨げることが最少ですむようなHBTを提供する必要性がある。
【課題を解決するための手段】
【0009】
本発明は、デバイスのサブコレクタ上のシャロー・トレンチ分離領域の下部に埋め込み高融点金属シリサイドを提供することにより、従来のHBTより低いRcを有するヘテロバイポーラ・トランジスタ(HBT)を提供する。例えば、タングステン・シリサイドのような高融点金属シリサイドは、CMOSおよびバイポーラ・モジュールの後続の高温熱サイクルに耐えることができるとともに、低抵抗サブコレクタを提供し、BiCMOSプロセス・フローを妨げることを最少に抑える。
【0010】
広く言えば、本発明は、少なくともサブコレクタを含む基板と、サブコレクタ上に位置する埋め込み高融点金属シリサイド層と、前記埋め込み高融点金属シリサイド層の表面上に位置するシャロー・トレンチ分離領域とを有するヘテロバイポーラ・トランジスタ(HBT)を提供する。
【0011】
本発明のHBTは、NPN HBT、またはPNP HBTのどちらでもよいが、NPN HBTの方が非常に好ましい。本発明のHBT構造は、前記基板の表面上に位置し、シャロー・トレンチ分離領域に隣接するSiGeベースと、ベース上に位置するポリSiを有するエミッタとをさらに含む。
【0012】
また、上述した構造に加えて、本発明は、このようなHBTを製作する方法を提供する。具体的には、発明的なHBTは、サブコレクタを含む基板内に、第1のトレンチ誘電体を含む少なくとも1つのシャロー・トレンチ分離領域を形成するステップと、前記少なくとも1つのシャロー・トレンチ分離領域から前記第1のトレンチ誘電体を除去して、前記サブコレクタを含む前記基板の一部を露出する開口部を形成するステップと、基板の前記露出部上の前記開口部の一部内に、前記開口部の上方に突出しない高融点金属シリサイド層を形成するステップと、前記開口部内の前記高融点金属シリサイド層上に、前記開口部の上方に突出しない第2のトレンチ誘電体を形成するステップとを有する処理ステップを用いて製作される。
【発明を実施するための最良の形態】
【0013】
デバイスのサブコレクタ上のシャロー・トレンチ分離領域の下部に埋め込み高融点金属シリサイド層を有するHBT、およびそれを製作する方法を提供する本発明は、本願に添付する図面を参照することにより詳述される。図面は正確な縮尺では描かれておらず、したがって、あくまで例を示すために提供されているに過ぎないことを注意する。さらに、本願に提供された図面は、HBTデバイスのベースおよびエミッタを形成する前の、サブコレクタ上のシャロー・トレンチ分離領域の下部に埋め込み高融点金属シリサイド層を含む基板を示す。
【0014】
また、本願の図面がHBTデバイス領域だけを示すことは、注目する価値がある。明確にするために、CMOSデバイス領域とともに典型的なBiCMOS構造の他の領域は、図示されていない。図示されていないこれらの他の領域は、図示されたHBT領域の周辺部に配置する。さらに、単一のHBTデバイス領域が示されているが、本発明は、単一基板の上部に複数のHBTを形成する際に使用することができる。
【0015】
最初に、本発明の第1の実施形態を示す図1〜図6を参照する。本発明の第1の実施形態は、例えば、図1に示すような初期構造10を提供することから始まる。本発明の構造10は、パッド・スタック14、およびその上に位置するハード・マスク20を有する基板12を含む。図示するように、パッド・スタック14は、基板12の表面上に位置しており、ハード・マスク20は、パッド・スタック14の上部露出面上に位置している。
【0016】
本発明で使用される基板12としては、例えば、Si、SiGe、SiC、SiGeC、GaAs、InAs、InP、および他のIII−V族、またはII−VI族化合物半導体を含む任意の半導体基板などがある。また、基板12は、あらかじめ形成されたシリコン・オン・インシュレータ(SOI)、またはシリコン・ゲルマニウム・オン・インシュレータ(SGOI)基板を含んでもよい。本発明の好ましい実施形態では、基板12は、Si、SiGe、SiGeC、SiC、SOI、およびSGOIのようなSi含有基板である。あるいは、基板12は、エピSi、またはアモルファスSiのようなSi層が半導体基板上に形成されるスタック構造を含んでもよい。基板12は、様々なドープ領域、またはウェル領域を含んでもよい。また、基板12は、本発明の図面に示す基板の一部であるサブコレクタ13を含む。図2は、サブコレクタ13を明確に規定する。当業者に公知のように、サブコレクタ13は、HBTデバイスを隣接するコレクタ領域に接続する。サブコレクタ13は、当業者に公知の技術を用いて形成される。例えば、イオン注入、およびそれに続くアニーリングが、サブコレクタ13を製作する際に使用できる。
【0017】
パッド・スタック14は、単層の絶縁体を含み、または図1に示されているように絶縁体の多層スタックを含んでもよい。パッド・スタック14として使用可能な絶縁体の実例としては、酸化物、窒化物、酸窒化物、およびそれらの多層膜などがある。
【0018】
パッド・スタック14は、例えば、熱成長(すなわち、酸化、窒化、または酸窒化)、化学気相成長(CVD)、プラズマ化学気相成長(PECVD)、化学溶液堆積、原子層成長(ALD)、蒸着、および他の同様の堆積手段を含む同一の、または異なる堆積技術で形成されうる。
【0019】
具体的には、図1に示すパッド・スタック14は、基板12の表面上に位置するパッド酸化物16、およびパッド酸化物16上に位置するパッド窒化物18を含む。パッド酸化物16は、通常、熱酸化で形成され、他方、パッド窒化物18は、通常、化学気相成長で形成される。
【0020】
パッド・スタック14の厚さは、スタック内に存在する物質層の数に応じて変化しうる。図面に示す事例では、パッド酸化物16は、上部に配置されたパッド窒化物18よりも薄い。通常、パッド酸化物16は、約3nmから約50nmまでの厚さを有するが、約5nmから約20nmまでの厚さが、より典型的である。他方、パッド窒化物18は、通常、約50nmから約300nmまでの厚さを有するが、約100nmから約200nmまでの厚さが、より典型的である。
【0021】
ハード・マスク20は、パッド・スタック14の上部最大露出面上に形成され、図示の実施形態では、ハード・マスク20は、パッド窒化物18の表面上に形成される。ハード・マスク20は、当業者に公知の堆積技術を用いて、テトラエチルオルトシリケート(TEOS)から堆積された酸化物のような絶縁体からなる。ハード・マスク20は、次のシャロー・トレンチ分離領域を形成する際に、パターン化したマスクとして使用される。ハード・マスク20の厚さは、使用される絶縁体および堆積プロセスに応じて変化しうる。通常、ハード・マスク20は、約50nmから約300nmまでの厚さを有するが、約100nmから約200nmまでの厚さが、より典型的である。
【0022】
次に、図2に示すように、少なくとも1つのシャロー・トレンチ分離領域が形成される。図面では、2つのシャロー・トレンチ分離領域22Lおよび22Rが形成される。用語「シャロー・トレンチ分離」は、基板12の上面からトレンチ開口部の底面までの、約0.5ミクロン以下の測定深さを有する分離領域を示す。通常、ハード・マスク20は、トレンチ分離領域がエッチングされた後に、構造から除去される。
【0023】
少なくとも1つのシャロー・トレンチ分離領域22Lおよび22Rが、例えば、リソグラフィ(例えば、フォトレジスト材料の塗布、フォトレジストの放射パターンへの露光、および従来のレジスト・デベロッパーを用いた露光フォトレジストの現像)、エッチング(例えば、ウェット・エッチング、ドライ・エッチング、またはそれらの組み合わせ)、およびトレンチ充填を含む当業者に公知の従来の処理を用いて形成される。任意で、トレンチは、トレンチ充填の前に、酸化物、窒化物、または酸窒化物のようなトレンチ・ライナー材料で覆ってもよい。トレンチ充填は、従来技術で堆積された高密度酸化物またはTEOSのような第1のトレンチ誘電体を含む。高密度化ステップ(例えば、アニーリング)および平担化(例えば、化学機械研磨)もしくはそのいずれかが、トレンチ充填プロセスに続いて、任意で使用されうる。第1のトレンチ誘電体でトレンチを充填する前に、通常、Cが、当業者に公知のC注入プロセスを用いて、基板12のサブコレクタ13およびコレクタ(図示せず)に注入される。
【0024】
次に、ブロック・マスク(図示せず)が、図2に提供された構造上に形成され、サブコレクタ13の上部に位置する少なくとも1つのシャロー・トレンチ分離領域22Lが露出され、領域22L内の第1のトレンチ誘電体が除去されて、開口部24が形成される。開口部24は、サブコレクタ13を含む基板12の表面を露出する。ブロック・マスクは、例えば、リソグラフィを含む当業者に公知の従来技術を用いて形成される。
【0025】
シャロー・トレンチ分離領域22から第1のトレンチ誘電体を除去する除去ステップは、選択的に第1のトレンチ誘電体を除去するエッチング・プロセスを含む。シャロー・トレンチ分離領域22Lから第1のトレンチ誘電体を選択的に除去するエッチング・プロセスの例は、HF浸漬である。ブロック・マスクの存在が、他のシャロー・トレンチ分離領域22Rから第1のトレンチ誘電体を除去するのを防止することに注目すること。
【0026】
構造からブロック・マスクを除去した後に、窒化物スペーサまたは酸窒化物スペーサ26が、開口部24により提供される露出側壁上に形成される。スペーサ26は、堆積、および反応性イオンエッチングなどのエッチングで形成される。上述のステップが実行された後に結果として形成される構造は、例えば、図3に示されている。図3に示す構造は、本発明の最も簡単な実施形態を表すことに注目すること。
【0027】
次に、図4に示すように、高融点金属シリサイド層28が、基板12の露出部上の開口部24内、すなわち、サブコレクタ13上に形成される。高融点金属シリサイド層28は、最初に基板12の露出面上に高融点金属層を堆積させることにより形成される。基板12がシリコンを含んでいないとき、高融点金属層の堆積前に、シリコン層が基板12の露出面上に形成されうる。高融点金属層は、選択的、または非選択的堆積プロセスで形成されうる。選択的堆積プロセスが使用される場合、高融点金属層は、完全に開口部24の中だけに形成される。非選択的堆積プロセスが使用される場合、高融点金属層は、開口部24の外部にも同様に形成される。
【0028】
選択的堆積プロセスの実例としては、化学気相成長などがあるが、これに限らず、他方、非選択的堆積プロセスの実例としては、化学気相成長(CVD)、プラズマ化学気相成長(PECVD)、およびスパッタリングなどがあるが、これらに限らない。
【0029】
本発明では、用語「高融点金属」は、腐食または溶融しにくく、さらに、高温でシリコンと反応するときシリサイドを形成できる金属含有材料(すなわち、元素金属、または金属合金)を示すために使用される。本発明において使用されうる高融点金属の例としては、Ti、Co、W、Ta、Ni、および合金などがあるが、これらに限らない。本明細書に使用される用語「合金」は、例えば、Siのような合金化添加物を含む元素高融点金属、ならびに元素高融点金属の混合物を示す。非常に好ましい高融点金属としては、Co、Ta、およびWなどがあるが、Wのシリサイドは、BiCMOSデバイスを形成する際に使用されるさらに高温の加熱サイクルに耐えることができるため、Wが最も好ましい。
【0030】
高融点シリサイド層28を形成する際に使用される高融点金属層の厚さは、使用される堆積技術および高融点金属の種類に応じて変化しうる。通常、高融点金属層は、約5nmから約150nmまでの厚さを有するが、約10nmから約100nmまでの厚さが、より典型的である。その後、高融点金属層を含む構造は、アニーリングされて、基板12の露出部上の、すなわち、サブコレクタ13上の開口部24内に高融点金属シリサイド層28を形成する。アニーリングは、形成されたシリサイドが最低抵抗相に入るまで実行される。Niのようないくつかの高融点金属では、高融点金属層を低抵抗シリサイド層に変換するために、単一のアニーリング・ステップが必要であり、他方、TiおよびWのような他の高融点金属では、第1のアニーリング・ステップを用いて、高融点金属を高抵抗の金属シリサイドに変換し、その後、第2のアニーリングを用いて、高抵抗金属シリサイドを最低抵抗相に変換する。
【0031】
通常、第1のアニーリング・ステップは、約400℃から約700℃までの温度で、約1/2分から約30分までの時間で実行される。通常、第1のアニーリングは、He、Ar、Ne、Xe、Kr、N2、またはそれらの混合物のような不活性ガス中で実行される。浸漬の有無にかかわらず、単一の増加率(ramp−up rate)を本発明において使用してもよいし、または浸漬の有無にかかわらず、複数の増加率を本発明において使用してもよい。
【0032】
第1のアニーリング時に、高融点金属は、シリコンと相互作用し、反応して、高融点金属シリサイドを形成する。相互作用およびそれに続く反応時に、高融点金属の大部分、およびシリコンの一部が消費される。
【0033】
第1のアニーリングに続いて、未反応のいかなる金属も、無機酸のような化学エッチング液を利用して構造から除去される。非選択的堆積プロセスが使用される場合、このエッチング・ステップは、開口部24の外部に形成された高融点金属とともに、開口部24の中の未反応のいかなる金属をも除去することに注目すること。
【0034】
必要に応じて、ここで第2のアニーリング・ステップを実行して、先に形成されたシリサイドを低抵抗シリサイドに変換できる。通常、第2のアニーリング・ステップは、第1のアニーリング・ステップより高いアニーリング温度で実行される。例えば、通常、第2のアニーリング・ステップは、約700℃から約1100℃までの温度で、約10秒から約5分までの時間で実行される。また、通常、第2のアニーリング・ステップは、第1のアニーリング・ステップに関連して上述したガスのような不活性環境内で実行される。浸漬の有無にかかわらず、単一の増加率を使用してもよいし、または浸漬の有無にかかわらず、複数の増加率を使用してもよい。
【0035】
上述のステップ、すなわち、第1のアニーリング・ステップ、未反応の金属を除去するステップ、および任意の第2のアニーリング・ステップは、当技術分野でシリサイド化ステップとして知られている。上述したように、高融点金属シリサイド28が形成された後に得られる構造は、図4に示されている。高融点金属シリサイド28は開口部24の中に含まれており、すなわち、高融点金属シリサイド28が開口部24の上方に突出しないことに注目すること。
【0036】
シリサイド形成後に、第2のトレンチ誘電体30が形成され、例えば、図5に示す構造を提供する。通常、第2のトレンチ誘電体30は、TEOSのような酸化物、または高密度酸化物である。第2のトレンチ誘電体30は、CVD、またはプラズマCVDのような従来の堆積プロセスで形成される。通常、第2のトレンチ誘電体30は、堆積後に、約200nmから約600nmまでの厚さを有する。
【0037】
次に、第2のトレンチ誘電体30を含む構造は、化学機械研磨または研削のような平坦化プロセスにかけられ、図6に示す実質的に平坦化された構造を提供する。具体的には、図示するように、第2の誘電体層30は、パッド・スタック14の上部表面、すなわち、パッド窒化物18に対して平坦化され、第2のトレンチ誘電体30を含む新しいシャロー・トレンチ分離領域22L’を提供する。
【0038】
平坦化プロセスに続いて、当業者に公知の従来のBiCMOS処理を用いて、HBTおよび他のデバイスが形成されうる。例えば、HBTデバイス領域内に、SiGeベース領域、およびポリSiエミッタを含むエミッタ領域が、従来のベース・アフター・エミッタ(base−after emitter)、またはベース・ビフォー・エミッタ(base−before emitter)処理ステップで形成されうる。
【0039】
図6に示す構造を含む本発明のHBT構造は、基板12のサブコレクタ13上のシャロー・トレンチ分離領域22L’の下部に高融点金属シリサイド28が存在するために、Rcを低下させる。高融点金属シリサイド28は、ベース・コンタクト(図示せず)、ならびにコレクタ・コンタクト(図示せず)の下部に伸張する。
【0040】
図1〜図6は、本発明の一実施形態を示す。図7〜図11は、任意であるが好ましいアンダーカット領域を備えた開口部内に、高融点金属シリサイドが形成される本発明の第2の実施形態を示す。本発明の第2の実施形態は、最初に本発明の図2に示す構造を提供するステップから始まる。
【0041】
次に、窒化シリコンまたは酸窒化シリコンのような窒化物含有層32が、シャロー・トレンチ分離領域22Rおよび22Lを含む全体構造上に形成される。窒化物含有層32は、CVD、PECVD、化学溶液堆積、およびその種の他のものなどの従来の堆積プロセスで形成される。窒化物含有層32は、通常、約5nmから約200nmまでの厚さを有するが、約10nmから約100nmまでの厚さが、より典型的である。
【0042】
その後、パターン化したフォトレジスト34が、窒化物含有層32を含む構造上に形成され、例えば、図7に示す構造を提供する。パターン化したフォトレジスト34は、シャロー・トレンチ分離領域22Lの上方に位置する開口部35を有する。開口部35を含むパターン化したフォトレジスト34は、リソグラフィにより形成される。
【0043】
図7に示す構造を提供した後に、開口部35は、窒化物含有層32およびシャロー・トレンチ分離領域22Lの一部を介してエッチングすることにより、シャロー・トレンチ分離領域22L内に拡張される。パターン化したフォトレジスト34は、シャロー・トレンチ分離領域22Lの側壁から突出する側壁を有し、パターン化したフォトレジスト34が、シャロー・トレンチ分離領域22Lの一部を保護するようになされていることに注目すること。
【0044】
開口部35を拡張するために使用されるエッチング・ステップは、選択的に窒化物を除去し、酸化物で止まる第1のエッチング・ステップ、および時間調節され、選択的に酸化物を除去する第2のエッチング・ステップを含む。いくつかの実施形態では、開口部35を拡張するために使用される第1および第2のエッチング・ステップを、単一エッチング・ステップに組み合わすことができ、この単一エッチング・ステップでは、パターン化したフォトレジスト34で保護されていない窒化物層32の露出部が最初に除去され、下部に配置されたシャロー・トレンチ分離領域22Lの第1の誘電体の一部が除去される。パターン化したフォトレジスト34は、エッチング後に、従来の剥離プロセスを用いて除去される。
【0045】
開口部35を拡張するこのエッチングの後に、窒化物スペーサまたは酸窒化物スペーサ26が、拡張された開口部35の露出した側壁上に形成される。結果として得られる拡張された開口部35およびスペーサ26を含む構造が、図8に示されている。スペーサ26は、本発明の第1の実施形態において上述したように形成されることに注目すること。
【0046】
その後、選択的に第1のトレンチ誘電体、すなわち、酸化物を除去し、基板12の表面で止まるウェット・エッチング・プロセスを利用して、シャロー・トレンチ分離領域22Lの残りの第1のトレンチ誘電体が除去される。ここで、拡張された開口部35内にアンダーカット領域36を提供する横方向エッチングが、任意で実行されうる(図9)。シリサイドがエミッタ領域により近接するであろうということを確実にするために、横方向のアンダーカット36が好ましい。横方向エッチングは、HF含有剤のようなウェット・ケミカル・エッチングにより実行されうる。
【0047】
その後、高融点金属層が、上述したように形成される。図10は、高融点金属層(参照番号27で示される)が、非選択的堆積プロセスで形成される実施形態を示す。同図は、非選択的堆積法による高融点金属層27の形成を示すが、第2の実施形態はまた、上述した選択的堆積法をも同様に想定するものである。
【0048】
図示の事例では、その後、開口部35の外部にある高融点金属層27が除去され、図11に示す構造を提供する。その後、上述した処理ステップ、すなわち、シリサイド形成ステップ、第2のトレンチ誘電体30の形成および平担化ステップが実行され、シリサイドで充填されたアンダーカット領域の存在を除いて、図6に示す構造と同様の実質的に平坦化された構造を提供する。その後、CMOS処理およびバイポーラ・トランジスタ形成が、高融点金属シリサイドで充填されたアンダーカット領域を含む実質的に平坦化された構造上に実行されうる。
【0049】
本発明は、特に、その好ましい実施形態に関して図示され、説明されたが、本発明の精神および範囲を逸脱することなく、形態および詳細において上述の変更および他の変更が可能であることを当業者は理解するであろう。したがって、本発明は、説明され、図示された正確な形態および詳細に制限されるものではなく、むしろ本発明は、請求項の範囲内にある。
【図面の簡単な説明】
【0050】
【図1】コレクタのシリサイド化のために本発明で使用される基本的な処理ステップを示す横断面図である。
【図2】コレクタのシリサイド化のために本発明で使用される基本的な処理ステップを示す横断面図である。
【図3】コレクタのシリサイド化のために本発明で使用される基本的な処理ステップを示す横断面図である。
【図4】コレクタのシリサイド化のために本発明で使用される基本的な処理ステップを示す横断面図である。
【図5】コレクタのシリサイド化のために本発明で使用される基本的な処理ステップを示す横断面図である。
【図6】コレクタのシリサイド化のために本発明で使用される基本的な処理ステップを示す横断面図である。同図に示す構造は、その上にHBTを形成するテンプレートである。
【図7】本発明の他の実施形態を示す横断面図である。
【図8】本発明の他の実施形態を示す横断面図である。
【図9】本発明の他の実施形態を示す横断面図である。
【図10】本発明の他の実施形態を示す横断面図である。
【図11】本発明の他の実施形態を示す横断面図である。
【技術分野】
【0001】
本発明は、一般に、バイポーラ相補型金属酸化膜半導体(BiCMOS)技術に関し、さらに詳細には、デバイスのサブコレクタ上のシャロー・トレンチ分離領域の下部に埋め込み高融点金属シリサイド層を有するバイポーラ・トランジスタ(NPNまたはPNP)に関する。本発明のバイポーラ・トランジスタは、コレクタ抵抗Rcが低いため、高速用途に適用可能である。また、本発明は、デバイスのサブコレクタ上のシャロー・トレンチ分離領域の下部に埋め込み高融点金属シリサイド層を有する発明的なバイポーラ・トランジスタを製作する方法に関する。
【背景技術】
【0002】
バイポーラ・トランジスタは、相互に接している2つのpn接合を有する電子デバイスである。典型的なバイポーラ・トランジスタは、エミッタ、コレクタ、およびエミッタとコレクタの間に配設されたベースの3つのデバイス領域を有する。理想的には、2つのpn接合、すなわち、エミッタ・ベース、およびコレクタ・ベース接合は、特定の距離で分離された半導体材料の単層内にある。隣接した接合部のバイアスを変えることにより1つのpn接合内の電流の流れを調節することは、「バイポーラ・トランジスタ動作」と呼ばれる。
【0003】
エミッタおよびコレクタがn型にドープされ、ベースがp型にドープされる場合、デバイスは「NPN」トランジスタである。あるいは、正反対のドープ構造が使用される場合、デバイスは「PNP」トランジスタである。NPNトランジスタのベース領域内の少数キャリア、すなわち、電子の移動度は、PNPトランジスタのベース内のホールの移動度よりも大きいため、高周波動作、および高速性能は、NPNトランジスタ・デバイスにより得ることができる。したがって、NPNトランジスタは、集積回路を作るために使用されるバイポーラ・トランジスタの大部分を占める。
【0004】
バイポーラ・トランジスタの垂直方向寸法がますます拡大されるにつれて、深刻なデバイス動作上の限界に直面することになった。これらの限界を克服するために盛んに研究された1つの方法は、ベースに使用される材料のバンド・ギャップよりも大きいバンド・ギャップを有するエミッタ材料を用いてトランジスタを作ることである。このような構造は、「ヘテロ接合」トランジスタと呼ばれる。
【0005】
ヘテロ接合を含むヘテロ構造は、多数キャリア・デバイスと少数キャリア・デバイスの両方に使用することができる。多数キャリア・デバイスの中では、エミッタがシリコン(Si)で形成され、ベースがシリコン・ゲルマニウム(SiGe)合金で形成されたヘテロ接合バイポーラ・トランジスタ(HBT)が、近年、開発された。SiGe合金(多くの場合、単にシリコン・ゲルマニウムと表される)のバンド・ギャップは、シリコンよりも狭い。
【0006】
最新のシリコン・ゲルマニウム・バイポーラ相補型金属酸化膜半導体(BiCMOS)技術は、ヘテロ接合バイポーラ・トランジスタにおいてSiGeベースを使用する。高周波(マルチ・ギガヘルツのような)領域では、現在のところ、GaAsおよびInPのような従来の化合物半導体が、高速有線、および無線通信市場を支配している。SiGe BiCMOSは、電力増幅器のようなデバイスにおいてGaAsに匹敵する性能だけでなく、ヘテロ接合バイポーラ・トランジスタを標準CMOSと統合して、いわゆる「システム・オン・チップ」をもたらすことにより、大幅なコスト低減も約束する。
【0007】
高性能NPN HBT製作では、低いコレクタ抵抗Rcが必要になる。現在、Rcは、主に高濃度にn型ドープされたSiのサブコレクタによりもたらされ、Rcは、8オーム/平方である。n+サブコレクタは、製造可能なものとしては、ほぼ最高濃度にドープされた低抵抗用Siである。Rcを低下させるために使用可能な二重コレクタ・レイアウト設計が知られている。低Rcにもかかわらず、二重コレクタ・レイアウト設計は、コレクタ・ベース間静電容量Ccbを増加させるとともに、NPN領域を低下させる。その結果、二重コレクタ・レイアウト設計は、NPN動作性能の向上において限界を有する。
【発明の開示】
【発明が解決しようとする課題】
【0008】
先行技術のHBTに関連して上述した欠点から見て、依然として、先行技術の二重コレクタ・レイアウト設計の場合のようにCcbおよびNPN領域をトレード・オフすることなく、低コレクタ抵抗を有するHBTを提供する必要性がある。さらに、通常のBiCMOSプロセス・フローを妨げることが最少ですむようなHBTを提供する必要性がある。
【課題を解決するための手段】
【0009】
本発明は、デバイスのサブコレクタ上のシャロー・トレンチ分離領域の下部に埋め込み高融点金属シリサイドを提供することにより、従来のHBTより低いRcを有するヘテロバイポーラ・トランジスタ(HBT)を提供する。例えば、タングステン・シリサイドのような高融点金属シリサイドは、CMOSおよびバイポーラ・モジュールの後続の高温熱サイクルに耐えることができるとともに、低抵抗サブコレクタを提供し、BiCMOSプロセス・フローを妨げることを最少に抑える。
【0010】
広く言えば、本発明は、少なくともサブコレクタを含む基板と、サブコレクタ上に位置する埋め込み高融点金属シリサイド層と、前記埋め込み高融点金属シリサイド層の表面上に位置するシャロー・トレンチ分離領域とを有するヘテロバイポーラ・トランジスタ(HBT)を提供する。
【0011】
本発明のHBTは、NPN HBT、またはPNP HBTのどちらでもよいが、NPN HBTの方が非常に好ましい。本発明のHBT構造は、前記基板の表面上に位置し、シャロー・トレンチ分離領域に隣接するSiGeベースと、ベース上に位置するポリSiを有するエミッタとをさらに含む。
【0012】
また、上述した構造に加えて、本発明は、このようなHBTを製作する方法を提供する。具体的には、発明的なHBTは、サブコレクタを含む基板内に、第1のトレンチ誘電体を含む少なくとも1つのシャロー・トレンチ分離領域を形成するステップと、前記少なくとも1つのシャロー・トレンチ分離領域から前記第1のトレンチ誘電体を除去して、前記サブコレクタを含む前記基板の一部を露出する開口部を形成するステップと、基板の前記露出部上の前記開口部の一部内に、前記開口部の上方に突出しない高融点金属シリサイド層を形成するステップと、前記開口部内の前記高融点金属シリサイド層上に、前記開口部の上方に突出しない第2のトレンチ誘電体を形成するステップとを有する処理ステップを用いて製作される。
【発明を実施するための最良の形態】
【0013】
デバイスのサブコレクタ上のシャロー・トレンチ分離領域の下部に埋め込み高融点金属シリサイド層を有するHBT、およびそれを製作する方法を提供する本発明は、本願に添付する図面を参照することにより詳述される。図面は正確な縮尺では描かれておらず、したがって、あくまで例を示すために提供されているに過ぎないことを注意する。さらに、本願に提供された図面は、HBTデバイスのベースおよびエミッタを形成する前の、サブコレクタ上のシャロー・トレンチ分離領域の下部に埋め込み高融点金属シリサイド層を含む基板を示す。
【0014】
また、本願の図面がHBTデバイス領域だけを示すことは、注目する価値がある。明確にするために、CMOSデバイス領域とともに典型的なBiCMOS構造の他の領域は、図示されていない。図示されていないこれらの他の領域は、図示されたHBT領域の周辺部に配置する。さらに、単一のHBTデバイス領域が示されているが、本発明は、単一基板の上部に複数のHBTを形成する際に使用することができる。
【0015】
最初に、本発明の第1の実施形態を示す図1〜図6を参照する。本発明の第1の実施形態は、例えば、図1に示すような初期構造10を提供することから始まる。本発明の構造10は、パッド・スタック14、およびその上に位置するハード・マスク20を有する基板12を含む。図示するように、パッド・スタック14は、基板12の表面上に位置しており、ハード・マスク20は、パッド・スタック14の上部露出面上に位置している。
【0016】
本発明で使用される基板12としては、例えば、Si、SiGe、SiC、SiGeC、GaAs、InAs、InP、および他のIII−V族、またはII−VI族化合物半導体を含む任意の半導体基板などがある。また、基板12は、あらかじめ形成されたシリコン・オン・インシュレータ(SOI)、またはシリコン・ゲルマニウム・オン・インシュレータ(SGOI)基板を含んでもよい。本発明の好ましい実施形態では、基板12は、Si、SiGe、SiGeC、SiC、SOI、およびSGOIのようなSi含有基板である。あるいは、基板12は、エピSi、またはアモルファスSiのようなSi層が半導体基板上に形成されるスタック構造を含んでもよい。基板12は、様々なドープ領域、またはウェル領域を含んでもよい。また、基板12は、本発明の図面に示す基板の一部であるサブコレクタ13を含む。図2は、サブコレクタ13を明確に規定する。当業者に公知のように、サブコレクタ13は、HBTデバイスを隣接するコレクタ領域に接続する。サブコレクタ13は、当業者に公知の技術を用いて形成される。例えば、イオン注入、およびそれに続くアニーリングが、サブコレクタ13を製作する際に使用できる。
【0017】
パッド・スタック14は、単層の絶縁体を含み、または図1に示されているように絶縁体の多層スタックを含んでもよい。パッド・スタック14として使用可能な絶縁体の実例としては、酸化物、窒化物、酸窒化物、およびそれらの多層膜などがある。
【0018】
パッド・スタック14は、例えば、熱成長(すなわち、酸化、窒化、または酸窒化)、化学気相成長(CVD)、プラズマ化学気相成長(PECVD)、化学溶液堆積、原子層成長(ALD)、蒸着、および他の同様の堆積手段を含む同一の、または異なる堆積技術で形成されうる。
【0019】
具体的には、図1に示すパッド・スタック14は、基板12の表面上に位置するパッド酸化物16、およびパッド酸化物16上に位置するパッド窒化物18を含む。パッド酸化物16は、通常、熱酸化で形成され、他方、パッド窒化物18は、通常、化学気相成長で形成される。
【0020】
パッド・スタック14の厚さは、スタック内に存在する物質層の数に応じて変化しうる。図面に示す事例では、パッド酸化物16は、上部に配置されたパッド窒化物18よりも薄い。通常、パッド酸化物16は、約3nmから約50nmまでの厚さを有するが、約5nmから約20nmまでの厚さが、より典型的である。他方、パッド窒化物18は、通常、約50nmから約300nmまでの厚さを有するが、約100nmから約200nmまでの厚さが、より典型的である。
【0021】
ハード・マスク20は、パッド・スタック14の上部最大露出面上に形成され、図示の実施形態では、ハード・マスク20は、パッド窒化物18の表面上に形成される。ハード・マスク20は、当業者に公知の堆積技術を用いて、テトラエチルオルトシリケート(TEOS)から堆積された酸化物のような絶縁体からなる。ハード・マスク20は、次のシャロー・トレンチ分離領域を形成する際に、パターン化したマスクとして使用される。ハード・マスク20の厚さは、使用される絶縁体および堆積プロセスに応じて変化しうる。通常、ハード・マスク20は、約50nmから約300nmまでの厚さを有するが、約100nmから約200nmまでの厚さが、より典型的である。
【0022】
次に、図2に示すように、少なくとも1つのシャロー・トレンチ分離領域が形成される。図面では、2つのシャロー・トレンチ分離領域22Lおよび22Rが形成される。用語「シャロー・トレンチ分離」は、基板12の上面からトレンチ開口部の底面までの、約0.5ミクロン以下の測定深さを有する分離領域を示す。通常、ハード・マスク20は、トレンチ分離領域がエッチングされた後に、構造から除去される。
【0023】
少なくとも1つのシャロー・トレンチ分離領域22Lおよび22Rが、例えば、リソグラフィ(例えば、フォトレジスト材料の塗布、フォトレジストの放射パターンへの露光、および従来のレジスト・デベロッパーを用いた露光フォトレジストの現像)、エッチング(例えば、ウェット・エッチング、ドライ・エッチング、またはそれらの組み合わせ)、およびトレンチ充填を含む当業者に公知の従来の処理を用いて形成される。任意で、トレンチは、トレンチ充填の前に、酸化物、窒化物、または酸窒化物のようなトレンチ・ライナー材料で覆ってもよい。トレンチ充填は、従来技術で堆積された高密度酸化物またはTEOSのような第1のトレンチ誘電体を含む。高密度化ステップ(例えば、アニーリング)および平担化(例えば、化学機械研磨)もしくはそのいずれかが、トレンチ充填プロセスに続いて、任意で使用されうる。第1のトレンチ誘電体でトレンチを充填する前に、通常、Cが、当業者に公知のC注入プロセスを用いて、基板12のサブコレクタ13およびコレクタ(図示せず)に注入される。
【0024】
次に、ブロック・マスク(図示せず)が、図2に提供された構造上に形成され、サブコレクタ13の上部に位置する少なくとも1つのシャロー・トレンチ分離領域22Lが露出され、領域22L内の第1のトレンチ誘電体が除去されて、開口部24が形成される。開口部24は、サブコレクタ13を含む基板12の表面を露出する。ブロック・マスクは、例えば、リソグラフィを含む当業者に公知の従来技術を用いて形成される。
【0025】
シャロー・トレンチ分離領域22から第1のトレンチ誘電体を除去する除去ステップは、選択的に第1のトレンチ誘電体を除去するエッチング・プロセスを含む。シャロー・トレンチ分離領域22Lから第1のトレンチ誘電体を選択的に除去するエッチング・プロセスの例は、HF浸漬である。ブロック・マスクの存在が、他のシャロー・トレンチ分離領域22Rから第1のトレンチ誘電体を除去するのを防止することに注目すること。
【0026】
構造からブロック・マスクを除去した後に、窒化物スペーサまたは酸窒化物スペーサ26が、開口部24により提供される露出側壁上に形成される。スペーサ26は、堆積、および反応性イオンエッチングなどのエッチングで形成される。上述のステップが実行された後に結果として形成される構造は、例えば、図3に示されている。図3に示す構造は、本発明の最も簡単な実施形態を表すことに注目すること。
【0027】
次に、図4に示すように、高融点金属シリサイド層28が、基板12の露出部上の開口部24内、すなわち、サブコレクタ13上に形成される。高融点金属シリサイド層28は、最初に基板12の露出面上に高融点金属層を堆積させることにより形成される。基板12がシリコンを含んでいないとき、高融点金属層の堆積前に、シリコン層が基板12の露出面上に形成されうる。高融点金属層は、選択的、または非選択的堆積プロセスで形成されうる。選択的堆積プロセスが使用される場合、高融点金属層は、完全に開口部24の中だけに形成される。非選択的堆積プロセスが使用される場合、高融点金属層は、開口部24の外部にも同様に形成される。
【0028】
選択的堆積プロセスの実例としては、化学気相成長などがあるが、これに限らず、他方、非選択的堆積プロセスの実例としては、化学気相成長(CVD)、プラズマ化学気相成長(PECVD)、およびスパッタリングなどがあるが、これらに限らない。
【0029】
本発明では、用語「高融点金属」は、腐食または溶融しにくく、さらに、高温でシリコンと反応するときシリサイドを形成できる金属含有材料(すなわち、元素金属、または金属合金)を示すために使用される。本発明において使用されうる高融点金属の例としては、Ti、Co、W、Ta、Ni、および合金などがあるが、これらに限らない。本明細書に使用される用語「合金」は、例えば、Siのような合金化添加物を含む元素高融点金属、ならびに元素高融点金属の混合物を示す。非常に好ましい高融点金属としては、Co、Ta、およびWなどがあるが、Wのシリサイドは、BiCMOSデバイスを形成する際に使用されるさらに高温の加熱サイクルに耐えることができるため、Wが最も好ましい。
【0030】
高融点シリサイド層28を形成する際に使用される高融点金属層の厚さは、使用される堆積技術および高融点金属の種類に応じて変化しうる。通常、高融点金属層は、約5nmから約150nmまでの厚さを有するが、約10nmから約100nmまでの厚さが、より典型的である。その後、高融点金属層を含む構造は、アニーリングされて、基板12の露出部上の、すなわち、サブコレクタ13上の開口部24内に高融点金属シリサイド層28を形成する。アニーリングは、形成されたシリサイドが最低抵抗相に入るまで実行される。Niのようないくつかの高融点金属では、高融点金属層を低抵抗シリサイド層に変換するために、単一のアニーリング・ステップが必要であり、他方、TiおよびWのような他の高融点金属では、第1のアニーリング・ステップを用いて、高融点金属を高抵抗の金属シリサイドに変換し、その後、第2のアニーリングを用いて、高抵抗金属シリサイドを最低抵抗相に変換する。
【0031】
通常、第1のアニーリング・ステップは、約400℃から約700℃までの温度で、約1/2分から約30分までの時間で実行される。通常、第1のアニーリングは、He、Ar、Ne、Xe、Kr、N2、またはそれらの混合物のような不活性ガス中で実行される。浸漬の有無にかかわらず、単一の増加率(ramp−up rate)を本発明において使用してもよいし、または浸漬の有無にかかわらず、複数の増加率を本発明において使用してもよい。
【0032】
第1のアニーリング時に、高融点金属は、シリコンと相互作用し、反応して、高融点金属シリサイドを形成する。相互作用およびそれに続く反応時に、高融点金属の大部分、およびシリコンの一部が消費される。
【0033】
第1のアニーリングに続いて、未反応のいかなる金属も、無機酸のような化学エッチング液を利用して構造から除去される。非選択的堆積プロセスが使用される場合、このエッチング・ステップは、開口部24の外部に形成された高融点金属とともに、開口部24の中の未反応のいかなる金属をも除去することに注目すること。
【0034】
必要に応じて、ここで第2のアニーリング・ステップを実行して、先に形成されたシリサイドを低抵抗シリサイドに変換できる。通常、第2のアニーリング・ステップは、第1のアニーリング・ステップより高いアニーリング温度で実行される。例えば、通常、第2のアニーリング・ステップは、約700℃から約1100℃までの温度で、約10秒から約5分までの時間で実行される。また、通常、第2のアニーリング・ステップは、第1のアニーリング・ステップに関連して上述したガスのような不活性環境内で実行される。浸漬の有無にかかわらず、単一の増加率を使用してもよいし、または浸漬の有無にかかわらず、複数の増加率を使用してもよい。
【0035】
上述のステップ、すなわち、第1のアニーリング・ステップ、未反応の金属を除去するステップ、および任意の第2のアニーリング・ステップは、当技術分野でシリサイド化ステップとして知られている。上述したように、高融点金属シリサイド28が形成された後に得られる構造は、図4に示されている。高融点金属シリサイド28は開口部24の中に含まれており、すなわち、高融点金属シリサイド28が開口部24の上方に突出しないことに注目すること。
【0036】
シリサイド形成後に、第2のトレンチ誘電体30が形成され、例えば、図5に示す構造を提供する。通常、第2のトレンチ誘電体30は、TEOSのような酸化物、または高密度酸化物である。第2のトレンチ誘電体30は、CVD、またはプラズマCVDのような従来の堆積プロセスで形成される。通常、第2のトレンチ誘電体30は、堆積後に、約200nmから約600nmまでの厚さを有する。
【0037】
次に、第2のトレンチ誘電体30を含む構造は、化学機械研磨または研削のような平坦化プロセスにかけられ、図6に示す実質的に平坦化された構造を提供する。具体的には、図示するように、第2の誘電体層30は、パッド・スタック14の上部表面、すなわち、パッド窒化物18に対して平坦化され、第2のトレンチ誘電体30を含む新しいシャロー・トレンチ分離領域22L’を提供する。
【0038】
平坦化プロセスに続いて、当業者に公知の従来のBiCMOS処理を用いて、HBTおよび他のデバイスが形成されうる。例えば、HBTデバイス領域内に、SiGeベース領域、およびポリSiエミッタを含むエミッタ領域が、従来のベース・アフター・エミッタ(base−after emitter)、またはベース・ビフォー・エミッタ(base−before emitter)処理ステップで形成されうる。
【0039】
図6に示す構造を含む本発明のHBT構造は、基板12のサブコレクタ13上のシャロー・トレンチ分離領域22L’の下部に高融点金属シリサイド28が存在するために、Rcを低下させる。高融点金属シリサイド28は、ベース・コンタクト(図示せず)、ならびにコレクタ・コンタクト(図示せず)の下部に伸張する。
【0040】
図1〜図6は、本発明の一実施形態を示す。図7〜図11は、任意であるが好ましいアンダーカット領域を備えた開口部内に、高融点金属シリサイドが形成される本発明の第2の実施形態を示す。本発明の第2の実施形態は、最初に本発明の図2に示す構造を提供するステップから始まる。
【0041】
次に、窒化シリコンまたは酸窒化シリコンのような窒化物含有層32が、シャロー・トレンチ分離領域22Rおよび22Lを含む全体構造上に形成される。窒化物含有層32は、CVD、PECVD、化学溶液堆積、およびその種の他のものなどの従来の堆積プロセスで形成される。窒化物含有層32は、通常、約5nmから約200nmまでの厚さを有するが、約10nmから約100nmまでの厚さが、より典型的である。
【0042】
その後、パターン化したフォトレジスト34が、窒化物含有層32を含む構造上に形成され、例えば、図7に示す構造を提供する。パターン化したフォトレジスト34は、シャロー・トレンチ分離領域22Lの上方に位置する開口部35を有する。開口部35を含むパターン化したフォトレジスト34は、リソグラフィにより形成される。
【0043】
図7に示す構造を提供した後に、開口部35は、窒化物含有層32およびシャロー・トレンチ分離領域22Lの一部を介してエッチングすることにより、シャロー・トレンチ分離領域22L内に拡張される。パターン化したフォトレジスト34は、シャロー・トレンチ分離領域22Lの側壁から突出する側壁を有し、パターン化したフォトレジスト34が、シャロー・トレンチ分離領域22Lの一部を保護するようになされていることに注目すること。
【0044】
開口部35を拡張するために使用されるエッチング・ステップは、選択的に窒化物を除去し、酸化物で止まる第1のエッチング・ステップ、および時間調節され、選択的に酸化物を除去する第2のエッチング・ステップを含む。いくつかの実施形態では、開口部35を拡張するために使用される第1および第2のエッチング・ステップを、単一エッチング・ステップに組み合わすことができ、この単一エッチング・ステップでは、パターン化したフォトレジスト34で保護されていない窒化物層32の露出部が最初に除去され、下部に配置されたシャロー・トレンチ分離領域22Lの第1の誘電体の一部が除去される。パターン化したフォトレジスト34は、エッチング後に、従来の剥離プロセスを用いて除去される。
【0045】
開口部35を拡張するこのエッチングの後に、窒化物スペーサまたは酸窒化物スペーサ26が、拡張された開口部35の露出した側壁上に形成される。結果として得られる拡張された開口部35およびスペーサ26を含む構造が、図8に示されている。スペーサ26は、本発明の第1の実施形態において上述したように形成されることに注目すること。
【0046】
その後、選択的に第1のトレンチ誘電体、すなわち、酸化物を除去し、基板12の表面で止まるウェット・エッチング・プロセスを利用して、シャロー・トレンチ分離領域22Lの残りの第1のトレンチ誘電体が除去される。ここで、拡張された開口部35内にアンダーカット領域36を提供する横方向エッチングが、任意で実行されうる(図9)。シリサイドがエミッタ領域により近接するであろうということを確実にするために、横方向のアンダーカット36が好ましい。横方向エッチングは、HF含有剤のようなウェット・ケミカル・エッチングにより実行されうる。
【0047】
その後、高融点金属層が、上述したように形成される。図10は、高融点金属層(参照番号27で示される)が、非選択的堆積プロセスで形成される実施形態を示す。同図は、非選択的堆積法による高融点金属層27の形成を示すが、第2の実施形態はまた、上述した選択的堆積法をも同様に想定するものである。
【0048】
図示の事例では、その後、開口部35の外部にある高融点金属層27が除去され、図11に示す構造を提供する。その後、上述した処理ステップ、すなわち、シリサイド形成ステップ、第2のトレンチ誘電体30の形成および平担化ステップが実行され、シリサイドで充填されたアンダーカット領域の存在を除いて、図6に示す構造と同様の実質的に平坦化された構造を提供する。その後、CMOS処理およびバイポーラ・トランジスタ形成が、高融点金属シリサイドで充填されたアンダーカット領域を含む実質的に平坦化された構造上に実行されうる。
【0049】
本発明は、特に、その好ましい実施形態に関して図示され、説明されたが、本発明の精神および範囲を逸脱することなく、形態および詳細において上述の変更および他の変更が可能であることを当業者は理解するであろう。したがって、本発明は、説明され、図示された正確な形態および詳細に制限されるものではなく、むしろ本発明は、請求項の範囲内にある。
【図面の簡単な説明】
【0050】
【図1】コレクタのシリサイド化のために本発明で使用される基本的な処理ステップを示す横断面図である。
【図2】コレクタのシリサイド化のために本発明で使用される基本的な処理ステップを示す横断面図である。
【図3】コレクタのシリサイド化のために本発明で使用される基本的な処理ステップを示す横断面図である。
【図4】コレクタのシリサイド化のために本発明で使用される基本的な処理ステップを示す横断面図である。
【図5】コレクタのシリサイド化のために本発明で使用される基本的な処理ステップを示す横断面図である。
【図6】コレクタのシリサイド化のために本発明で使用される基本的な処理ステップを示す横断面図である。同図に示す構造は、その上にHBTを形成するテンプレートである。
【図7】本発明の他の実施形態を示す横断面図である。
【図8】本発明の他の実施形態を示す横断面図である。
【図9】本発明の他の実施形態を示す横断面図である。
【図10】本発明の他の実施形態を示す横断面図である。
【図11】本発明の他の実施形態を示す横断面図である。
【特許請求の範囲】
【請求項1】
少なくともサブコレクタを含む基板と、
前記サブコレクタ上に位置する埋め込み高融点金属シリサイド層と、
前記埋め込み高融点金属シリサイド層の表面上に位置するシャロー・トレンチ分離領域とを有する、ヘテロバイポーラ・トランジスタ(HBT)。
【請求項2】
前記基板が、Si、SiGe、SiC、SiGeC、GaAs、InAs、InP、シリコン・オン・インシュレータ、シリコン・ゲルマニウム・オン・インシュレータ、および他のIII−V族、またはII−VI族化合物半導体からなる群から選択された半導体基板を有する、請求項1に記載のHBT。
【請求項3】
前記半導体基板がSiを含有する、請求項2に記載のHBT。
【請求項4】
前記サブコレクタがCでドープされている、請求項1に記載のHBT。
【請求項5】
前記シャロー・トレンチ分離領域、および前記埋め込み高融点金属シリサイド層が、窒化物スペーサまたは酸窒化物スペーサを有する開口部内に位置する、請求項1に記載のHBT。
【請求項6】
前記高融点金属シリサイド層が、Ti、Co、W、Ta、Ni、またはそれらの合金のシリサイドを含む、請求項1に記載のHBT。
【請求項7】
前記高融点金属シリサイド層が、Co、Ta、またはWのシリサイドを含む、請求項6に記載のHBT。
【請求項8】
前記高融点金属シリサイド層が、Wのシリサイドを含む、請求項7に記載のHBT。
【請求項9】
前記シャロー・トレンチ分離領域がトレンチ誘電体を含む、請求項1に記載のHBT。
【請求項10】
前記高融点金属シリサイド層が前記シャロー・トレンチ分離領域の縁端部から突出して、前記高融点金属シリサイド層の一部がアンダーカット領域内に存在するようになされている、請求項1に記載のHBT。
【請求項11】
前記高融点金属シリサイド層が、Ti、Co、W、Ta、Ni、またはそれらの合金のシリサイドを含む、請求項10に記載のHBT。
【請求項12】
前記高融点金属シリサイド層が、Co、Ta、またはWのシリサイドを含む、請求項11に記載のHBT。
【請求項13】
前記高融点金属シリサイド層が、Wのシリサイドを含む、請求項12に記載のHBT。
【請求項14】
前記サブコレクタを含む前記基板上に位置するSiGeベースおよびポリSiエミッタをさらに有する、請求項1に記載のHBT。
【請求項15】
サブコレクタを含む基板内に、第1のトレンチ誘電体を含む少なくとも1つのシャロー・トレンチ分離領域を形成するステップと、
前記少なくとも1つのシャロー・トレンチ分離領域から前記第1のトレンチ誘電体を除去して、前記サブコレクタを含む前記基板の一部を露出する開口部を形成するステップと、
前記基板の前記露出部上の前記開口部の一部内に、前記開口部の上方に突出しない高融点金属シリサイド層を形成するステップと、
前記開口部内の前記高融点金属シリサイド層上に、前記開口部の上方に突出しない第2のトレンチ誘電体を形成するステップとを有する、
ヘテロバイポーラ・トランジスタ(HBT)を製作する方法。
【請求項16】
前記少なくとも1つのシャロー・トレンチ分離領域が、リソグラフィ、エッチング、およびトレンチ充填により形成される、請求項15に記載の方法。
【請求項17】
高密度化プロセスまたは平坦化プロセスのうちの少なくとも1つをさらに有する、請求項16に記載の方法。
【請求項18】
トレンチ充填の前に前記サブコレクタにCを注入するステップをさらに有する、請求項16に記載の方法。
【請求項19】
前記第1のトレンチ誘電体の前記除去ステップが、選択的エッチング・プロセスを含む、請求項15に記載の方法。
【請求項20】
前記第1のトレンチ誘電体を除去するステップと前記高融点金属シリサイドを形成するステップとの間に、窒化物スペーサまたは酸窒化物スペーサを形成するステップをさらに有する、請求項15に記載の方法。
【請求項21】
前記高融点金属シリサイド層を前記形成するステップが、高融点金属層を堆積させるステップと、アニーリングするステップとを含む、請求項15に記載の方法。
【請求項22】
堆積ステップの前にシリコン層を形成するステップをさらに含む、請求項21に記載の方法。
【請求項23】
前記堆積ステップが選択的堆積プロセスを含む、請求項21に記載の方法。
【請求項24】
前記堆積ステップが非選択的堆積プロセスを含む、請求項21に記載の方法。
【請求項25】
前記アニーリング・ステップが、第1のアニーリング・ステップと、未反応の高融点金属を除去するステップとを含む、請求項21に記載の方法。
【請求項26】
前記第1のアニーリング・ステップが、約400℃から約700℃までの温度で実行される、請求項25に記載の方法。
【請求項27】
未反応の高融点金属の前記除去ステップ後に実行される第2のアニーリング・ステップをさらに有する、請求項21に記載の方法。
【請求項28】
前記第2のアニーリング・ステップが、約700℃から約1100℃までの温度で実行される、請求項27に記載の方法。
【請求項29】
前記第1のトレンチ誘電体を前記除去するステップが、前記少なくとも1つのシャロー・トレンチ分離領域の一部を保護するパターン化したフォトレジストを形成するステップを含む、請求項15に記載の方法。
【請求項30】
横方向エッチング・プロセスを用いて、アンダーカット領域を形成するステップをさらに有する、請求項29に記載の方法。
【請求項1】
少なくともサブコレクタを含む基板と、
前記サブコレクタ上に位置する埋め込み高融点金属シリサイド層と、
前記埋め込み高融点金属シリサイド層の表面上に位置するシャロー・トレンチ分離領域とを有する、ヘテロバイポーラ・トランジスタ(HBT)。
【請求項2】
前記基板が、Si、SiGe、SiC、SiGeC、GaAs、InAs、InP、シリコン・オン・インシュレータ、シリコン・ゲルマニウム・オン・インシュレータ、および他のIII−V族、またはII−VI族化合物半導体からなる群から選択された半導体基板を有する、請求項1に記載のHBT。
【請求項3】
前記半導体基板がSiを含有する、請求項2に記載のHBT。
【請求項4】
前記サブコレクタがCでドープされている、請求項1に記載のHBT。
【請求項5】
前記シャロー・トレンチ分離領域、および前記埋め込み高融点金属シリサイド層が、窒化物スペーサまたは酸窒化物スペーサを有する開口部内に位置する、請求項1に記載のHBT。
【請求項6】
前記高融点金属シリサイド層が、Ti、Co、W、Ta、Ni、またはそれらの合金のシリサイドを含む、請求項1に記載のHBT。
【請求項7】
前記高融点金属シリサイド層が、Co、Ta、またはWのシリサイドを含む、請求項6に記載のHBT。
【請求項8】
前記高融点金属シリサイド層が、Wのシリサイドを含む、請求項7に記載のHBT。
【請求項9】
前記シャロー・トレンチ分離領域がトレンチ誘電体を含む、請求項1に記載のHBT。
【請求項10】
前記高融点金属シリサイド層が前記シャロー・トレンチ分離領域の縁端部から突出して、前記高融点金属シリサイド層の一部がアンダーカット領域内に存在するようになされている、請求項1に記載のHBT。
【請求項11】
前記高融点金属シリサイド層が、Ti、Co、W、Ta、Ni、またはそれらの合金のシリサイドを含む、請求項10に記載のHBT。
【請求項12】
前記高融点金属シリサイド層が、Co、Ta、またはWのシリサイドを含む、請求項11に記載のHBT。
【請求項13】
前記高融点金属シリサイド層が、Wのシリサイドを含む、請求項12に記載のHBT。
【請求項14】
前記サブコレクタを含む前記基板上に位置するSiGeベースおよびポリSiエミッタをさらに有する、請求項1に記載のHBT。
【請求項15】
サブコレクタを含む基板内に、第1のトレンチ誘電体を含む少なくとも1つのシャロー・トレンチ分離領域を形成するステップと、
前記少なくとも1つのシャロー・トレンチ分離領域から前記第1のトレンチ誘電体を除去して、前記サブコレクタを含む前記基板の一部を露出する開口部を形成するステップと、
前記基板の前記露出部上の前記開口部の一部内に、前記開口部の上方に突出しない高融点金属シリサイド層を形成するステップと、
前記開口部内の前記高融点金属シリサイド層上に、前記開口部の上方に突出しない第2のトレンチ誘電体を形成するステップとを有する、
ヘテロバイポーラ・トランジスタ(HBT)を製作する方法。
【請求項16】
前記少なくとも1つのシャロー・トレンチ分離領域が、リソグラフィ、エッチング、およびトレンチ充填により形成される、請求項15に記載の方法。
【請求項17】
高密度化プロセスまたは平坦化プロセスのうちの少なくとも1つをさらに有する、請求項16に記載の方法。
【請求項18】
トレンチ充填の前に前記サブコレクタにCを注入するステップをさらに有する、請求項16に記載の方法。
【請求項19】
前記第1のトレンチ誘電体の前記除去ステップが、選択的エッチング・プロセスを含む、請求項15に記載の方法。
【請求項20】
前記第1のトレンチ誘電体を除去するステップと前記高融点金属シリサイドを形成するステップとの間に、窒化物スペーサまたは酸窒化物スペーサを形成するステップをさらに有する、請求項15に記載の方法。
【請求項21】
前記高融点金属シリサイド層を前記形成するステップが、高融点金属層を堆積させるステップと、アニーリングするステップとを含む、請求項15に記載の方法。
【請求項22】
堆積ステップの前にシリコン層を形成するステップをさらに含む、請求項21に記載の方法。
【請求項23】
前記堆積ステップが選択的堆積プロセスを含む、請求項21に記載の方法。
【請求項24】
前記堆積ステップが非選択的堆積プロセスを含む、請求項21に記載の方法。
【請求項25】
前記アニーリング・ステップが、第1のアニーリング・ステップと、未反応の高融点金属を除去するステップとを含む、請求項21に記載の方法。
【請求項26】
前記第1のアニーリング・ステップが、約400℃から約700℃までの温度で実行される、請求項25に記載の方法。
【請求項27】
未反応の高融点金属の前記除去ステップ後に実行される第2のアニーリング・ステップをさらに有する、請求項21に記載の方法。
【請求項28】
前記第2のアニーリング・ステップが、約700℃から約1100℃までの温度で実行される、請求項27に記載の方法。
【請求項29】
前記第1のトレンチ誘電体を前記除去するステップが、前記少なくとも1つのシャロー・トレンチ分離領域の一部を保護するパターン化したフォトレジストを形成するステップを含む、請求項15に記載の方法。
【請求項30】
横方向エッチング・プロセスを用いて、アンダーカット領域を形成するステップをさらに有する、請求項29に記載の方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【公表番号】特表2008−514018(P2008−514018A)
【公表日】平成20年5月1日(2008.5.1)
【国際特許分類】
【出願番号】特願2007−532649(P2007−532649)
【出願日】平成17年9月20日(2005.9.20)
【国際出願番号】PCT/US2005/033851
【国際公開番号】WO2006/034355
【国際公開日】平成18年3月30日(2006.3.30)
【出願人】(390009531)インターナショナル・ビジネス・マシーンズ・コーポレーション (4,084)
【氏名又は名称原語表記】INTERNATIONAL BUSINESS MASCHINES CORPORATION
【Fターム(参考)】
【公表日】平成20年5月1日(2008.5.1)
【国際特許分類】
【出願日】平成17年9月20日(2005.9.20)
【国際出願番号】PCT/US2005/033851
【国際公開番号】WO2006/034355
【国際公開日】平成18年3月30日(2006.3.30)
【出願人】(390009531)インターナショナル・ビジネス・マシーンズ・コーポレーション (4,084)
【氏名又は名称原語表記】INTERNATIONAL BUSINESS MASCHINES CORPORATION
【Fターム(参考)】
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