半導体素子の製造方法
【課題】 ＳＯＩ基板上に、酸化シリコン膜を介して金属シリサイド膜を形成する際に、金属シリサイド膜中に残存する酸素を低減し、抵抗を低く抑える半導体素子の製造方法を提供する。
【解決手段】 ＳＯＩ基板１００上にＣＭＯＳトランジスタを形成した後、シリコン膜１０３上に０．５ｎｍ以上２ｎｍ以下の膜厚を有する酸化シリコン膜８０１を形成する工程と、チタン膜８０３を形成する工程と、酸素及び窒素の浸入を防ぐためのバリア膜としての窒化チタン膜９０１を形成する工程と、Ｃ４９結晶相チタンシリサイド膜９０２を形成するための低温熱処理を行なう工程と、窒化チタン膜９０１と未反応のチタン膜と９０１のみを選択的に除去するエッチング工程を順に行なう。
【解決手段】 ＳＯＩ基板１００上にＣＭＯＳトランジスタを形成した後、シリコン膜１０３上に０．５ｎｍ以上２ｎｍ以下の膜厚を有する酸化シリコン膜８０１を形成する工程と、チタン膜８０３を形成する工程と、酸素及び窒素の浸入を防ぐためのバリア膜としての窒化チタン膜９０１を形成する工程と、Ｃ４９結晶相チタンシリサイド膜９０２を形成するための低温熱処理を行なう工程と、窒化チタン膜９０１と未反応のチタン膜と９０１のみを選択的に除去するエッチング工程を順に行なう。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造方法に係り、特に金属シリサイド膜の製造方法に関する。
【背景技術】
【０００２】
半導体素子、特にＣＭＯＳトランジスタの導通時の電流値は、ＣＭＯＳトランジスタのゲート長短縮により増加するため、ＣＭＯＳトランジスタの導通状態での電気抵抗はゲート長短縮に伴い低下する。そのため、ＣＭＯＳトランジスタに直列に入る寄生抵抗の影響は、ゲート長短縮に伴い大きくなる。
【０００３】
この寄生抵抗を低下させることで、負荷容量の充放電に費やされる時定数が小さくなり、ＣＭＯＳトランジスタのスイッチング速度を向上させることができる。そのためＣＭＯＳトランジスタでは、ソース・ドレインやポリシリコンからなるゲート電極上に、シリコン膜と比べ電気抵抗値が低い金属シリサイド膜を選択的に形成する方法が採用されてきている。
【０００４】
この方法は、シリコン膜のＣＭＯＳトランジスタが形成された面側に金属膜を形成し、熱処理することでソース・ドレイン上やポリシリコンからなるゲート電極上にのみ金属シリサイド膜を形成した後、未反応の金属膜を選択的にエッチングすることでシリコン膜上にのみ金属シリサイド膜を形成するもので、サリサイド（Salicide：Self Align Silicide）法とも呼ばれている。
【０００５】
また、ＳＯＩ（Silicon On Insulator）基板上のシリコン膜に形成されたＣＭＯＳトランジスタでは、短チャネル効果を抑制し、ＣＭＯＳトランジスタの微細化を進めるため、前記シリコン膜を薄膜化させてきている。前記シリコン膜の薄膜化に伴い、ソース・ドレインの断面積は低下し、寄生抵抗は増加するため、微細化に伴う寄生抵抗の増加は、通常のシリコン基板上に作られたＣＭＯＳトランジスタよりも顕著に現れる。
【０００６】
従って、ＳＯＩ基板上に形成されるＣＭＯＳトランジスタでは、サリサイド法を用いてソース・ドレインやポリシリコンからなるゲート電極上にチタンシリサイド膜を選択的に形成し、電気抵抗値を低減することが、通常のシリコン基板に形成されるＣＭＯＳトランジスタの場合以上に重要となる。
【０００７】
ＣＭＯＳトランジスタのソース・ドレイン領域やポリシリコンからなるゲート電極上に選択的に金属シリサイド膜を形成する手法は、例えば特許文献１に記述されている。次に、特許文献１の要旨について説明する。
【０００８】
特許文献１では、シリコン基板上に、５０Å（５ｎｍ）のＳｉＯ2膜を形成し、前記ＳｉＯ2膜上に４００Å（４０ｎｍ）のチタン膜を形成した後、６００℃でランプアニールを行ない、シリコンをＳｉＯ2膜を通して拡散させてチタン膜中に輸送し、高抵抗相のＣ４９結晶相をとるＴｉＳｉ2膜を形成している。なお、チタンシリサイド膜を形成する形成温度は６００℃〜７００℃の温度範囲であればよいと記載されている。
【０００９】
そして、チタンシリサイド膜を形成した後、アンモニア過水等を用いて、未反応のチタン膜と、ランプアニール時に副次的に生成されたＴｉＯ2とを除去する。次に９００℃の温度でランプアニールを行ない、残留酸素を放出させて、低抵抗相のＣ５４結晶相をとるＴｉＳｉ2膜を形成している。なお、このＴｉＳｉ2膜のランプアニールは、８００℃から１０００℃の温度範囲であればよいが、ＴｉＳｉ2膜から残留酸素を放出させて、低抵抗相のＣ５４結晶相をとるＴｉＳｉ2膜を得るためには９００℃の熱処理が必要であると記載されている。
【００１０】
また、非特許文献１では、一旦形成したチタンシリサイド膜の結晶形を変える相転移のための熱処理条件と、チタンシリサイド膜の電気抵抗値との関係が記述されている。この文献では、多結晶シリコンとチタンとで形成されたチタンシリサイド膜については、８００℃程度以上の温度で１００μΩ・ｃｍ程度の高い電気抵抗を有するＣ４９結晶相から１５μΩ・ｃｍ程度の低い電気抵抗を有するＣ５４結晶相に相転移が起きると記述されている。また、８５０℃以上ではチタンシリサイド膜が凝集して島状結晶に変化し、抵抗値が上がっていく現象が見られるため、低抵抗なチタンシリサイド膜が得られる相転移処理の温度範囲は、８００℃以上８５０℃以下であると記述されている。
【００１１】
ところで０．２５μｍ以下の配線幅を有するＣＭＯＳトランジスタでは、チタン以外の金属を用いて金属シリサイドを形成する技術が提案されている。例えば、細線効果をチタンシリサイド膜に比べ抑制できる、コバルトシリサイド膜を用いる製造方法が提案されている。細線効果は、金属シリサイド膜が凝集し、島状結晶になるため発生するが、コバルトシリサイドは凝集し難い性質を持つため、細線効果を抑制することが可能となる。
【００１２】
また、ＳＯＩ基板上に形成されたＣＭＯＳトランジスタでは、ソース・ドレインの膜厚が薄くなるため、ソース・ドレインを形成しているシリコンを用いて形成される金属シリサイド膜の膜厚も薄くなり、電気抵抗値を下げることが難しくなってきている。そこで、ニッケルを用いて金属シリサイド膜を形成する製造方法が提案されている。
【００１３】
ニッケルシリサイドは、チタンやコバルトが、ＴｉＳｉ2、ＣｏＳｉ2という組成で金属シリサイド膜を形成するのに対し、ニッケルはＮｉＳｉという組成で金属シリサイド膜を形成する。つまり、ニッケルを用いて金属シリサイドを形成する場合、チタンやコバルトを用いて金属シリサイドを形成する場合と比べ、同じシリコン膜厚であれば、約２倍の膜厚を持つ金属シリサイド膜が作れるため、電気抵抗値が低い金属シリサイド膜が得られる。
【００１４】
ここで、例えば５０ｎｍのシリコン膜を有するＳＯＩ基板を用いて、固相成長により再結晶化をが行なえるよう、シリコン膜中にシリサイド化されない領域を残した上で、チタンやコバルトのシリサイド化を、金属膜の厚さを制御することで行なう場合、金属膜の厚さを２５ｎｍ未満にする必要があり、またニッケルを用いた場合でも５０ｎｍ未満にする必要がある。このように薄い金属膜を熱処理してシリサイド化すると、金属シリサイドを形成する際、金属膜にかかる応力などの影響により金属膜が島状に変形し、そのため金属シリサイド膜が島状に形成されて、電気抵抗が上昇してしまうおそれがある。
【００１５】
そこで、特許文献１の請求項１にあるように、金属膜とシリコンとの間にシリコン化合物である酸化シリコン膜を形成して、酸化シリコン膜を通してシリサイド化を低速にして、反応時間で金属シリサイド膜の膜厚を制御する方法が有効となる。反応時間で制御する場合、シリサイド化工程に用いる金属膜の膜厚を厚くすることができるため、金属膜が凝集しにくくなり、電気抵抗の上昇を抑えることができる。なお、この酸化シリコン膜は、金属シリサイド形成中に徐々に破壊され、シリサイド化反応が終了した時点では消失しており、残留酸素として金属シリサイド膜中に存在している。
【００１６】
【特許文献１】特開平−１５８０９１号公報（請求項１、８〜１０頁、図１（Ａ）〜（Ｅ））
【非特許文献１】半導体研究４３巻 超ＬＳＩ技術２１デバイスプロセス その１１（株）工業調査会 西沢純一編 ２３８〜２３９頁
【発明の開示】
【発明が解決しようとする課題】
【００１７】
しかしながら特許文献１では、５０Åという厚い酸化シリコン膜を用いており、チタンシリサイド内部に残る酸化シリコン膜由来の酸素の量が多くなるため、チタンシリサイド膜の熱処理を高温で行ない、酸素の放出を促す必要がある。特許文献１には、低抵抗なＴｉＳｉ2膜を得るには８００℃では酸素の排出が不十分で、９００℃で熱処理する必要があると記載されている。一方、非特許文献１にあるように、８５０℃以上の温度でＴｉＳｉ2を熱処理した場合、ＴｉＳｉ2膜が島状に凝集し、微細パターンで抵抗値が異常に上昇する細線効果が発生すると記載されている。
【００１８】
従って、９００℃という熱処理温度ではチタンシリサイド膜に細線効果が発生するおそれがある。
【００１９】
また、コバルトやニッケルを用いた場合でも、５０Å程度の厚い酸化シリコン膜を介してシリコンや金属の拡散を制御し、金属シリサイド膜を形成する場合、金属シリサイド膜中に酸化シリコン膜由来の酸素が残留してしまい、電気抵抗値を上げてしまうという問題点を有している。
【００２０】
特に、ニッケルシリサイド膜を形成する場合には、ニッケルシリサイド膜が熱的に不安定な膜であることから、酸素の放出を促す高温での熱処理が使えないため、ニッケルシリサイドの比抵抗が上昇し、厚膜化して抵抗を下げる効果が相殺されてしまうという問題点を有していた。
【００２１】
以上の問題点に鑑みて、本発明は、金属シリサイド膜を形成する際、金属膜の凝集による電気抵抗値の増加を抑え、また電気抵抗の低い金属シリサイドに転換する際に生じる細線効果による電気抵抗の増加を抑え、さらに金属シリサイド膜中に残存する酸素を低減することで金属シリサイド膜の抵抗値を低く抑える半導体素子の製造方法を提供することを目的としている。
【課題を解決するための手段】
【００２２】
上記課題を解決するために、本発明の半導体素子の製造方法は、絶縁体上に単結晶のシリコン膜を有するＳＯＩ（Silicon On Insulator）基板上に、ＣＭＯＳトランジスタを形成した後、前記ＣＭＯＳトランジスタに電極となる金属シリサイド膜を形成する半導体素子の製造方法であって、前記シリコン膜上に０．５ｎｍ以上２ｎｍ以下の膜厚を有する酸化シリコン膜を形成する工程と、前記シリコン膜と反応し金属シリサイドを形成する金属膜を、前記酸化シリコン膜上に形成する工程と、前記金属膜上に、酸素及び窒素の浸入を防ぐためのバリア膜を形成する工程と、前記金属シリサイド膜を形成するための低温熱処理を行なう工程と、前記金属シリサイド膜を残して、前記バリア膜とシリサイド化していない未反応の前記金属膜とを選択的に除去するエッチング工程を有することを特徴とする。
【００２３】
この製造方法によれば、０．５ｎｍ以上２ｎｍ以下という薄い酸化シリコン膜を用いているため、金属膜とシリコン膜とを低温熱処理してシリサイド化した後に、金属シリサイド中に残留する酸素の量が少なくなるため、後工程で酸素を追い出すための９００℃程度の熱処理を行なうことなく低抵抗の金属シリサイドが得られる。
【００２４】
なお、０．５ｎｍ未満の酸化シリコン膜厚を用いると、金属シリサイド形成のための拡散制御が十分に行なえず、金属膜とシリコン膜とが直に接触しているものとほぼ同じ状態となり、反応速度を制御することが困難となるため、好ましくない。また、２ｎｍより厚い酸化シリコン膜を用いると、金属シリサイド中に酸素が多量に残留することとなり、後工程で酸素を追い出すための、９００℃程度の熱処理を行なうことが必要となり、細線効果等が発生するおそれがあり、好ましくない。
【００２５】
また、上記した本発明の半導体素子の製造方法は、前記金属膜は、厚さが５ｎｍ以上２０ｎｍ以下であることを特徴とする。
【００２６】
この製造方法によれば、薄い金属膜を低温熱処理して金属シリサイドを形成する際、金属膜にかかる応力などの影響により金属膜が島状に凝集し、そのため金属シリサイド膜が島状に形成されて、電気抵抗が上昇してしまう現象を回避することができる。
【００２７】
なお、５ｎｍ未満の膜厚の金属膜を用いると、金属膜にかかる応力などの影響により金属膜が島状に分離し、電気抵抗値を大きくしてしまう問題が生じるため、好ましくない。また、２０ｎｍを超える膜厚の金属膜を用いると、金属膜の成膜時間や、選択エッチング時間がかかり過ぎるため、好ましくない。
【００２８】
また、上記した本発明の半導体素子の製造方法は、前記酸化シリコン膜を形成する工程の前、又は後に、ＣＭＯＳトランジスタの形成面側からイオン注入し、前記シリコン膜を、前記シリコン膜の膜厚の１０％以上、９０％以下の深さまでアモルファス化する工程を行なうことを特徴とする。
【００２９】
この製造方法によれば、ＣＭＯＳトランジスタを形成するシリコン膜の膜厚の１０％以上９０％以下の深さまでアモルファス化するため、シリサイド化が起こりにくいＮ型シリコン膜上でも、Ｐ型シリコン膜上でのシリサイド化速度と同程度の速度で金属膜はシリサイド化される。そのため、ＰＭＯＳトランジスタとＮＭＯＳトランジスタから成るＣＭＯＳトランジスタの寄生抵抗をバランスよく下げることができる。また、シリコン膜の基板側には前記シリコン膜の膜厚の１０％以上の膜厚を有する単結晶シリコン膜がアモルファス化されず残留しているため、シリサイド化を行なうための熱処理を行なう際、アモルファス状態のシリコン膜に近接して残留している単結晶シリコン膜を種として固相成長し、アモルファス状態のシリコン膜を速やかに単結晶状態に戻すことができる。
【００３０】
なお、シリコン膜の膜厚の１０％以下の深さまでにのみアモルファス化を行なうと、特にＮＭＯＳトランジスタのシリサイド化反応が起き難くなるため、好ましくない。また、シリコン膜の膜厚の９０％を超えてアモルファス化を行なうと、種結晶となる単結晶シリコン膜にもアモルファス化する工程に起因するダメージが残るため、良好な単結晶膜が得られない場合があり、好ましくない。
【００３１】
また、上記した本発明の半導体素子の製造方法は、前記イオン注入に用いられるイオン種は、アルゴン、ゲルマニウム又はシリコンであることを特徴とする。
【００３２】
この製造方法によれば、電気的にＰ型にもＮ型にもならないイオン種を用いることでアモルファス化を行なうことが可能となるので、Ｎ型の不純物となる砒素を用いてアモルファス化する場合と比べ、特にＰ型シリコン領域の電気抵抗値を上昇させることなく、シリコン膜をアモルファス化することができる。
【００３３】
また、上記した本発明の半導体素子の製造方法は、前記バリア膜は、窒化チタン膜、又は窒化酸化チタン膜であることを特徴とする。
【００３４】
この製造方法によれば、窒化チタン膜、又は窒化酸化チタン膜は緻密な膜を形成するため、窒素、酸素、あるいは大気など金属膜と反応するガスから金属膜を保護することができる。
【００３５】
また、上記した本発明の半導体素子の製造方法は、前記金属膜の材質はチタンであり、前記低温熱処理を行なう工程は前記低温熱処理を５６０℃以上５９０℃以下の温度で、３０秒以上１８０秒以下の時間で行ない、前記エッチング工程は、アンモニア水と過酸化水素水の混合液を用いて行ない、前記金属シリサイド膜の結晶構造を相転移させ比抵抗を下げるため、前記 エッチング工程終了後に７５０℃以上８５０℃以下の温度で、１０秒以上１２０秒以下の時間で高温熱処理する工程を更に有することを特徴とする。
【００３６】
この製造方法によれば、５６０℃以上５９０℃以下の低温熱処理でチタン膜とシリコン膜とを反応させてチタンシリサイド膜を形成することができる。また、シリコン膜をアモルファス化する工程と合わせて用いることで、特にチタンシリサイド化しにくいＮ型シリコン膜上でもＰ型シリコン膜でのシリサイド化速度と同程度の速度でチタン膜のシリサイド化反応を行なわせることができる。
【００３７】
なお、低温熱処理を５６０℃未満の温度で行なうと、特にＮＭＯＳトランジスタのチタンシリサイド化反応が起き難くなるため、好ましくない。また、低温熱処理を５９０℃を超える温度で行なうと、チタンシリサイド化反応速度が大きくなりすぎ、反応時間でチタンシリサイド化反応を制御することが困難となるため、好ましくない。
【００３８】
また、低温熱処理時間を３０秒以上１８０秒以下とすることで、電気的な絶縁物である酸化シリコン膜が弱くなり、チタンシリサイド膜とシリコン膜との導通がとれる。また、酸化シリコン膜由来のバリアにより反応速度が制御されている状態で、チタンシリサイド膜の成膜が行なえる。
【００３９】
なお、低温熱処理を３０秒未満の時間で行なうと、電気的な絶縁体である酸化シリコン膜が残存することで、チタンシリサイド膜と、トランジスタのソース・ドレイン部分とが電気的に絶縁されてしまうおそれがあり、好ましくない。また、低温熱処理を１８０秒を超える時間で行なうと、酸化シリコン膜由来のバリアが完全に破壊されてしまい、反応速度が制御できなくなるため、好ましくない。
【００４０】
また、相転移のための高温熱処理を７５０℃以上８５０℃以下の温度で行なうため、チタンシリサイド膜の結晶構造を、１００μΩ・ｃｍ程度の高い電気抵抗を有するＣ４９結晶相から１５μΩ・ｃｍ程度の低い電気抵抗を有するＣ５４結晶相に相転移させることができる。また、チタンシリサイド膜の凝集により島状結晶に変化し、抵抗値が上がっていく現象を回避することができる。
【００４１】
なお、高温熱処理を７５０℃未満の温度で行なうと、高抵抗のＣ４９結晶相から低抵抗のＣ５４結晶相への相転移が行なわれなくなるため、電気抵抗が高くなってしまい好ましくない。また、高温熱処理を８５０℃を超える温度で行なうと、チタンシリサイド膜の凝集により島状結晶に変化し、抵抗値が上がっていく現象が発生するおそれがあり、好ましくない。
【００４２】
また、高温熱処理の時間を１０秒以上１２０秒以下とすることで、チタンシリサイド膜の相転移をほぼ完全に行なうことができる。またチタンシリサイド膜の凝集により島状結晶に変化し、抵抗値が上がっていく現象を回避することができる。
【００４３】
なお、高温熱処理の時間を１０秒未満の時間で行なうと、高抵抗のＣ４９結晶相から低抵抗のＣ５４結晶相への相転移を完了させることができないため、電気抵抗が高くなってしまい好ましくない。また、高温熱処理の時間を１２０秒を超える時間で行なうと、チタンシリサイド膜の凝集により島状結晶に変化し、抵抗値が上がっていく現象が発生するおそれがあり、好ましくない。
【００４４】
また、上記した本発明の半導体素子の製造方法は、前記金属膜の材質はコバルトであり、前記低温熱処理を行なう工程は前記低温熱処理を４００℃以上６００℃以下の温度で、３０秒以上１５０秒以下の時間で行ない、前記エッチング工程は、硫酸と過酸化水素水の混合液、または塩酸と過酸化水素水の混合液を用いて行ない、前記金属シリサイド膜の組成をＣｏ2ＳｉからＣｏＳｉ2に組成変化させて比抵抗を下げるために、前記エッチング工程終了後に７００℃以上８９０℃以下の温度で、１０秒以上１２０秒以下の時間で高温熱処理する工程を更に有することを特徴とする。
【００４５】
この製造方法によれば、４００℃以上６００℃以下の低温熱処理でコバルト膜とシリコン膜とを反応させてコバルトシリサイド膜を形成することができる。また、特にコバルトシリサイド化しにくいＮ型シリコン膜上でもＰ型シリコン膜でのシリサイド化速度と同程度の速度でコバルト膜のシリサイド化反応を行なわせることができる。
【００４６】
なお、低温熱処理を４００℃未満の温度で行なうと、特にＮＭＯＳトランジスタのソース・ドレイン領域でのコバルトシリサイド化反応が起き難くなるため、好ましくない。また、低温熱処理を６００℃を超える温度で行なうと、コバルトシリサイド化反応速度が大きくなりすぎ、反応時間でコバルトシリサイド化反応を制御することが困難となるため、好ましくない。
【００４７】
また、低温熱処理の時間を３０秒以上１５０秒以下とすることで、電気的な絶縁物である酸化シリコン膜が弱くなり、コバルトシリサイド膜とシリコン膜との導通がとれる。また、酸化シリコン膜由来のバリアにより反応速度が制御されている状態で、コバルトシリサイド膜の成膜が行なえる。
【００４８】
なお、低温熱処理を３０秒未満の時間で行なうと、酸化シリコン膜が残存しているため、コバルトシリサイド膜と、トランジスタのソース・ドレイン部分とが電気的に絶縁されてしまうおそれがあり、好ましくない。また、低温熱処理を１５０秒を超える時間で行なうと、酸化シリコン膜由来のバリアが完全に破壊されてしまい、反応速度が制御できなくなるため、好ましくない。
【００４９】
また、高温熱処理を７００℃以上８９０℃以下の温度で行なうため、コバルトシリサイド膜の組成を、電気抵抗の高いＣｏ2Ｓｉから、電気抵抗の低いＣｏＳｉ2に組成変化させることができる。
【００５０】
なお、高温熱処理を７００℃未満の温度で行なうと、電気抵抗の高いＣｏ2Ｓｉから、電気抵抗の低いＣｏＳｉ2への組成変化が行なわれず、電気抵抗が下がらないため好ましくない。また、高温熱処理を８９０℃を超える温度で行なうと、コバルトシリサイド膜の凝集により島状結晶に変化し、電気抵抗値が上がっていく細線効果という現象が発生するおそれがあり、好ましくない。
【００５１】
また、高温熱処理を１０秒以上１２０秒以下とすることで、コバルトシリサイド膜の相転移をほぼ完全に行なうことができる。またコバルトシリサイド膜の凝集により島状結晶に変化し、抵抗値が上がっていく現象を回避することができる。
【００５２】
なお、高温熱処理を１０秒未満の時間で行なうと、高抵抗のＣｏ2Ｓｉから低抵抗のＣｏＳｉ2への組成変化を完了させることができないため、電気抵抗が高くなってしまい好ましくない。また、高温熱処理を１２０秒を超える時間で行なうと、コバルトシリサイド膜の凝集により島状結晶に変化し、抵抗値が上がっていく現象が発生するおそれがあり、好ましくない。
【００５３】
また、上記した本発明の半導体素子の製造方法は、前記金属膜の材質はニッケルであり、前記低温熱処理を行なう工程は前記低温熱処理を４００℃以上６００℃以下の温度で、３０秒以上１５０秒以下の時間で行ない、前記エッチング工程では、硫酸と過酸化水素水の混合液、または塩酸と過酸化水素水の混合液を用いて行なうことを特徴とする。
【００５４】
この製造方法によれば、４００℃以上６００℃以下の低温熱処理でニッケル膜とシリコン膜とを反応させてニッケルシリサイド膜を形成することができる。また、特にニッケルシリサイド化しにくいＮ型シリコン膜上でもＰ型シリコン膜でのシリサイド化速度と同程度の速度でニッケル膜のシリサイド化反応を行なわせることができる。
【００５５】
なお、低温熱処理を４００℃未満の温度で行なうと、特にＮＭＯＳトランジスタのソース・ドレイン領域でのニッケルシリサイド化反応が起き難くなるため、好ましくない。また、低温熱処理を６００℃を超える温度で行なうと、ニッケルシリサイド化反応速度が大きくなりすぎ、反応時間でニッケルシリサイド化反応を制御することが困難となるため、好ましくない。
【００５６】
また、低温熱処理の時間を３０秒以上１５０秒以下とすることで、電気的な絶縁物である酸化シリコン膜が弱くなり、ニッケルシリサイド膜とシリコン膜との導通がとれる。また、酸化シリコン膜由来のバリアにより反応速度が制御されている状態で、ニッケルシリサイド膜の成膜が行なえる。
【００５７】
なお、低温熱処理を３０秒未満の時間で行なうと、酸化シリコン膜が残存しているため、ニッケルシリサイド膜と、トランジスタのソース・ドレイン部分とが電気的に絶縁されてしまうおそれがあり、好ましくない。また、低温熱処理を１５０秒を超える時間で行なうと、酸化シリコン膜由来のバリアが完全に破壊されてしまい、反応速度が制御できなくなるため、好ましくない。
【発明を実施するための最良の形態】
【００５８】
本発明に係る実施形態の半導体素子の製造方法について、図面を参照して説明する。なお、本実施形態の説明に用いた各図では、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならせてある。
【００５９】
実施形態−１＜シリサイド化するための金属としてチタンを用いた場合の製造方法＞
【００６０】
（ＣＭＯＳトランジスタ、素子分離領域の形成）
図１及び図２は、半導体素子としてＣＭＯＳトランジスタ上に金属シリサイド膜を製造するための製造工程中、素子分離領域を形成する工程を説明するための工程断面図である。
【００６１】
図１（Ａ）に示すように、シリコン基体１０１上に、ＢＯＸ（Buried OXide）膜１０２、シリコン膜１０３を備えたＳＯＩ（Silicon On Insulator）基板１００を用いる。本実施形態では、シリコン膜１０３の膜厚が５０ｎｍのＳＯＩ基板１００を用いている。
【００６２】
このＳＯＩ基板１００に、素子分離領域２０２を形成する。素子分離領域２０２はＳＴＩ（Shallow Trench Isolation）技術を用いて形成する。次にＳＴＩ技術を用いて素子分離領域２０２を形成する工程について説明する。
【００６３】
まず、図１（Ｂ）に示すように、窒化シリコン膜１０５からの応力を緩和するための窒化酸化シリコン膜１０４を膜厚１０ｎｍで形成する。次に、ＣＭＰ（Chemical Mechanical Polishing）工程でのエッチングストップ膜となる窒化シリコン膜１０５を膜厚１５０ｎｍで形成する。
【００６４】
次に、図１（Ｃ）に示すようにフォトレジスト１０６を塗布し、フォトリソグラフ工程を行なうことで素子分離領域２０２（図２（Ｃ）参照）部分にのみ溝部１０７形成するために開口して、窒化シリコン膜１０５、窒化酸化シリコン膜１０４、シリコン膜１０３をエッチングする。
【００６５】
次に、図２（Ａ）に示すようにフォトレジスト１０６を除去し、１１００℃、酸化雰囲気で熱処理し、エッチング時に発生したシリコン膜１０３の損傷を回復させた後、素子分離領域２０２を埋めるための酸化シリコン膜２０１を膜厚７００ｎｍで形成する。
【００６６】
次に、図２（Ｂ）に示すようにＣＭＰ工程を行ない、不要な領域に形成された酸化シリコン膜２０１を研磨・エッチングする。ＣＭＰ工程は、エッチングストップ膜となる窒化シリコン膜１０５が露出するまで行なう。なお、酸化シリコン膜２０１は窒化シリコン膜１０５に比べ研磨されやすいため、研磨終了後、酸化シリコン膜２０１は過剰にえぐれた形状となる。
【００６７】
次に、図２（Ｃ）に示すように熱燐酸を用いて、窒化シリコン膜１０５を除去することで素子分離領域２０２が形成される。
【００６８】
（ＣＭＯＳトランジスタ、チャネル部分の形成）
図１及び図２で説明した、素子分離領域２０２を形成したＳＯＩ基板１００を用いて、ＣＭＯＳトランジスタのチャネル部分を形成する工程について、工程断面図である図３及び図４を用いて説明する。
【００６９】
まず、ＳＴＩ技術を用いて素子分離領域２０２を形成した時に残っていた窒化酸化シリコン膜１０４を図３（Ａ）に示すように緩衝弗酸を用いたエッチング液を用いて取り除く。
【００７０】
次に、図３（Ｂ）に示すようにシリコン膜１０３にチャネルドープを行なうための保護膜として、犠牲酸化シリコン膜３０１を５ｎｍ程度熱酸化法を用いて形成する。
【００７１】
次に、チャネルドープを行なう。図３（Ｃ）に示すように、フォトレジスト３０２を塗布した後、露光・現像処理を行ない、ＰＭＯＳを形成する領域のみを開口して燐を加速エネルギー２５ＫｅＶ、ドーズ量２×１０12ｃｍ-2でイオン注入する。なお、チャネルドープ条件は、ドーズ量を１．５×１０12ｃｍ-2から４×１０12ｃｍ-2の範囲で変えてもよい。
【００７２】
次に、フォトレジスト３０２を硫酸を主としたエッチング液を用いて剥離する工程を行なうことで取り除き、その取り除いた表面にフォトレジスト４０１を塗布した後、露光・現像処理を行ない、図４（Ａ）に示すようにＮＭＯＳを形成する領域のみを開口して弗化硼素を加速エネルギー３０ＫｅＶ、ドーズ量２×１０12ｃｍ-2でイオン注入する。なお、チャネルドープ条件は、ドーズ量を１．５×１０12ｃｍ-2から４×１０12ｃｍ-2の範囲で変えてもよい。
【００７３】
次に、図４（Ｂ）に示すように、フォトレジスト４０１を剥離工程を行なうことで取り除き、さらに犠牲酸化シリコン膜３０１を緩衝弗酸を用いて取り除く。
【００７４】
次に、図４（Ｃ）に示すように、酸化シリコン膜４０２を熱酸化法を用いて５ｎｍ形成する。このようにチャネルドープを行なった後に酸化シリコン膜４０２を形成することで、ＰＭＯＳ領域４０３、ＮＭＯＳ領域４０４が形成される。
【００７５】
（ＣＭＯＳトランジスタ、ＬＤＤの形成）
図３及び図４で説明した、チャネル部分を形成したＳＯＩ基板１００を用いて、ＣＭＯＳトランジスタのＬＤＤ（Lightly Doped Drain）を形成する工程について、工程断面図である図５及び図６を用いて説明する。
【００７６】
まず、図５（Ａ）に示すように酸化シリコン膜４０２を形成したＳＯＩ基板１００上に、ポリシリコン膜５０１をＣＶＤ（Chemical Vapor Deposition）法により２００ｎｍの膜厚で形成した後、フォトレジスト５０２を塗布する。
【００７７】
次に、図５（Ｂ）に示すように、フォトレジスト５０２について露光・現像処理を行ない所望の領域のみを残したフォトレジスト５０２をマスクとして、ＰＭＯＳゲート電極５０３、ＮＭＯＳゲート電極５０４となる部分を残してポリシリコン膜５０１をエッチングして取り去る。
【００７８】
次に、図５（Ｃ）に示すように、フォトレジスト５０２を剥離工程を行なうことで取り除いた後、フォトレジスト５０５をマスクとしてＰＭＯＳ領域４０３の部分を開口して、硼素を加速エネルギー２ＫｅＶ、ドーズ量として１×１０14ｃｍ-2でイオン注入し、ＰＭＯＳＬＤＤ５０６を形成する。なお、ＰＭＯＳＬＤＤ５０６の形成条件は、ドーズ量を１×１０13ｃｍ-2から１×１０15ｃｍ-2の範囲で変えてもよい。
【００７９】
次に、図６（Ａ）に示すように、フォトレジスト５０５を剥離工程を行なうことで取り除いた後、フォトレジスト６０１をマスクとして、ＮＭＯＳ領域４０４の部分を開口して、燐を加速エネルギー６ＫｅＶ、ドーズ量として１×１０14ｃｍ-2でイオン注入し、ＮＭＯＳＬＤＤ６０２を形成する。なお、ＮＭＯＳＬＤＤ６０２の形成条件では、ドーズ量を１×１０13ｃｍ-2から１×１０15ｃｍ-2の範囲で変えてもよい。
【００８０】
次に、図６（Ｂ）に示すように、フォトレジスト６０１を剥離工程を行なうことで取り除いた後、サイドウォール６０４、サイドウォール６０５（図６（Ｃ）参照）を作るための酸化シリコン膜６０３をＣＶＤ法により１５０ｎｍの膜厚で形成する。
【００８１】
次に、図６（Ｃ）に示すように、酸化シリコン膜６０３をドライエッチングし、サイドウォール６０４、サイドウォール６０５を形成する。
【００８２】
（ＣＭＯＳトランジスタ、ソース・ドレイン形成）
図５及び図６で説明した、サイドウォール６０４、サイドウォール６０５を形成したＳＯＩ基板１００を用いて、ＣＭＯＳトランジスタにソース・ドレインを形成する工程について、工程断面図である図７を用いて説明する。
【００８３】
まず、図７（Ａ）に示すように、フォトレジスト７０１をマスクとして、ＰＭＯＳ領域４０３に硼素のイオン注入を行ない、ＰＭＯＳソース・ドレイン７０２を形成する。この工程では、硼素のイオン注入条件は、加速エネルギー４ＫｅＶ、ドーズ量として２×１０15ｃｍ-2を用いる。また、ＰＭＯＳソース・ドレイン７０２の不純物注入と同時にＰＭＯＳゲート電極５０３にも不純物として硼素が導入される。なお、ＰＭＯＳソース・ドレイン７０２の形成条件では、ドーズ量を１×１０15ｃｍ-2から３×１０15ｃｍ-2の範囲で変えてもよい。
【００８４】
次に、図７（Ｂ）に示すように、フォトレジスト７０１を剥離工程を行なうことで取り除いた後、フォトレジスト７０３をマスクとして、ＮＭＯＳ領域４０４に燐のイオン注入を行ない、ＮＭＯＳソース・ドレイン７０４を形成する。この工程では、燐のイオン注入条件は、加速エネルギー１０ＫｅＶ、ドーズ量として２×１０15ｃｍ-2を用いる。また、ＮＭＯＳソース・ドレイン７０４の不純物注入と同時にＮＭＯＳゲート電極５０４にも不純物として硼素が導入される。なお、ＮＭＯＳソース・ドレイン７０４の形成条件では、ドーズ量を１×１０15ｃｍ-2から３×１０15ｃｍ-2の範囲で変えてもよい。
【００８５】
次に、図７（Ｃ）に示すように、フォトレジスト７０３を、剥離工程を行なうことで取り除き、その後イオン注入した不純物の活性化のための熱処理を行なう。熱処理は例えば１０００℃、１０秒程度で行なう。
【００８６】
（ＣＭＯＳトランジスタ、チタンシリサイドの形成）
図７で説明した、ＰＭＯＳソース・ドレイン７０２、ＮＭＯＳソース・ドレイン７０４を形成したＳＯＩ基板１００を用いて、ＣＭＯＳトランジスタ上にチタンシリサイド膜を形成する工程について、工程断面図である図８、図９及び図１０を用いて説明する。
【００８７】
まず、図８（Ａ）に示すように、熱酸化法により酸化シリコン膜８０１を形成する工程を行なう。酸化シリコン膜８０１の膜厚範囲は０．５ｎｍ以上２ｎｍ以下に設定される。酸化シリコン膜８０１の膜厚が０．５ｎｍ未満の場合、シリコンやチタンの拡散の制御が困難となり、シリサイド化反応の速度が過剰に速くなる。そのため拡散時間の制御でシリサイド化反応量を制御することが困難となるため好ましくない。
【００８８】
また、酸化シリコン膜８０１の膜厚が２ｎｍを超える場合、チタンシリサイドを形成するための温度を５９０℃よりも高い温度にしなければシリサイド化の反応が起きない。高い温度でシリサイド化を行なうと、アレニウス則に従い拡散係数は、わずかな温度差でも変動が大きくなり、同一の条件設定をして熱処理を行なっても、Ｃ４９結晶相チタンシリサイド膜９０２（図９（Ｂ）参照）の膜厚が不安定になり、寄生抵抗のばらつきが発生するため好ましくない。さらに、酸化シリコン膜８０１の膜厚が２ｎｍを超える膜厚とした場合、シリサイド化を行なった後、酸化シリコン膜８０１に起因する酸素がＣ４９チタンシリサイド膜内部に多量に残るため、チタンシリサイド膜を形成した後、例えば９００℃程度の高温熱処理を行ない、酸素の放出を促すことが必要となるが、高温での熱処理は、不純物の再拡散を起こすため、精密に不純物分布を制御する必要がある微細化したＣＭＯＳトランジスタの製造工程として好ましくない。本実施形態では、酸化シリコン膜８０１の膜厚を１．５ｎｍにしている。
【００８９】
次に、図８（Ｂ）に示すように、アルゴンのイオン注入を行ない、ＰＭＯＳソース・ドレイン７０２、ＮＭＯＳソース・ドレイン７０４、ＰＭＯＳゲート電極５０３、及びＮＭＯＳゲート電極５０４の露出面側をアモルファス化し、アモルファス領域８０２を形成する工程を行なう。
【００９０】
この際、アモルファス化する深さを、シリコン膜１０３の膜厚の１０％から９０％の範囲に入るようイオン注入を行なう。シリコン膜１０３の膜厚の１０％未満をアモルファス化した場合、チタンシリサイドの形成が、特にチタンシリサイド化しにくいＮＭＯＳソース・ドレイン７０４及びＮＭＯＳゲート電極５０４で阻害されてしまうため、好ましくない。また、９０％を超える深さまでアモルファス化させた場合、固相成長により単結晶に回復するための種結晶となる単結晶層が極めて薄くなってしまうため、アモルファス化した領域を熱処理により単結晶に戻すことが困難となり、好ましくない。
【００９１】
本実施形態では、アモルファス化のためのアルゴンのイオン注入条件を加速エネルギー１０ＫｅＶ、ドーズ量３×１０14ｃｍ-2で行なっている。このイオン注入条件を用いることで、５０ｎｍの膜厚を持つシリコン膜１０３の露出面側から深さ２５ｎｍのところまでアモルファス化することができる。
【００９２】
なお、アモルファス化工程は、酸化シリコン膜８０１を形成する前に行なっても良い。この場合には、熱酸化法を用いて酸化シリコン膜８０１を形成するとアモルファス化した領域が再結晶化してしまうため、ＣＶＤ法等を用いて、３８０℃以下の温度で酸化シリコン膜８０１を形成することが必要となる。
【００９３】
次に、図８（Ｃ）に示すように、スパッタ法を用いてチタン膜８０３を形成する工程を行なう。チタン膜８０３の膜厚は、５ｎｍ〜２０ｎｍの範囲で成膜される。チタン膜８０３とシリコン膜１０３との間に酸化シリコン膜８０１を介して拡散させるため、Ｃ４９結晶相チタンシリサイド膜９０２（図９（Ｂ）参照）形成のために厚いチタン膜８０３を使うことができる。そのため、薄いチタン膜８０３を用いた場合に発生する、チタン膜８０３内部の応力により、チタン膜８０３が島状に分離することで、チタン膜８０３が島状にシリサイド化する現象を防止することができる。本実施形態では、１５ｎｍの膜厚を有するチタン膜を形成している。
【００９４】
次に、図９（Ａ）に示すように、チタン膜８０３上に、酸素及び窒素の浸入を防ぐためのバリア膜として、窒化チタン膜９０１をスパッタ法により形成する工程を行なう。窒化チタン膜９０１の膜厚は、大気中の酸素及び窒素を遮断し、チタン膜８０３が大気から遮断される程度に設定する。なお、バリア膜の材質は窒化チタンに限定されることはなく、例えば窒化酸化チタン等を用いても良く、その他酸素及び窒素の浸入を防ぐ機能を有する膜を用いることができる。本実施形態では、バリア膜の材質として窒化チタンを用い、膜厚１５ｎｍで形成している。
【００９５】
次に、図９（Ｂ）に示すように、５６０℃以上５９０℃以下の温度で、３０秒以上１８０秒以下の時間低温熱処理し、Ｃ４９結晶相チタンシリサイド膜９０２を形成する。５６０℃未満の温度では、ＰＭＯＳソース・ドレイン７０２及びＰＭＯＳゲート電極５０３のチタンシリサイド化反応は進むが、ＮＭＯＳソース・ドレイン７０４及びＮＭＯＳゲート電極５０４でのチタンシリサイド化反応は進まないためＰＭＯＳ領域４０３、ＮＭＯＳ領域４０４でのチタンシリサイド化反応の速度が異なってしまい、ＣＭＯＳトランジスタ形成用のプロセスとして好ましくない。
【００９６】
また、５９０℃を超える温度では、シリコン膜１０３中にクラックが発生する場合があり、好ましくない。クラック発生の機構はまだ明確にされていないが、高温でチタンシリサイド膜を形成すると体積変化が急激に起こり、そのためシリコン膜中にクラックが入るものと推察している。
【００９７】
また、３０秒未満の熱処理では、特にシリサイド化が遅いＮＭＯＳソース・ドレイン７０４及びＮＭＯＳゲート電極５０４上でのシリサイド化が十分行なわれない可能性があり、好ましくない。また、１８０秒を超える時間の熱処理では、酸化シリコン膜８０１が完全に破壊され、シリサイド化の反応速度が急増し、チタンシリサイド化の反応が制御できなくなるため好ましくない。
【００９８】
本実施形態では、５７０℃、１２０秒でＣ４９結晶相チタンシリサイド膜９０２を形成している。また、この熱処理によりアモルファス領域８０２は速やかに再結晶化し、消失する。
【００９９】
次に、図９（Ｃ）に示すように、アンモニア水と過酸化水素水の混合液を用いて窒化チタン膜９０１と未反応のチタン膜８０３を選択的に取り除くエッチング工程を行なう。素子分離領域２０２上、サイドウォール６０４上、サイドウォール６０５上ではＣ４９結晶相チタンシリサイド膜９０２は形成されず、チタン膜８０３のみが残るが、チタン膜８０３はエッチング工程で全て取り除かれるため、自己整合的にＣ４９結晶相チタンシリサイド膜９０２が形成される。
【０１００】
次に、図１０に示すように、相転移のための高温熱処理する工程を行なう。高温熱処理は７５０℃以上、８５０℃以下の温度で、１０秒以上、１２０秒以下の時間で行なう。
相転移のための高温熱処理を７５０℃未満で行なうと、相転移が不十分にしか行なわれないため、電気抵抗値が十分に下がらず、好ましくない。また、８５０℃を超える温度では、Ｃ５４結晶相チタンシリサイド膜１００１が凝集により島状結晶に変化し、電気抵抗値が上がってしまい、好ましくない。また、１０秒未満の高温熱処理では、相転移が不十分にしか行なわれないため、電気抵抗値が十分に下がらず、好ましくない。また、１２０秒を超える高温熱処理では、Ｃ５４結晶相チタンシリサイド膜１００１が凝集により島状結晶に変化し、電気抵抗値が上がってしまい、好ましくない。
【０１０１】
なお、７５０℃という低温で相転移を起こせるのは、酸化膜を通して、拡散律速でＣ４９結晶相チタンシリサイド膜９０２を形成しているため、均質性の高いＣ４９結晶相チタンシリサイド膜９０２が得られていることに起因していると推察している。
【０１０２】
本実施形態では、８１０℃、３０秒で高温熱処理する工程を用いている。ここで、８１０℃の熱処理は、ＰＭＯＳソース・ドレイン７０２、ＮＭＯＳソース・ドレイン７０４等の不純物の再分布が無視できない温度での熱処理であることから、ＳＯＩ基板１００の温度を高速で昇降温させることが可能なランプアニール装置を用いて熱処理している。
【０１０３】
なお、この工程の後、ＳＯＩ基板１００上に層間絶縁膜や金属配線層を形成していくが、これは既知の製造工程を用いて行なわれるものであるため、説明は省略する。
【０１０４】
実施形態−２＜シリサイド化するための金属としてコバルトを用いた場合の製造方法＞
【０１０５】
次に、シリサイド化するための金属としてコバルトを用いた場合の製造方法について説明する。ただし、前述した（ＣＭＯＳトランジスタ、ソース・ドレイン形成）工程までは、前述した実施形態−１と同一の工程であり、説明の重複を避けるため省略し、図１〜図７まで用いて説明した製造工程に続けて、コバルトを用いた場合の製造方法について説明する。
【０１０６】
（ＣＭＯＳトランジスタ、コバルトシリサイドの形成）
図７までで説明した、ＰＭＯＳソース・ドレイン７０２、ＮＭＯＳソース・ドレイン７０４を形成したＳＯＩ基板１００を用いて、ＣＭＯＳトランジスタ上にコバルトシリサイド膜を形成する工程について、工程断面図である図１１、図１２及び図１３を用いて説明する。
【０１０７】
まず、図１１（Ａ）に示すように、熱酸化法により酸化シリコン膜１１０１を形成する工程を行なう。酸化シリコン膜１１０１の膜厚範囲は０．５ｎｍ以上２ｎｍ以下に設定される。酸化シリコン膜１１０１の膜厚が０．５ｎｍ未満の場合、シリコン原子やコバルト原子の拡散の制御が困難となり、シリサイド化反応の速度が高くなる。そのため拡散時間の制御でシリサイド化反応量を制御することが困難となるため好ましくない。
【０１０８】
また、酸化シリコン膜１１０１の膜厚が２ｎｍを超える場合、コバルトシリサイドを形成するための温度を６００℃よりも高い温度にしなければシリサイド化の反応が起きない。高い温度でシリサイド化を行なうと、アレニウス則に従い拡散係数は、わずかな温度差でも変動が大きくなり、同一の条件設定をして熱処理を行なっても、コバルトシリサイドの膜厚が不安定になり、寄生抵抗のばらつきが発生するため好ましくない。さらに、シリサイド化を行なった後、酸化シリコン膜１１０１に起因する酸素がＣｏ2Ｓｉ膜１２０２（図１２（Ｂ）参照）内部に多量に残るため、Ｃｏ2Ｓｉ膜１２０２を形成した後、例えば９００℃程度の高温熱処理を行ない、酸素の放出を促すことが必要となるが、高温での熱処理は、不純物の再拡散を起こすため、精密に不純物分布を制御する必要がある微細化したＣＭＯＳトランジスタの製造工程として好ましくない。本実施形態では、酸化シリコン膜１１０１の膜厚を１．５ｎｍにしている。
【０１０９】
次に、図１１（Ｂ）に示すように、アルゴンのイオン注入を行ない、ＰＭＯＳソース・ドレイン７０２、ＮＭＯＳソース・ドレイン７０４、ＰＭＯＳゲート電極５０３、及びＮＭＯＳゲート電極５０４に用いられているシリコンをアモルファス化し、アモルファス領域１１０２を形成する工程を行なう。
【０１１０】
この際、アモルファス化する深さが、シリコン膜１０３の膜厚の１０％から９０％の範囲に入るようイオン注入を行なう。シリコン膜１０３の膜厚の１０％未満をアモルファス化した場合、シリコン膜１０３が結晶構造を持っているため、ほぼ全てのシリコン原子が束縛された状態となり、コバルトのシリサイド化反応が抑制されてしまうため、好ましくない。さらに、ＮＭＯＳソース・ドレイン７０４及びＮＭＯＳゲート電極５０４のコバルトシリサイド化が阻害されてしまうため、好ましくない。また、９０％を超える深さまでアモルファス化させた場合、固相成長により単結晶に回復するための種結晶となる単結晶層が極めて薄くなってしまうため、アモルファス化した領域を熱処理により単結晶に戻すことが困難となり、好ましくない。
【０１１１】
本実施形態では、アモルファス化のためのアルゴンのイオン注入条件を加速エネルギー１０ＫｅＶ、ドーズ量３×１０14ｃｍ-2で行なっている。このイオン注入条件を用いることで、５０ｎｍの膜厚を持つシリコン膜１０３の露出面側から深さ２５ｎｍのところまでアモルファス化することができる。
【０１１２】
なお、アモルファス化工程は、酸化シリコン膜１１０１を形成する前に行なっても良い。この場合には、熱酸化法を用いて酸化シリコン膜１１０１を形成するとアモルファス化した領域が再結晶化してしまうため、ＣＶＤ法等を用いて、３８０℃以下の温度で酸化シリコン膜１１０１を形成することが必要となる。また、このようにアモルファス化を行なうことで、より均質なＣｏ2Ｓｉ膜１２０２が得られるが、工程を簡略化したい場合、このアモルファス化は必須ではない。
【０１１３】
次に、図１１（Ｃ）に示すように、スパッタ法を用いてコバルト膜１１０３を形成する工程を行なう。コバルト膜１１０３の膜厚は、５ｎｍ〜２０ｎｍの範囲で成膜される。酸化シリコン膜１１０１を介して拡散させるため、厚いコバルト膜１１０３を使うことができる。そのため、酸化シリコン膜１１０１上での濡れ性が悪いコバルト膜１１０３が島状にシリサイド化する現象を防止することができる。本実施形態では、１５ｎｍの膜厚を有するコバルト膜を形成している。
【０１１４】
次に、図１２（Ａ）に示すように、コバルト膜１１０３上に、酸素及び窒素の浸入を防ぐためのバリア膜として、スパッタ法を用いて窒化チタン膜１２０１を形成する工程を行なう。窒化チタン膜１２０１の膜厚は、大気中の酸素及び窒素を遮断し、コバルト膜１１０３が大気から遮断される程度に設定する。なお、バリア膜の材質は窒化チタンに限定されることはなく、例えば窒化酸化チタン等を用いても良く、その他酸素及び窒素の浸入を防ぐ機能を有する膜を用いることができる。本実施形態では、バリア膜の材質として窒化チタンを用い、膜厚１５ｎｍで形成している。
【０１１５】
次に、図１２（Ｂ）に示すように、４００℃以上６００℃以下の温度で、３０秒以上１５０秒以下の時間低温熱処理し、Ｃｏ2Ｓｉ膜１２０２を形成する。Ｃｏ2Ｓｉ膜１２０２形成に際して、４００℃未満の温度では、酸化シリコン膜１１０１を介してコバルト原子やシリコン原子が拡散されないため、コバルトシリサイドが形成されないため好ましくない。また、６００℃を超える温度では、シリコン膜１０３中にクラックが発生する場合があり、好ましくない。クラック発生の機構はまだ明確にされていないが、高温でＣｏ2Ｓｉ膜１２０２を形成すると、反応が速く進みすぎるため、体積変化が急激に起こり、そのためシリコン膜中にクラックが入るものと推測している。
【０１１６】
また、３０秒未満の熱処理では、酸化シリコン膜１１０１を介してのコバルトシリサイド化が十分行なわれない場合があり、好ましくない。また、１５０秒を超える時間の熱処理では、酸化シリコン膜１１０１が完全に破壊され、コバルトシリサイド化の反応速度が急増し、コバルトシリサイド化の反応が制御できなくなるため好ましくない。
【０１１７】
本実施形態では、５５０℃、８０秒でＣｏ2Ｓｉ膜１２０２を形成している。また、この熱処理によりアモルファス領域１１０２は速やかに再結晶化し、消失する。
【０１１８】
次に、図１２（Ｃ）に示すように、硫酸と過酸化水素水の混合液、または塩酸と過酸化水素水の混合液を用いて窒化チタン膜１２０１と未反応のコバルト膜１１０３を選択的に取り除くエッチング工程を行なう。素子分離領域２０２、サイドウォール６０４、サイドウォール６０５上ではＣｏ2Ｓｉ膜１２０２は形成されず、コバルト膜１１０３のみが残るが、コバルト膜１１０３はエッチング工程で全て取り除かれるため、自己整合的にＣｏ2Ｓｉ膜１２０２が形成される。
【０１１９】
次に、図１３に示すように、Ｃｏ2Ｓｉ膜１２０２をＣｏＳｉ2膜１３０１に相転移させるための高温熱処理する工程を行なう。相転移のための高温熱処理を７００℃未満で行なうと、相転移が不十分にしか行なわれないため、電気抵抗値が十分に下がらず、好ましくない。また、８９０℃を超える温度では、ＣｏＳｉ2膜１３０１が凝集により島状結晶に変化し、電気抵抗値が上がってしまい、好ましくない。また、１０秒未満の高温熱処理では、相転移が不十分にしか行なわれないため、電気抵抗値が十分に下がらず、好ましくない。また、６０秒を超える高温熱処理では、ＣｏＳｉ2膜１３０１が凝集により島状結晶に変化し、電気抵抗値が上がってしまい、好ましくない。
【０１２０】
本実施形態では、８１０℃、３０秒で高温熱処理する工程を用いている。８１０℃の熱処理は、ＰＭＯＳソース・ドレイン７０２、ＮＭＯＳソース・ドレイン７０４等の不純物の再分布が無視できない温度での熱処理であるため、ＳＯＩ基板１００の温度を高速で昇降温させることが可能なランプアニール装置を用いて熱処理している。
【０１２１】
なお、この工程の後、ＳＯＩ基板１００上に層間絶縁膜や金属配線層が形成していくが、これは既知の製造工程を用いて行なわれるものであるため、ここでも説明は省略する。
【０１２２】
実施形態−３＜シリサイド化するための金属としてニッケルを用いた場合の製造方法＞
【０１２３】
次に、シリサイド化するための金属としてニッケルを用いた場合の製造方法について説明する。ただし、（ＣＭＯＳトランジスタ、ソース・ドレイン形成）工程までは、前述した実施形態−１と同一の工程であり、説明の重複を避けるため省略し、図１〜図７までに説明した製造工程に続けてを用いた場合の製造方法について説明する。
【０１２４】
（ＣＭＯＳトランジスタ、ニッケルシリサイドの形成）
図７までで説明した、ＰＭＯＳソース・ドレイン７０２、ＮＭＯＳソース・ドレイン７０４を形成したＳＯＩ基板１００を用いて、ＣＭＯＳトランジスタ上にコバルトシリサイド膜を形成する工程について、工程断面図である図１４及び図１５を用いて説明する。
【０１２５】
まず、図１４（Ａ）に示すように、熱酸化法により酸化シリコン膜１４０１を形成する工程を行なう。酸化シリコン膜１４０１の膜厚範囲は０．５ｎｍ以上２ｎｍ以下に設定される。酸化シリコン膜１４０１の膜厚が０．５ｎｍ未満の場合、シリコン原子やニッケル原子の拡散の制御が困難となり、シリサイド化反応の速度が高くなる。そのため拡散時間の制御でシリサイド化反応量を制御することが困難となるため好ましくない。
【０１２６】
また、酸化シリコン膜１４０１の膜厚が２ｎｍを超える場合、コバルトシリサイドを形成するための温度を６００℃よりも高い温度にしなければシリサイド化の反応が起きない。高い温度でシリサイド化を行なうと、アレニウス則に従い拡散係数は、わずかな温度差でも変動が大きくなり、同一の条件設定をして熱処理を行なっても、ニッケルシリサイド膜１５０２の膜厚が不安定になり、寄生抵抗のばらつきが発生するため好ましくない。さらに、シリサイド化を行なった後、酸化シリコン膜１４０１に起因する酸素がニッケルシリサイド膜１５０２（図１５（Ｂ）参照）内部に多量に残るため、ニッケルシリサイド膜１５０２を形成した後、例えば９００℃程度の高温熱処理を行ない、酸素の放出を促すことが必要となるが、高温での熱処理は、不純物の再拡散を起こすため、精密に不純物分布を制御する必要がある微細化したＣＭＯＳトランジスタの製造工程として好ましくない。ニッケルシリサイド膜１５０２は、熱処理に対して不安定であり、ニッケルシリサイド膜１５０２を形成した後の高温での熱処理は好ましくない。
【０１２７】
本実施形態では、酸化シリコン膜１４０１の膜厚を１．５ｎｍにしている。このように酸化シリコン膜１４０１の膜厚を薄くすることでニッケルシリサイド膜１５０２中に残存する酸素は減少し、実用上障害のない程度の酸素残存量となる。
【０１２８】
次に、図１４（Ｂ）に示すように、アルゴンのイオン注入を行ない、ＰＭＯＳソース・ドレイン７０２、ＮＭＯＳソース・ドレイン７０４、ＰＭＯＳゲート電極５０３、及びＮＭＯＳゲート電極５０４の露出面側をアモルファス化し、アモルファス領域１４０２を形成する工程を行なう。
【０１２９】
この際、アモルファス化する深さを、シリコン膜１０３の膜厚の１０％から９０％の範囲に入るようイオン注入を行なう。シリコン膜１０３の膜厚の１０％未満をアモルファス化した場合、シリコン膜１０３が結晶構造を持っているため、ほぼ全てのシリコン原子が束縛された状態となり、ニッケルのシリサイド化反応が抑制されてしまうため、好ましくない。また、９０％を超える深さまでアモルファス化させた場合、固相成長により単結晶に回復するための種結晶となる単結晶層が極めて薄くなってしまうため、アモルファス化した領域を熱処理により単結晶に戻すことが困難となり、好ましくない。
【０１３０】
本実施形態では、アモルファス化のためのアルゴンのイオン注入条件を加速エネルギー１０ＫｅＶ、ドーズ量３×１０14ｃｍ-2で行なっている。このイオン注入条件を用いることで、５０ｎｍの膜厚を持つシリコン膜１０３の露出面側から深さ２５ｎｍのところまでアモルファス化することができる。
【０１３１】
なお、アモルファス化工程は、酸化シリコン膜１４０１を形成する前に行なっても良い。この場合には、熱酸化法を用いて酸化シリコン膜１４０１を形成するとアモルファス化した領域が再結晶してしまうため、ＣＶＤ法等を用いて、３８０℃以下の温度で酸化シリコン膜１１０１を形成することが必要となる。また、このようにアモルファス化を行なうことで、より均質なニッケルシリサイド膜１５０２が得られるが、工程を簡略化したい場合、このアモルファス化は必須ではない。
【０１３２】
次に、図１４（Ｃ）に示すように、スパッタ法を用いてニッケル膜１４０３を形成する工程を行なう。ニッケル膜１４０３の膜厚は、５ｎｍ〜２０ｎｍの範囲で成膜される。酸化シリコン膜１４０１を介して拡散させるため、厚いニッケル膜１４０３を使うことができる。そのため、酸化シリコン膜１４０１上での濡れ性が悪いニッケル膜１４０３が島状にシリサイド化する現象を防止することができる。本実施形態では、１５ｎｍの膜厚を有するニッケル膜を形成している。
【０１３３】
次に、図１５（Ａ）に示すように、ニッケル膜１４０３上に、酸素及び窒素の浸入を防ぐためのバリア膜として、窒化チタン膜１５０１をスパッタ法により形成する工程を行なう。窒化チタン膜１５０１の膜厚は、大気中の酸素及び窒素を遮断し、ニッケル膜１４０３が大気から遮断される程度に設定する。なお、バリア膜の材質は窒化チタンに限定されることはなく、例えば窒化酸化チタン等を用いても良く、その他酸素及び窒素の浸入を防ぐ機能を有する膜を用いることができる。本実施形態では、バリア膜の材質として窒化チタンを用い、膜厚１５ｎｍで形成している。
【０１３４】
次に、図１５（Ｂ）に示すように、４００℃以上６００℃以下の温度で、３０秒以上１５０秒以下の時間で熱処理し、ニッケルシリサイド膜１５０２を形成する。４００℃未満の温度では、酸化シリコン膜１４０１を介してニッケル原子やシリコン原子が拡散されないため、ニッケルシリサイド膜１５０２が形成されないため好ましくない。また、６００℃を超える温度では、シリコン膜１０３中にクラックが発生する場合があり、好ましくない。クラック発生の機構はまだ明確にされていないが、高温でニッケルシリサイド膜１５０２を形成すると、反応が速く進みすぎるため、体積変化が急激に起こり、そのためシリコン膜中にクラックが入るものと推測している。
【０１３５】
また、３０秒未満の熱処理では、ニッケルシリサイド化が十分行なわれない可能性があり、好ましくない。また、１５０秒を超える時間の熱処理では、酸化シリコン膜１１０１が完全に破壊され、ニッケルシリサイド化の反応速度が急増し、ニッケルシリサイド化の反応が制御できなくなるため好ましくない。
【０１３６】
本実施形態では、５５０℃、８０秒でニッケルシリサイド膜１５０２を形成している。また、この熱処理によりアモルファス領域１４０２は速やかに再結晶化し、消失する。
【０１３７】
次に、図１２（Ｃ）に示すように、硫酸と過酸化水素水の混合液、または塩酸と過酸化水素水の混合液を用いて窒化チタン膜１２０１と未反応のニッケル膜１４０３を選択的に取り除くエッチング工程を行なう。素子分離領域２０２、サイドウォール６０４、サイドウォール６０５上ではニッケルシリサイド膜１５０２は形成されず、ニッケル膜１４０３のみが残るが、ニッケル膜１４０３はエッチング工程で全て取り除かれるため、自己整合的にニッケルシリサイド膜１５０２が形成される。
【０１３８】
なお、ニッケルシリサイド膜１５０２は、Ｃ４９結晶相チタンシリサイド膜９０２やＣｏ2Ｓｉ膜１２０２と異なり、ニッケルシリサイド化した時点で十分低い電気抵抗値を持っていることと、高温熱処理に対して耐性を持っていないため、相転移のための熱処理は行なわない。
【０１３９】
なお、この工程の後、ＳＯＩ基板１００上に層間絶縁膜や金属配線層が形成していくが、これは既知の製造工程を用いて行なわれるものであるため、ここでも説明は省略する。
【０１４０】
次に、本実施形態の効果について記述する。
【０１４１】
（１）金属膜として、チタン膜８０３、コバルト膜１１０３、またはニッケル膜１４０３を用い、金属膜とシリコン膜１０３との間に０．５ｎｍ以上２ｎｍ以下という薄い酸化シリコン膜を用いているため、金属膜とシリコン膜とを低温熱処理して金属シリサイド化した後に、金属シリサイド中に残留する酸素の量が少なくなる。そのため、後工程で酸素を追い出すための、例えば９００℃という高温での熱処理を行なうことなく、低抵抗の電極となる金属シリサイドが得られる。
【０１４２】
また、酸素を追い出すための高温熱処理が不要となるため、急峻な不純物分布を持つ、微細化された半導体素子の不純物分布に影響を与えることがない。
【０１４３】
また、金属膜とシリコン膜１０３との間にある０．５ｎｍ以上２ｎｍ以下という薄い酸化シリコン膜を、金属やシリコンの拡散速度を制御する膜として介在させることで、シリサイド化反応の速度を、酸化シリコン膜中の金属やシリコンの拡散速度で律速させることができる。また、酸化シリコン膜の膜厚が薄いことから、例えば５７０℃程度の低温でシリサイド化反応を起こすことができる。そのため、アレニウス則より、拡散速度の温度依存性が小さい状態でシリサイド化反応を進められるため、シリサイド化反応速度の揺らぎが小さい条件でシリサイド化反応を行なわせることができる。
【０１４４】
（２）金属膜として、チタン膜８０３、コバルト膜１１０３、またはニッケル膜１４０３を用い、金属膜の厚さを５ｎｍ〜２０ｎｍとしたことで、金属シリサイドを形成する際、金属膜にかかる応力により金属膜が島状に分離し、そのため金属シリサイド膜が島状に形成されて、電気抵抗が上昇してしまう現象を回避することができる。
【０１４５】
（３）ＰＭＯＳソース・ドレイン７０２、ＮＭＯＳソース・ドレイン７０４、ＰＭＯＳゲート電極５０３、及びＮＭＯＳゲート電極５０４をＣＭＯＳ形成面側からアモルファス化するためにアルゴンをイオン注入している。気体であるアルゴンは熱処理と同時に速やかにＳＯＩ基板１００上から飛散する。そのため、ＳＯＩ基板１００上のシリコン膜１０３をアモルファス化する以外の影響を回避でき、シリコン膜１０３を汚染することなくアモルファス化が行なえる。
【０１４６】
（４）金属膜として、チタン膜８０３を用い、バリア膜として、窒化チタン膜を用いる場合、大気中の酸素や、窒素による金属膜の酸化、及び窒化は抑制される。さらに、Ｃ４９結晶相チタンシリサイド膜９０２を残し、未反応のチタン膜８０３を除去するためのアンモニア水と過酸化水素水の混合液に窒化チタン膜は可溶性を持っているため、ウェットエッチングにより未反応のチタン膜８０３と共に窒化チタン膜は除去されるため、特別な工程を加えることなく、選択的にＣ４９結晶相チタンシリサイド膜９０２を形成することができる。
【０１４７】
また、金属膜としてコバルト膜１１０３、またはニッケル膜１４０３を用い、バリア膜として、窒化チタン膜を用いる場合、大気中の酸素や、窒素による金属膜の酸化、及び窒化は抑制される。金属シリサイドを残し、未反応の金属膜を除去するための硫酸と過酸化水素水の混合液、または塩酸と過酸化水素水の混合液に窒化チタン膜は可溶性を持っているため、ウェットエッチングにより未反応の金属膜と共に窒化チタン膜は除去されるため、特別な工程を加えることなく、選択的に金属シリサイド膜を形成することができる。
【０１４８】
（５）金属膜としてチタン膜８０３を用いた場合、５６０℃以上５９０℃以下の低温熱処理でチタン膜８０３とシリコン膜１０３とを反応させてＣ４９結晶相チタンシリサイド膜９０２を形成することができる。５６０℃以上の温度で低温熱処理を行なうことで、特にチタンシリサイド化しにくいＮＭＯＳソース・ドレイン７０４でもＰＭＯＳソース・ドレイン７０２でのシリサイド化速度と同程度の速度でチタン膜８０３のシリサイド化反応を行なわせることができる。
【０１４９】
また、５９０℃以下の温度で低温熱処理を行なうことで、シリコン膜１０３にクラックが入る現象を回避することができる。クラックが入る原因については明確な理由付けはなされていないが、６００℃以上の温度でシリサイドを形成する場合に不規則に発生しており、シリサイド化に伴う体積変化に起因して発生しているものと推察している。
【０１５０】
また、低温熱処理時間を３０秒以上１８０秒以下とすることで、電気的な絶縁物である酸化シリコン膜８０１が弱くなり、Ｃ４９結晶相チタンシリサイド膜９０２とシリコン膜１０３との導通がとれる。また、酸化シリコン膜８０１由来のバリアにより反応速度が制御されている状態で、Ｃ４９結晶相チタンシリサイド膜９０２の形成が行なえる。
【０１５１】
また、Ｃ４９結晶相チタンシリサイド膜９０２に対して相転移のための高温熱処理を７５０℃以上８５０℃以下の温度、１０秒以上１２０秒以下の時間で行なうため、チタンシリサイド膜の結晶構造を、１００μΩ・ｃｍ程度の高い電気抵抗を有するＣ４９結晶相から１５μΩ・ｃｍ程度の低い電気抵抗を有するＣ５４結晶相チタンシリサイド膜１００１に相転移させることができる。また、Ｃ５４結晶相チタンシリサイド膜１００１の凝集により島状結晶に変化し、抵抗値が上がっていく現象を回避することができる。
【０１５２】
（６）金属膜としてチタン膜８０３を用いた場合、５６０℃以上５９０℃以下の温度で、３０秒以上１８０秒以下の時間低温熱処理を行なうことでチタン膜８０３とシリコン膜１０３とを反応させてＣ４９結晶相チタンシリサイド膜９０２を形成することができる。
【０１５３】
５６０℃以上の温度で低温熱処理を行なうことで、特にチタンシリサイド化しにくいＮＭＯＳソース・ドレイン７０４でもＰＭＯＳソース・ドレイン７０２でのシリサイド化速度と同程度の速度でチタン膜８０３のシリサイド化反応を行なわせることができる。また金属膜にかかる応力により金属膜が島状に分離してしまう現象を回避できる。さらに、５９０℃以下の温度で低温熱処理によるシリサイド化反応を行なうことで、シリコン膜１０３にクラックが入る現象を回避することができる。クラックが入る原因については明確な理由付けはなされていないが、６００℃以上の温度でシリサイドを形成する場合に不規則に発生しており、シリサイド化に伴う体積変化に起因して発生しているものと推察している。
【０１５４】
また、低温熱処理時間を３０秒以上とすることで、電気的な絶縁物である酸化シリコン膜８０１が弱くなり、Ｃ４９結晶相チタンシリサイド膜９０２とシリコン膜１０３との導通がとれる。また、低温熱処理時間を１８０秒以下とすることで酸化シリコン膜８０１由来のバリアにより反応速度が制御されている状態で、Ｃ４９結晶相チタンシリサイド膜９０２の形成が行なえる。
【０１５５】
また、Ｃ４９結晶相チタンシリサイド膜９０２に対して相転移のための高温熱処理を７５０℃以上８５０℃以下の温度、１０秒以上１２０秒以下の時間で行なうため、チタンシリサイド膜の結晶構造を、１００μΩ・ｃｍ程度の高い電気抵抗を有するＣ４９結晶相から１５μΩ・ｃｍ程度の低い電気抵抗を有するＣ５４結晶相チタンシリサイド膜１００１に相転移させることができる。また、Ｃ５４結晶相チタンシリサイド膜１００１の凝集により島状結晶に変化し、抵抗値が上がっていく現象を回避することができる。
【０１５６】
（７）金属膜としてコバルト膜１１０３を用いた場合、低温熱処理を４００℃以上６００℃以下の温度で、３０秒以上１５０秒以下の時間で行ない、反応させてＣｏ2Ｓｉ膜１２０２を形成することができる。４００℃以上の温度で低温熱処理を行なうことで、特にコバルトシリサイド化しにくいＮＭＯＳソース・ドレイン７０４でもＰＭＯＳソース・ドレイン７０２でのシリサイド化速度と同程度の速度でコバルト膜１１０３のシリサイド化反応を行なわせることができる。
【０１５７】
また、６００℃以下の温度で低温熱処理を行なうことで、シリコン膜１０３にクラックが入る現象を回避することができる。クラックが入る原因については明確な理由付けはなされていないが、６００℃を超える温度でコバルトシリサイドを形成する場合に不規則に発生しており、コバルトシリサイド化に伴う体積変化に起因して発生しているものと推察している。
【０１５８】
また、低温熱処理時間を３０秒以上１８０秒以下とすることで、電気的な絶縁物である酸化シリコン膜１１０１が弱くなり、Ｃｏ2Ｓｉ膜１２０２とシリコン膜１０３との導通がとれる。また、酸化シリコン膜１１０１由来のバリアにより反応速度が制御されている状態で、Ｃｏ2Ｓｉ膜１２０２の形成が行なえる。
【０１５９】
また、Ｃｏ2Ｓｉ膜１２０２に対して組成変化のための高温熱処理を７００℃以上８５０℃以下の温度、１０秒以上１２０秒以下の時間で行なうため、Ｃｏ2Ｓｉ膜１２０２をＣｏＳｉ2膜１３０１に組成変換し、低抵抗化することができる。
【０１６０】
（８）金属膜としてニッケル膜１４０３を用いた場合、低温熱処理を４００℃以上６００℃以下の温度で、３０秒以上１５０秒以下の時間で行ない、反応させてニッケルシリサイド膜１５０２を形成することができる。４００℃以上の温度で低温熱処理を行なうことで、特にコバルトシリサイド化しにくいＮＭＯＳソース・ドレイン７０４でもＰＭＯＳソース・ドレイン７０２でのシリサイド化速度と同程度の速度でニッケル膜１４０３のシリサイド化反応を行なわせることができる。
【０１６１】
また、６００℃以下の温度で低温熱処理を行なうことで、シリコン膜１０３にクラックが入る現象を回避することができる。クラックが入る原因については明確な理由付けはなされていないが、６１０℃以上の温度でニッケルシリサイドを形成する場合にクラックは不規則に発生しており、ニッケルシリサイド化に伴う体積変化に起因して発生しているものと推察している。
【０１６２】
また、低温熱処理時間を３０秒以上１８０秒以下とすることで、電気的な絶縁物である酸化シリコン膜１４０１が弱くなり、ニッケルシリサイド膜１５０２とシリコン膜１０３との導通がとれる。また、酸化シリコン膜１４０１由来のバリアにより反応速度が制御されている状態で、ニッケルシリサイド膜１５０２の形成が行なえる。
【０１６３】
（変形例１）本実施形態では素子分離にＳＴＩ技術を用いた例について説明したが、これは他の素子分離法、例えばＬＯＣＯＳ（LOCal Oxodation of Silicon）技術などを用いても良い。
【０１６４】
（変形例２）本実施形態では、チタン膜８０３を形成する前の、シリコン膜１０３及びＰＭＯＳゲート電極５０３、ＮＭＯＳゲート電極５０４領域のアモルファス化にアルゴンを用いたが、これはアルゴンに限定されることはなく、ゲルマニウムやシリコンを用いても良い。また、工程を簡略化する場合には、このアモルファス化を省略しても良い。
【図面の簡単な説明】
【０１６５】
【図１】素子分離領域を形成する工程を説明するための工程断面図。
【図２】素子分離領域を形成する工程を説明するための工程断面図。
【図３】ＣＭＯＳトランジスタのチャネル部分を形成する工程を説明するための工程断面図。
【図４】ＣＭＯＳトランジスタのチャネル部分を形成する工程を説明するための工程断面図。
【図５】ＣＭＯＳトランジスタのＬＤＤを形成する工程を説明するための工程断面図。
【図６】ＣＭＯＳトランジスタのＬＤＤを形成する工程を説明するための工程断面図。
【図７】ＣＭＯＳトランジスタのソース・ドレインを形成する工程を説明するための工程断面図。
【図８】ＣＭＯＳトランジスタ上にチタンシリサイド膜を形成する工程を説明するための工程断面図。
【図９】ＣＭＯＳトランジスタ上にチタンシリサイド膜を形成する工程を説明するための工程断面図。
【図１０】ＣＭＯＳトランジスタ上にチタンシリサイド膜を形成する工程を説明するための工程断面図。
【図１１】ＣＭＯＳトランジスタ上にコバルトシリサイド膜を形成する工程を説明するための工程断面図。
【図１２】ＣＭＯＳトランジスタ上にコバルトシリサイド膜を形成する工程を説明するための工程断面図。
【図１３】ＣＭＯＳトランジスタ上にコバルトシリサイド膜を形成する工程を説明するための工程断面図。
【図１４】ＣＭＯＳトランジスタ上にニッケルシリサイド膜を形成する工程を説明するための工程断面図。
【図１５】ＣＭＯＳトランジスタ上にニッケルシリサイド膜を形成する工程を説明するための工程断面図。
【符号の説明】
【０１６６】
１００…ＳＯＩ基板、１０１…シリコン基体、１０２…絶縁体としてのＢＯＸ膜、１０３…シリコン膜、１０４…窒化酸化シリコン膜、１０５…窒化シリコン膜、１０６…フォトレジスト、１０７…酸化シリコン膜、１０８…溝部、２０１…酸化シリコン膜、２０２…素子分離領域、３０１…犠牲酸化シリコン膜、３０２…フォトレジスト、４０１…フォトレジスト、４０２…酸化シリコン膜、４０３…ＣＭＯＳトランジスタを構成するＰＭＯＳ領域、４０４…ＣＭＯＳトランジスタを構成するＮＭＯＳ領域、５０１…ポリシリコン膜、５０２…フォトレジスト、５０３…ＰＭＯＳゲート電極、５０４…ＮＭＯＳゲート電極、５０５…フォトレジスト、５０６…ＰＭＯＳＬＤＤ、６０１…フォトレジスト、６０２…ＮＭＯＳＬＤＤ、６０３…酸化シリコン膜、６０４…サイドウォール、６０５…サイドウォール、７０１…フォトレジスト、７０２…ＰＭＯＳソース・ドレイン、７０３…フォトレジスト、７０４…ＮＭＯＳソース・ドレイン、８０１…酸化シリコン膜、８０２…アモルファス領域、８０３…金属膜としてのチタン膜、９０１…バリア膜としての窒化チタン膜、９０２…Ｃ４９結晶相チタンシリサイド膜、１００１…電極としてのＣ５４結晶相チタンシリサイド膜、１１０１…酸化シリコン膜、１１０２…アモルファス領域、１１０３…金属膜としてのコバルト膜、１２０１…バリア膜としての窒化チタン膜、１２０２…Ｃｏ2Ｓｉ膜、１３０１…電極としてのＣｏＳｉ2膜、１４０１…酸化シリコン膜、１４０２…アモルファス領域、１４０３…金属膜としてのニッケル膜、１５０１…バリア膜としての窒化チタン膜、１５０２…電極としてのニッケルシリサイド膜。
【技術分野】
【０００１】
本発明は、半導体素子の製造方法に係り、特に金属シリサイド膜の製造方法に関する。
【背景技術】
【０００２】
半導体素子、特にＣＭＯＳトランジスタの導通時の電流値は、ＣＭＯＳトランジスタのゲート長短縮により増加するため、ＣＭＯＳトランジスタの導通状態での電気抵抗はゲート長短縮に伴い低下する。そのため、ＣＭＯＳトランジスタに直列に入る寄生抵抗の影響は、ゲート長短縮に伴い大きくなる。
【０００３】
この寄生抵抗を低下させることで、負荷容量の充放電に費やされる時定数が小さくなり、ＣＭＯＳトランジスタのスイッチング速度を向上させることができる。そのためＣＭＯＳトランジスタでは、ソース・ドレインやポリシリコンからなるゲート電極上に、シリコン膜と比べ電気抵抗値が低い金属シリサイド膜を選択的に形成する方法が採用されてきている。
【０００４】
この方法は、シリコン膜のＣＭＯＳトランジスタが形成された面側に金属膜を形成し、熱処理することでソース・ドレイン上やポリシリコンからなるゲート電極上にのみ金属シリサイド膜を形成した後、未反応の金属膜を選択的にエッチングすることでシリコン膜上にのみ金属シリサイド膜を形成するもので、サリサイド（Salicide：Self Align Silicide）法とも呼ばれている。
【０００５】
また、ＳＯＩ（Silicon On Insulator）基板上のシリコン膜に形成されたＣＭＯＳトランジスタでは、短チャネル効果を抑制し、ＣＭＯＳトランジスタの微細化を進めるため、前記シリコン膜を薄膜化させてきている。前記シリコン膜の薄膜化に伴い、ソース・ドレインの断面積は低下し、寄生抵抗は増加するため、微細化に伴う寄生抵抗の増加は、通常のシリコン基板上に作られたＣＭＯＳトランジスタよりも顕著に現れる。
【０００６】
従って、ＳＯＩ基板上に形成されるＣＭＯＳトランジスタでは、サリサイド法を用いてソース・ドレインやポリシリコンからなるゲート電極上にチタンシリサイド膜を選択的に形成し、電気抵抗値を低減することが、通常のシリコン基板に形成されるＣＭＯＳトランジスタの場合以上に重要となる。
【０００７】
ＣＭＯＳトランジスタのソース・ドレイン領域やポリシリコンからなるゲート電極上に選択的に金属シリサイド膜を形成する手法は、例えば特許文献１に記述されている。次に、特許文献１の要旨について説明する。
【０００８】
特許文献１では、シリコン基板上に、５０Å（５ｎｍ）のＳｉＯ2膜を形成し、前記ＳｉＯ2膜上に４００Å（４０ｎｍ）のチタン膜を形成した後、６００℃でランプアニールを行ない、シリコンをＳｉＯ2膜を通して拡散させてチタン膜中に輸送し、高抵抗相のＣ４９結晶相をとるＴｉＳｉ2膜を形成している。なお、チタンシリサイド膜を形成する形成温度は６００℃〜７００℃の温度範囲であればよいと記載されている。
【０００９】
そして、チタンシリサイド膜を形成した後、アンモニア過水等を用いて、未反応のチタン膜と、ランプアニール時に副次的に生成されたＴｉＯ2とを除去する。次に９００℃の温度でランプアニールを行ない、残留酸素を放出させて、低抵抗相のＣ５４結晶相をとるＴｉＳｉ2膜を形成している。なお、このＴｉＳｉ2膜のランプアニールは、８００℃から１０００℃の温度範囲であればよいが、ＴｉＳｉ2膜から残留酸素を放出させて、低抵抗相のＣ５４結晶相をとるＴｉＳｉ2膜を得るためには９００℃の熱処理が必要であると記載されている。
【００１０】
また、非特許文献１では、一旦形成したチタンシリサイド膜の結晶形を変える相転移のための熱処理条件と、チタンシリサイド膜の電気抵抗値との関係が記述されている。この文献では、多結晶シリコンとチタンとで形成されたチタンシリサイド膜については、８００℃程度以上の温度で１００μΩ・ｃｍ程度の高い電気抵抗を有するＣ４９結晶相から１５μΩ・ｃｍ程度の低い電気抵抗を有するＣ５４結晶相に相転移が起きると記述されている。また、８５０℃以上ではチタンシリサイド膜が凝集して島状結晶に変化し、抵抗値が上がっていく現象が見られるため、低抵抗なチタンシリサイド膜が得られる相転移処理の温度範囲は、８００℃以上８５０℃以下であると記述されている。
【００１１】
ところで０．２５μｍ以下の配線幅を有するＣＭＯＳトランジスタでは、チタン以外の金属を用いて金属シリサイドを形成する技術が提案されている。例えば、細線効果をチタンシリサイド膜に比べ抑制できる、コバルトシリサイド膜を用いる製造方法が提案されている。細線効果は、金属シリサイド膜が凝集し、島状結晶になるため発生するが、コバルトシリサイドは凝集し難い性質を持つため、細線効果を抑制することが可能となる。
【００１２】
また、ＳＯＩ基板上に形成されたＣＭＯＳトランジスタでは、ソース・ドレインの膜厚が薄くなるため、ソース・ドレインを形成しているシリコンを用いて形成される金属シリサイド膜の膜厚も薄くなり、電気抵抗値を下げることが難しくなってきている。そこで、ニッケルを用いて金属シリサイド膜を形成する製造方法が提案されている。
【００１３】
ニッケルシリサイドは、チタンやコバルトが、ＴｉＳｉ2、ＣｏＳｉ2という組成で金属シリサイド膜を形成するのに対し、ニッケルはＮｉＳｉという組成で金属シリサイド膜を形成する。つまり、ニッケルを用いて金属シリサイドを形成する場合、チタンやコバルトを用いて金属シリサイドを形成する場合と比べ、同じシリコン膜厚であれば、約２倍の膜厚を持つ金属シリサイド膜が作れるため、電気抵抗値が低い金属シリサイド膜が得られる。
【００１４】
ここで、例えば５０ｎｍのシリコン膜を有するＳＯＩ基板を用いて、固相成長により再結晶化をが行なえるよう、シリコン膜中にシリサイド化されない領域を残した上で、チタンやコバルトのシリサイド化を、金属膜の厚さを制御することで行なう場合、金属膜の厚さを２５ｎｍ未満にする必要があり、またニッケルを用いた場合でも５０ｎｍ未満にする必要がある。このように薄い金属膜を熱処理してシリサイド化すると、金属シリサイドを形成する際、金属膜にかかる応力などの影響により金属膜が島状に変形し、そのため金属シリサイド膜が島状に形成されて、電気抵抗が上昇してしまうおそれがある。
【００１５】
そこで、特許文献１の請求項１にあるように、金属膜とシリコンとの間にシリコン化合物である酸化シリコン膜を形成して、酸化シリコン膜を通してシリサイド化を低速にして、反応時間で金属シリサイド膜の膜厚を制御する方法が有効となる。反応時間で制御する場合、シリサイド化工程に用いる金属膜の膜厚を厚くすることができるため、金属膜が凝集しにくくなり、電気抵抗の上昇を抑えることができる。なお、この酸化シリコン膜は、金属シリサイド形成中に徐々に破壊され、シリサイド化反応が終了した時点では消失しており、残留酸素として金属シリサイド膜中に存在している。
【００１６】
【特許文献１】特開平−１５８０９１号公報（請求項１、８〜１０頁、図１（Ａ）〜（Ｅ））
【非特許文献１】半導体研究４３巻 超ＬＳＩ技術２１デバイスプロセス その１１（株）工業調査会 西沢純一編 ２３８〜２３９頁
【発明の開示】
【発明が解決しようとする課題】
【００１７】
しかしながら特許文献１では、５０Åという厚い酸化シリコン膜を用いており、チタンシリサイド内部に残る酸化シリコン膜由来の酸素の量が多くなるため、チタンシリサイド膜の熱処理を高温で行ない、酸素の放出を促す必要がある。特許文献１には、低抵抗なＴｉＳｉ2膜を得るには８００℃では酸素の排出が不十分で、９００℃で熱処理する必要があると記載されている。一方、非特許文献１にあるように、８５０℃以上の温度でＴｉＳｉ2を熱処理した場合、ＴｉＳｉ2膜が島状に凝集し、微細パターンで抵抗値が異常に上昇する細線効果が発生すると記載されている。
【００１８】
従って、９００℃という熱処理温度ではチタンシリサイド膜に細線効果が発生するおそれがある。
【００１９】
また、コバルトやニッケルを用いた場合でも、５０Å程度の厚い酸化シリコン膜を介してシリコンや金属の拡散を制御し、金属シリサイド膜を形成する場合、金属シリサイド膜中に酸化シリコン膜由来の酸素が残留してしまい、電気抵抗値を上げてしまうという問題点を有している。
【００２０】
特に、ニッケルシリサイド膜を形成する場合には、ニッケルシリサイド膜が熱的に不安定な膜であることから、酸素の放出を促す高温での熱処理が使えないため、ニッケルシリサイドの比抵抗が上昇し、厚膜化して抵抗を下げる効果が相殺されてしまうという問題点を有していた。
【００２１】
以上の問題点に鑑みて、本発明は、金属シリサイド膜を形成する際、金属膜の凝集による電気抵抗値の増加を抑え、また電気抵抗の低い金属シリサイドに転換する際に生じる細線効果による電気抵抗の増加を抑え、さらに金属シリサイド膜中に残存する酸素を低減することで金属シリサイド膜の抵抗値を低く抑える半導体素子の製造方法を提供することを目的としている。
【課題を解決するための手段】
【００２２】
上記課題を解決するために、本発明の半導体素子の製造方法は、絶縁体上に単結晶のシリコン膜を有するＳＯＩ（Silicon On Insulator）基板上に、ＣＭＯＳトランジスタを形成した後、前記ＣＭＯＳトランジスタに電極となる金属シリサイド膜を形成する半導体素子の製造方法であって、前記シリコン膜上に０．５ｎｍ以上２ｎｍ以下の膜厚を有する酸化シリコン膜を形成する工程と、前記シリコン膜と反応し金属シリサイドを形成する金属膜を、前記酸化シリコン膜上に形成する工程と、前記金属膜上に、酸素及び窒素の浸入を防ぐためのバリア膜を形成する工程と、前記金属シリサイド膜を形成するための低温熱処理を行なう工程と、前記金属シリサイド膜を残して、前記バリア膜とシリサイド化していない未反応の前記金属膜とを選択的に除去するエッチング工程を有することを特徴とする。
【００２３】
この製造方法によれば、０．５ｎｍ以上２ｎｍ以下という薄い酸化シリコン膜を用いているため、金属膜とシリコン膜とを低温熱処理してシリサイド化した後に、金属シリサイド中に残留する酸素の量が少なくなるため、後工程で酸素を追い出すための９００℃程度の熱処理を行なうことなく低抵抗の金属シリサイドが得られる。
【００２４】
なお、０．５ｎｍ未満の酸化シリコン膜厚を用いると、金属シリサイド形成のための拡散制御が十分に行なえず、金属膜とシリコン膜とが直に接触しているものとほぼ同じ状態となり、反応速度を制御することが困難となるため、好ましくない。また、２ｎｍより厚い酸化シリコン膜を用いると、金属シリサイド中に酸素が多量に残留することとなり、後工程で酸素を追い出すための、９００℃程度の熱処理を行なうことが必要となり、細線効果等が発生するおそれがあり、好ましくない。
【００２５】
また、上記した本発明の半導体素子の製造方法は、前記金属膜は、厚さが５ｎｍ以上２０ｎｍ以下であることを特徴とする。
【００２６】
この製造方法によれば、薄い金属膜を低温熱処理して金属シリサイドを形成する際、金属膜にかかる応力などの影響により金属膜が島状に凝集し、そのため金属シリサイド膜が島状に形成されて、電気抵抗が上昇してしまう現象を回避することができる。
【００２７】
なお、５ｎｍ未満の膜厚の金属膜を用いると、金属膜にかかる応力などの影響により金属膜が島状に分離し、電気抵抗値を大きくしてしまう問題が生じるため、好ましくない。また、２０ｎｍを超える膜厚の金属膜を用いると、金属膜の成膜時間や、選択エッチング時間がかかり過ぎるため、好ましくない。
【００２８】
また、上記した本発明の半導体素子の製造方法は、前記酸化シリコン膜を形成する工程の前、又は後に、ＣＭＯＳトランジスタの形成面側からイオン注入し、前記シリコン膜を、前記シリコン膜の膜厚の１０％以上、９０％以下の深さまでアモルファス化する工程を行なうことを特徴とする。
【００２９】
この製造方法によれば、ＣＭＯＳトランジスタを形成するシリコン膜の膜厚の１０％以上９０％以下の深さまでアモルファス化するため、シリサイド化が起こりにくいＮ型シリコン膜上でも、Ｐ型シリコン膜上でのシリサイド化速度と同程度の速度で金属膜はシリサイド化される。そのため、ＰＭＯＳトランジスタとＮＭＯＳトランジスタから成るＣＭＯＳトランジスタの寄生抵抗をバランスよく下げることができる。また、シリコン膜の基板側には前記シリコン膜の膜厚の１０％以上の膜厚を有する単結晶シリコン膜がアモルファス化されず残留しているため、シリサイド化を行なうための熱処理を行なう際、アモルファス状態のシリコン膜に近接して残留している単結晶シリコン膜を種として固相成長し、アモルファス状態のシリコン膜を速やかに単結晶状態に戻すことができる。
【００３０】
なお、シリコン膜の膜厚の１０％以下の深さまでにのみアモルファス化を行なうと、特にＮＭＯＳトランジスタのシリサイド化反応が起き難くなるため、好ましくない。また、シリコン膜の膜厚の９０％を超えてアモルファス化を行なうと、種結晶となる単結晶シリコン膜にもアモルファス化する工程に起因するダメージが残るため、良好な単結晶膜が得られない場合があり、好ましくない。
【００３１】
また、上記した本発明の半導体素子の製造方法は、前記イオン注入に用いられるイオン種は、アルゴン、ゲルマニウム又はシリコンであることを特徴とする。
【００３２】
この製造方法によれば、電気的にＰ型にもＮ型にもならないイオン種を用いることでアモルファス化を行なうことが可能となるので、Ｎ型の不純物となる砒素を用いてアモルファス化する場合と比べ、特にＰ型シリコン領域の電気抵抗値を上昇させることなく、シリコン膜をアモルファス化することができる。
【００３３】
また、上記した本発明の半導体素子の製造方法は、前記バリア膜は、窒化チタン膜、又は窒化酸化チタン膜であることを特徴とする。
【００３４】
この製造方法によれば、窒化チタン膜、又は窒化酸化チタン膜は緻密な膜を形成するため、窒素、酸素、あるいは大気など金属膜と反応するガスから金属膜を保護することができる。
【００３５】
また、上記した本発明の半導体素子の製造方法は、前記金属膜の材質はチタンであり、前記低温熱処理を行なう工程は前記低温熱処理を５６０℃以上５９０℃以下の温度で、３０秒以上１８０秒以下の時間で行ない、前記エッチング工程は、アンモニア水と過酸化水素水の混合液を用いて行ない、前記金属シリサイド膜の結晶構造を相転移させ比抵抗を下げるため、前記 エッチング工程終了後に７５０℃以上８５０℃以下の温度で、１０秒以上１２０秒以下の時間で高温熱処理する工程を更に有することを特徴とする。
【００３６】
この製造方法によれば、５６０℃以上５９０℃以下の低温熱処理でチタン膜とシリコン膜とを反応させてチタンシリサイド膜を形成することができる。また、シリコン膜をアモルファス化する工程と合わせて用いることで、特にチタンシリサイド化しにくいＮ型シリコン膜上でもＰ型シリコン膜でのシリサイド化速度と同程度の速度でチタン膜のシリサイド化反応を行なわせることができる。
【００３７】
なお、低温熱処理を５６０℃未満の温度で行なうと、特にＮＭＯＳトランジスタのチタンシリサイド化反応が起き難くなるため、好ましくない。また、低温熱処理を５９０℃を超える温度で行なうと、チタンシリサイド化反応速度が大きくなりすぎ、反応時間でチタンシリサイド化反応を制御することが困難となるため、好ましくない。
【００３８】
また、低温熱処理時間を３０秒以上１８０秒以下とすることで、電気的な絶縁物である酸化シリコン膜が弱くなり、チタンシリサイド膜とシリコン膜との導通がとれる。また、酸化シリコン膜由来のバリアにより反応速度が制御されている状態で、チタンシリサイド膜の成膜が行なえる。
【００３９】
なお、低温熱処理を３０秒未満の時間で行なうと、電気的な絶縁体である酸化シリコン膜が残存することで、チタンシリサイド膜と、トランジスタのソース・ドレイン部分とが電気的に絶縁されてしまうおそれがあり、好ましくない。また、低温熱処理を１８０秒を超える時間で行なうと、酸化シリコン膜由来のバリアが完全に破壊されてしまい、反応速度が制御できなくなるため、好ましくない。
【００４０】
また、相転移のための高温熱処理を７５０℃以上８５０℃以下の温度で行なうため、チタンシリサイド膜の結晶構造を、１００μΩ・ｃｍ程度の高い電気抵抗を有するＣ４９結晶相から１５μΩ・ｃｍ程度の低い電気抵抗を有するＣ５４結晶相に相転移させることができる。また、チタンシリサイド膜の凝集により島状結晶に変化し、抵抗値が上がっていく現象を回避することができる。
【００４１】
なお、高温熱処理を７５０℃未満の温度で行なうと、高抵抗のＣ４９結晶相から低抵抗のＣ５４結晶相への相転移が行なわれなくなるため、電気抵抗が高くなってしまい好ましくない。また、高温熱処理を８５０℃を超える温度で行なうと、チタンシリサイド膜の凝集により島状結晶に変化し、抵抗値が上がっていく現象が発生するおそれがあり、好ましくない。
【００４２】
また、高温熱処理の時間を１０秒以上１２０秒以下とすることで、チタンシリサイド膜の相転移をほぼ完全に行なうことができる。またチタンシリサイド膜の凝集により島状結晶に変化し、抵抗値が上がっていく現象を回避することができる。
【００４３】
なお、高温熱処理の時間を１０秒未満の時間で行なうと、高抵抗のＣ４９結晶相から低抵抗のＣ５４結晶相への相転移を完了させることができないため、電気抵抗が高くなってしまい好ましくない。また、高温熱処理の時間を１２０秒を超える時間で行なうと、チタンシリサイド膜の凝集により島状結晶に変化し、抵抗値が上がっていく現象が発生するおそれがあり、好ましくない。
【００４４】
また、上記した本発明の半導体素子の製造方法は、前記金属膜の材質はコバルトであり、前記低温熱処理を行なう工程は前記低温熱処理を４００℃以上６００℃以下の温度で、３０秒以上１５０秒以下の時間で行ない、前記エッチング工程は、硫酸と過酸化水素水の混合液、または塩酸と過酸化水素水の混合液を用いて行ない、前記金属シリサイド膜の組成をＣｏ2ＳｉからＣｏＳｉ2に組成変化させて比抵抗を下げるために、前記エッチング工程終了後に７００℃以上８９０℃以下の温度で、１０秒以上１２０秒以下の時間で高温熱処理する工程を更に有することを特徴とする。
【００４５】
この製造方法によれば、４００℃以上６００℃以下の低温熱処理でコバルト膜とシリコン膜とを反応させてコバルトシリサイド膜を形成することができる。また、特にコバルトシリサイド化しにくいＮ型シリコン膜上でもＰ型シリコン膜でのシリサイド化速度と同程度の速度でコバルト膜のシリサイド化反応を行なわせることができる。
【００４６】
なお、低温熱処理を４００℃未満の温度で行なうと、特にＮＭＯＳトランジスタのソース・ドレイン領域でのコバルトシリサイド化反応が起き難くなるため、好ましくない。また、低温熱処理を６００℃を超える温度で行なうと、コバルトシリサイド化反応速度が大きくなりすぎ、反応時間でコバルトシリサイド化反応を制御することが困難となるため、好ましくない。
【００４７】
また、低温熱処理の時間を３０秒以上１５０秒以下とすることで、電気的な絶縁物である酸化シリコン膜が弱くなり、コバルトシリサイド膜とシリコン膜との導通がとれる。また、酸化シリコン膜由来のバリアにより反応速度が制御されている状態で、コバルトシリサイド膜の成膜が行なえる。
【００４８】
なお、低温熱処理を３０秒未満の時間で行なうと、酸化シリコン膜が残存しているため、コバルトシリサイド膜と、トランジスタのソース・ドレイン部分とが電気的に絶縁されてしまうおそれがあり、好ましくない。また、低温熱処理を１５０秒を超える時間で行なうと、酸化シリコン膜由来のバリアが完全に破壊されてしまい、反応速度が制御できなくなるため、好ましくない。
【００４９】
また、高温熱処理を７００℃以上８９０℃以下の温度で行なうため、コバルトシリサイド膜の組成を、電気抵抗の高いＣｏ2Ｓｉから、電気抵抗の低いＣｏＳｉ2に組成変化させることができる。
【００５０】
なお、高温熱処理を７００℃未満の温度で行なうと、電気抵抗の高いＣｏ2Ｓｉから、電気抵抗の低いＣｏＳｉ2への組成変化が行なわれず、電気抵抗が下がらないため好ましくない。また、高温熱処理を８９０℃を超える温度で行なうと、コバルトシリサイド膜の凝集により島状結晶に変化し、電気抵抗値が上がっていく細線効果という現象が発生するおそれがあり、好ましくない。
【００５１】
また、高温熱処理を１０秒以上１２０秒以下とすることで、コバルトシリサイド膜の相転移をほぼ完全に行なうことができる。またコバルトシリサイド膜の凝集により島状結晶に変化し、抵抗値が上がっていく現象を回避することができる。
【００５２】
なお、高温熱処理を１０秒未満の時間で行なうと、高抵抗のＣｏ2Ｓｉから低抵抗のＣｏＳｉ2への組成変化を完了させることができないため、電気抵抗が高くなってしまい好ましくない。また、高温熱処理を１２０秒を超える時間で行なうと、コバルトシリサイド膜の凝集により島状結晶に変化し、抵抗値が上がっていく現象が発生するおそれがあり、好ましくない。
【００５３】
また、上記した本発明の半導体素子の製造方法は、前記金属膜の材質はニッケルであり、前記低温熱処理を行なう工程は前記低温熱処理を４００℃以上６００℃以下の温度で、３０秒以上１５０秒以下の時間で行ない、前記エッチング工程では、硫酸と過酸化水素水の混合液、または塩酸と過酸化水素水の混合液を用いて行なうことを特徴とする。
【００５４】
この製造方法によれば、４００℃以上６００℃以下の低温熱処理でニッケル膜とシリコン膜とを反応させてニッケルシリサイド膜を形成することができる。また、特にニッケルシリサイド化しにくいＮ型シリコン膜上でもＰ型シリコン膜でのシリサイド化速度と同程度の速度でニッケル膜のシリサイド化反応を行なわせることができる。
【００５５】
なお、低温熱処理を４００℃未満の温度で行なうと、特にＮＭＯＳトランジスタのソース・ドレイン領域でのニッケルシリサイド化反応が起き難くなるため、好ましくない。また、低温熱処理を６００℃を超える温度で行なうと、ニッケルシリサイド化反応速度が大きくなりすぎ、反応時間でニッケルシリサイド化反応を制御することが困難となるため、好ましくない。
【００５６】
また、低温熱処理の時間を３０秒以上１５０秒以下とすることで、電気的な絶縁物である酸化シリコン膜が弱くなり、ニッケルシリサイド膜とシリコン膜との導通がとれる。また、酸化シリコン膜由来のバリアにより反応速度が制御されている状態で、ニッケルシリサイド膜の成膜が行なえる。
【００５７】
なお、低温熱処理を３０秒未満の時間で行なうと、酸化シリコン膜が残存しているため、ニッケルシリサイド膜と、トランジスタのソース・ドレイン部分とが電気的に絶縁されてしまうおそれがあり、好ましくない。また、低温熱処理を１５０秒を超える時間で行なうと、酸化シリコン膜由来のバリアが完全に破壊されてしまい、反応速度が制御できなくなるため、好ましくない。
【発明を実施するための最良の形態】
【００５８】
本発明に係る実施形態の半導体素子の製造方法について、図面を参照して説明する。なお、本実施形態の説明に用いた各図では、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならせてある。
【００５９】
実施形態−１＜シリサイド化するための金属としてチタンを用いた場合の製造方法＞
【００６０】
（ＣＭＯＳトランジスタ、素子分離領域の形成）
図１及び図２は、半導体素子としてＣＭＯＳトランジスタ上に金属シリサイド膜を製造するための製造工程中、素子分離領域を形成する工程を説明するための工程断面図である。
【００６１】
図１（Ａ）に示すように、シリコン基体１０１上に、ＢＯＸ（Buried OXide）膜１０２、シリコン膜１０３を備えたＳＯＩ（Silicon On Insulator）基板１００を用いる。本実施形態では、シリコン膜１０３の膜厚が５０ｎｍのＳＯＩ基板１００を用いている。
【００６２】
このＳＯＩ基板１００に、素子分離領域２０２を形成する。素子分離領域２０２はＳＴＩ（Shallow Trench Isolation）技術を用いて形成する。次にＳＴＩ技術を用いて素子分離領域２０２を形成する工程について説明する。
【００６３】
まず、図１（Ｂ）に示すように、窒化シリコン膜１０５からの応力を緩和するための窒化酸化シリコン膜１０４を膜厚１０ｎｍで形成する。次に、ＣＭＰ（Chemical Mechanical Polishing）工程でのエッチングストップ膜となる窒化シリコン膜１０５を膜厚１５０ｎｍで形成する。
【００６４】
次に、図１（Ｃ）に示すようにフォトレジスト１０６を塗布し、フォトリソグラフ工程を行なうことで素子分離領域２０２（図２（Ｃ）参照）部分にのみ溝部１０７形成するために開口して、窒化シリコン膜１０５、窒化酸化シリコン膜１０４、シリコン膜１０３をエッチングする。
【００６５】
次に、図２（Ａ）に示すようにフォトレジスト１０６を除去し、１１００℃、酸化雰囲気で熱処理し、エッチング時に発生したシリコン膜１０３の損傷を回復させた後、素子分離領域２０２を埋めるための酸化シリコン膜２０１を膜厚７００ｎｍで形成する。
【００６６】
次に、図２（Ｂ）に示すようにＣＭＰ工程を行ない、不要な領域に形成された酸化シリコン膜２０１を研磨・エッチングする。ＣＭＰ工程は、エッチングストップ膜となる窒化シリコン膜１０５が露出するまで行なう。なお、酸化シリコン膜２０１は窒化シリコン膜１０５に比べ研磨されやすいため、研磨終了後、酸化シリコン膜２０１は過剰にえぐれた形状となる。
【００６７】
次に、図２（Ｃ）に示すように熱燐酸を用いて、窒化シリコン膜１０５を除去することで素子分離領域２０２が形成される。
【００６８】
（ＣＭＯＳトランジスタ、チャネル部分の形成）
図１及び図２で説明した、素子分離領域２０２を形成したＳＯＩ基板１００を用いて、ＣＭＯＳトランジスタのチャネル部分を形成する工程について、工程断面図である図３及び図４を用いて説明する。
【００６９】
まず、ＳＴＩ技術を用いて素子分離領域２０２を形成した時に残っていた窒化酸化シリコン膜１０４を図３（Ａ）に示すように緩衝弗酸を用いたエッチング液を用いて取り除く。
【００７０】
次に、図３（Ｂ）に示すようにシリコン膜１０３にチャネルドープを行なうための保護膜として、犠牲酸化シリコン膜３０１を５ｎｍ程度熱酸化法を用いて形成する。
【００７１】
次に、チャネルドープを行なう。図３（Ｃ）に示すように、フォトレジスト３０２を塗布した後、露光・現像処理を行ない、ＰＭＯＳを形成する領域のみを開口して燐を加速エネルギー２５ＫｅＶ、ドーズ量２×１０12ｃｍ-2でイオン注入する。なお、チャネルドープ条件は、ドーズ量を１．５×１０12ｃｍ-2から４×１０12ｃｍ-2の範囲で変えてもよい。
【００７２】
次に、フォトレジスト３０２を硫酸を主としたエッチング液を用いて剥離する工程を行なうことで取り除き、その取り除いた表面にフォトレジスト４０１を塗布した後、露光・現像処理を行ない、図４（Ａ）に示すようにＮＭＯＳを形成する領域のみを開口して弗化硼素を加速エネルギー３０ＫｅＶ、ドーズ量２×１０12ｃｍ-2でイオン注入する。なお、チャネルドープ条件は、ドーズ量を１．５×１０12ｃｍ-2から４×１０12ｃｍ-2の範囲で変えてもよい。
【００７３】
次に、図４（Ｂ）に示すように、フォトレジスト４０１を剥離工程を行なうことで取り除き、さらに犠牲酸化シリコン膜３０１を緩衝弗酸を用いて取り除く。
【００７４】
次に、図４（Ｃ）に示すように、酸化シリコン膜４０２を熱酸化法を用いて５ｎｍ形成する。このようにチャネルドープを行なった後に酸化シリコン膜４０２を形成することで、ＰＭＯＳ領域４０３、ＮＭＯＳ領域４０４が形成される。
【００７５】
（ＣＭＯＳトランジスタ、ＬＤＤの形成）
図３及び図４で説明した、チャネル部分を形成したＳＯＩ基板１００を用いて、ＣＭＯＳトランジスタのＬＤＤ（Lightly Doped Drain）を形成する工程について、工程断面図である図５及び図６を用いて説明する。
【００７６】
まず、図５（Ａ）に示すように酸化シリコン膜４０２を形成したＳＯＩ基板１００上に、ポリシリコン膜５０１をＣＶＤ（Chemical Vapor Deposition）法により２００ｎｍの膜厚で形成した後、フォトレジスト５０２を塗布する。
【００７７】
次に、図５（Ｂ）に示すように、フォトレジスト５０２について露光・現像処理を行ない所望の領域のみを残したフォトレジスト５０２をマスクとして、ＰＭＯＳゲート電極５０３、ＮＭＯＳゲート電極５０４となる部分を残してポリシリコン膜５０１をエッチングして取り去る。
【００７８】
次に、図５（Ｃ）に示すように、フォトレジスト５０２を剥離工程を行なうことで取り除いた後、フォトレジスト５０５をマスクとしてＰＭＯＳ領域４０３の部分を開口して、硼素を加速エネルギー２ＫｅＶ、ドーズ量として１×１０14ｃｍ-2でイオン注入し、ＰＭＯＳＬＤＤ５０６を形成する。なお、ＰＭＯＳＬＤＤ５０６の形成条件は、ドーズ量を１×１０13ｃｍ-2から１×１０15ｃｍ-2の範囲で変えてもよい。
【００７９】
次に、図６（Ａ）に示すように、フォトレジスト５０５を剥離工程を行なうことで取り除いた後、フォトレジスト６０１をマスクとして、ＮＭＯＳ領域４０４の部分を開口して、燐を加速エネルギー６ＫｅＶ、ドーズ量として１×１０14ｃｍ-2でイオン注入し、ＮＭＯＳＬＤＤ６０２を形成する。なお、ＮＭＯＳＬＤＤ６０２の形成条件では、ドーズ量を１×１０13ｃｍ-2から１×１０15ｃｍ-2の範囲で変えてもよい。
【００８０】
次に、図６（Ｂ）に示すように、フォトレジスト６０１を剥離工程を行なうことで取り除いた後、サイドウォール６０４、サイドウォール６０５（図６（Ｃ）参照）を作るための酸化シリコン膜６０３をＣＶＤ法により１５０ｎｍの膜厚で形成する。
【００８１】
次に、図６（Ｃ）に示すように、酸化シリコン膜６０３をドライエッチングし、サイドウォール６０４、サイドウォール６０５を形成する。
【００８２】
（ＣＭＯＳトランジスタ、ソース・ドレイン形成）
図５及び図６で説明した、サイドウォール６０４、サイドウォール６０５を形成したＳＯＩ基板１００を用いて、ＣＭＯＳトランジスタにソース・ドレインを形成する工程について、工程断面図である図７を用いて説明する。
【００８３】
まず、図７（Ａ）に示すように、フォトレジスト７０１をマスクとして、ＰＭＯＳ領域４０３に硼素のイオン注入を行ない、ＰＭＯＳソース・ドレイン７０２を形成する。この工程では、硼素のイオン注入条件は、加速エネルギー４ＫｅＶ、ドーズ量として２×１０15ｃｍ-2を用いる。また、ＰＭＯＳソース・ドレイン７０２の不純物注入と同時にＰＭＯＳゲート電極５０３にも不純物として硼素が導入される。なお、ＰＭＯＳソース・ドレイン７０２の形成条件では、ドーズ量を１×１０15ｃｍ-2から３×１０15ｃｍ-2の範囲で変えてもよい。
【００８４】
次に、図７（Ｂ）に示すように、フォトレジスト７０１を剥離工程を行なうことで取り除いた後、フォトレジスト７０３をマスクとして、ＮＭＯＳ領域４０４に燐のイオン注入を行ない、ＮＭＯＳソース・ドレイン７０４を形成する。この工程では、燐のイオン注入条件は、加速エネルギー１０ＫｅＶ、ドーズ量として２×１０15ｃｍ-2を用いる。また、ＮＭＯＳソース・ドレイン７０４の不純物注入と同時にＮＭＯＳゲート電極５０４にも不純物として硼素が導入される。なお、ＮＭＯＳソース・ドレイン７０４の形成条件では、ドーズ量を１×１０15ｃｍ-2から３×１０15ｃｍ-2の範囲で変えてもよい。
【００８５】
次に、図７（Ｃ）に示すように、フォトレジスト７０３を、剥離工程を行なうことで取り除き、その後イオン注入した不純物の活性化のための熱処理を行なう。熱処理は例えば１０００℃、１０秒程度で行なう。
【００８６】
（ＣＭＯＳトランジスタ、チタンシリサイドの形成）
図７で説明した、ＰＭＯＳソース・ドレイン７０２、ＮＭＯＳソース・ドレイン７０４を形成したＳＯＩ基板１００を用いて、ＣＭＯＳトランジスタ上にチタンシリサイド膜を形成する工程について、工程断面図である図８、図９及び図１０を用いて説明する。
【００８７】
まず、図８（Ａ）に示すように、熱酸化法により酸化シリコン膜８０１を形成する工程を行なう。酸化シリコン膜８０１の膜厚範囲は０．５ｎｍ以上２ｎｍ以下に設定される。酸化シリコン膜８０１の膜厚が０．５ｎｍ未満の場合、シリコンやチタンの拡散の制御が困難となり、シリサイド化反応の速度が過剰に速くなる。そのため拡散時間の制御でシリサイド化反応量を制御することが困難となるため好ましくない。
【００８８】
また、酸化シリコン膜８０１の膜厚が２ｎｍを超える場合、チタンシリサイドを形成するための温度を５９０℃よりも高い温度にしなければシリサイド化の反応が起きない。高い温度でシリサイド化を行なうと、アレニウス則に従い拡散係数は、わずかな温度差でも変動が大きくなり、同一の条件設定をして熱処理を行なっても、Ｃ４９結晶相チタンシリサイド膜９０２（図９（Ｂ）参照）の膜厚が不安定になり、寄生抵抗のばらつきが発生するため好ましくない。さらに、酸化シリコン膜８０１の膜厚が２ｎｍを超える膜厚とした場合、シリサイド化を行なった後、酸化シリコン膜８０１に起因する酸素がＣ４９チタンシリサイド膜内部に多量に残るため、チタンシリサイド膜を形成した後、例えば９００℃程度の高温熱処理を行ない、酸素の放出を促すことが必要となるが、高温での熱処理は、不純物の再拡散を起こすため、精密に不純物分布を制御する必要がある微細化したＣＭＯＳトランジスタの製造工程として好ましくない。本実施形態では、酸化シリコン膜８０１の膜厚を１．５ｎｍにしている。
【００８９】
次に、図８（Ｂ）に示すように、アルゴンのイオン注入を行ない、ＰＭＯＳソース・ドレイン７０２、ＮＭＯＳソース・ドレイン７０４、ＰＭＯＳゲート電極５０３、及びＮＭＯＳゲート電極５０４の露出面側をアモルファス化し、アモルファス領域８０２を形成する工程を行なう。
【００９０】
この際、アモルファス化する深さを、シリコン膜１０３の膜厚の１０％から９０％の範囲に入るようイオン注入を行なう。シリコン膜１０３の膜厚の１０％未満をアモルファス化した場合、チタンシリサイドの形成が、特にチタンシリサイド化しにくいＮＭＯＳソース・ドレイン７０４及びＮＭＯＳゲート電極５０４で阻害されてしまうため、好ましくない。また、９０％を超える深さまでアモルファス化させた場合、固相成長により単結晶に回復するための種結晶となる単結晶層が極めて薄くなってしまうため、アモルファス化した領域を熱処理により単結晶に戻すことが困難となり、好ましくない。
【００９１】
本実施形態では、アモルファス化のためのアルゴンのイオン注入条件を加速エネルギー１０ＫｅＶ、ドーズ量３×１０14ｃｍ-2で行なっている。このイオン注入条件を用いることで、５０ｎｍの膜厚を持つシリコン膜１０３の露出面側から深さ２５ｎｍのところまでアモルファス化することができる。
【００９２】
なお、アモルファス化工程は、酸化シリコン膜８０１を形成する前に行なっても良い。この場合には、熱酸化法を用いて酸化シリコン膜８０１を形成するとアモルファス化した領域が再結晶化してしまうため、ＣＶＤ法等を用いて、３８０℃以下の温度で酸化シリコン膜８０１を形成することが必要となる。
【００９３】
次に、図８（Ｃ）に示すように、スパッタ法を用いてチタン膜８０３を形成する工程を行なう。チタン膜８０３の膜厚は、５ｎｍ〜２０ｎｍの範囲で成膜される。チタン膜８０３とシリコン膜１０３との間に酸化シリコン膜８０１を介して拡散させるため、Ｃ４９結晶相チタンシリサイド膜９０２（図９（Ｂ）参照）形成のために厚いチタン膜８０３を使うことができる。そのため、薄いチタン膜８０３を用いた場合に発生する、チタン膜８０３内部の応力により、チタン膜８０３が島状に分離することで、チタン膜８０３が島状にシリサイド化する現象を防止することができる。本実施形態では、１５ｎｍの膜厚を有するチタン膜を形成している。
【００９４】
次に、図９（Ａ）に示すように、チタン膜８０３上に、酸素及び窒素の浸入を防ぐためのバリア膜として、窒化チタン膜９０１をスパッタ法により形成する工程を行なう。窒化チタン膜９０１の膜厚は、大気中の酸素及び窒素を遮断し、チタン膜８０３が大気から遮断される程度に設定する。なお、バリア膜の材質は窒化チタンに限定されることはなく、例えば窒化酸化チタン等を用いても良く、その他酸素及び窒素の浸入を防ぐ機能を有する膜を用いることができる。本実施形態では、バリア膜の材質として窒化チタンを用い、膜厚１５ｎｍで形成している。
【００９５】
次に、図９（Ｂ）に示すように、５６０℃以上５９０℃以下の温度で、３０秒以上１８０秒以下の時間低温熱処理し、Ｃ４９結晶相チタンシリサイド膜９０２を形成する。５６０℃未満の温度では、ＰＭＯＳソース・ドレイン７０２及びＰＭＯＳゲート電極５０３のチタンシリサイド化反応は進むが、ＮＭＯＳソース・ドレイン７０４及びＮＭＯＳゲート電極５０４でのチタンシリサイド化反応は進まないためＰＭＯＳ領域４０３、ＮＭＯＳ領域４０４でのチタンシリサイド化反応の速度が異なってしまい、ＣＭＯＳトランジスタ形成用のプロセスとして好ましくない。
【００９６】
また、５９０℃を超える温度では、シリコン膜１０３中にクラックが発生する場合があり、好ましくない。クラック発生の機構はまだ明確にされていないが、高温でチタンシリサイド膜を形成すると体積変化が急激に起こり、そのためシリコン膜中にクラックが入るものと推察している。
【００９７】
また、３０秒未満の熱処理では、特にシリサイド化が遅いＮＭＯＳソース・ドレイン７０４及びＮＭＯＳゲート電極５０４上でのシリサイド化が十分行なわれない可能性があり、好ましくない。また、１８０秒を超える時間の熱処理では、酸化シリコン膜８０１が完全に破壊され、シリサイド化の反応速度が急増し、チタンシリサイド化の反応が制御できなくなるため好ましくない。
【００９８】
本実施形態では、５７０℃、１２０秒でＣ４９結晶相チタンシリサイド膜９０２を形成している。また、この熱処理によりアモルファス領域８０２は速やかに再結晶化し、消失する。
【００９９】
次に、図９（Ｃ）に示すように、アンモニア水と過酸化水素水の混合液を用いて窒化チタン膜９０１と未反応のチタン膜８０３を選択的に取り除くエッチング工程を行なう。素子分離領域２０２上、サイドウォール６０４上、サイドウォール６０５上ではＣ４９結晶相チタンシリサイド膜９０２は形成されず、チタン膜８０３のみが残るが、チタン膜８０３はエッチング工程で全て取り除かれるため、自己整合的にＣ４９結晶相チタンシリサイド膜９０２が形成される。
【０１００】
次に、図１０に示すように、相転移のための高温熱処理する工程を行なう。高温熱処理は７５０℃以上、８５０℃以下の温度で、１０秒以上、１２０秒以下の時間で行なう。
相転移のための高温熱処理を７５０℃未満で行なうと、相転移が不十分にしか行なわれないため、電気抵抗値が十分に下がらず、好ましくない。また、８５０℃を超える温度では、Ｃ５４結晶相チタンシリサイド膜１００１が凝集により島状結晶に変化し、電気抵抗値が上がってしまい、好ましくない。また、１０秒未満の高温熱処理では、相転移が不十分にしか行なわれないため、電気抵抗値が十分に下がらず、好ましくない。また、１２０秒を超える高温熱処理では、Ｃ５４結晶相チタンシリサイド膜１００１が凝集により島状結晶に変化し、電気抵抗値が上がってしまい、好ましくない。
【０１０１】
なお、７５０℃という低温で相転移を起こせるのは、酸化膜を通して、拡散律速でＣ４９結晶相チタンシリサイド膜９０２を形成しているため、均質性の高いＣ４９結晶相チタンシリサイド膜９０２が得られていることに起因していると推察している。
【０１０２】
本実施形態では、８１０℃、３０秒で高温熱処理する工程を用いている。ここで、８１０℃の熱処理は、ＰＭＯＳソース・ドレイン７０２、ＮＭＯＳソース・ドレイン７０４等の不純物の再分布が無視できない温度での熱処理であることから、ＳＯＩ基板１００の温度を高速で昇降温させることが可能なランプアニール装置を用いて熱処理している。
【０１０３】
なお、この工程の後、ＳＯＩ基板１００上に層間絶縁膜や金属配線層を形成していくが、これは既知の製造工程を用いて行なわれるものであるため、説明は省略する。
【０１０４】
実施形態−２＜シリサイド化するための金属としてコバルトを用いた場合の製造方法＞
【０１０５】
次に、シリサイド化するための金属としてコバルトを用いた場合の製造方法について説明する。ただし、前述した（ＣＭＯＳトランジスタ、ソース・ドレイン形成）工程までは、前述した実施形態−１と同一の工程であり、説明の重複を避けるため省略し、図１〜図７まで用いて説明した製造工程に続けて、コバルトを用いた場合の製造方法について説明する。
【０１０６】
（ＣＭＯＳトランジスタ、コバルトシリサイドの形成）
図７までで説明した、ＰＭＯＳソース・ドレイン７０２、ＮＭＯＳソース・ドレイン７０４を形成したＳＯＩ基板１００を用いて、ＣＭＯＳトランジスタ上にコバルトシリサイド膜を形成する工程について、工程断面図である図１１、図１２及び図１３を用いて説明する。
【０１０７】
まず、図１１（Ａ）に示すように、熱酸化法により酸化シリコン膜１１０１を形成する工程を行なう。酸化シリコン膜１１０１の膜厚範囲は０．５ｎｍ以上２ｎｍ以下に設定される。酸化シリコン膜１１０１の膜厚が０．５ｎｍ未満の場合、シリコン原子やコバルト原子の拡散の制御が困難となり、シリサイド化反応の速度が高くなる。そのため拡散時間の制御でシリサイド化反応量を制御することが困難となるため好ましくない。
【０１０８】
また、酸化シリコン膜１１０１の膜厚が２ｎｍを超える場合、コバルトシリサイドを形成するための温度を６００℃よりも高い温度にしなければシリサイド化の反応が起きない。高い温度でシリサイド化を行なうと、アレニウス則に従い拡散係数は、わずかな温度差でも変動が大きくなり、同一の条件設定をして熱処理を行なっても、コバルトシリサイドの膜厚が不安定になり、寄生抵抗のばらつきが発生するため好ましくない。さらに、シリサイド化を行なった後、酸化シリコン膜１１０１に起因する酸素がＣｏ2Ｓｉ膜１２０２（図１２（Ｂ）参照）内部に多量に残るため、Ｃｏ2Ｓｉ膜１２０２を形成した後、例えば９００℃程度の高温熱処理を行ない、酸素の放出を促すことが必要となるが、高温での熱処理は、不純物の再拡散を起こすため、精密に不純物分布を制御する必要がある微細化したＣＭＯＳトランジスタの製造工程として好ましくない。本実施形態では、酸化シリコン膜１１０１の膜厚を１．５ｎｍにしている。
【０１０９】
次に、図１１（Ｂ）に示すように、アルゴンのイオン注入を行ない、ＰＭＯＳソース・ドレイン７０２、ＮＭＯＳソース・ドレイン７０４、ＰＭＯＳゲート電極５０３、及びＮＭＯＳゲート電極５０４に用いられているシリコンをアモルファス化し、アモルファス領域１１０２を形成する工程を行なう。
【０１１０】
この際、アモルファス化する深さが、シリコン膜１０３の膜厚の１０％から９０％の範囲に入るようイオン注入を行なう。シリコン膜１０３の膜厚の１０％未満をアモルファス化した場合、シリコン膜１０３が結晶構造を持っているため、ほぼ全てのシリコン原子が束縛された状態となり、コバルトのシリサイド化反応が抑制されてしまうため、好ましくない。さらに、ＮＭＯＳソース・ドレイン７０４及びＮＭＯＳゲート電極５０４のコバルトシリサイド化が阻害されてしまうため、好ましくない。また、９０％を超える深さまでアモルファス化させた場合、固相成長により単結晶に回復するための種結晶となる単結晶層が極めて薄くなってしまうため、アモルファス化した領域を熱処理により単結晶に戻すことが困難となり、好ましくない。
【０１１１】
本実施形態では、アモルファス化のためのアルゴンのイオン注入条件を加速エネルギー１０ＫｅＶ、ドーズ量３×１０14ｃｍ-2で行なっている。このイオン注入条件を用いることで、５０ｎｍの膜厚を持つシリコン膜１０３の露出面側から深さ２５ｎｍのところまでアモルファス化することができる。
【０１１２】
なお、アモルファス化工程は、酸化シリコン膜１１０１を形成する前に行なっても良い。この場合には、熱酸化法を用いて酸化シリコン膜１１０１を形成するとアモルファス化した領域が再結晶化してしまうため、ＣＶＤ法等を用いて、３８０℃以下の温度で酸化シリコン膜１１０１を形成することが必要となる。また、このようにアモルファス化を行なうことで、より均質なＣｏ2Ｓｉ膜１２０２が得られるが、工程を簡略化したい場合、このアモルファス化は必須ではない。
【０１１３】
次に、図１１（Ｃ）に示すように、スパッタ法を用いてコバルト膜１１０３を形成する工程を行なう。コバルト膜１１０３の膜厚は、５ｎｍ〜２０ｎｍの範囲で成膜される。酸化シリコン膜１１０１を介して拡散させるため、厚いコバルト膜１１０３を使うことができる。そのため、酸化シリコン膜１１０１上での濡れ性が悪いコバルト膜１１０３が島状にシリサイド化する現象を防止することができる。本実施形態では、１５ｎｍの膜厚を有するコバルト膜を形成している。
【０１１４】
次に、図１２（Ａ）に示すように、コバルト膜１１０３上に、酸素及び窒素の浸入を防ぐためのバリア膜として、スパッタ法を用いて窒化チタン膜１２０１を形成する工程を行なう。窒化チタン膜１２０１の膜厚は、大気中の酸素及び窒素を遮断し、コバルト膜１１０３が大気から遮断される程度に設定する。なお、バリア膜の材質は窒化チタンに限定されることはなく、例えば窒化酸化チタン等を用いても良く、その他酸素及び窒素の浸入を防ぐ機能を有する膜を用いることができる。本実施形態では、バリア膜の材質として窒化チタンを用い、膜厚１５ｎｍで形成している。
【０１１５】
次に、図１２（Ｂ）に示すように、４００℃以上６００℃以下の温度で、３０秒以上１５０秒以下の時間低温熱処理し、Ｃｏ2Ｓｉ膜１２０２を形成する。Ｃｏ2Ｓｉ膜１２０２形成に際して、４００℃未満の温度では、酸化シリコン膜１１０１を介してコバルト原子やシリコン原子が拡散されないため、コバルトシリサイドが形成されないため好ましくない。また、６００℃を超える温度では、シリコン膜１０３中にクラックが発生する場合があり、好ましくない。クラック発生の機構はまだ明確にされていないが、高温でＣｏ2Ｓｉ膜１２０２を形成すると、反応が速く進みすぎるため、体積変化が急激に起こり、そのためシリコン膜中にクラックが入るものと推測している。
【０１１６】
また、３０秒未満の熱処理では、酸化シリコン膜１１０１を介してのコバルトシリサイド化が十分行なわれない場合があり、好ましくない。また、１５０秒を超える時間の熱処理では、酸化シリコン膜１１０１が完全に破壊され、コバルトシリサイド化の反応速度が急増し、コバルトシリサイド化の反応が制御できなくなるため好ましくない。
【０１１７】
本実施形態では、５５０℃、８０秒でＣｏ2Ｓｉ膜１２０２を形成している。また、この熱処理によりアモルファス領域１１０２は速やかに再結晶化し、消失する。
【０１１８】
次に、図１２（Ｃ）に示すように、硫酸と過酸化水素水の混合液、または塩酸と過酸化水素水の混合液を用いて窒化チタン膜１２０１と未反応のコバルト膜１１０３を選択的に取り除くエッチング工程を行なう。素子分離領域２０２、サイドウォール６０４、サイドウォール６０５上ではＣｏ2Ｓｉ膜１２０２は形成されず、コバルト膜１１０３のみが残るが、コバルト膜１１０３はエッチング工程で全て取り除かれるため、自己整合的にＣｏ2Ｓｉ膜１２０２が形成される。
【０１１９】
次に、図１３に示すように、Ｃｏ2Ｓｉ膜１２０２をＣｏＳｉ2膜１３０１に相転移させるための高温熱処理する工程を行なう。相転移のための高温熱処理を７００℃未満で行なうと、相転移が不十分にしか行なわれないため、電気抵抗値が十分に下がらず、好ましくない。また、８９０℃を超える温度では、ＣｏＳｉ2膜１３０１が凝集により島状結晶に変化し、電気抵抗値が上がってしまい、好ましくない。また、１０秒未満の高温熱処理では、相転移が不十分にしか行なわれないため、電気抵抗値が十分に下がらず、好ましくない。また、６０秒を超える高温熱処理では、ＣｏＳｉ2膜１３０１が凝集により島状結晶に変化し、電気抵抗値が上がってしまい、好ましくない。
【０１２０】
本実施形態では、８１０℃、３０秒で高温熱処理する工程を用いている。８１０℃の熱処理は、ＰＭＯＳソース・ドレイン７０２、ＮＭＯＳソース・ドレイン７０４等の不純物の再分布が無視できない温度での熱処理であるため、ＳＯＩ基板１００の温度を高速で昇降温させることが可能なランプアニール装置を用いて熱処理している。
【０１２１】
なお、この工程の後、ＳＯＩ基板１００上に層間絶縁膜や金属配線層が形成していくが、これは既知の製造工程を用いて行なわれるものであるため、ここでも説明は省略する。
【０１２２】
実施形態−３＜シリサイド化するための金属としてニッケルを用いた場合の製造方法＞
【０１２３】
次に、シリサイド化するための金属としてニッケルを用いた場合の製造方法について説明する。ただし、（ＣＭＯＳトランジスタ、ソース・ドレイン形成）工程までは、前述した実施形態−１と同一の工程であり、説明の重複を避けるため省略し、図１〜図７までに説明した製造工程に続けてを用いた場合の製造方法について説明する。
【０１２４】
（ＣＭＯＳトランジスタ、ニッケルシリサイドの形成）
図７までで説明した、ＰＭＯＳソース・ドレイン７０２、ＮＭＯＳソース・ドレイン７０４を形成したＳＯＩ基板１００を用いて、ＣＭＯＳトランジスタ上にコバルトシリサイド膜を形成する工程について、工程断面図である図１４及び図１５を用いて説明する。
【０１２５】
まず、図１４（Ａ）に示すように、熱酸化法により酸化シリコン膜１４０１を形成する工程を行なう。酸化シリコン膜１４０１の膜厚範囲は０．５ｎｍ以上２ｎｍ以下に設定される。酸化シリコン膜１４０１の膜厚が０．５ｎｍ未満の場合、シリコン原子やニッケル原子の拡散の制御が困難となり、シリサイド化反応の速度が高くなる。そのため拡散時間の制御でシリサイド化反応量を制御することが困難となるため好ましくない。
【０１２６】
また、酸化シリコン膜１４０１の膜厚が２ｎｍを超える場合、コバルトシリサイドを形成するための温度を６００℃よりも高い温度にしなければシリサイド化の反応が起きない。高い温度でシリサイド化を行なうと、アレニウス則に従い拡散係数は、わずかな温度差でも変動が大きくなり、同一の条件設定をして熱処理を行なっても、ニッケルシリサイド膜１５０２の膜厚が不安定になり、寄生抵抗のばらつきが発生するため好ましくない。さらに、シリサイド化を行なった後、酸化シリコン膜１４０１に起因する酸素がニッケルシリサイド膜１５０２（図１５（Ｂ）参照）内部に多量に残るため、ニッケルシリサイド膜１５０２を形成した後、例えば９００℃程度の高温熱処理を行ない、酸素の放出を促すことが必要となるが、高温での熱処理は、不純物の再拡散を起こすため、精密に不純物分布を制御する必要がある微細化したＣＭＯＳトランジスタの製造工程として好ましくない。ニッケルシリサイド膜１５０２は、熱処理に対して不安定であり、ニッケルシリサイド膜１５０２を形成した後の高温での熱処理は好ましくない。
【０１２７】
本実施形態では、酸化シリコン膜１４０１の膜厚を１．５ｎｍにしている。このように酸化シリコン膜１４０１の膜厚を薄くすることでニッケルシリサイド膜１５０２中に残存する酸素は減少し、実用上障害のない程度の酸素残存量となる。
【０１２８】
次に、図１４（Ｂ）に示すように、アルゴンのイオン注入を行ない、ＰＭＯＳソース・ドレイン７０２、ＮＭＯＳソース・ドレイン７０４、ＰＭＯＳゲート電極５０３、及びＮＭＯＳゲート電極５０４の露出面側をアモルファス化し、アモルファス領域１４０２を形成する工程を行なう。
【０１２９】
この際、アモルファス化する深さを、シリコン膜１０３の膜厚の１０％から９０％の範囲に入るようイオン注入を行なう。シリコン膜１０３の膜厚の１０％未満をアモルファス化した場合、シリコン膜１０３が結晶構造を持っているため、ほぼ全てのシリコン原子が束縛された状態となり、ニッケルのシリサイド化反応が抑制されてしまうため、好ましくない。また、９０％を超える深さまでアモルファス化させた場合、固相成長により単結晶に回復するための種結晶となる単結晶層が極めて薄くなってしまうため、アモルファス化した領域を熱処理により単結晶に戻すことが困難となり、好ましくない。
【０１３０】
本実施形態では、アモルファス化のためのアルゴンのイオン注入条件を加速エネルギー１０ＫｅＶ、ドーズ量３×１０14ｃｍ-2で行なっている。このイオン注入条件を用いることで、５０ｎｍの膜厚を持つシリコン膜１０３の露出面側から深さ２５ｎｍのところまでアモルファス化することができる。
【０１３１】
なお、アモルファス化工程は、酸化シリコン膜１４０１を形成する前に行なっても良い。この場合には、熱酸化法を用いて酸化シリコン膜１４０１を形成するとアモルファス化した領域が再結晶してしまうため、ＣＶＤ法等を用いて、３８０℃以下の温度で酸化シリコン膜１１０１を形成することが必要となる。また、このようにアモルファス化を行なうことで、より均質なニッケルシリサイド膜１５０２が得られるが、工程を簡略化したい場合、このアモルファス化は必須ではない。
【０１３２】
次に、図１４（Ｃ）に示すように、スパッタ法を用いてニッケル膜１４０３を形成する工程を行なう。ニッケル膜１４０３の膜厚は、５ｎｍ〜２０ｎｍの範囲で成膜される。酸化シリコン膜１４０１を介して拡散させるため、厚いニッケル膜１４０３を使うことができる。そのため、酸化シリコン膜１４０１上での濡れ性が悪いニッケル膜１４０３が島状にシリサイド化する現象を防止することができる。本実施形態では、１５ｎｍの膜厚を有するニッケル膜を形成している。
【０１３３】
次に、図１５（Ａ）に示すように、ニッケル膜１４０３上に、酸素及び窒素の浸入を防ぐためのバリア膜として、窒化チタン膜１５０１をスパッタ法により形成する工程を行なう。窒化チタン膜１５０１の膜厚は、大気中の酸素及び窒素を遮断し、ニッケル膜１４０３が大気から遮断される程度に設定する。なお、バリア膜の材質は窒化チタンに限定されることはなく、例えば窒化酸化チタン等を用いても良く、その他酸素及び窒素の浸入を防ぐ機能を有する膜を用いることができる。本実施形態では、バリア膜の材質として窒化チタンを用い、膜厚１５ｎｍで形成している。
【０１３４】
次に、図１５（Ｂ）に示すように、４００℃以上６００℃以下の温度で、３０秒以上１５０秒以下の時間で熱処理し、ニッケルシリサイド膜１５０２を形成する。４００℃未満の温度では、酸化シリコン膜１４０１を介してニッケル原子やシリコン原子が拡散されないため、ニッケルシリサイド膜１５０２が形成されないため好ましくない。また、６００℃を超える温度では、シリコン膜１０３中にクラックが発生する場合があり、好ましくない。クラック発生の機構はまだ明確にされていないが、高温でニッケルシリサイド膜１５０２を形成すると、反応が速く進みすぎるため、体積変化が急激に起こり、そのためシリコン膜中にクラックが入るものと推測している。
【０１３５】
また、３０秒未満の熱処理では、ニッケルシリサイド化が十分行なわれない可能性があり、好ましくない。また、１５０秒を超える時間の熱処理では、酸化シリコン膜１１０１が完全に破壊され、ニッケルシリサイド化の反応速度が急増し、ニッケルシリサイド化の反応が制御できなくなるため好ましくない。
【０１３６】
本実施形態では、５５０℃、８０秒でニッケルシリサイド膜１５０２を形成している。また、この熱処理によりアモルファス領域１４０２は速やかに再結晶化し、消失する。
【０１３７】
次に、図１２（Ｃ）に示すように、硫酸と過酸化水素水の混合液、または塩酸と過酸化水素水の混合液を用いて窒化チタン膜１２０１と未反応のニッケル膜１４０３を選択的に取り除くエッチング工程を行なう。素子分離領域２０２、サイドウォール６０４、サイドウォール６０５上ではニッケルシリサイド膜１５０２は形成されず、ニッケル膜１４０３のみが残るが、ニッケル膜１４０３はエッチング工程で全て取り除かれるため、自己整合的にニッケルシリサイド膜１５０２が形成される。
【０１３８】
なお、ニッケルシリサイド膜１５０２は、Ｃ４９結晶相チタンシリサイド膜９０２やＣｏ2Ｓｉ膜１２０２と異なり、ニッケルシリサイド化した時点で十分低い電気抵抗値を持っていることと、高温熱処理に対して耐性を持っていないため、相転移のための熱処理は行なわない。
【０１３９】
なお、この工程の後、ＳＯＩ基板１００上に層間絶縁膜や金属配線層が形成していくが、これは既知の製造工程を用いて行なわれるものであるため、ここでも説明は省略する。
【０１４０】
次に、本実施形態の効果について記述する。
【０１４１】
（１）金属膜として、チタン膜８０３、コバルト膜１１０３、またはニッケル膜１４０３を用い、金属膜とシリコン膜１０３との間に０．５ｎｍ以上２ｎｍ以下という薄い酸化シリコン膜を用いているため、金属膜とシリコン膜とを低温熱処理して金属シリサイド化した後に、金属シリサイド中に残留する酸素の量が少なくなる。そのため、後工程で酸素を追い出すための、例えば９００℃という高温での熱処理を行なうことなく、低抵抗の電極となる金属シリサイドが得られる。
【０１４２】
また、酸素を追い出すための高温熱処理が不要となるため、急峻な不純物分布を持つ、微細化された半導体素子の不純物分布に影響を与えることがない。
【０１４３】
また、金属膜とシリコン膜１０３との間にある０．５ｎｍ以上２ｎｍ以下という薄い酸化シリコン膜を、金属やシリコンの拡散速度を制御する膜として介在させることで、シリサイド化反応の速度を、酸化シリコン膜中の金属やシリコンの拡散速度で律速させることができる。また、酸化シリコン膜の膜厚が薄いことから、例えば５７０℃程度の低温でシリサイド化反応を起こすことができる。そのため、アレニウス則より、拡散速度の温度依存性が小さい状態でシリサイド化反応を進められるため、シリサイド化反応速度の揺らぎが小さい条件でシリサイド化反応を行なわせることができる。
【０１４４】
（２）金属膜として、チタン膜８０３、コバルト膜１１０３、またはニッケル膜１４０３を用い、金属膜の厚さを５ｎｍ〜２０ｎｍとしたことで、金属シリサイドを形成する際、金属膜にかかる応力により金属膜が島状に分離し、そのため金属シリサイド膜が島状に形成されて、電気抵抗が上昇してしまう現象を回避することができる。
【０１４５】
（３）ＰＭＯＳソース・ドレイン７０２、ＮＭＯＳソース・ドレイン７０４、ＰＭＯＳゲート電極５０３、及びＮＭＯＳゲート電極５０４をＣＭＯＳ形成面側からアモルファス化するためにアルゴンをイオン注入している。気体であるアルゴンは熱処理と同時に速やかにＳＯＩ基板１００上から飛散する。そのため、ＳＯＩ基板１００上のシリコン膜１０３をアモルファス化する以外の影響を回避でき、シリコン膜１０３を汚染することなくアモルファス化が行なえる。
【０１４６】
（４）金属膜として、チタン膜８０３を用い、バリア膜として、窒化チタン膜を用いる場合、大気中の酸素や、窒素による金属膜の酸化、及び窒化は抑制される。さらに、Ｃ４９結晶相チタンシリサイド膜９０２を残し、未反応のチタン膜８０３を除去するためのアンモニア水と過酸化水素水の混合液に窒化チタン膜は可溶性を持っているため、ウェットエッチングにより未反応のチタン膜８０３と共に窒化チタン膜は除去されるため、特別な工程を加えることなく、選択的にＣ４９結晶相チタンシリサイド膜９０２を形成することができる。
【０１４７】
また、金属膜としてコバルト膜１１０３、またはニッケル膜１４０３を用い、バリア膜として、窒化チタン膜を用いる場合、大気中の酸素や、窒素による金属膜の酸化、及び窒化は抑制される。金属シリサイドを残し、未反応の金属膜を除去するための硫酸と過酸化水素水の混合液、または塩酸と過酸化水素水の混合液に窒化チタン膜は可溶性を持っているため、ウェットエッチングにより未反応の金属膜と共に窒化チタン膜は除去されるため、特別な工程を加えることなく、選択的に金属シリサイド膜を形成することができる。
【０１４８】
（５）金属膜としてチタン膜８０３を用いた場合、５６０℃以上５９０℃以下の低温熱処理でチタン膜８０３とシリコン膜１０３とを反応させてＣ４９結晶相チタンシリサイド膜９０２を形成することができる。５６０℃以上の温度で低温熱処理を行なうことで、特にチタンシリサイド化しにくいＮＭＯＳソース・ドレイン７０４でもＰＭＯＳソース・ドレイン７０２でのシリサイド化速度と同程度の速度でチタン膜８０３のシリサイド化反応を行なわせることができる。
【０１４９】
また、５９０℃以下の温度で低温熱処理を行なうことで、シリコン膜１０３にクラックが入る現象を回避することができる。クラックが入る原因については明確な理由付けはなされていないが、６００℃以上の温度でシリサイドを形成する場合に不規則に発生しており、シリサイド化に伴う体積変化に起因して発生しているものと推察している。
【０１５０】
また、低温熱処理時間を３０秒以上１８０秒以下とすることで、電気的な絶縁物である酸化シリコン膜８０１が弱くなり、Ｃ４９結晶相チタンシリサイド膜９０２とシリコン膜１０３との導通がとれる。また、酸化シリコン膜８０１由来のバリアにより反応速度が制御されている状態で、Ｃ４９結晶相チタンシリサイド膜９０２の形成が行なえる。
【０１５１】
また、Ｃ４９結晶相チタンシリサイド膜９０２に対して相転移のための高温熱処理を７５０℃以上８５０℃以下の温度、１０秒以上１２０秒以下の時間で行なうため、チタンシリサイド膜の結晶構造を、１００μΩ・ｃｍ程度の高い電気抵抗を有するＣ４９結晶相から１５μΩ・ｃｍ程度の低い電気抵抗を有するＣ５４結晶相チタンシリサイド膜１００１に相転移させることができる。また、Ｃ５４結晶相チタンシリサイド膜１００１の凝集により島状結晶に変化し、抵抗値が上がっていく現象を回避することができる。
【０１５２】
（６）金属膜としてチタン膜８０３を用いた場合、５６０℃以上５９０℃以下の温度で、３０秒以上１８０秒以下の時間低温熱処理を行なうことでチタン膜８０３とシリコン膜１０３とを反応させてＣ４９結晶相チタンシリサイド膜９０２を形成することができる。
【０１５３】
５６０℃以上の温度で低温熱処理を行なうことで、特にチタンシリサイド化しにくいＮＭＯＳソース・ドレイン７０４でもＰＭＯＳソース・ドレイン７０２でのシリサイド化速度と同程度の速度でチタン膜８０３のシリサイド化反応を行なわせることができる。また金属膜にかかる応力により金属膜が島状に分離してしまう現象を回避できる。さらに、５９０℃以下の温度で低温熱処理によるシリサイド化反応を行なうことで、シリコン膜１０３にクラックが入る現象を回避することができる。クラックが入る原因については明確な理由付けはなされていないが、６００℃以上の温度でシリサイドを形成する場合に不規則に発生しており、シリサイド化に伴う体積変化に起因して発生しているものと推察している。
【０１５４】
また、低温熱処理時間を３０秒以上とすることで、電気的な絶縁物である酸化シリコン膜８０１が弱くなり、Ｃ４９結晶相チタンシリサイド膜９０２とシリコン膜１０３との導通がとれる。また、低温熱処理時間を１８０秒以下とすることで酸化シリコン膜８０１由来のバリアにより反応速度が制御されている状態で、Ｃ４９結晶相チタンシリサイド膜９０２の形成が行なえる。
【０１５５】
また、Ｃ４９結晶相チタンシリサイド膜９０２に対して相転移のための高温熱処理を７５０℃以上８５０℃以下の温度、１０秒以上１２０秒以下の時間で行なうため、チタンシリサイド膜の結晶構造を、１００μΩ・ｃｍ程度の高い電気抵抗を有するＣ４９結晶相から１５μΩ・ｃｍ程度の低い電気抵抗を有するＣ５４結晶相チタンシリサイド膜１００１に相転移させることができる。また、Ｃ５４結晶相チタンシリサイド膜１００１の凝集により島状結晶に変化し、抵抗値が上がっていく現象を回避することができる。
【０１５６】
（７）金属膜としてコバルト膜１１０３を用いた場合、低温熱処理を４００℃以上６００℃以下の温度で、３０秒以上１５０秒以下の時間で行ない、反応させてＣｏ2Ｓｉ膜１２０２を形成することができる。４００℃以上の温度で低温熱処理を行なうことで、特にコバルトシリサイド化しにくいＮＭＯＳソース・ドレイン７０４でもＰＭＯＳソース・ドレイン７０２でのシリサイド化速度と同程度の速度でコバルト膜１１０３のシリサイド化反応を行なわせることができる。
【０１５７】
また、６００℃以下の温度で低温熱処理を行なうことで、シリコン膜１０３にクラックが入る現象を回避することができる。クラックが入る原因については明確な理由付けはなされていないが、６００℃を超える温度でコバルトシリサイドを形成する場合に不規則に発生しており、コバルトシリサイド化に伴う体積変化に起因して発生しているものと推察している。
【０１５８】
また、低温熱処理時間を３０秒以上１８０秒以下とすることで、電気的な絶縁物である酸化シリコン膜１１０１が弱くなり、Ｃｏ2Ｓｉ膜１２０２とシリコン膜１０３との導通がとれる。また、酸化シリコン膜１１０１由来のバリアにより反応速度が制御されている状態で、Ｃｏ2Ｓｉ膜１２０２の形成が行なえる。
【０１５９】
また、Ｃｏ2Ｓｉ膜１２０２に対して組成変化のための高温熱処理を７００℃以上８５０℃以下の温度、１０秒以上１２０秒以下の時間で行なうため、Ｃｏ2Ｓｉ膜１２０２をＣｏＳｉ2膜１３０１に組成変換し、低抵抗化することができる。
【０１６０】
（８）金属膜としてニッケル膜１４０３を用いた場合、低温熱処理を４００℃以上６００℃以下の温度で、３０秒以上１５０秒以下の時間で行ない、反応させてニッケルシリサイド膜１５０２を形成することができる。４００℃以上の温度で低温熱処理を行なうことで、特にコバルトシリサイド化しにくいＮＭＯＳソース・ドレイン７０４でもＰＭＯＳソース・ドレイン７０２でのシリサイド化速度と同程度の速度でニッケル膜１４０３のシリサイド化反応を行なわせることができる。
【０１６１】
また、６００℃以下の温度で低温熱処理を行なうことで、シリコン膜１０３にクラックが入る現象を回避することができる。クラックが入る原因については明確な理由付けはなされていないが、６１０℃以上の温度でニッケルシリサイドを形成する場合にクラックは不規則に発生しており、ニッケルシリサイド化に伴う体積変化に起因して発生しているものと推察している。
【０１６２】
また、低温熱処理時間を３０秒以上１８０秒以下とすることで、電気的な絶縁物である酸化シリコン膜１４０１が弱くなり、ニッケルシリサイド膜１５０２とシリコン膜１０３との導通がとれる。また、酸化シリコン膜１４０１由来のバリアにより反応速度が制御されている状態で、ニッケルシリサイド膜１５０２の形成が行なえる。
【０１６３】
（変形例１）本実施形態では素子分離にＳＴＩ技術を用いた例について説明したが、これは他の素子分離法、例えばＬＯＣＯＳ（LOCal Oxodation of Silicon）技術などを用いても良い。
【０１６４】
（変形例２）本実施形態では、チタン膜８０３を形成する前の、シリコン膜１０３及びＰＭＯＳゲート電極５０３、ＮＭＯＳゲート電極５０４領域のアモルファス化にアルゴンを用いたが、これはアルゴンに限定されることはなく、ゲルマニウムやシリコンを用いても良い。また、工程を簡略化する場合には、このアモルファス化を省略しても良い。
【図面の簡単な説明】
【０１６５】
【図１】素子分離領域を形成する工程を説明するための工程断面図。
【図２】素子分離領域を形成する工程を説明するための工程断面図。
【図３】ＣＭＯＳトランジスタのチャネル部分を形成する工程を説明するための工程断面図。
【図４】ＣＭＯＳトランジスタのチャネル部分を形成する工程を説明するための工程断面図。
【図５】ＣＭＯＳトランジスタのＬＤＤを形成する工程を説明するための工程断面図。
【図６】ＣＭＯＳトランジスタのＬＤＤを形成する工程を説明するための工程断面図。
【図７】ＣＭＯＳトランジスタのソース・ドレインを形成する工程を説明するための工程断面図。
【図８】ＣＭＯＳトランジスタ上にチタンシリサイド膜を形成する工程を説明するための工程断面図。
【図９】ＣＭＯＳトランジスタ上にチタンシリサイド膜を形成する工程を説明するための工程断面図。
【図１０】ＣＭＯＳトランジスタ上にチタンシリサイド膜を形成する工程を説明するための工程断面図。
【図１１】ＣＭＯＳトランジスタ上にコバルトシリサイド膜を形成する工程を説明するための工程断面図。
【図１２】ＣＭＯＳトランジスタ上にコバルトシリサイド膜を形成する工程を説明するための工程断面図。
【図１３】ＣＭＯＳトランジスタ上にコバルトシリサイド膜を形成する工程を説明するための工程断面図。
【図１４】ＣＭＯＳトランジスタ上にニッケルシリサイド膜を形成する工程を説明するための工程断面図。
【図１５】ＣＭＯＳトランジスタ上にニッケルシリサイド膜を形成する工程を説明するための工程断面図。
【符号の説明】
【０１６６】
１００…ＳＯＩ基板、１０１…シリコン基体、１０２…絶縁体としてのＢＯＸ膜、１０３…シリコン膜、１０４…窒化酸化シリコン膜、１０５…窒化シリコン膜、１０６…フォトレジスト、１０７…酸化シリコン膜、１０８…溝部、２０１…酸化シリコン膜、２０２…素子分離領域、３０１…犠牲酸化シリコン膜、３０２…フォトレジスト、４０１…フォトレジスト、４０２…酸化シリコン膜、４０３…ＣＭＯＳトランジスタを構成するＰＭＯＳ領域、４０４…ＣＭＯＳトランジスタを構成するＮＭＯＳ領域、５０１…ポリシリコン膜、５０２…フォトレジスト、５０３…ＰＭＯＳゲート電極、５０４…ＮＭＯＳゲート電極、５０５…フォトレジスト、５０６…ＰＭＯＳＬＤＤ、６０１…フォトレジスト、６０２…ＮＭＯＳＬＤＤ、６０３…酸化シリコン膜、６０４…サイドウォール、６０５…サイドウォール、７０１…フォトレジスト、７０２…ＰＭＯＳソース・ドレイン、７０３…フォトレジスト、７０４…ＮＭＯＳソース・ドレイン、８０１…酸化シリコン膜、８０２…アモルファス領域、８０３…金属膜としてのチタン膜、９０１…バリア膜としての窒化チタン膜、９０２…Ｃ４９結晶相チタンシリサイド膜、１００１…電極としてのＣ５４結晶相チタンシリサイド膜、１１０１…酸化シリコン膜、１１０２…アモルファス領域、１１０３…金属膜としてのコバルト膜、１２０１…バリア膜としての窒化チタン膜、１２０２…Ｃｏ2Ｓｉ膜、１３０１…電極としてのＣｏＳｉ2膜、１４０１…酸化シリコン膜、１４０２…アモルファス領域、１４０３…金属膜としてのニッケル膜、１５０１…バリア膜としての窒化チタン膜、１５０２…電極としてのニッケルシリサイド膜。
【特許請求の範囲】
【請求項１】
絶縁体上に単結晶のシリコン膜を有するＳＯＩ（Silicon On Insulator）基板上に、ＣＭＯＳトランジスタを形成した後、前記ＣＭＯＳトランジスタに電極となる金属シリサイド膜を形成する半導体素子の製造方法であって、
前記シリコン膜上に０．５ｎｍ以上２ｎｍ以下の膜厚を有する酸化シリコン膜を形成する工程と、
前記シリコン膜と反応し前記金属シリサイドを形成する金属膜を、前記酸化シリコン膜上に形成する工程と、
前記金属膜上に、酸素及び窒素の浸入を防ぐためのバリア膜を形成する工程と、
前記金属シリサイド膜を形成するための低温熱処理を行なう工程と、
前記金属シリサイド膜を残して、前記バリア膜とシリサイド化していない未反応の前記金属膜とを選択的に除去するエッチング工程を有することを特徴とする半導体素子の製造方法。
【請求項２】
前記金属膜は、厚さが５ｎｍ以上２０ｎｍ以下であることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記酸化シリコン膜を形成する工程の前、又は後に、前記ＣＭＯＳトランジスタの形成面側からイオン注入し、前記シリコン膜を、前記シリコン膜の膜厚の１０％以上、９０％以下の深さまでアモルファス化する工程を行なうことを特徴とする請求項１または２に記載の半導体素子の製造方法。
【請求項４】
前記イオン注入に用いられるイオン種は、アルゴン、ゲルマニウム又はシリコンであることを特徴とする請求項３に記載の半導体素子の製造方法。
【請求項５】
前記バリア膜は、窒化チタン膜、又は窒化酸化チタン膜であることを特徴とする請求項１〜４のいずれか一項に記載の半導体素子の製造方法。
【請求項６】
前記金属膜の材質はチタンであり、前記低温熱処理を行なう工程は前記低温熱処理を５６０℃以上５９０℃以下の温度で、３０秒以上１８０秒以下の時間で行ない、前記エッチング工程は、アンモニア水と過酸化水素水の混合液を用いて行ない、前記金属シリサイド膜の結晶構造を相転移させ比抵抗を下げるため、前記エッチング工程終了後に７５０℃以上８５０℃以下の温度で、１０秒以上１２０秒以下の時間で高温熱処理する工程を更に有することを特徴とする請求項１〜５のいずれか一項に記載の半導体素子の製造方法。
【請求項７】
前記金属膜の材質はコバルトであり、前記低温熱処理を行なう工程は前記低温熱処理を４００℃以上６００℃以下の温度で、３０秒以上１５０秒以下の時間で行ない、前記エッチング工程は、硫酸と過酸化水素水の混合液、または塩酸と過酸化水素の混合液を用いて行ない、前記金属シリサイド膜の組成をＣｏ2ＳｉからＣｏＳｉ2に組成変化させて比抵抗を下げるために、前記エッチング工程終了後に７００℃以上８９０℃以下の温度で、１０秒以上１２０秒以下の時間で高温熱処理する工程を更に有することを特徴とする請求項１〜５のいずれか一項に記載の半導体素子の製造方法。
【請求項８】
前記金属膜の材質はニッケルであり、前記低温熱処理を行なう工程は前記低温熱処理を４００℃以上６００℃以下の温度で、３０秒以上１５０秒以下の時間で行ない、前記エッチング工程では、硫酸と過酸化水素水の混合液、または塩酸と過酸化水素の混合液を用いて行なうことを特徴とする請求項１〜５のいずれか一項に記載の半導体素子の製造方法。
【請求項１】
絶縁体上に単結晶のシリコン膜を有するＳＯＩ（Silicon On Insulator）基板上に、ＣＭＯＳトランジスタを形成した後、前記ＣＭＯＳトランジスタに電極となる金属シリサイド膜を形成する半導体素子の製造方法であって、
前記シリコン膜上に０．５ｎｍ以上２ｎｍ以下の膜厚を有する酸化シリコン膜を形成する工程と、
前記シリコン膜と反応し前記金属シリサイドを形成する金属膜を、前記酸化シリコン膜上に形成する工程と、
前記金属膜上に、酸素及び窒素の浸入を防ぐためのバリア膜を形成する工程と、
前記金属シリサイド膜を形成するための低温熱処理を行なう工程と、
前記金属シリサイド膜を残して、前記バリア膜とシリサイド化していない未反応の前記金属膜とを選択的に除去するエッチング工程を有することを特徴とする半導体素子の製造方法。
【請求項２】
前記金属膜は、厚さが５ｎｍ以上２０ｎｍ以下であることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記酸化シリコン膜を形成する工程の前、又は後に、前記ＣＭＯＳトランジスタの形成面側からイオン注入し、前記シリコン膜を、前記シリコン膜の膜厚の１０％以上、９０％以下の深さまでアモルファス化する工程を行なうことを特徴とする請求項１または２に記載の半導体素子の製造方法。
【請求項４】
前記イオン注入に用いられるイオン種は、アルゴン、ゲルマニウム又はシリコンであることを特徴とする請求項３に記載の半導体素子の製造方法。
【請求項５】
前記バリア膜は、窒化チタン膜、又は窒化酸化チタン膜であることを特徴とする請求項１〜４のいずれか一項に記載の半導体素子の製造方法。
【請求項６】
前記金属膜の材質はチタンであり、前記低温熱処理を行なう工程は前記低温熱処理を５６０℃以上５９０℃以下の温度で、３０秒以上１８０秒以下の時間で行ない、前記エッチング工程は、アンモニア水と過酸化水素水の混合液を用いて行ない、前記金属シリサイド膜の結晶構造を相転移させ比抵抗を下げるため、前記エッチング工程終了後に７５０℃以上８５０℃以下の温度で、１０秒以上１２０秒以下の時間で高温熱処理する工程を更に有することを特徴とする請求項１〜５のいずれか一項に記載の半導体素子の製造方法。
【請求項７】
前記金属膜の材質はコバルトであり、前記低温熱処理を行なう工程は前記低温熱処理を４００℃以上６００℃以下の温度で、３０秒以上１５０秒以下の時間で行ない、前記エッチング工程は、硫酸と過酸化水素水の混合液、または塩酸と過酸化水素の混合液を用いて行ない、前記金属シリサイド膜の組成をＣｏ2ＳｉからＣｏＳｉ2に組成変化させて比抵抗を下げるために、前記エッチング工程終了後に７００℃以上８９０℃以下の温度で、１０秒以上１２０秒以下の時間で高温熱処理する工程を更に有することを特徴とする請求項１〜５のいずれか一項に記載の半導体素子の製造方法。
【請求項８】
前記金属膜の材質はニッケルであり、前記低温熱処理を行なう工程は前記低温熱処理を４００℃以上６００℃以下の温度で、３０秒以上１５０秒以下の時間で行ない、前記エッチング工程では、硫酸と過酸化水素水の混合液、または塩酸と過酸化水素の混合液を用いて行なうことを特徴とする請求項１〜５のいずれか一項に記載の半導体素子の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２００６−１４７８２８（Ｐ２００６−１４７８２８Ａ）
【公開日】平成１８年６月８日（２００６．６．８）
【国際特許分類】
【出願番号】特願２００４−３３５５９１（Ｐ２００４−３３５５９１）
【出願日】平成１６年１１月１９日（２００４．１１．１９）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成１８年６月８日（２００６．６．８）
【国際特許分類】
【出願日】平成１６年１１月１９日（２００４．１１．１９）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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