【課題】 サリサイド膜による漏洩電流を最小化すると共に、収率を向上させることのできるＣＭＯＳイメージセンサーの製造方法を提供する。
【解決手段】 周辺の回路部とフォトダイオード、およびリードアウト回路部を備えたピクセルアレイ領域を有する半導体基板を用意する段階、前記半導体基板を活性領域と、フィールド領域とに定義して、前記フィールド領域にフィールド酸化膜を形成する段階、前記周辺の回路部と、ピクセルアレイ領域のリードアウト回路部にゲートを形成する段階、前記ピクセルアレイ領域のフォトダイオード領域にフォトダイオードを形成する段階、前記ゲート両側の活性領域の半導体基板にソース/ドレイン接合を形成する段階、前記ピクセルアレイ領域の前記半導体基板にサリサイド防止膜を形成する段階、前記サリサイド防止膜をマスクに用いて、前記周辺の回路部のゲート電極及びソース/ドレインジャンクションの表面にサリサイド膜を形成する段階を備えてなることを特徴とする。 （もっと読む）

【課題】 リーク電流を増加させることなく半導体増幅装置の効率を向上させる。
【解決手段】 ＳＯＩ基板２０のドライバ段ＬＤＭＯＳＦＥＴ形成領域２０Ａおよび出力段ＬＤＭＯＳＦＥＴ形成領域２０ＢのそれぞれにＬＤＭＯＳＦＥＴが形成されている。ＬＤＭＯＳＦＥＴのソースは、ｐ^-型半導体層２３および絶縁層２２を貫通するｎ型打抜き層２５を介して基板２１および裏面電極７２に電気的に接続されている。ｎ型打抜き層２５とｐ^-型半導体層２３およびｐ型ウエル２８とは、ＰＮ接合が形成されることによって電気的に分離されている。ｐ型ウエル２８に形成されたｐ⁺型半導体領域４１は、プラグ５３ｃを介してベース電極５４ｃが電気的に接続されている。ＬＤＭＯＳＦＥＴのベース電位とソース電位とは独立に制御され、ＬＤＭＯＳＦＥＴのオン時にはベース電位をソース電位よりも高くし、オフ時にはベース電位をソース電位と等しくする。 （もっと読む）

【課題】 半導体装置の寄生効果による影響を低減し、半導体装置を低消費電力化し、制御回路の誤動作を抑制する半導体装置を提供する。
【解決手段】 本発明の半導体装置は、１端を電源端子に接続し他端を出力端子に接続した第１のトランジスタと、１端を接地端子に接続し他端を出力端子に接続した第２のトランジスタと、からなり、誘導性負荷を駆動するための少なくとも１組のペアと、前記第１のトランジスタ及び前記第２のトランジスタを制御する制御回路の回路ブロックと、前記ペアと前記制御回路の回路ブロックとの間に配設され、所定の電位を印加されるダミーアイランドと、接地電位と半導体基板とを接続するサブコンタクトと、を有し、前記第２のトランジスタと前記サブコンタクトとの最小距離が、前記第２のトランジスタと前記第１のトランジスタとの最小距離よりも大きい。 （もっと読む）

LDMOSトランジスタ(10)は、LDMOSトランジスタのドープ処理された領域の中心に挿入されたショットキーダイオード(28,16)を有している。典型的なLDMOSトランジスタは、中央にドリフト領域(16)を有している。この場合、ショットキーダイオード(28,16)は、このドリフト領域(16)の中心に挿入されており、ショットキーダイオード(28,16)をソース(22)からドレイン(24)に順方向に接続する効果があるので、ドレイン電圧がPN接合の閾値よりも低い電圧にクランプされ、PN接合(16,12)に順方向のバイアスが掛かるのを防ぐ。代替策は、ショットキーダイオード(60,44)を、ソース(54)が形成されているウェル(48)に挿入することであり、ウェルはLDMOSトランジスタの周縁部に在る。その様な場合、ショットキーダイオード(60,44)は、異なる様式に形成されるが、それでもなおソース(54)からドレイン(56)へと順方向に接続され、所望の電圧クランプをドレイン(56)に実現している。 （もっと読む）

【課題】半導体装置の更なる微細化に対応可能な、微細化されたコンタクトが確実に形成された素子特性に優れ、歩留まりの良い半導体装置、およびその製造方法を得る。
【解決手段】半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極を覆うエッチング保護膜を形成する工程と、前記エッチング保護膜を覆うように前記半導体基板上にバリアメタル層を形成する工程と、前記バリアメタル層上に導電性材料を堆積して導電性膜を形成する工程と、前記導電性膜上にレジストマスクを形成する工程と、前記レジストマスクをエッチングマスクとして前記導電性膜を選択的にエッチング除去してコンタクトを形成する工程と、前記レジストマスクを除去する工程と、前記半導体基板上における前記導電性膜がエッチング除去された領域に絶縁性材料を堆積して層間絶縁膜を形成する工程と、を含む。 （もっと読む）

【課題】デュアルゲート構造を有するＭＩＳ型トランジスタにおいて、デュアルゲートにおけるシリサイド部分の断線に起因する遅延の劣化を防止して、動作不良を防止できるようにする。
【解決手段】 半導体装置は、上部がシリサイド化されたゲート電極２２を有するＰ型ＭＯＳトランジスタ１００及びＮ型ＭＯＳトランジスタ２００を備え、ゲート電極２２におけるＰ型ＭＯＳトランジスタ１００部分は、Ｐ型不純物が導入されたポリシリコンを含み、そのＮ型ＭＯＳトランジスタ２００部分は、Ｎ型不純物が導入されたポリシリコンを含む。Ｐ型ＭＯＳトランジスタ１００及びＮ型ＭＯＳトランジスタ２００の互いのドレインは、シリサイド化されたポリシリコンを含む共有配線２３により接続されている。共有配線２３の線幅は、ゲート電極２２の線幅よりも大きくなるように設定されている。 （もっと読む）

特に、ｐｉｎフォトダイオード（１４）と、バイポーラトランジスタ（５８）の高ドープされた接続領域（６２）とを含んだ集積回路構造（１０）を開示する。高度な制御方法により、ｐｉｎダイオード（１４）の非常に深い中間領域（３０）を、オートドーピングを用いずに形成できる。
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【課題】同一なチップ内でＮチャネルおよびＰチャネルの両チャネルが高い耐圧特性を有する高耐圧ＭＯＳトランジスタを実現でき得るデバイス構造の製造方法を提供する。
【解決手段】本発明は、Ｎch型Ｌ−ＤＭＯＳ１０１ とＰch型Ｌ−ＤＭＯＳ１０２と論理部１０３ から成る半導体装置であり、Ｎch型Ｌ−ＤＭＯＳ１０１ は、Ｎ型ドリフト領域１２、Ｐウエル１９、Ｐ型高濃度拡散層２０、ソース拡散層２１、ドレイン拡散層２２、ソースコンタクト１４、ドレインコンタクト１６、ソース電極配線１５、ドレイン電極１７、ゲート電極１８の各主要素から成り、ＳＯＩ領域であるＮ型ドリフト領域１２に形成されたこのＮch型Ｌ−ＤＭＯＳ１０１のソース電極１４と、領域１１と、を電気的に導通して同電位になるように構成するデバイス構造である。 （もっと読む）

【課題】 保護ダイオードの逆方向耐圧よりも低電圧で動作する保護回路を有する半導体集積回路を実現する。
【解決手段】 静電保護回路には、Ｎ＋ドレイン層Ｄ１とＮ＋多結晶シリコン膜１６が接続され、Ｎ＋多結晶シリコン膜１６をゲート、Ｎ＋ドレイン層Ｄ１をドレイン、第１のＮウエル層１１をソース、第１のＰウエル層１３をチャネルとする縦型トレンチＭＯＳトランジスタＴＲ１が設けられている。Ｎ＋多結晶シリコン膜１６と第１のＰウエル層１３、第１のＮウエル層１１、及びＰ型シリコン基板１０の間に容量Ｃ１が設けられている。一方、Ｐ型シリコン基板１０と第２のＮウエル層１２の間にダイオードＤｉ１が設けられている。 （もっと読む）

本発明は、半導体構成に関連して電気的接続を形成する方法を含む。その上に導電線路を有し、導電線路に隣接して少なくとも２つの拡散領域を有する半導体基板が設けられる。パターン化されるエッチ・ストップが拡散領域の上に形成される。パターン化されるエッチ・ストップは、開口を貫通して延びる１対の開口を有し、開口は導電線路の軸に実質的に平行に一列に並んでいる。絶縁材料がエッチ・ストップ上に形成される。絶縁材料は、絶縁材料内にトレンチを形成し且つ開口をエッチ・ストップから拡散領域まで延ばすために、エッチングに対して露出される。トレンチの少なくとも一部分は開口の直上にあり、線路の軸に沿って延びる。導電材料が開口内とトレンチ内に形成される。
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ＭＩＳＦＥＴの高性能化を実現する高移動度歪みシリコン構造に、低欠陥かつ低コストで移動度を向上した半導体装置を提供する。ＭＩＳＦＥＴの高性能化を実現する高移動度歪みシリコン構造として、空洞を有するシリコン基板上に、格子緩和シリコン・ゲルマニウム膜／濃度傾斜シリコン・ゲルマニウム膜を形成し、さらにその上に歪みシリコン膜を形成する。これにより、空洞近傍の格子の束縛が緩み、自由度が増すことにより、シリコン・ゲルマニウム膜の薄膜化が実現できるため、低欠陥かつ低コストで移動度を向上した半導体装置を提供できる。 （もっと読む）

【課題】近年、ＭＯＳトランジスタのウェル（基板）に順方向バイアス電圧を印加することが注目されているが、温度変化に対して最大限の順方向バイアス電圧を得ることが難しく、そのための回路構成や占有面積も問題になってきている。
【解決手段】第１導電型（ｐ^＋；ｎ^＋）のソース電極Ｓおよびドレイン電極Ｄとゲート電極Ｇとを有し、第２導電型（ｎ；ｐ）のウェル１０；２０に形成されてなるＭＩＳＦＥＴ１；２を備える半導体集積回路装置であって、前記ウェル１０；２０の電位Ｖｂｐ；Ｖｂｎを、前記ＭＩＳＦＥＴ１；２のソース電極Ｓおよび該ウェル１０；２０により形成されるダイオード１１；２１に対して所定電流Ｉｂｐ；Ｉｂｎを順方向に流すことにより生成する基板バイアス回路１１０；１１１〜１１３を備えるように構成する。 （もっと読む）

【課題】 より優れたソフトエラー耐性を有するＳＯＩ基板を用いた高信頼性のＣＭＯＳ・ＳＲＡＭセルを備える半導体装置及びその製造方法を提供することを目的とする。
【解決手段】 ＳＯＩ基板の表面半導体層上にゲート絶縁膜を介して形成されたゲート電極と、該ゲート電極の両側の表面半導体層に形成された第１導電型ソース／ドレイン領域とから構成される半導体装置であって、前記第１導電型ソース／ドレイン領域の双方又は一方に接して第２導電型引出拡散層が形成され、少なくとも前記第１導電型ソース／ドレイン領域上から第２導電型引出拡散層上にわたってシリサイド層が形成されており、シリサイド層に接地電位が与えられてなる半導体装置。 （もっと読む）