【課題】少ない枚数のレチクルセットで、シングルコアデバイスとマルチコアデバイスの両方のデバイスを製造できる、新規な耐湿リングレイアウトを提案する。
【解決手段】同一回路構成を有するチップを複数含む半導体デバイスにおいて、複数チップを個々に囲うように形成された複数の第一耐湿リングと、複数チップの全体を囲うように形成された第二耐湿リングとを有する。 （もっと読む）

【課題】マスク数を増やすことなく、ＰＭＯＳトランジスタのソース／ドレイン拡散層内にＳｉＧｅ層を形成することで、ＰＭＯＳトランジスタのオン電流を向上する。
【解決手段】選択成長層１５が表面に形成されたＰＭＯＳトランジスタのシリコン基板１１内のソース／ドレイン拡散層上に、ＰＭＯＳ用コンタクトホール２０を形成する。この際に、コンタクトホール２０がシリコン基板１１のソース／ドレイン拡散層内に届くようにエッチングする。コンタクトホール２０内の拡散層上及び選択成長層１５の側面にＧｅを選択成長し、熱処理よりＳｉＧｅ層２４とする。ＮＭＯＳトランジスタのコンタクトホール２５を選択成長層１６に達するように形成する。コンタクトホール２０、２５内のＳｉＧｅ層２４及び選択成長層１６上にコンタクトプラグ３０を形成する。 （もっと読む）

【課題】 端子に静電気が印加されたときに、静電気の電荷を複数の保護素子に均等に分散させる。
【解決手段】 保護ＭＯＳトランジスタＰＭ２には、保護ＭＯＳトランジスタユニットＵＮ１１乃至１４が等間隔に並列配置されている。端子Ｐａｄ側の内部回路側配線ＮＨＬは、第１の分岐部で左右対称に分岐長Ｌ１で２分岐される。２分岐された左側の内部回路側配線ＮＨＬは、第２の分岐部で左右対称に２分岐され、保護ＭＯＳトランジスタユニットＵＮ１１と保護ＭＯＳトランジスタユニットＵＮ１２に接続されている。２分岐された右側の内部回路側配線ＮＨＬは、第３の分岐部で左右対称に２分岐され、保護ＭＯＳトランジスタユニットＵＮ１３と保護ＭＯＳトランジスタユニットＵＮ１４に接続されている。端子Ｐａｄから保護ＭＯＳトランジスタユニットＵＮ１１乃至１４のドレインまでの配線長は、保護ダイオードユニットＵＮ１１乃至１４とも略同一な値である。 （もっと読む）

【課題】一本のゲート電極中にＮｃｈゲート電極とＰｃｈゲート電極とが混在しているＭＯＳトランジスタ構造を有する半導体装置において、そのＮＰ境界がＭＯＳトランジスタに与える影響を抑えることができる半導体装置を得ること。
【解決手段】ＰＭＯＳトランジスタのＰｃｈ金属ゲート電極２２Ｐは、第１のシリサイド相からなり、ＮＭＯＳトランジスタのＮｃｈ金属ゲート電極２２Ｎは、第２のシリサイド相からなり、Ｎウェル１２ＮとＰウェル１２Ｐの境界に位置する素子分離絶縁膜１１上の金属ゲート電極２２Ｂは、第３のシリサイド相からなる。 （もっと読む）

【課題】工程数を増やすことなく、バイポーラ領域内でのサイドウォールの残存やサブトレンチの形成を防止できるようにした半導体装置の製造方法を提供する。
【解決手段】ＳｉＧｅ−ＨＢＴ５０とＣＭＯＳとを同一基板１上に形成する半導体装置の製造方法であって、バイポーラ領域とＣＭＯＳ領域とを素子分離するＤＴＩ１３及びＬＯＣＯＳ層１５Ａを基板１に形成する工程と、ＣＭＯＳのゲート電極の材料膜であるポリシリコン膜２２を基板１上の全面に形成する工程と、このポリシリコン膜をパターニングして、ＣＭＯＳ領域の基板１上にゲート電極を形成する工程とを含み、ゲート電極を形成する工程では、バイポーラ領域上から当該領域周辺のＬＯＣＯＳ層１５Ａ上までを全て覆うようにポリシリコン膜２２を基板１上に残存させる。 （もっと読む）

ソース（３０）の抵抗がドレイン（４０）よりも高いトランジスタ（２２）は、記憶回路（１０）におけるプル・アップ素子（２０）として最適である。トランジスタは、ソース抵抗を有するソース注入を備えたソース領域を有している。ソース領域はサリサイド化されない。トランジスタの電気伝導を制御するため、制御電極領域（５０）がソース領域に隣接している。ドレイン領域（４０）は、制御電極領域に隣接すると共に、ソース領域とは反対側に設けられている。ドレイン領域は、ドレイン抵抗を有しサリサイド化されたドレイン注入を有している。ソース領域の物理特性はドレイン領域とは異なるため、ソース抵抗はドレイン抵抗よりも高くなっている。
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【課題】本発明は、フェルミレベルピニング、ゲート電極空乏化、拡散現象等の各問題を解決することができ、より簡略化した製造プロセスにより、閾値電圧が異なるＭＯＳ構造のそれぞれのゲート電極に適した材料を採用して閾値電圧を適切に調整（制御）することができる、ＭＯＳ構造を有する半導体装置を提供する。
【解決手段】本発明に係わるＭＯＳ構造を有する半導体装置では、ＰＭＯＳトランジスタＱＰは、ゲート絶縁膜５、第１金属層６４、第２金属層６５、多結晶ポリシリコン層６３が当該順に形成された構成を有する。またＮＭＯＳトランジスタＱＮは、ゲート絶縁膜５、多結晶ポリシリコン６３が当該順に形成された構成を有する。 （もっと読む）

【課題】製造工程数が少ない半導体装置の製造方法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、半導体層２０にマスク膜７１を形成する工程と、マスク膜７１をマスクとして半導体層２０に第１導電型の不純物を導入することにより、バイポーラトランジスタのオフセット領域３１を形成するとともに、ＭＯＳトランジスタのオフセット領域４２を形成する工程と、マスク膜７１を除去する工程とを具備する。さらに、素子分離膜２５、ゲート電極４４、及びマスク膜をマスクとして半導体層２０に第１導電型の不純物を導入することにより、バイポーラトランジスタのオフセット領域３１に位置するコレクタ領域３２を形成するとともに、ＭＯＳトランジスタのソース及びドレイン４２ａ，４５を形成する工程とを具備してもよい。 （もっと読む）

【課題】ゲート電極を埋め込み形成する製造方法において、膜厚の異なるゲート絶縁膜を形成する際に、半導体基板への掘り込みを防止する半導体装置の製造方法と半導体装置を提供する。
【解決手段】まず、半導体基板１１上に、半導体基板１１に達する凹部１９が設けられた層間絶縁膜１８を形成する工程を行う。次に、凹部１９の底部に露出された半導体基板１１上に、第１の半導体層３１をエピタキシャル成長させる工程を行う。次いで、第１の半導体層３１の少なくとも表面側を酸化することで、第１のゲート絶縁膜２０を形成する工程を行う。その後、第１のゲート絶縁膜２０が設けられた凹部１９にゲート電極２３’を埋め込み形成する工程を行うことを特徴とする半導体装置の製造方法およびこれにより得られる半導体装置である。 （もっと読む）

【課題】信頼性の高いＴＦＴ構造を用いた半導体装置を提供する。
【解決手段】基板１０１上に形成されたＣＭＯＳ回路において、Ｎチャネル型ＴＦＴにサブゲート配線（第１配線）１０２aとメインゲート配線（第２ゲート配線）１０７aを設ける。ＬＤＤ領域１１３は第１配線１０２aとは重なり、第２配線１０７aとは重ならない。このため、第１配線にゲート電圧を印加すればＧＯＬＤ構造となり、印加しなければＬＤＤ構造となる。回路仕様に応じてＧＯＬＤ構造とＬＤＤ構造とを使い分けることができる。 （もっと読む）

【課題】内部回路に接続された入出力端子に入力される静電気から内部回路を保護する保護回路を有する半導体集積回路に関し、簡単な構成で、保護回路の静電耐量を向上させることができる半導体集積回路を提供することを目的とする。
【解決手段】本発明は、内部回路（１１１）に接続された入出力端子（Ｔ11）に入力される静電気から内部回路（１１１）を保護する保護回路（１１３）を有する半導体集積回路において、保護回路（１１３）はドレイン−ソースが入出力端子（Ｔ11）と接地端子（Ｔ13）との間に接続され、ゲート及びバックゲートがソースに接続されたトランジスタ（ＴＲ11）から構成され、トランジスタ（ＴＲ11）のドレインとバックゲートとの間にインピーダンス（Ｒ11）を持たせたことを特徴とする。 （もっと読む）

【課題】深さの異なる複数のウェルが存在する場合にラッチアップを抑制することが可能な半導体装置とその製造方法を提供すること。
【解決手段】p型のシリコン基板２０と、シリコン基板２０に形成された浅いnウェル３４と、浅いnウェル３４の横のシリコン基板２０に形成された浅いpウェル３０と、浅いpウェル３０の横のシリコン基板２０に形成され、該pウェル３０よりも深いnウェル２８とを有し、浅いpウェル３０と深いnウェル２８との間のシリコン基板２０に、pウェル３０よりも深いpウェル２６が形成された半導体装置による。 （もっと読む）

【課題】ＰＭＯＳトランジスタのチャネル領域に圧縮応力を働かせる処理を行う工程でマスクを形成する必要がない半導体装置の製造方法を得ること。
【解決手段】ＰＭＯＳトランジスタ形成領域Ｒ_PMOS上とＮＭＯＳトランジスタ形成領域Ｒ_NMOS上のゲート電極の線幅方向の両側側面にエクステンション部２３，３３が形成されたシリコン基板１０の表面に、ＮＭＯＳトランジスタ形成領域Ｒ_NMOSの方がＰＭＯＳトランジスタ形成領域Ｒ_PMOSよりも厚くなるように酸化膜を形成する工程と、ＰＭＯＳトランジスタ形成領域Ｒ_PMOSのみシリコン基板１０が露出するようにＰＭＯＳトランジスタ形成領域Ｒ_PMOSとＮＭＯＳトランジスタ形成領域Ｒ_NMOSの酸化膜を除去する工程と、ＰＭＯＳトランジスタ形成領域Ｒ_PMOSで露出したシリコン基板１０の表面を所定の深さまでエッチングして凹部を形成する工程と、凹部にＳｉＧｅ層を選択エピタキシャル成長させる工程と、を含む。 （もっと読む）

【課題】フルシリサイドゲートを有し、かつ、適正な閾値電圧を有する半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、半導体基板１０１と、半導体基板上に設けられ、Ｈｆ、ＳｉおよびＯを含むゲート絶縁膜、あるいは、半導体基板上に設けられ、Ｚｒ、ＳｉおよびＯを含むゲート絶縁膜１０８、１０９と、ゲート絶縁膜上に設けられたｎ型ＦＥＴのゲート電極であって、シリコン含有量よりもニッケル含有量のほうが多いニッケルシリサイドからなるゲート電極１２８と、ｎ型ＦＥＴのゲート電極の底部に設けられたアルミニウム層１２７と、ゲート絶縁膜上に設けられたｐ型ＦＥＴのゲート電極であって、シリコン含有量よりもニッケル含有量のほうが多いニッケルシリサイドからなるゲート電極１２９とを備えている。 （もっと読む）

【課題】 ＤＭＯＳ電力回路、ＣＭＯＳデジタル論理回路、及びコンプリメンタリバイポーラアナログ回路の全てを単一の集積化された回路チップ上に実現するＢｉＣＤＭＯＳ構造及びその製造方法を提供することにある。
【解決手段】 基層内に下向きに延出し、且つ基層の上に配置されたエピタキシャル層内に上向きに延出し、かつエピタキシャル層の上側主面の下に配置された埋め込み絶縁領域と、エピタキシャル層内のみに配置され、かつ埋め込み絶縁領域の上側主面から上向きに延出した埋め込みウェル領域と、エピタキシャル層内に配置され、かつエピタキシャル層の上側主面からエピタキシャル層内に下向きに延出し、かつ埋め込みウェル領域の上側主面に接触する下側主面を備えたウェル領域とを有し、バイポーラトランジスタがウェル領域内に形成され、ＭＯＳトランジスタがウェル領域外のエピタキシャル層の上側主面に形成される。 （もっと読む）

【課題】
大面積を要する拡張電極に起因する寄生容量の一端を高比抵抗にすることで、エレクトリックコンデンサマイク駆動用に好適な半導体装置を得る。
【解決手段】
半導体基板２１として、比抵抗が１００〜５０００ル・ｃｍのものを準備する。基板２１上にＰ型ウェル領域２２を形成し、その表面にゲート電極２８、ソース領域２６、及びドレイン領域２７を形成してアナログ型のＭＯＳＦＥＴ素子（入力トランジスタ）２９を形成する。各回路素子を電極配線３９で結線し、絶縁膜３８上には拡張電極４０を形成する。拡張電極４０は、入力トランジスタ２９のゲート電極２８に接続される。 （もっと読む）

【課題】
埋め込み絶縁（BOX）膜の薄い完全空乏型シリコンオンインシュレータ(FDSOI)型トランジスタで、トランジスタの性能向上を図る歪印加手法の効果の増大を図る。
【解決手段】
極薄のSOI構造６を有するFDSOI型トランジスタで、極薄のBOX層４の裏側５に応力発生領域を設けてチャネル形成部分に歪を印加する。応力発生領域は、BOX裏側の所望の領域をイオン注入により非晶質化させ、しかる後に応力印加膜３を形成した状態において熱処理再結晶化を行うことにより、応力印加膜３からの応力をチャネル形成部分に転写させることで形成する。 （もっと読む）

【課題】 ＤＭＯＳ電力回路、ＣＭＯＳデジタル論理回路、及びコンプリメンタリバイポーラアナログ回路の全てを単一の集積化された回路チップ上に実現するＢｉＣＤＭＯＳ構造及びその製造方法を提供することにある。
【解決手段】 基層内に下向きに延出し、且つ基層の上に配置されたエピタキシャル層内に上向きに延出し、かつエピタキシャル層の上側主面の下に配置された埋め込み絶縁領域と、エピタキシャル層内のみに配置され、かつ埋め込み絶縁領域の上側主面から上向きに延出した埋め込みウェル領域と、エピタキシャル層内に配置され、かつエピタキシャル層の上側主面からエピタキシャル層内に下向きに延出し、かつ埋め込みウェル領域の上側主面に接触する下側主面を備えたウェル領域とを有し、バイポーラトランジスタがウェル領域内に形成され、ＭＯＳトランジスタがウェル領域外のエピタキシャル層の上側主面に形成される。 （もっと読む）

【課題】ＤＲＡＭメモリセル形成時の熱処理による負荷を低減させ、メモリセルおよびこれと同一基板上に形成されるＭＩＳＦＥＴの特性を向上させる。
【解決手段】メモリセル形成領域に、情報転送用ＭＩＳＦＥＴＱｓとキャパシタＣからなるメモリセルが形成され、論理回路形成領域に、論理回路を構成するｎチャネル型ＭＩＳＦＥＴＱｎとｐチャネル型ＭＩＳＦＥＴＱｐとが形成される半導体集積回路装置の、キャパシタＣが形成される酸化シリコン膜４１を、４５０℃〜７００℃の温度で、プラズマＣＶＤ法を用いて形成する。その結果、酸化シリコン膜４１からの脱ガス量を低減でき、脱ガスによってキャパシタＣの下部電極４３を構成するシリコン膜表面のシリコン粒の成長が阻害されず、容量を大きくすることができ、また、酸化シリコン膜４１の成膜後に、水分等を除去するための熱処理工程を省くことができ、ＭＩＳＦＥＴの特性の劣化を防止することができる。 （もっと読む）

【課題】ｐ型及びｎ型のＭＯＳＦＥＴのいずれにおいても、仕事関数が制御されていることにより、閾値電圧が低減され且つ制御されたＣＭＯＳトランジスタを有する半導体装置及びその製造方法を提供する。
【解決手段】半導体装置１００は、半導体基板１０１と、半導体基板１０１におけるｎ型ＭＯＳＦＥＴ領域の上に形成された第１のゲート電極１３１と、半導体基板１０１におけるｐ型ＭＯＳＦＥＴ領域の上に形成された第２のゲート電極１３２とを備え、第１のゲート電極１３１は、シリコン層１０７及びその上に形成された第１の金属シリサイド層１１８を含み、第２のゲート電極１３２は、金属過剰な第２の金属シリサイド層１１９を含む。 （もっと読む）