【課題】短チャネル効果を抑制すると共に、ＭＩＳトランジスタの駆動能力が劣化することを防止するＭＩＳ（Ｍｅｔａｌ Ｉｎｓｅｒｔｅｄ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを備えた半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１０における活性領域１０ｘ上に形成されたゲート絶縁膜１３と、ゲート絶縁膜１３上に形成され、第１の導電膜１４、及び該第１の導電膜１４上に形成された第２の導電膜１５からなるゲート電極１５Ａと、活性領域１０ｘにおける第２導電膜１５の側方下に形成されたエクステンション領域１６と、第１の導電膜１４上に、第２の導電膜１５の側面と接して形成された第１のサイドウォール１７とを備え、第１の導電膜１４のゲート長方向の長さは、第２の導電膜１５のゲート長方向の長さよりも大きい。 （もっと読む）

【課題】 半導体層上に形成される絶縁膜の厚さを増大させることなく、絶縁膜の絶縁破壊に対する耐圧の向上を図る半導体装置およびその製造方法を提供すること。
【解決手段】 エピタキシャル層５の表面にＬＯＣＯＳ酸化膜８を形成する。また、エピタキシャル層５には、ＬＯＣＯＳ酸化膜８の厚さよりも大きな厚さを有する第１絶縁体１３を埋設する。そして、第１絶縁体１３上に抵抗素子３を形成する。これにより、抵抗素子３とエピタキシャル層５との間に、第１絶縁体１３を介在させる。エピタキシャル層５と抵抗素子３との間に印加される電圧が第１絶縁体１３に分散されるので、抵抗素子３への電圧の印加に伴うＬＯＣＯＳ酸化膜８の印加電圧を低減することができる。 （もっと読む）

【課題】三次元半導体装置における特性を向上させることができる製造方法および装置構成を提供する。
【解決手段】第１半導体膜（９）上にカーボンナノチューブを備えるプラグ電極（１５）を形成する工程、形成されたプラグ電極（１５）の周囲に層間絶縁膜（１６，１８）を形成する工程、層間絶縁膜の表面を平滑化してプラグ電極（１５）の頂部を露出させる工程、層間絶縁膜およびプラグ電極の頂部上に非晶質の第２半導体膜を形成する工程、非晶質の第２半導体膜にエネルギーを供給して露出したプラグ電極（１５）を触媒として機能させて非晶質の第２半導体膜を結晶化させ結晶化した第２半導体膜（２３）とする工程を備える。 （もっと読む）

【課題】ブレークダウン電圧の向上とオン抵抗の低減を同時に可能とする半導体装置を提供する。
【解決手段】半導体装置は、第１領域１２、ソース領域２０、第２領域１４、ドレイン領域３０、ゲート絶縁層６０、フィールド絶縁層５０、ゲート電極４０を具備する。第１領域１２は表面領域に設けられる。ソース領域２０は第１領域１２の表面領域に設けられる。第２領域１４は表面領域に設けられる。ドレイン領域３０は第２領域１４の表面領域に設けられる。ゲート絶縁層６０はソース領域２０と第２領域１４との間の表面上に設けられる。フィールド絶縁層５０はドレイン領域３０とゲート絶縁層６０との間の表面領域に設けられる。ゲート電極４０はゲート絶縁層６０とフィールド絶縁層５０の一部を覆う。フィールド絶縁層５０はゲート電極４０と重なる部分で、ゲート絶縁層６０側が薄くなるような段差５１を有する。 （もっと読む）

【課題】本発明は、ＰＭＩＳトランジスタ側とＮＭＩＳトランジスタ側とでシリサイド層の組成のバラツキを防止でき、またトランジスタのゲート形状の不安定化を防止できる、ＣＭＩＳトランジスタの製造方法を提供する。
【解決手段】ゲート絶縁膜１０３とＮ−ｍｅｔａｌ１０４と多結晶シリコン１０６とが当該順に積層した第一のゲート構造Ｇ１を形成する。ゲート絶縁膜１０３と多結晶シリコン１０６とが当該順に積層した第二のゲート構造Ｇ２を形成する。第一、二のゲート構造Ｇ１，Ｇ２をマスクした状態で、各ゲート構造Ｇ１，Ｇ２の両脇における半導体基板１０１上を、シリサイド化させる。そして、第一、二のゲート構造Ｇ１，Ｇ２を構成する多結晶シリコン１０６を、シリサイド化させる。 （もっと読む）

【課題】トリプル・ウェル構造を有する半導体装置において、製造歩留まり及び製品信頼性を向上させることのできる技術を提供する。
【解決手段】ｐ型の基板Ｓｕｂ内に形成された深いｎ型ウェルＤＮＷ０、浅いｐ型ウェルＰＷ及び浅いｎ型ウェルＮＷが形成された領域と異なる領域に浅いｐ型ウェルＰＷ１００を形成し、この浅いｐ型ウェルＰＷ１００内に形成されたｐ型拡散タップＰＤ１００と、深いｎ型ウェルＤＮＷ０内の浅いｎ型ウェルＮＷ０内に形成されたｐ型拡散タップＰＤ０とを第２層目の配線を用いて結線し、深いｎ型ウェルＤＮＷ０内に形成されたｎＭＩＳ２００ｎのゲート電極及びｐＭＩＳ２００ｐのゲート電極と、基板Ｓｕｂ内に形成されたｎＭＩＳ１００ｎのドレイン電極及びｐＭＩＳ１００ｐのドレイン電極とを第２層目以上の配線を用いて結線する。 （もっと読む）

【課題】スループットを向上できる半導体装置の製造方法を提供する。
【解決手段】第１絶縁膜１５に覆われた第１半導体パターン１３ｅを第１活性領域７の上方に形成し、第２半導体パターン１３ａを第２活性領域３の上方に形成し、第１絶縁膜１５と第１、第２半導体パターン１３ａ、１３ｅの上方に第２絶縁膜２５を形成し、第２絶縁膜２５及び第１絶縁膜１５をエッチングして第１半導体パターン１３ｅに達する深さの開口を形成し、第２絶縁膜２５をパターニングして第２半導体パターン１３ａの側面にサイドウォールを形成し、第１、第２半導体パターン１３ａ、１３ｅのそれぞれの上に金属膜を形成し、第１、第２半導体パターン１３ａ、１３ｅと金属膜３１を反応させることによりシリサイド層３１ａ、３１ｅを形成する工程を含む。 （もっと読む）

【課題】ｄｖ／ｄｔサージにより、寄生容量を充放電する変位電流が発生することを抑制し、回路の誤動作を防止する手段を提供する。
【解決手段】低電位基準回路部ＬＶと対応するように第１リードフレーム３ａを配置すると共に、高電位基準回路部ＨＶと対応するように第２リードフレーム３ｂを配置することにより、絶縁基板２のうち低電位基準回路部ＬＶの下方に位置する部分に関しては、低電位基準回路部ＬＶと第１リードフレーム３ａとにより同電位に挟まれた状態となるようにし、絶縁基板２のうち高電位基準回路部ＨＶの下方に位置する部分は、高電位基準回路部ＨＶと第２リードフレーム３ｂとにより同電位に挟まれた状態となるようにする。 （もっと読む）

【課題】アンチヒューズ素子のゲート電極と半導体基板間で形成される導電パスの接触抵抗値を安定させる。また、導通状態におけるアンチヒューズ素子の抵抗値のばらつきを抑制し、抵抗値を低く保って、アンチヒューズ素子の導通状態の誤判定の発生を抑制する。
【解決手段】半導体基板と、第１ゲート絶縁膜と第１ゲート電極と、第１ゲート電極の下の半導体基板内に設けられた高濃度不純物領域と、半導体基板内の高濃度不純物領域を挟んだ両側に設けられ高濃度不純物領域と同じ導電型の不純物を含有する第１ソース・ドレイン領域と、を有するアンチヒューズ素子を備えたことを特徴とする半導体装置。 （もっと読む）

【課題】接触抵抗の増加が抑制されたピラー形状の縦型ＭＯＳトランジスタを用いた半導体装置を提供する
【解決手段】基部１ａと複数のピラー部１Ａとを有するシリコン基板１と、基部１ａに設けられた一方のソースドレイン領域６と、ピラー部１Ａの側面１ｂを覆うゲート絶縁膜４と、ゲート絶縁膜４を介してピラー部１Ａの側面１ｂを覆うゲート電極５と、ピラー部１Ａの上部に設けられた他方のソースドレイン領域１２と、他方のソースドレイン領域１２と接続されるコンタクトプラグ９とを備え、ピラー部１Ａの上面１ｃの全面にコンタクトプラグ９が接続されていることを特徴とする半導体装置１０。 （もっと読む）

【課題】微細で精度が高く、歩留まりが向上した半導体装置を提供する。
【解決手段】半導体装置は、第１トランジスタ２と第２トランジスタ５とを具備する。第１トランジスタ２は、半導体基板１００上に第１ゲート絶縁膜５１を介して形成された第１ゲート電極２１と第１ソース・ドレイン領域３１と第１共通ソース・ドレイン領域３０とを備える。第２トランジスタ５は、半導体基板１００上に第２ゲート絶縁膜５１を介して形成された第２ゲート電極２２と第２ソース・ドレイン領域３１と第１共通ソース・ドレイン領域３０とを備える。第１ゲート電極２１及び第２ゲート電極２２は、第１共通ソース・ドレイン領域３０のコンタクトである第１ノード電極４１の両側壁に設けられている。 （もっと読む）

【課題】サージ電圧によって自身が破壊されるのを防止した静電保護回路を提供する。
【解決手段】ｐＭＯＳトランジスタ２０のゲート電極２５が、接合ゲート型電界効果トランジスタ３０のソース電極、ソース電位取出領域３４、チャネル領域３２、ドレイン電位取出領域３５およびドレイン電極を介して参照電位線路Ｌ_４に電気的に接続されている。ｐＭＯＳトランジスタ２０のソース電極とボディ電極とがそれぞれ信号線路Ｌ_１に電気的に接続されている。これにより、信号線路Ｌ_１にサージ電圧が印加され、サージ電圧がボディ領域２１とソース領域２２とに伝わり、ボディ領域２１とソース領域２２とがサージ電圧となった場合には、ボディ領域２１のうちゲート電極２５直下の部分にｐ型チャネル（図示せず）が形成され、ソース領域２２のサージ電圧がｐ型チャネルを介してドレイン領域２３に伝わり、参照電位線路Ｌ_４へ放電される。 （もっと読む）

【課題】プラズマプロセスによるゲート絶縁膜へのプラズマチャージを緩和させることができる半導体装置及びその製造方法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、基板上にゲート絶縁膜４及びゲート電極５を順に形成し、第１の層間絶縁膜８を形成後、コンタクトホール１１ａ、１１ｂ及び１１ｃと溝１１を形成し、そこにＷプラグ９ａ、９ｂ、９ｃ及び９を埋め込み、Ａｌ配線１０ａ、１０ｂ及び１０ｃを形成し、ゲート電極及び保護ダイオードを囲むＡｌシールド用配線１０を形成し、第２の層間絶縁膜１２を形成し、ｖｉａホール１５及び１５ａを形成し、Ｗプラグ１３及び１３ａを埋め込み、Ａｌ配線１４を形成する工程を具備し、Ｗプラグ１３とＷプラグ１３ａは第３の配線１４によって電気的に接続されていることを特徴とする。 （もっと読む）

【課題】半導体層を剥離後の半導体基板を再利用しつつ、特性が均一なチャネル領域とソース／ドレイン領域とを提供することを課題とする。
【解決手段】予め半導体基板にチャネル領域とソース／ドレイン領域の複数層の厚さに対応するイオン注入領域を形成し、この基板を水素注入よる転写法に使用することで、上記課題を解決する。 （もっと読む）

【課題】長期間の動作が安定する、スピンＭＯＳＦＥＴを有する論理回路を提供することを可能にする。
【解決手段】ｎ型もしくはｐ型のスピンＭＯＳＦＥＴ４と、ｎ（ｎ≧２）個の入力端子と、スピンＭＯＳＦＥＴのゲートとｎ個の入力端子との間にそれぞれ設けられたｎ個のコンデンサ６，８とを有する入力回路と、駆動電源とスピンＭＯＳＦＥＴのゲートとの間に設けられた第１の抵抗Ｒ_ｐ１と、駆動電源とスピンＭＯＳＦＥＴのゲートとの間に第１の抵抗と直列に接続され、ゲートにリセット信号を反転した信号を受けるｐ型ＭＯＳＦＥＴ１０_１と、接地電源とスピンＭＯＳＦＥＴのゲートとの間に設けられた第２の抵抗Ｒ_ｎ１と、接地電源とスピンＭＯＳＦＥＴのゲートとの間に第２の抵抗と直列に接続され、ゲートにリセット信号を受けるｎ型ＭＯＳＦＥＴ１２_１と、を備えたことを特徴とする。 （もっと読む）

【課題】トランジスタの性能の低下を抑制できる半導体装置を提供する。
【解決手段】第一のトランジスタ１１、第二のトランジスタ１２、ゲート構造１３を被覆する応力付与層１６を設ける工程の前段で、第二のトランジスタ１２上に他のシリコン酸化膜１４を形成し第二のトランジスタ１２上に所定の厚みのシリコン酸化膜１８を形成する。第二のトランジスタ１２及びゲート構造１３上の応力付与層１６を除去し第一のトランジスタ１１上に応力付与層１６を残す工程にて、第二のトランジスタ１２上のシリコン酸化膜が第一のトランジスタ１１上のシリコン酸化膜よりも過剰に薄くなってしまうことが防止される。第一のトランジスタ１１及び第二のトランジスタ１２上のシリコン酸化膜１５，１８等を除去する際に第二のトランジスタ１２上のシリコン酸化膜が薄いため第二のトランジスタ１２のソース領域、ドレイン領域が削れてしまうことを防止できる。 （もっと読む）

【課題】熱処理において、基板の反りを抑制し、基板の局部的な温度変化によって生じる品質不良を抑制することを目的の一とする。
【解決手段】処理室と、処理室内に設けられた支持台と、支持台上に設けられ、被処理基板を支持する複数の支持体と、被処理基板を加熱する加熱手段とを設け、支持台に支持体を脱着可能な固定部を複数設け、複数の支持体を複数の固定部に選択的に取り付けることにより、複数の支持体の位置を可変可能とする。 （もっと読む）

【課題】縦型ＭＯＳトランジスタの高集積化、高性能化。
【解決手段】基板上の絶縁膜上に平面状半導体層及び複数の平面状半導体層上の柱状半導体層を形成し、平面状半導体層を素子に分離し、平面状半導体層に不純物領域を形成し、その後に表面の少なくとも一部に絶縁膜を形成し、絶縁膜上に導電膜を形成し、絶縁膜及び前記導電膜をエッチバックし、柱状半導体層側面の絶縁膜及び導電膜を所望の長さに形成し、ゲート電極を形成し、導電膜及び絶縁膜を選択的にエッチングにより除去し、ゲート電極及び前記ゲート電極から延在するゲート配線を形成し、複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタのうち、第１のＭＯＳトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部と第２のＭＯＳトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部とを接続する第１のシリサイド層を形成する。 （もっと読む）

【課題】電荷移動度を向上させる歪みをチャネル領域に発生させる結晶層をチャネル領域下に有し、かつリーク電流経路が形成されることを抑制できる半導体装置を提供する。
【解決手段】一態様に係る半導体装置は、半導体基板１と、前記半導体基板上に形成された第１の半導体結晶層１４と、前記第１の半導体結晶層上にゲート絶縁膜１１を介して形成されたゲート電極１３と、前記第１の半導体結晶層内の前記ゲート絶縁膜下の領域に形成されたチャネル領域１５と、前記第１の半導体結晶層内の前記チャネル領域を挟んだ領域に形成されたソース・ドレイン領域１６と、前記半導体基板と前記チャネル領域との間に形成され、前記第１の半導体結晶層を構成する結晶よりも格子定数の大きい結晶からなり、前記半導体基板と前記第１の半導体層の間に、前記第２の半導体結晶層１７を挟んで形成された埋込絶縁体層１８と、を有する。 （もっと読む）

【課題】
ロジックプロセスとの整合性の高い、メモリセルを含む半導体装置及びその製造方法を提供する。
【解決手段】
半導体装置は、半導体基板の主面側に画定され、各々が、長尺状の平面視形状を有し、トランジスタ部とキャパシタ部を含む、複数の活性領域と、活性領域を取り囲んで半導体基板に形成された溝部と、該溝部を埋め込んだ絶縁材とを含むＳＴＩと、各活性領域のキャパシタ部の幅方向両側のＳＴＩの絶縁材を底部を残して掘り下げ、活性領域側壁を露出するキャパシタ用凹部と、各活性領域のトランジスタ部上面上に形成され、第１絶縁膜とその上の第１導電層とを含む絶縁ゲート電極構造と、各活性領域のキャパシタ部の上面上と露出された側面上に形成され、第１絶縁膜と同一材料で形成された第２絶縁膜と、第２絶縁膜を覆い、複数の活性領域に亘って、第１導電層と同一材料で形成された第２導電層とを含むＭＩＳキャパシタ構造と、を有する。 （もっと読む）