量子井戸トランジスタは、ゲルマニウムの量子井戸チャネル領域を有する。シリコンを含有したエッチング停止領域が、チャネル近くへのゲート誘電体の配置を容易にする。ＩＩＩ−Ｖ族材料のバリア層がチャネルに歪みを付与する。チャネル領域の上及び下の傾斜シリコンゲルマニウム層によって性能が向上される。複数のゲート誘電体材料によって、ｈｉｇｈ−ｋ値のゲート誘電体の使用が可能になる。
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【課題】発熱に対して効率的に冷却を行うことができる、半導体装置を提供する。
【解決手段】半導体層の表面に形成された活性領域５，６と、Ｎ型の不純物を有する半導体から成るＮ型ゲート７Ｎと、Ｐ型の不純物を有する半導体から成るＰ型ゲート７Ｐと、Ｎ型ゲート７Ｎ及びＰ型ゲート７Ｐ及び活性領域５，６に接続された第１の金属配線１３と、Ｐ型ゲート７Ｐ及びＮ型ゲート７Ｎに接続された第２の金属配線と１５、第２の金属配線１５に接続され、熱を外部に放出するための放熱部１９とを含む冷却機構素子を備えた半導体装置を構成する。 （もっと読む）

【課題】リーク電流の少ない静電気保護素子を提供する。
【解決手段】半導体基板１００ｎと、半導体基板内に形成され、第１の導電型の不純物が拡散された第１のウェル１０１と、第１のウェル内に、第１のウェルの一部の領域を挟んで形成され、第２の導電型の不純物が拡散されたコレクタ領域１１０及びエミッタ領域１１２と、第１のウェル内に、前記エミッタ領域と分離する第１の分離領域１０２を挟んで形成され、第１のウェル内に拡散された不純物の濃度よりも高い濃度の、第１の導電型の不純物が拡散されたベース拡散領域１１４と、前記エミッタ領域下方から前記エミッタ領域と前記ベース拡散領域との間までの第１のウェル内の領域に形成され、第２の導電型の不純物が拡散された拡散領域１０３ａとを備えた静電気保護素子。 （もっと読む）

【課題】薄膜トランジスタ及びＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造のキャパシタを備える平板表示装置及びその製造方法を提供する。
【解決手段】第１領域の基板上に半導体で形成された活性層と、第２領域の基板上に半導体で形成された下部電極と、活性層及び下部電極を含む上部に形成された第１絶縁層と、活性層上の第１絶縁層上に第１導電層及び第２導電層で形成されたゲート電極と、下部電極上の第１絶縁層上に第１導電層で形成された上部電極と、ゲート電極及び上部電極を含む上部に形成され、活性層及び上部電極が露出するようにパターニングされた第２絶縁層と、露出した活性層に接続されるソース電極及びドレイン電極とを備える。 （もっと読む）

【課題】半導体装置を構成するトランジスタを製造する際にトランジスタ能力のばらつきが発生しても、期待通りの性能を発揮することができる半導体装置を提供する。
【解決手段】半導体基板１００上に、トランジスタ１０４Ａ及び１０４Ｂと、電極パッド１０６とが形成されている。電極パッド１０６の上側領域を除く半導体基板１００を覆うように、保護膜１０７が形成されている。トランジスタ１０４Ａの上側領域を除く保護膜１０７を覆うように、凸方向に応力１６０を生じる保護膜１０８が形成されている。保護膜１０８によって、トランジスタ１０４Ｂの能力を基準として、トランジスタ１０４Ａの能力が相対的に高く又は低く変動している。 （もっと読む）

【課題】エネルギー耐量、負サージ耐量を確保しながら、できる限り低コストの内燃機関用点火装置用半導体装置を提供すること。
【解決手段】ＩＧＢＴが前記コレクタ電極とゲート電極間にクランプダイオードを備え、ＩＧＢＴのｐ⁺２５とｎ型ベース層２６の間に不純物濃度の異なる２層のｎ型バッファ層２４、５０を有するＩＧＢＴであって、前記２層のバッファ層の合計厚さが５０μｍ以下であって、総不純物量を２０×１０¹³ｃｍ^-2以下とする。 （もっと読む）

【課題】内部応力を有する膜を基板の裏面にのみ形成することにより、基板の反り量を抑制し、その際に基板の表面にダメージを与えず、裏面に対する成膜と表面に対するパターン形成とを一貫して行う半導体製造装置を得られるようにする。
【解決手段】基板に薬液を塗布する薬液塗布部１０２と、基板を加熱する加熱処理部１０４と、基板の表面にレジストを塗布するレジスト塗布部１０７と、そのレジストに所定のパターンを露光する露光部１０５と、そのレジストを現像することにより所定のパターンを得る現像部１０８とを備えている。薬液塗布部１０２は、基板を浮遊した状態で、基板を回転させながら基板の裏面にのみ薬液を塗布する薬液塗布手段を有し、加熱処理部１０４は、基板に熱処理を行うことにより、内部応力を有する応力印加膜を成膜する熱処理手段を有し、裏面に応力印加膜の成膜を行うことと、表面に所定のパターンを形成する処理とを一貫して行う。 （もっと読む）

【課題】基板処理の効率を高めることができ、また半導体膜の移動度を高めることができるレーザー結晶化法を用いた半導体製造装置を提供する。
【解決手段】半導体膜を成膜する成膜装置と、レーザー装置とを備えたマルチチャンバー方式の半導体製造装置であり、レーザー装置は、被処理物に対するレーザー光の照射位置を制御する第１の手段と、レーザー光を発振する第２の手段（レーザー発振装置１２１３）と、前記レーザー光を加工または集光する第３の手段（光学系１２１４）と、前記第２の手段の発振を制御し、なおかつ第３の手段によって加工されたレーザー光のビームスポットがマスクの形状のデータ（パターン情報）に従って定められる位置を覆うように前記第１の手段を制御する第４の手段とを有する。 （もっと読む）

【課題】 ゲートとドレインの間で生じる電界集中を緩和する半導体装置を提供する。
【解決手段】本発明によれば，半導体基板上にゲート絶縁膜を介して形成された第１のゲート電極と、前記半導体基板上に前記ゲート絶縁膜を介して形成され、かつ、第１のゲート電極の側面に絶縁性のスペーサを介して配置された第２のゲート電極と、第１及び第２のゲート電極を挟むように前記半導体基板上に形成されたソース領域及びドレイン領域と、第１のゲート電極下方における前記半導体基板の一部の領域を挟むように形成され、第２のゲート電極及び前記ソース領域及びドレイン領域と重なるように形成された電界緩和領域と、を備える半導体装置が提供される。 （もっと読む）

【課題】 半導体装置に関し、ソース・ドレイン領域を実効的に埋込Ｓｉ混晶層で構成する際の電気的特性を向上する
【解決手段】 一導電型シリコン基体と、一導電型シリコン基体上に設けたゲート絶縁膜と、ゲート絶縁膜の上に設けたゲート電極とゲート電極の両側の一導電型シリコン基体に設けた逆導電型エクステンション領域と、逆導電型エクステンション領域に接するとともに、一導電型シリコン基体に形成された凹部に埋め込まれた逆導電型Ｓｉ混晶層とを備えた半導体装置であって、逆導電型Ｓｉ混晶層が、第１不純物濃度Ｓｉ混晶層／第２不純物濃度Ｓｉ混晶層／第３不純物濃度Ｓｉ混晶層を有し、第２不純物濃度を第１不純物濃度及び第３不純物濃度よりも高くする。 （もっと読む）

【課題】ＭＯＳトランジスタの高耐圧化、オン抵抗の低減、ＨＣＩ耐性の向上、及びデザインルールの縮小を実現する。
【解決手段】ＭＯＳトランジスタのドレインは、チャネル長方向で一端がＰ型低濃度ウェル３内に配置され、他端がＰ型ウェル５内に配置されたＮ型低濃度ドレイン７と、低濃度ウェル３上の低濃度ドレイン７内に低濃度ドレイン７の端部とは間隔をもって配置されたＮ型高濃度ドレイン９からなる。ソースは、チャネル長方向で一端が低濃度ドレイン７とは間隔をもって低濃度ウェル３内に配置され、他端がウェル５内に配置されたＮ型高濃度ソース１１と、低濃度ウェル３内で高濃度ソース１１に隣接し、低濃度ドレイン７とは間隔をもって配置されたＮ型低濃度ソース１３からなる。ゲート電極１９は、高濃度ドレイン９−低濃度ソース１３間の低濃度ウェル３上及び低濃度ドレイン７上に高濃度ドレイン９とは間隔をもって配置されている。 （もっと読む）

【課題】トランジスタを構成する各部材の抵抗を小さくし、トランジスタのオン電流の向上を図り、集積回路の高性能化を図ることを課題の一とする。
【解決手段】単結晶半導体基板上に絶縁層を介して設けられ、素子分離絶縁層によって素子分離されたｎ型ＦＥＴ及びｐ型ＦＥＴを有する半導体装置であって、それぞれのＦＥＴは、半導体材料を含むチャネル形成領域と、チャネル形成領域に接し、半導体材料を含む導電性領域と、導電性領域に接する金属領域と、チャネル形成領域に接するゲート絶縁層と、ゲート絶縁層に接するゲート電極と、金属領域を一部に含むソース電極またはドレイン電極と、を有する。 （もっと読む）

【課題】トランジスタを構成する各部材の抵抗を小さくし、トランジスタのオン電流の向上を図り、集積回路の高性能化を図ることを課題の一とする。
【解決手段】単結晶半導体基板上に絶縁層を介して設けられ、素子分離絶縁層によって素子分離されたｎ型ＦＥＴ及びｐ型ＦＥＴを有する半導体装置であって、それぞれのＦＥＴは、半導体材料を含むチャネル形成領域と、チャネル形成領域に接し、半導体材料を含む導電性領域と、導電性領域に接する金属領域と、チャネル形成領域に接するゲート絶縁層と、ゲート絶縁層に接するゲート電極と、金属領域を一部に含むソース電極またはドレイン電極と、を有する。 （もっと読む）

【課題】後続の工程に伴う埋め込みゲートの酸化を防止し、ビットラインコンタクト及びストレージノードコンタクトと基板との間のコンタクト面積を増加させ、コンタクト抵抗を低減し、ビットラインコンタクト及びストレージノードコンタクトと埋め込みゲートとの間のＧＩＤＬを低減し、自己整合コンタクト不良を防止することのできる半導体装置の製造方法を提供すること。
【解決手段】本発明の半導体装置の製造方法は、基板の全面にプラグ導電膜を形成するステップと、前記プラグ導電膜をエッチングしてランディングプラグを形成するステップと、前記ランディングプラグ間の基板をエッチングしてトレンチを形成するステップと、前記トレンチの表面上にゲート絶縁膜を形成するステップと、前記ゲート絶縁膜上に前記トレンチの一部を埋め込む埋め込みゲートを形成するステップと、を含むことを特徴とする。 （もっと読む）

【課題】酸化物半導体層を用いた薄膜トランジスタにおいて、酸化物半導体層とソース電極層又はドレイン電極層との間のコンタクト抵抗を低減し、電気特性を安定させた薄膜トランジスタを提供する。また、該薄膜トランジスタの作製方法を提供する。
【解決手段】酸化物半導体層を用いた薄膜トランジスタにおいて、酸化物半導体層の上に、酸化物半導体層より導電率の高いバッファ層を形成し、該バッファ層の上にソース電極層及びドレイン電極層を形成し、酸化物半導体層とソース電極層又はドレイン電極層とがバッファ層を介して電気的に接続されるように薄膜トランジスタを形成する。また、バッファ層に逆スパッタ処理及び窒素雰囲気下での熱処理を行うことにより、酸化物半導体層より導電率の高いバッファ層を形成する。 （もっと読む）

【課題】高誘電率ゲート絶縁膜およびメタルゲート電極を備えたＣＭＩＳＦＥＴの性能を向上させる。
【解決手段】ｎチャネル型ＭＩＳＦＥＴＱｎは、半導体基板１のｐ型ウエルＰＷの表面上に、ゲート絶縁膜として機能するＨｆ含有絶縁膜３ａを介して形成されたゲート電極ＧＥ１を有し、ｐチャネル型ＭＩＳＦＥＴＱｐは、ｎ型ウエルＮＷの表面上に、ゲート絶縁膜として機能するＨｆ含有絶縁膜３ｂを介して形成されたゲート電極ＧＥ２を有している。ゲート電極ＧＥ１，ＧＥ２は、金属膜７とその上のシリコン膜８との積層構造を有している。Ｈｆ含有絶縁膜３ａは、Ｈｆと希土類元素とＳｉとＯとＮとからなる絶縁材料膜またはＨｆと希土類元素とＳｉとＯとからなる絶縁材料膜であり、Ｈｆ含有絶縁膜３ｂは、ＨｆとＡｌとＯとＮとからなる絶縁材料膜またはＨｆとＡｌとＯとからなる絶縁材料膜である。 （もっと読む）

【課題】歪みの高いキャリア移動領域における寄生抵抗及びエネルギー障壁を小さくするための半導体装置を提供する。
【解決手段】半導体基板１上にゲート絶縁膜７を介して形成されたゲート電極１３ｂと、半導体基板１のうちゲート電極１３ｂの下方に形成されるチャネル領域６ｃと、チャネル領域６ｃの両側方に形成され、第１炭素濃度で炭素を含み、第１リン濃度でリンを含む第１の炭化シリコン層２３と、第１の炭化シリコン層２３上にチャネル領域６ｃに接合して形成され、第１リン濃度より多い第２リン濃度でリンを含み、第１炭素濃度以下の第２炭素濃度で炭素を含む第２の炭化シリコン層２４とを有する。 （もっと読む）

【課題】１０ＧＨｚ程度以上のクロック周波数での動作が可能な高速半導体装置の提供。
【解決手段】ｎ−ＭＯＳＦＥＴ１００ｎ、ｐ−ＭＯＳＦＥＴ１００ｐを有し、ｎ−ＭＯＳＦＥＴのチャンネルを形成する第１の領域の表面が（１００）面から±１０°以内の面または（１１０）面から±１０°以内の面のを有し、ｐ−ＭＯＳＦＥＴのチャンネルを形成する第２の領域の表面が（（１１０）面から±１０°以内の面または（１００）面から±１０°以内の面のを有し、第１及び第２の領域の各々から各々の両端の前記ソース電極、ドレイン電極の各々までの抵抗を４Ω・μｍ以下とし、かつ第１の領域と第１のゲート絶縁層との界面及び第２の領域と第２のゲート絶縁層との界面を、各領域のソースからドレインに向かう方向での長さ２ｎｍにおけるピーク・トゥ・バレイが０．３ｎｍ以下であるような平坦度とした半導体装置。 （もっと読む）

【課題】電界効果型トランジスタを備えた半導体装置において、チャネル抵抗を低減する。
【解決手段】厚さ方向に沿って互いに反対側に位置する第１主面Ｓ１および第２主面Ｓ２を持つ半導体基板１に、トレンチゲート型の電界効果型トランジスタを有する半導体装置であって、前記トレンチゲート型の電界効果型トランジスタは、前記第１主面Ｓ１側に第１半導体領域２と、前記第２主面Ｓ２側に第２半導体領域５と、その間に半導体ウェル領域３と、第２主面と交差する第１方向Ａに延びるように形成された溝部９と、その内面にゲート絶縁膜６を介して形成されたゲート電極８とを備え、ゲート電極８の底部ＢＧは第１半導体領域２にあり、ウェル底部ＢＷは、ウェル深部ＤＢＷとウェル浅部ＳＢＷとを有し、ウェル深部ＤＢＷは、ゲート絶縁膜６に対して、ウェル浅部ＳＢＷよりも遠い領域にあることを特徴とする。 （もっと読む）

【課題】微細なＭＯＳ素子と共存する。
【解決手段】支持基板５と、埋込シリコン酸化膜６と、第１高濃度不純物層９及び低不純物濃度層とからなる活性層１５、とで構成されるＳＯＩ基板を適用した誘電体分離型半導体集積装置１０において、高耐圧半導体素子形成領域を囲んで形成される素子分離領域は、多重溝１００と、多重溝の側壁に設けた第１酸化膜１０５と、第１酸化膜と隣接して多重溝側壁に沿って形成された第２高濃度不純物層１１０と、第２高濃度不純物層の略上部にＬＯＣＯＳ酸化膜５０を介して配設された低抵抗層Ｐ２と、前記低抵抗層に積層された第２酸化膜７０，７５，８０と、を備えて構成され、低抵抗層は、第２高濃度不純物層、あるいはドレイン電極と略同電位であり、第２酸化膜の表面でエミッタ電極が前記高耐圧半導体素子形成領域から隣接領域へ引き出されている。 （もっと読む）