【課題】抵抗特性のばらつきが少ない抵抗素子を低コストで形成することを可能とした半導体装置の製造方法及び半導体装置を提供する。
【解決手段】ＳＯＩ領域のＳｉ基板１上にＳｉＧｅ層を形成する工程と、ＳｉＧｅ層上にＳｉ層１３を形成する工程と、Ｓｉ層１３及びＳｉＧｅ層を平面視で抵抗素子の形状に形成する工程と、Ｓｉ層１３及びＳｉＧｅ層の各側面にサイドウォール１７を形成する工程と、ＳｉＧｅ層を露出する溝部１９を形成する工程と、サイドウォール１７によりＳｉ層１３の側面が支えられた状態で、溝部１９を介してＳｉＧｅ層をエッチングすることにより、Ｓｉ層１３とＳｉ基板１との間に空洞部２１を形成する工程と、を含む。 （もっと読む）

【課題】１個の島状半導体を用いてインバータを構成することにより、高集積なＳＧＴを用いたＣＭＯＳインバータ回路からなる半導体装置を提供する。
【解決手段】島状半導体層の周囲を取り囲む第１のゲート絶縁膜と、第１のゲート絶縁膜の周囲を取り囲むゲート電極と、ゲート電極の周囲を取り囲む第２のゲート絶縁膜と、第２のゲート絶縁膜の周囲を取り囲む筒状半導体層と、島状半導体層の上部に配置された第１の第１導電型高濃度半導体層と、島状半導体層の下部に配置された第２の第１導電型高濃度半導体層と、筒状半導体層の上部に配置された第１の第２導電型高濃度半導体層と、筒状半導体層の下部に配置された第２の第２導電型高濃度半導体層と、を有することを特徴とする半導体装置により、上記課題を解決する。 （もっと読む）

【課題】トランジスタに接続される配線がトランジスタのチャネル幅方向と垂直の方向から導入される場合においても、ＥＳＤに対する保護動作時にトランジスタ全体で均一に動作することのできるＥＳＤ保護用のＮ型ＭＯＳトランジスタを有する半導体装置を提供する。
【解決手段】ドレイン領域とソース領域がひとつずつゲート電極を挟んで交互に配置された、複数のトランジスタが一体化した構造を有するＥＳＤ保護用のＮ型ＭＯＳトランジスタにおいて、ドレイン領域に接続される第１のメタル配線とソース領域に接続される第１のメタル配線の片方あるいは両方が、第２のメタル配線と接続されており、第１のメタル配線と第２のメタル配線とを電気的に接続するための一定の大きさを有するビアホールの配置数を、ＥＳＤ保護用のＮ型ＭＯＳトランジスタへ外部から配線される配線の距離に応じて、１から３までの個数比となるように形成する。 （もっと読む）

【課題】半導体装置内の局所配線を簡単な工程で形成するための半導体装置の製造方法を提供する。
【解決手段】シリコン基板１０１上に１又は複数の半導体素子が作り込まれてなる半導体装置に局所配線構造を形成する際に、半導体素子の２つの導電領域を絶縁している絶縁領域に、この２つの導電領域を接続するようにシリコン膜１０４又は第１金属膜１０９を形成し（第１工程）、形成されたシリコン膜又は第１金属膜上に無電解めっき法により選択的に第２金属膜１１０を形成する（第２工程）。 （もっと読む）

【課題】トランジスタの特性ばらつきによる遅延回路の遅延時間の変動を抑制することが可能で、更に、製造工程における加工ばらつきに強く、レイアウト拡張性に優れた半導体集積回路を小面積に提供する。
【解決手段】第１の電源ＶＤＤと第２の電源（接地電源）との間に直列に接続されたＰ型ＭＯＳトランジスタＭＰ１１と２以上のＮ型ＭＯＳトランジスタＭＮ１１、ＭＮ１２とが備えられる。入力端子ＩＮは前記Ｐ型ＭＯＳトランジスタＭＰ１１のゲート端子と前記Ｎ型ＭＯＳトランジスタＭＮ１１、ＭＮ１２のゲート端子とに接続される。更に、Ｐ型ＭＯＳトランジスタＭＰ１１とＮ型ＭＯＳトランジスタＭＮ１１の接点である出力端子ＯＵＴに接続した１以上の容量素子Ｃ１を有し、Ｐ型ＭＯＳトランジスタＭＰ１１の駆動能力を、２以上に直列接続したＮ型ＭＯＳトランジスタＭＮ１１、ＭＮ１２の総駆動能力よりも大きく構成する。 （もっと読む）

【課題】相補型ＬＤＭＯＳトランジスタとＣＭＯＳトランジスタとを混載した半導体装置を、トランジスタ毎の特性のばらつきを抑制して製造する。
【解決手段】同一半導体基板にＣＭＯＳトランジスタと相補型ＬＤＭＯＳトランジスタを混載した半導体装置の製造方法であって、ＬＤＭＯＳトランジスタのｐ型及びｎ型ボディ層を形成する際、ゲート電極形成に用いたフォトレジストをそのままマスクとして用いる。 （もっと読む）

入力／出力（「Ｉ／Ｏ」）回路（１００）は、シリサイドブロック（１０２）を用いて入力ピン（１１０）に結合された第１のＮチャネル金属酸化物半導体（「ＮＭＯＳ」）電界効果トランジスタ（「ＦＥＴ」）（１０４）を有する。第１のＰチャネル金属酸化物半導体（「ＰＭＯＳ」）ＦＥＴ（１０６）はこの入力ピンに直接結合され、そのＮウェルはＥＳＤウェルバイアス回路（１２４）に電気的に結合される。ＮＭＯＳ低電圧差動信号（「ＬＶＤＳ」）ドライバ（２２２）も入力ピンに直接接続され、このドライバはカスケード接続されたＮＭＯＳ ＦＥＴ（２２４，２２６）を有する。ＬＶＤＳドライバの第１のＮＭＯＳ ＦＥＴ（２２４）は、接地に電気的に結合された第１のＰタップガードリング（３０８）およびＥＳＤウェルバイアスに結合されたＮウェルガードリング（３１２）の中に作られる。ＬＶＤＳドライバの第２のＮＭＯＳ ＦＥＴ（２２６）は接地に電気的に接続された第２のＰタップガードリング（３２４）の中に作られる。
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【課題】ゲート・ドレイン間容量、ゲート・ソース間容量を低減し、微細プロセスに混載しやすい電界効果トランジスタの半導体装置を提供する。
【解決手段】基板１０に設けられたＰウエル１１と、Ｐウエル１１に設けられたＮ＋ソース１３と、Ｎ＋ドレイン１２と、Ｐウエル１１とＮ＋ドレイン１２の間に設けられた低濃度Ｎ型領域４０と、領域４０に設けられた絶縁層１７と、Ｎ＋ソース領域１３と領域４０との間に挟まれたＰウエル１１上にゲート絶縁層を介して設けられた制御電極と、制御電極と離隔して、絶縁層１７上に設けられた補助電極１８と、Ｎ＋ソース１３と接続された第１の主電極３１と、Ｎ＋ドレイン１２と接続された第２の主電極３２と、を備え、主電極３１，３２間で流れる主電流の方向を第１の方向と規定し、第１の方向と垂直な方向を第２の方向と規定した場合、絶縁層１７の第２の方向に沿った幅が、主電極３２に向かって細くなっている。 （もっと読む）

【課題】 オン抵抗の小さいＤＭＯＳトランジスタを含む半導体装置の製造方法を提供することを目的とする。
【解決手段】
ＣＭＯＳトランジスタ１は、ゲート電極９と、Ｎ＋型のソース領域３と、Ｎ＋型のドレイン領域４を備える。ＤＭＯＳトランジスタ２１は、ゲート電極２９と、Ｎ＋型のソース領域２３と、Ｎ―型のドリフト領域３０と、ドレイン領域２４と、シリサイド層３２ａを備える。ゲート電極９のソース領域３側とドレイン領域４側の側部にはサイドウォール８Ｂが設けられ、ゲート電極２９のソース領域２３側とドレイン領域２４側の側部にはサイドウォール２８Ｃ、２８Ｄが設けられている。ドレイン領域２４側のサイドウォール２８Ｃは、ソース領域２３側のサイドウォール２８Ｄ、及びサイドウォール２Ｂよりもチャネル方向に沿う厚さが厚い。さらに、シリサイド層３２ａがゲート電極９上面のドレイン領域２４側端まで形成されている。 （もっと読む）

【課題】半導体基板上に設けられるＮｉＰｔＳｉ電極の熱安定性を向上させる半導体装置および半導体装置の製造方法を提供する。
【解決手段】半導体基板と、この半導体基板中のチャネル領域と、チャネル領域上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、チャネル領域の両側に形成され、ＮｉおよびＰｔを主成分とする金属半導体化合物層からなるソース／ドレイン電極とを備え、金属半導体化合物層と半導体基板との界面において、金属半導体化合物層の単一の結晶粒と半導体基板との境界部の最大Ｐｔ濃度が、界面の平均Ｐｔ濃度よりも高いことを特徴とする半導体装置および半導体装置の製造方法。 （もっと読む）

【課題】隣接する活性領域間が狭くなった場合においても、コンタクトプラグと拡散層とのコンタクト抵抗を低く抑えることが可能な半導体装置及びその製造方法を提供する。
【解決手段】Ｘ方向に延在する活性領域１０２内に設けられたゲートトレンチ１０３ｇｔ_１、１０３ｇｔ_２及びダミーゲートトレンチ１０３ｄｇｔと、活性領域１０２を横切るＹ方向に延在し、各トレンチ１０３ｇｔ_１、１０３ｇｔ_２、１０３ｄｇｔ内にそれぞれ少なくとも一部が埋め込まれたゲート電極１０４ｇ_１、１０４ｇ_２及びダミーゲート電極１０４ｄｇとを有し、ゲート電極１０４ｇ_１とその両側に設けられた拡散層１０５ａ_１，１０５ａ_２とからなるトランジスタ１０９と、ゲート電極１０４ｇ_２とその両側に設けられた拡散層１０５ｂ_１，１０５ｂ_２とからなるトランジスタ１１０は、拡散層１０５ａ_２と拡散層１０５ｂ_１との間に配置されたダミーゲート電極１０４ｄｇにより絶縁分離される。 （もっと読む）

【課題】ＰＩＤの影響を遮断することのできるレイアウト手法を用いてアンテナダイオードを配置することにより、ＰＩＤに起因する電界効果トランジスタの特性劣化を防止して、信頼度の高い半導体装置を実現する。
【解決手段】第１アンテナダイオードＡＤ１とｎＭＩＳのゲート電極１６とを第１層目の配線Ｍ１を介して電気的に接続し、第２アンテナダイオードＡＤ２と他の半導体素子とを第１層目の配線Ｍ１から第４層目の配線（アナログブロック内の最上層配線から１層下の配線）Ｍ４を介して電気的に接続する。さらに第１アンテナダイオードＡＤ１と電気的に繋がる第４層目の配線Ｍ４と第２アンテナダイオードＡＤ２と電気的に繋がる第４層目の配線Ｍ４とをアナログブロック内の最上層配線である第５層目の配線２５によって結線する。 （もっと読む）

【課題】ショットキー障壁の高さおよび幅を容易に制御でき、短チャネル効果を効果的に抑制できる半導体装置を提供する。
【解決手段】シリコン基板１と接してショットキー接合を形成するソース領域１０,ドレイン領域１１と、上記シリコン基板１とソース領域１０との境界が露出する部分およびシリコン基板１とドレイン領域１１との境界が露出する部分を被覆するように設けられた絶縁層を備える。上記絶縁層は、シリコン基板１とソース領域１０との境界およびシリコン基板１とドレイン領域１１との境界を跨ぐように、シリコン基板１とソース領域１０に接すると共にシリコン基板１とドレイン領域１１に接する固定電荷を含む領域８を有する。上記固定電荷は、熱平衡状態において荷電している。 （もっと読む）

【課題】周辺トランジスタやメモリセルを構成するｎＭＩＳトランジスタの駆動特性の劣化を抑制することができる半導体装置の製造方法を提供する。
【解決手段】ｎ型の電界効果型トランジスタを含む半導体装置の製造方法において、半導体基板に対してｐ型不純物となる元素を有するｐ型不純物元素含有ガスを含むエッチングガスを用いて、半導体基板に素子分離溝を形成するとともに、素子分離溝の内面に、ｐ型不純物を含む不純物層を形成する素子分離溝形成工程と、素子分離溝内に塗布型絶縁膜を埋め込んで素子分離絶縁膜を形成する素子分離絶縁膜形成工程と、を含む。 （もっと読む）

【課題】抵抗素子及び容量素子の三次元化によりこれらの面積を縮小する。
【解決手段】本発明の例に係る半導体装置は、半導体基板２１と、半導体基板２１上に積層され、導電性ポリシリコンから構成される複数の導電層R<00>〜R<04>, R<10>〜R<14>, R<20>〜R<24>, R<30>〜R<34>と、複数の導電層R<00>〜R<04>, R<10>〜R<14>, R<20>〜R<24>, R<30>〜R<34>上に配置される金属層Ｍ１とを備える。複数の導電層R<00>〜R<04>, R<10>〜R<14>, R<20>〜R<24>, R<30>〜R<34>の両端は、階段状にレイアウトされ、複数の導電層R<00>〜R<04>, R<10>〜R<14>, R<20>〜R<24>, R<30>〜R<34>は、その両端部において金属層Ｍ１を介して互いに直列接続され、抵抗素子を構成する。 （もっと読む）

【課題】絶縁ゲート型半導体装置において、ゲートパッド部の下方にはトランジスタセルが配置できず、チップ上の無効領域となっていた。またソース電極層はゲートパッド部を除いて配置され、ソース電極層を基板水平方向に流れる電流の経路において、素子領域内で抵抗の偏りが発生する問題もあった。
【解決手段】電極構造を２層とし、２層目のゲート電極層（ゲートパッド部）の下方にトランジスタセルおよび１層目のソース電極層を配置する。２層目のゲート電極層は一部が１層目のゲート電極層と重畳し、これを介してゲート電極と接続する。ゲートパッド部下方にセルおよび１層目のソース電極層を配置できるので、ゲートパッド部下方の無効領域を従来と比較して大幅に低減できる。またソース電極層内を基板の水平方向に流れる電流について、全てのセルがソースパッド部から最短距離の電流経路となる。 （もっと読む）

【課題】チップの占有面積を有効に活用する。
【解決手段】Ｐ型半導体基板１１上にＮ型エピタキシャル層１２が形成され、ＬＤＭＯＳとＪＦＥＴに共通なドレイン領域１２１を規定するＰ型素子分離領域１３が形成される。ドレイン領域１２１内にボディ領域１５が形成され、ボディ領域１５内にＮ型ソース領域１６が形成され、ドレイン領域１２１とソース領域１６間のチャネル領域上にゲート電極２０が配置され、ＬＤＭＯＳが形成される。ボディ領域１５とＰ型素子分離領域１３との間にＪＦＥＴのソースとなるＮ型領域が形成される。ドレインに正のドレイン電圧が印加されると、ＰＮ接合が逆バイアスされ、ボディ領域１５と分離領域１３と半導体基板１１とから空乏層が延び、ＪＦＥＴのチャネルを制御する。 （もっと読む）

【課題】半導体装置の特性劣化を抑制し、半導体装置のサイズを縮小する技術の提供。
【解決手段】半導体装置は、半導体領域１Ａ内に設けられる第１及び第２の拡散層２Ａ，２Ｂと、拡散層２Ａ，２Ｂ間に設けられる第３の拡散層２Ｃと、第１の拡散層２Ａの周囲を取り囲んで、半導体領域１Ａ表面のゲート絶縁膜３Ａ上に設けられる第１のゲート電極４Ａと、第２の拡散層２Ｂの周囲を取り囲んで、半導体領域１Ａ表面のゲート絶縁膜上に設けられる第２のゲート電極４Ｂと、ゲート電極４Ａ，４Ｂの側面上に設けられる第１及び第２の側壁絶縁膜１２Ａ，１２Ｂとを具備し、第１及び第２のゲート電極４Ａ，４Ｂは、側壁絶縁膜１２Ａ，１２Ｂが直接接触する部分を有し、第３の拡散層２Ｃの周囲は、ゲート電極４Ａ，４Ｂによって取り囲まれている。 （もっと読む）

【課題】ゲートラストプロセスの適用に際して、トランジスタのフリンジ容量及びゲート抵抗の低減と、実効的なゲート長の短縮を実現する。
【解決手段】本発明の半導体装置の製造方法は、半導体基板１上にゲート絶縁膜２、第１のダミーゲート部３及び第２のダミーゲート部４を順に積層して形成する工程と、それらをパターン加工するとともに、第１のダミーゲート部３をゲート長方向Ｘで第２のダミーゲート部４よりも後退させることにより、ノッチ部６を形成する工程と、ゲート絶縁膜２、第１のダミーゲート部３及び第２のダミーゲート部４の側方に絶縁材料からなる側壁７を形成し、かつ当該絶縁材料でノッチ部６を埋め込む工程と、第１，第２のダミーゲート部３，４を除去して、当該除去部分の底部にゲート絶縁膜２及びノッチ部６を残す工程と、除去部分を導電材料で埋め込むことによりゲート電極を形成する工程とを有する。 （もっと読む）

【課題】オン抵抗を低減することのできる安定したスレッショールド電圧の双方向スイッチ、及び半導体装置を提供すること
【解決手段】本発明にかかる双方向スイッチは、Ｐ半導体基板１上に形成され、第１及び第２ＭＯＳスイッチＭ１、Ｍ２のドレインとなるＮウェル領域２と、Ｎウェル領域２に設けられた第１トレンチ３内にゲート絶縁膜６を介して形成された第１ゲート電極７１ａと、Ｎウェル領域２に第１トレンチ３と離間して設けられた第２トレンチ３内にゲート絶縁膜６を介して形成された第２ゲート電極７２ａと、第１トレンチ３の側壁においてＮウェル領域２の表面にＰオフセット領域５を介して形成された第１Ｎ＋ソース領域９と、第２トレンチ３の側壁においてＮウェル領域２の表面にＰオフセット領域５を介して形成された第２Ｎ＋ソース領域１０と、を備え、第１トレンチ３と第２トレンチ３との間の領域には、Ｎウェル領域２が形成されているものである。 （もっと読む）