半導体装置の製造方法及び半導体装置
【課題】ゲートラストプロセスの適用に際して、トランジスタのフリンジ容量及びゲート抵抗の低減と、実効的なゲート長の短縮を実現する。
【解決手段】本発明の半導体装置の製造方法は、半導体基板１上にゲート絶縁膜２、第１のダミーゲート部３及び第２のダミーゲート部４を順に積層して形成する工程と、それらをパターン加工するとともに、第１のダミーゲート部３をゲート長方向Ｘで第２のダミーゲート部４よりも後退させることにより、ノッチ部６を形成する工程と、ゲート絶縁膜２、第１のダミーゲート部３及び第２のダミーゲート部４の側方に絶縁材料からなる側壁７を形成し、かつ当該絶縁材料でノッチ部６を埋め込む工程と、第１，第２のダミーゲート部３，４を除去して、当該除去部分の底部にゲート絶縁膜２及びノッチ部６を残す工程と、除去部分を導電材料で埋め込むことによりゲート電極を形成する工程とを有する。
【解決手段】本発明の半導体装置の製造方法は、半導体基板１上にゲート絶縁膜２、第１のダミーゲート部３及び第２のダミーゲート部４を順に積層して形成する工程と、それらをパターン加工するとともに、第１のダミーゲート部３をゲート長方向Ｘで第２のダミーゲート部４よりも後退させることにより、ノッチ部６を形成する工程と、ゲート絶縁膜２、第１のダミーゲート部３及び第２のダミーゲート部４の側方に絶縁材料からなる側壁７を形成し、かつ当該絶縁材料でノッチ部６を埋め込む工程と、第１，第２のダミーゲート部３，４を除去して、当該除去部分の底部にゲート絶縁膜２及びノッチ部６を残す工程と、除去部分を導電材料で埋め込むことによりゲート電極を形成する工程とを有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法及び半導体装置に関する。詳しくは、ゲート電極とゲート絶縁膜を有するトランジスタを含む半導体技術に関する。
【背景技術】
【０００２】
トランジスタの高集積化、高速化は、スケーリング則に基づき、トランジスタの微細化によって実現してきている。一般的には、トランジスタのゲート電極／ゲート絶縁膜のゲートスタック材料として、ポリシリコン／ＳｉＯＮ，ＳｉＯ2を用いているが、電気的な理由により、ゲート絶縁膜を薄膜化することが困難になっている。そこで、高誘電率（High-K）ゲート絶縁膜と金属ゲート電極を組み合わせた「High-K/金属ゲート技術」が注目されている。
【０００３】
バルクＣＭＯＳ（相補型ＭＯＳ）向けに金属ゲート電極を適用する場合、チャネルへの不純物注入による閾値制御を可能にするために、ｎ型のＭＯＳトランジスタ（ｎＭＯＳ）とｐ型のＭＯＳトランジスタ（ｐＭＯＳ）で、異なる仕事関数を有する金属材料を用いる。こうしたゲート構造は、「デュアル金属ゲート構造」とも呼ばれている。具体的には、ｎＭＯＳの場合は、シリコンの伝導バンド端近傍の仕事関数を有する金属材料を用い、ｐＭＯＳの場合は、価電子バンド端近傍の仕事関数を有する金属材料を用いる。
【０００４】
しかしながら、上記の「デュアル金属ゲート構造」を通常のゲート形成プロセスで形成する場合は、次のような不具合がある。すなわち、金属ゲート電極を形成した後に、活性化のためのアニール等の高温熱処理を行なうと、高誘電率ゲート絶縁膜と金属ゲート電極からなるスタックゲートの実効的な仕事関数が変化する。このため、所望のバンド端近傍の仕事関数を得ることが難しくなる。
【０００５】
そこで、最初にダミーゲート部を形成し、このダミーゲート部を除去した後、そこにゲート電極を形成するプロセス（以下、「ゲートラストプロセス」とも記す）が報告されている（非特許文献１を参照）。ゲートラストプロセスでは、デュアル金属のインテグレーションを実現し、非常に良好なデバイス特性を得ることができる。特に、ゲートラストプロセスの場合は、仕事関数を制御するための金属材料を成膜した後、低温のプロセスでデバイスを形成することができる。このため、上記スタックゲートの実効的な仕事関数をバンド端近傍に制御することが可能となる。
【０００６】
【非特許文献１】Shinpei.Yamaguchi他、High Performance Dual Metal Gate with High Mobility and Low Threshold Voltage Applicable to Bulk CMOS Technology、「2006 Symposium on VLSI Technology Digest of Technical Papers」、IEEE、2006、p.192
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、非特許文献１に開示されたゲートラストプロセスのゲート形成手法では、ダミーゲート部を除去した後、当該除去部分に高誘電率材料膜を形成し、さらに導電材料の埋め込みによってゲート電極を形成している。このため、高誘電率ゲート絶縁膜を構成する高誘電率材料膜が、ゲート電極の下方から側方にわたって広く形成された状態となる。このため、フリンジ容量が増加したり、金属の埋め込み部分が狭くなってゲート抵抗が増加したりするなどの課題がある。また、ゲートラストプロセスでゲート電極を形成する場合は、トランジスタの特性向上（高速化、低消費電力化など）を図るためにゲート長を短くしていくと、それにつれて電極埋め込み部分のアスペクト比が高くなるため、埋め込み性が悪化する。ゲート長とは、ゲート電極とゲート絶縁膜が物理的に接触している部分の長さをいう。
【０００８】
本発明は、トランジスタのフリンジ容量とゲート抵抗を低減することができるととともに、実効的なゲート長を短くしてトランジスタの特性向上を図ることができる仕組みを提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明に係る半導体装置の製造方法は、半導体基板上にゲート絶縁膜、第１のダミーゲート部及び第２のダミーゲート部を順に積層して形成する工程と、前記ゲート絶縁膜、前記第１のダミーゲート部及び前記第２のダミーゲート部を予め設定されたパターンに加工するとともに、前記第１のダミーゲート部をゲート長方向で前記第２のダミーゲート部よりも後退させることにより、ノッチ部を形成する工程と、前記ゲート絶縁膜、前記第１のダミーゲート部及び前記第２のダミーゲート部の側方に絶縁材料からなる側壁を形成し、かつ当該絶縁材料で前記ノッチ部を埋め込む工程と、前記第１のダミーゲート部及び前記第２のダミーゲート部を除去して、当該除去部分の底部に前記ゲート絶縁膜及び前記ノッチ部を残す工程と、前記除去部分を導電材料で埋め込むことにより、当該導電材料からなるゲート電極を形成する工程とを有するものである。
【００１０】
本発明に係る半導体装置の製造方法においては、第１のダミーゲート部及び第２のダミーゲート部を除去した際に、当該除去部分に側壁の内面が露出した状態となる。このため、側壁の内面がゲート絶縁膜で覆われる場合に比較して、電極埋め込み時のアスペクト比が低くなる。また、上記除去部分を導電材料で埋め込んでゲート電極を形成した際に、ゲート電極と側壁の境界部分にゲート絶縁膜が存在せず、ゲート電極の下方にのみゲート絶縁膜が存在した状態となる。また、ゲート電極の下端部は、ノッチ部の存在によってゲート長方向に縮径された状態となる。
【００１１】
本発明に係る半導体装置は、半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極の側方に当該ゲート電極に接する状態で形成された側壁とを備え、前記ゲート絶縁膜は、ゲート長方向で前記ゲート電極を挟むように向かい合う前記側壁の間隔と同じ幅で前記ゲート電極の下に形成され、前記ゲート電極は、当該ゲート電極の下端部に前記ゲート長方向で前記側壁の間隔よりも幅狭とされた絞り部を有し、当該絞り部と同じ幅で前記ゲート絶縁膜に接しているものである。
【００１２】
本発明に係る半導体装置においては、ゲート電極の側方にこれに接する状態で側壁が形成され、ゲート絶縁膜はゲート電極の下に形成されている。このため、ゲート絶縁膜をゲート電極の下方から側方にわたって形成する場合に比較して、トランジスタのフリンジ容量とゲート抵抗が小さくなる。また、ゲート電極は、その下端部に設けられた絞り部と同じ幅でゲート絶縁膜に接しているため、絞り部が無い場合に比較して、実効的なゲート長が短くなる。
【発明の効果】
【００１３】
本発明によれば、トランジスタのフリンジ容量とゲート抵抗を低減することができるととともに、実効的なゲート長を短くしてトランジスタの特性向上を図ることができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の具体的な実施の形態について図面を参照しつつ詳細に説明する。なお、本発明の技術的範囲は以下に記述する実施の形態に限定されるものではなく、発明の構成要件やその組み合わせによって得られる特定の効果を導き出せる範囲において、種々の変更や改良を加えた形態も含む。
【００１５】
図１〜図４は本発明の実施の形態に係る半導体装置の製造方法を示す工程図である。本発明で製造対象とする半導体装置は、大きくは電界効果型のトランジスタ（ＦＥＴ：Field effect transistor）を含む半導体装置であり、より具体的には、ＭＯＳ型のトランジスタを含む半導体装置であり、さらに詳しくは、ＣＭＯＳ型のトランジスタを含む半導体装置である。もともと「ＭＯＳ」という用語は、Metal-Oxide-Semiconductorの頭文字をとった用語で、金属／酸化物／半導体の積層構造を意味する。ただし、本書においては、「ＭＯＳ」という用語が、金属／酸化物／半導体の積層構造だけでなく、それよりも広義の導電体／絶縁体／半導体の積層構造をも意味するものとする。
【００１６】
まず、図１（Ａ）に示すように、半導体基板１上にゲート絶縁膜２、第１のダミーゲート部３及び第２のダミーゲート部４を順に積層して形成した後、第２のダミーゲート部４の上にハードマスク膜５を積層して形成する。
【００１７】
半導体基板１としては、一例としてシリコン基板を用いる。ゲート絶縁膜２は、例えば成膜材料に酸化ハフニウム（ＨｆＯ2）などの高誘電率材料（High-k材）を用いることにより、高誘電率ゲート絶縁膜として半導体基板１の上面に形成（成膜）される。第１のダミーゲート部３は、半導体基板１上にゲート絶縁膜２を覆う状態で、当該ゲート絶縁膜２よりも厚い膜厚で形成（成膜）する。第２のダミーゲート部４は、半導体基板１上に第１のダミーゲート部３を覆う状態で、当該第１のダミーゲート部３よりも厚い膜厚で形成（成膜）する。第２のダミーゲート部４は、例えばポリシリコンを用いて形成する。第１のダミーゲート部３は、ポリシリコンと反応性が無く耐熱性の高い金属材料、例えば窒化チタン（ＴｉＮ）などを用いて形成する。ハードマスク膜５は、例えば酸化シリコン（ＳｉＯ2）、窒化シリコン（ＳｉＮ）などを用いて形成する。なお、ハードマスク膜５は、必要に応じて形成すればよい。
【００１８】
次に、ハードマスク膜５の上にフォトリソグラフィ技術とエッチング技術によって図示しないレジストマスクを形成し、このレジストマスクをエッチングマスクに用いて、ゲート絶縁膜２、第１のダミーゲート部３、第２のダミーゲート部４及びハードマスク膜５をエッチングすることにより、それらを予め設定されたパターンに加工する。これにより、図１（Ｂ）に示すように、半導体基板１上でゲート絶縁膜２、第１のダミーゲート部３、第２のダミーゲート部４及びハードマスク膜５が、ゲート長方向Ｘに同じ幅をもって、同じパターン形状に加工される。パターンの形状は、トランジスタの設計によって決まる。
【００１９】
次に、図２（Ａ）に示すように、第１のダミーゲート部３をゲート長方向Ｘで第２のダミーゲート部４よりも後退させることにより、ノッチ部６を形成する。ノッチ部６の形成は、例えばウェットエッチング技術を用いて行なう。このウェットエッチングでは、第１のダミーゲート部３を選択的にエッチングすることにより、ノッチ部６を形成する。具体的には、例えば第１のダミーゲート部３を窒化チタンで形成した場合は、アミン系有機薬液をエッチング液に用いたウェットエッチングにより行なう。これにより、ポリシリコンからなる第２のダミーゲート部４のエッチングを抑制しつつ、窒化チタンからなる第１のダミーゲート部３をエッチングすることになる。このため、ゲート長方向Ｘで第１のダミーゲート部３の側面を第２のダミーゲート部４の側面よりも例えば５〜１５ｎｍ程度後退させた状態で、ノッチ部６を形成することができる。
【００２０】
次に、図２（Ｂ）に示すように、周知のＣＭＯＳプロセスと同様に、半導体基板１にイオン注入法によってエクステンション領域及びハロー領域を形成した後、ゲート絶縁膜２、第１のダミーゲート部３及び第２のダミーゲート部４の側方に側壁（サイドウォール）７を形成する。側壁７の形成は、絶縁材料を用いて行なう。その際、側壁７を形成する絶縁材料でノッチ部６を埋め込む。側壁７は、例えば酸化シリコン、窒化シリコンなどの絶縁材料を用いて形成する。なお、側壁７は、１層で形成してもよいし、２層以上で形成してもよい。
【００２１】
次に、側壁７をマスクに用いて、半導体基板１にイオン注入法によって不純物を導入することにより、ソース・ドレイン領域８，９を形成した後、不純物イオンの活性化のためのアニール処理（例えば、レーザアニール）等を行なう。その後、コバルト（Ｃｏ）、ニッケル（Ｎｉ）などを用いたサリサイド技術により、ソース・ドレイン領域８，９にそれぞれ電気的に低抵抗化されたシリサイド層１０，１１を形成する。
【００２２】
次に、図３（Ａ）に示すように、ハードマスク膜５、側壁７及びシリサイド層１０，１１を覆う状態で、半導体基板１上に層間絶縁膜１２を形成した後、例えばＣＭＰ（化学的機械研磨）技術を用いた平坦化加工により、ハードマスク膜５の上面を露出させる。このとき、ＣＭＰ技術でハードマスク膜５を完全に除去し、第２のダミーゲート部４の上面を露出させてもよい。
【００２３】
次に、図３（Ｂ）に示すように、ドライエッチング技術とウェットエッチング技術を用いて、ハードマスク層７、第２のダミーゲート部４及び第１のダミーゲート部５を除去し、その除去部分１３の底部にゲート絶縁膜２及びノッチ部６を残す。このとき、除去部分１３においては、側壁７の内面が露出した状態となる。このため、側壁の内面がゲート絶縁膜に覆われる場合に比較して、電極埋め込み時のアスペクト比が低くなる。したがって、後工程で除去部分１３を導電材料で埋め込む際の埋め込み性を向上させることができる。また、除去部分１３の底部においては、絶縁材料で形成されたノッチ部６が、ゲート長方向Ｘにおいて、ゲート絶縁膜２の一部を被覆しかつゲート絶縁膜２の他部を露出させた状態で、当該ゲート絶縁膜２上に残存する。また、ノッチ部６は、ゲート長方向Ｘで向かい合う側壁７とゲート絶縁膜２とがなす直角のコーナー部分に、両者（２，７）に接触した状態で残存する。
【００２４】
次に、図４（Ａ）に示すように、上記除去部分１３を埋め込む状態で層間絶縁膜１２上に、例えばＣＶＤ（Chemical Vapor Deposition）、ＡＬＤ（Atomic Layer Deposition）、スパッタ、めっき技術を用いて、第１の金属層１４と第２の金属層１５を順に成膜する。このとき、第１の金属層１４は、上記除去部分１３に残っているゲート絶縁膜２及びノッチ部６の表面（除去部分１３に露出している面）と、上記除去部分１３に露出させた側壁７の内面を被覆する状態で形成（成膜）される。第１の金属層１４は、ｎＭＯＳとｐＭＯＳでゲート電極の仕事関数を変える必要性から、当該仕事関数を制御するための金属層（仕事関数制御金属層）として形成される。第２の金属層１５は、上記除去部分１３を埋め込むための金属層（埋め込み金属層）として形成される。
【００２５】
第１の金属層１４には、導電材料として、次のような材料を用いる。すなわち、ｎＭＯＳの場合は、例えば、Ｌａ（ランタン）、Ｅｒ（エルビウム）、Ｙ（イットリウム）、Ｙｂ（イッテルビウム）、Ｚｎ（亜鉛）、Ｓｃ（スカンジウム）、Ｐｂ（鉛）、Ｍｇ（マグネシウム）、Ｍｎ（マンガン）、Ａｌ（アルミニウム）、Ｈｆ（ハフニウム）、Ｔａ（タンタル）、Ｔｉ（チタン）、Ｚｒ（ジルコニウム）、Ｖ（バナジウム）などの金属材料、又はそれらの金属材料を含むシリサイド膜、シリコン窒化膜、カーバイド膜、或いはそれらの金属材料を２種類以上含む合金などを用いる。一方、ｐＭＯＳの場合は、例えば、Ｔｉ（チタン）、Ｔａ（タンタル）、Ｒｕ（ルテニウム）、Ｐｒ（プラセオジム）、Ｐｔ（白金）、Ｍｏ（モリブデン）、Ｗ（タングステン）、Ｎｉ（ニッケル）、Ｃｏ（コバルト）、Ｃｒ（クロム）、Ｒｅ（レニウム）、Ｐｈ（ロジウム）、Ｐｂ（鉛）などの金属材料、又はそれらの金属材料を含むシリサイド膜、シリコン窒化膜、カーバイド膜、或いはそれらの金属材料を２種類以上含む合金などを用いる。第１の金属層１４は、単層構造に限らず、２層以上の積層構造であってもよい。第２の金属層１５には、導電材料として、例えば、Ｗ（タングステン）、Ａｌ（アルミニウム）、Ｃｕ（銅）などの金属材料、又はそれらの金属材料を含む合金などを用いる。
【００２６】
次に、図４（Ｂ）に示すように、例えばＣＭＰ技術を用いて、層間絶縁膜１２の上に積層されている余分な導電材料（金属材料）を除去することにより、ゲート電極１６を形成する。このゲート構造は、ゲート電極１６が第１の金属層１４と第２の金属層１５によって形成されることから、デュアル金属ゲート構造となる。また、ゲート電極１６は、金属ゲート電極として形成される。
【００２７】
このような製造方法によって得られる半導体装置は、次のような構成を有するものとなる。すなわち、かかる半導体装置は、半導体基板１上に形成されたゲート絶縁膜２と、ゲート絶縁膜２上に形成されたゲート電極１６と、ゲート電極１６の側方に形成された側壁７とを備えたものとなる。ゲート絶縁膜２は、その成膜材料に高誘電率材料を用いていることから、高誘電率ゲート絶縁膜となる。ゲート電極１６は、その電極材料に金属材料を用いていることから、金属ゲート電極となる。また、ゲート絶縁膜２は、ゲート長方向Ｘでゲート電極１６を挟むように向かい合う側壁７の間隔と同じ幅でゲート電極１６の下に形成されたものとなる。また、ゲート電極１６は、当該ゲート電極１６の下端部にゲート長方向で上記側壁７の間隔よりも幅狭とされた絞り部１７（図４（Ｂ）参照）を有するものとなる。絞り部１７は、ゲート電極１６の下端部において、当該ゲート電極１６の径がゲート長方向Ｘで縮小した部分をいう。このため、ゲート電極１６は、絞り部１７と同じ幅でゲート絶縁膜２に接するものとなる。また、ゲート絶縁膜２上でゲート電極１６の絞り部１７を除く部分（ゲート長方向Ｘで絞り部１７を挟む部分）には、絶縁材料で埋め込まれた状態のノッチ部６が設けられたものとなる。このため、ゲート電極１６の絞り部１７は、ノッチ部６の存在によってゲート長方向Ｘに縮径されたものとなる。
【００２８】
ゲート絶縁膜２は、ゲート電極１６の下だけに存在し、ゲート電極１６と側壁７の境界には存在しない。このため、ゲート電極１６は、その下端部でノッチ部６とゲート絶縁膜２に接し、それよりも上方では側壁７に接した状態となる。したがって、ゲート絶縁膜をゲート電極の下方から側方にわたって形成する場合に比較して、トランジスタのフリンジ容量とゲート抵抗が小さくなる。また、ゲート電極１６とゲート絶縁膜２の電気的な接続は、絞り部１７とゲート絶縁膜２の接触によってなされる。したがって、ＭＯＳトランジスタの実効的なゲート長は、ノッチ部６の存在によって絞り部１７を縮径した分だけ短くなる。これにより、ゲートラストプロセスの適用に際して、トランジスタのフリンジ容量及びゲート抵抗の低減と、実効的なゲート長の短縮を実現することができる。また、ゲート長の短縮によってトランジスタの特性向上（高速化、低消費電力化など）を図ることができる。
【００２９】
なお、上記実施の形態においては、ゲート絶縁膜２、第１のダミーゲート部３、第２のダミーゲート部４及びハードマスク膜５をパターン加工した後、ウェットエッチング技術を用いてノッチ部６を形成する場合を例示したが、本発明はこれに限らない。すなわち、ドライエッチング技術を用いてノッチ部６を形成してもよい。具体的には、ゲート絶縁膜２、第１のダミーゲート部３、第２のダミーゲート部４及びハードマスク膜５をパターン加工する場合に、第２のダミーゲート部４を異方性エッチングした後、第１のダミーゲート部３の等方性エッチングすることにより、ノッチ部６を形成する。第１のダミーゲート部３のエッチング条件としては、例えば、第１のダミーゲート部３を窒化チタンで形成した場合は、ドライエッチングのエッチングガスとしてＳＦ６系、Ｃｌ系のガスを用いてバイアス電力を低下させ、等方性のある加工条件を適用する。これにより、第２のダミーゲート部４のエッチング時は、サイドエッチング量が相対的に少なくなり、第１のダミーゲート部３のエッチング時は、サイドエッチング量が相対的に多くなる。このため、第１のダミーゲート部３をゲート長方向Ｘで第２のダミーゲート部４よりも後退させ、当該後退部分にノッチ部６を形成することができる。
【図面の簡単な説明】
【００３０】
【図１】本発明の実施の形態に係る半導体装置の製造方法を示す工程図（その１）である。
【図２】本発明の実施の形態に係る半導体装置の製造方法を示す工程図（その２）である。
【図３】本発明の実施の形態に係る半導体装置の製造方法を示す工程図（その３）である。
【図４】本発明の実施の形態に係る半導体装置の製造方法を示す工程図（その４）である。
【符号の説明】
【００３１】
１…半導体基板、２…ゲート絶縁膜、３…第１のダミーゲート部、４…第２のダミーゲート部、６…ノッチ部、７…側壁、１３…除去部分、１６…ゲート電極、１７…絞り部
【技術分野】
【０００１】
本発明は、半導体装置の製造方法及び半導体装置に関する。詳しくは、ゲート電極とゲート絶縁膜を有するトランジスタを含む半導体技術に関する。
【背景技術】
【０００２】
トランジスタの高集積化、高速化は、スケーリング則に基づき、トランジスタの微細化によって実現してきている。一般的には、トランジスタのゲート電極／ゲート絶縁膜のゲートスタック材料として、ポリシリコン／ＳｉＯＮ，ＳｉＯ2を用いているが、電気的な理由により、ゲート絶縁膜を薄膜化することが困難になっている。そこで、高誘電率（High-K）ゲート絶縁膜と金属ゲート電極を組み合わせた「High-K/金属ゲート技術」が注目されている。
【０００３】
バルクＣＭＯＳ（相補型ＭＯＳ）向けに金属ゲート電極を適用する場合、チャネルへの不純物注入による閾値制御を可能にするために、ｎ型のＭＯＳトランジスタ（ｎＭＯＳ）とｐ型のＭＯＳトランジスタ（ｐＭＯＳ）で、異なる仕事関数を有する金属材料を用いる。こうしたゲート構造は、「デュアル金属ゲート構造」とも呼ばれている。具体的には、ｎＭＯＳの場合は、シリコンの伝導バンド端近傍の仕事関数を有する金属材料を用い、ｐＭＯＳの場合は、価電子バンド端近傍の仕事関数を有する金属材料を用いる。
【０００４】
しかしながら、上記の「デュアル金属ゲート構造」を通常のゲート形成プロセスで形成する場合は、次のような不具合がある。すなわち、金属ゲート電極を形成した後に、活性化のためのアニール等の高温熱処理を行なうと、高誘電率ゲート絶縁膜と金属ゲート電極からなるスタックゲートの実効的な仕事関数が変化する。このため、所望のバンド端近傍の仕事関数を得ることが難しくなる。
【０００５】
そこで、最初にダミーゲート部を形成し、このダミーゲート部を除去した後、そこにゲート電極を形成するプロセス（以下、「ゲートラストプロセス」とも記す）が報告されている（非特許文献１を参照）。ゲートラストプロセスでは、デュアル金属のインテグレーションを実現し、非常に良好なデバイス特性を得ることができる。特に、ゲートラストプロセスの場合は、仕事関数を制御するための金属材料を成膜した後、低温のプロセスでデバイスを形成することができる。このため、上記スタックゲートの実効的な仕事関数をバンド端近傍に制御することが可能となる。
【０００６】
【非特許文献１】Shinpei.Yamaguchi他、High Performance Dual Metal Gate with High Mobility and Low Threshold Voltage Applicable to Bulk CMOS Technology、「2006 Symposium on VLSI Technology Digest of Technical Papers」、IEEE、2006、p.192
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、非特許文献１に開示されたゲートラストプロセスのゲート形成手法では、ダミーゲート部を除去した後、当該除去部分に高誘電率材料膜を形成し、さらに導電材料の埋め込みによってゲート電極を形成している。このため、高誘電率ゲート絶縁膜を構成する高誘電率材料膜が、ゲート電極の下方から側方にわたって広く形成された状態となる。このため、フリンジ容量が増加したり、金属の埋め込み部分が狭くなってゲート抵抗が増加したりするなどの課題がある。また、ゲートラストプロセスでゲート電極を形成する場合は、トランジスタの特性向上（高速化、低消費電力化など）を図るためにゲート長を短くしていくと、それにつれて電極埋め込み部分のアスペクト比が高くなるため、埋め込み性が悪化する。ゲート長とは、ゲート電極とゲート絶縁膜が物理的に接触している部分の長さをいう。
【０００８】
本発明は、トランジスタのフリンジ容量とゲート抵抗を低減することができるととともに、実効的なゲート長を短くしてトランジスタの特性向上を図ることができる仕組みを提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明に係る半導体装置の製造方法は、半導体基板上にゲート絶縁膜、第１のダミーゲート部及び第２のダミーゲート部を順に積層して形成する工程と、前記ゲート絶縁膜、前記第１のダミーゲート部及び前記第２のダミーゲート部を予め設定されたパターンに加工するとともに、前記第１のダミーゲート部をゲート長方向で前記第２のダミーゲート部よりも後退させることにより、ノッチ部を形成する工程と、前記ゲート絶縁膜、前記第１のダミーゲート部及び前記第２のダミーゲート部の側方に絶縁材料からなる側壁を形成し、かつ当該絶縁材料で前記ノッチ部を埋め込む工程と、前記第１のダミーゲート部及び前記第２のダミーゲート部を除去して、当該除去部分の底部に前記ゲート絶縁膜及び前記ノッチ部を残す工程と、前記除去部分を導電材料で埋め込むことにより、当該導電材料からなるゲート電極を形成する工程とを有するものである。
【００１０】
本発明に係る半導体装置の製造方法においては、第１のダミーゲート部及び第２のダミーゲート部を除去した際に、当該除去部分に側壁の内面が露出した状態となる。このため、側壁の内面がゲート絶縁膜で覆われる場合に比較して、電極埋め込み時のアスペクト比が低くなる。また、上記除去部分を導電材料で埋め込んでゲート電極を形成した際に、ゲート電極と側壁の境界部分にゲート絶縁膜が存在せず、ゲート電極の下方にのみゲート絶縁膜が存在した状態となる。また、ゲート電極の下端部は、ノッチ部の存在によってゲート長方向に縮径された状態となる。
【００１１】
本発明に係る半導体装置は、半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極の側方に当該ゲート電極に接する状態で形成された側壁とを備え、前記ゲート絶縁膜は、ゲート長方向で前記ゲート電極を挟むように向かい合う前記側壁の間隔と同じ幅で前記ゲート電極の下に形成され、前記ゲート電極は、当該ゲート電極の下端部に前記ゲート長方向で前記側壁の間隔よりも幅狭とされた絞り部を有し、当該絞り部と同じ幅で前記ゲート絶縁膜に接しているものである。
【００１２】
本発明に係る半導体装置においては、ゲート電極の側方にこれに接する状態で側壁が形成され、ゲート絶縁膜はゲート電極の下に形成されている。このため、ゲート絶縁膜をゲート電極の下方から側方にわたって形成する場合に比較して、トランジスタのフリンジ容量とゲート抵抗が小さくなる。また、ゲート電極は、その下端部に設けられた絞り部と同じ幅でゲート絶縁膜に接しているため、絞り部が無い場合に比較して、実効的なゲート長が短くなる。
【発明の効果】
【００１３】
本発明によれば、トランジスタのフリンジ容量とゲート抵抗を低減することができるととともに、実効的なゲート長を短くしてトランジスタの特性向上を図ることができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の具体的な実施の形態について図面を参照しつつ詳細に説明する。なお、本発明の技術的範囲は以下に記述する実施の形態に限定されるものではなく、発明の構成要件やその組み合わせによって得られる特定の効果を導き出せる範囲において、種々の変更や改良を加えた形態も含む。
【００１５】
図１〜図４は本発明の実施の形態に係る半導体装置の製造方法を示す工程図である。本発明で製造対象とする半導体装置は、大きくは電界効果型のトランジスタ（ＦＥＴ：Field effect transistor）を含む半導体装置であり、より具体的には、ＭＯＳ型のトランジスタを含む半導体装置であり、さらに詳しくは、ＣＭＯＳ型のトランジスタを含む半導体装置である。もともと「ＭＯＳ」という用語は、Metal-Oxide-Semiconductorの頭文字をとった用語で、金属／酸化物／半導体の積層構造を意味する。ただし、本書においては、「ＭＯＳ」という用語が、金属／酸化物／半導体の積層構造だけでなく、それよりも広義の導電体／絶縁体／半導体の積層構造をも意味するものとする。
【００１６】
まず、図１（Ａ）に示すように、半導体基板１上にゲート絶縁膜２、第１のダミーゲート部３及び第２のダミーゲート部４を順に積層して形成した後、第２のダミーゲート部４の上にハードマスク膜５を積層して形成する。
【００１７】
半導体基板１としては、一例としてシリコン基板を用いる。ゲート絶縁膜２は、例えば成膜材料に酸化ハフニウム（ＨｆＯ2）などの高誘電率材料（High-k材）を用いることにより、高誘電率ゲート絶縁膜として半導体基板１の上面に形成（成膜）される。第１のダミーゲート部３は、半導体基板１上にゲート絶縁膜２を覆う状態で、当該ゲート絶縁膜２よりも厚い膜厚で形成（成膜）する。第２のダミーゲート部４は、半導体基板１上に第１のダミーゲート部３を覆う状態で、当該第１のダミーゲート部３よりも厚い膜厚で形成（成膜）する。第２のダミーゲート部４は、例えばポリシリコンを用いて形成する。第１のダミーゲート部３は、ポリシリコンと反応性が無く耐熱性の高い金属材料、例えば窒化チタン（ＴｉＮ）などを用いて形成する。ハードマスク膜５は、例えば酸化シリコン（ＳｉＯ2）、窒化シリコン（ＳｉＮ）などを用いて形成する。なお、ハードマスク膜５は、必要に応じて形成すればよい。
【００１８】
次に、ハードマスク膜５の上にフォトリソグラフィ技術とエッチング技術によって図示しないレジストマスクを形成し、このレジストマスクをエッチングマスクに用いて、ゲート絶縁膜２、第１のダミーゲート部３、第２のダミーゲート部４及びハードマスク膜５をエッチングすることにより、それらを予め設定されたパターンに加工する。これにより、図１（Ｂ）に示すように、半導体基板１上でゲート絶縁膜２、第１のダミーゲート部３、第２のダミーゲート部４及びハードマスク膜５が、ゲート長方向Ｘに同じ幅をもって、同じパターン形状に加工される。パターンの形状は、トランジスタの設計によって決まる。
【００１９】
次に、図２（Ａ）に示すように、第１のダミーゲート部３をゲート長方向Ｘで第２のダミーゲート部４よりも後退させることにより、ノッチ部６を形成する。ノッチ部６の形成は、例えばウェットエッチング技術を用いて行なう。このウェットエッチングでは、第１のダミーゲート部３を選択的にエッチングすることにより、ノッチ部６を形成する。具体的には、例えば第１のダミーゲート部３を窒化チタンで形成した場合は、アミン系有機薬液をエッチング液に用いたウェットエッチングにより行なう。これにより、ポリシリコンからなる第２のダミーゲート部４のエッチングを抑制しつつ、窒化チタンからなる第１のダミーゲート部３をエッチングすることになる。このため、ゲート長方向Ｘで第１のダミーゲート部３の側面を第２のダミーゲート部４の側面よりも例えば５〜１５ｎｍ程度後退させた状態で、ノッチ部６を形成することができる。
【００２０】
次に、図２（Ｂ）に示すように、周知のＣＭＯＳプロセスと同様に、半導体基板１にイオン注入法によってエクステンション領域及びハロー領域を形成した後、ゲート絶縁膜２、第１のダミーゲート部３及び第２のダミーゲート部４の側方に側壁（サイドウォール）７を形成する。側壁７の形成は、絶縁材料を用いて行なう。その際、側壁７を形成する絶縁材料でノッチ部６を埋め込む。側壁７は、例えば酸化シリコン、窒化シリコンなどの絶縁材料を用いて形成する。なお、側壁７は、１層で形成してもよいし、２層以上で形成してもよい。
【００２１】
次に、側壁７をマスクに用いて、半導体基板１にイオン注入法によって不純物を導入することにより、ソース・ドレイン領域８，９を形成した後、不純物イオンの活性化のためのアニール処理（例えば、レーザアニール）等を行なう。その後、コバルト（Ｃｏ）、ニッケル（Ｎｉ）などを用いたサリサイド技術により、ソース・ドレイン領域８，９にそれぞれ電気的に低抵抗化されたシリサイド層１０，１１を形成する。
【００２２】
次に、図３（Ａ）に示すように、ハードマスク膜５、側壁７及びシリサイド層１０，１１を覆う状態で、半導体基板１上に層間絶縁膜１２を形成した後、例えばＣＭＰ（化学的機械研磨）技術を用いた平坦化加工により、ハードマスク膜５の上面を露出させる。このとき、ＣＭＰ技術でハードマスク膜５を完全に除去し、第２のダミーゲート部４の上面を露出させてもよい。
【００２３】
次に、図３（Ｂ）に示すように、ドライエッチング技術とウェットエッチング技術を用いて、ハードマスク層７、第２のダミーゲート部４及び第１のダミーゲート部５を除去し、その除去部分１３の底部にゲート絶縁膜２及びノッチ部６を残す。このとき、除去部分１３においては、側壁７の内面が露出した状態となる。このため、側壁の内面がゲート絶縁膜に覆われる場合に比較して、電極埋め込み時のアスペクト比が低くなる。したがって、後工程で除去部分１３を導電材料で埋め込む際の埋め込み性を向上させることができる。また、除去部分１３の底部においては、絶縁材料で形成されたノッチ部６が、ゲート長方向Ｘにおいて、ゲート絶縁膜２の一部を被覆しかつゲート絶縁膜２の他部を露出させた状態で、当該ゲート絶縁膜２上に残存する。また、ノッチ部６は、ゲート長方向Ｘで向かい合う側壁７とゲート絶縁膜２とがなす直角のコーナー部分に、両者（２，７）に接触した状態で残存する。
【００２４】
次に、図４（Ａ）に示すように、上記除去部分１３を埋め込む状態で層間絶縁膜１２上に、例えばＣＶＤ（Chemical Vapor Deposition）、ＡＬＤ（Atomic Layer Deposition）、スパッタ、めっき技術を用いて、第１の金属層１４と第２の金属層１５を順に成膜する。このとき、第１の金属層１４は、上記除去部分１３に残っているゲート絶縁膜２及びノッチ部６の表面（除去部分１３に露出している面）と、上記除去部分１３に露出させた側壁７の内面を被覆する状態で形成（成膜）される。第１の金属層１４は、ｎＭＯＳとｐＭＯＳでゲート電極の仕事関数を変える必要性から、当該仕事関数を制御するための金属層（仕事関数制御金属層）として形成される。第２の金属層１５は、上記除去部分１３を埋め込むための金属層（埋め込み金属層）として形成される。
【００２５】
第１の金属層１４には、導電材料として、次のような材料を用いる。すなわち、ｎＭＯＳの場合は、例えば、Ｌａ（ランタン）、Ｅｒ（エルビウム）、Ｙ（イットリウム）、Ｙｂ（イッテルビウム）、Ｚｎ（亜鉛）、Ｓｃ（スカンジウム）、Ｐｂ（鉛）、Ｍｇ（マグネシウム）、Ｍｎ（マンガン）、Ａｌ（アルミニウム）、Ｈｆ（ハフニウム）、Ｔａ（タンタル）、Ｔｉ（チタン）、Ｚｒ（ジルコニウム）、Ｖ（バナジウム）などの金属材料、又はそれらの金属材料を含むシリサイド膜、シリコン窒化膜、カーバイド膜、或いはそれらの金属材料を２種類以上含む合金などを用いる。一方、ｐＭＯＳの場合は、例えば、Ｔｉ（チタン）、Ｔａ（タンタル）、Ｒｕ（ルテニウム）、Ｐｒ（プラセオジム）、Ｐｔ（白金）、Ｍｏ（モリブデン）、Ｗ（タングステン）、Ｎｉ（ニッケル）、Ｃｏ（コバルト）、Ｃｒ（クロム）、Ｒｅ（レニウム）、Ｐｈ（ロジウム）、Ｐｂ（鉛）などの金属材料、又はそれらの金属材料を含むシリサイド膜、シリコン窒化膜、カーバイド膜、或いはそれらの金属材料を２種類以上含む合金などを用いる。第１の金属層１４は、単層構造に限らず、２層以上の積層構造であってもよい。第２の金属層１５には、導電材料として、例えば、Ｗ（タングステン）、Ａｌ（アルミニウム）、Ｃｕ（銅）などの金属材料、又はそれらの金属材料を含む合金などを用いる。
【００２６】
次に、図４（Ｂ）に示すように、例えばＣＭＰ技術を用いて、層間絶縁膜１２の上に積層されている余分な導電材料（金属材料）を除去することにより、ゲート電極１６を形成する。このゲート構造は、ゲート電極１６が第１の金属層１４と第２の金属層１５によって形成されることから、デュアル金属ゲート構造となる。また、ゲート電極１６は、金属ゲート電極として形成される。
【００２７】
このような製造方法によって得られる半導体装置は、次のような構成を有するものとなる。すなわち、かかる半導体装置は、半導体基板１上に形成されたゲート絶縁膜２と、ゲート絶縁膜２上に形成されたゲート電極１６と、ゲート電極１６の側方に形成された側壁７とを備えたものとなる。ゲート絶縁膜２は、その成膜材料に高誘電率材料を用いていることから、高誘電率ゲート絶縁膜となる。ゲート電極１６は、その電極材料に金属材料を用いていることから、金属ゲート電極となる。また、ゲート絶縁膜２は、ゲート長方向Ｘでゲート電極１６を挟むように向かい合う側壁７の間隔と同じ幅でゲート電極１６の下に形成されたものとなる。また、ゲート電極１６は、当該ゲート電極１６の下端部にゲート長方向で上記側壁７の間隔よりも幅狭とされた絞り部１７（図４（Ｂ）参照）を有するものとなる。絞り部１７は、ゲート電極１６の下端部において、当該ゲート電極１６の径がゲート長方向Ｘで縮小した部分をいう。このため、ゲート電極１６は、絞り部１７と同じ幅でゲート絶縁膜２に接するものとなる。また、ゲート絶縁膜２上でゲート電極１６の絞り部１７を除く部分（ゲート長方向Ｘで絞り部１７を挟む部分）には、絶縁材料で埋め込まれた状態のノッチ部６が設けられたものとなる。このため、ゲート電極１６の絞り部１７は、ノッチ部６の存在によってゲート長方向Ｘに縮径されたものとなる。
【００２８】
ゲート絶縁膜２は、ゲート電極１６の下だけに存在し、ゲート電極１６と側壁７の境界には存在しない。このため、ゲート電極１６は、その下端部でノッチ部６とゲート絶縁膜２に接し、それよりも上方では側壁７に接した状態となる。したがって、ゲート絶縁膜をゲート電極の下方から側方にわたって形成する場合に比較して、トランジスタのフリンジ容量とゲート抵抗が小さくなる。また、ゲート電極１６とゲート絶縁膜２の電気的な接続は、絞り部１７とゲート絶縁膜２の接触によってなされる。したがって、ＭＯＳトランジスタの実効的なゲート長は、ノッチ部６の存在によって絞り部１７を縮径した分だけ短くなる。これにより、ゲートラストプロセスの適用に際して、トランジスタのフリンジ容量及びゲート抵抗の低減と、実効的なゲート長の短縮を実現することができる。また、ゲート長の短縮によってトランジスタの特性向上（高速化、低消費電力化など）を図ることができる。
【００２９】
なお、上記実施の形態においては、ゲート絶縁膜２、第１のダミーゲート部３、第２のダミーゲート部４及びハードマスク膜５をパターン加工した後、ウェットエッチング技術を用いてノッチ部６を形成する場合を例示したが、本発明はこれに限らない。すなわち、ドライエッチング技術を用いてノッチ部６を形成してもよい。具体的には、ゲート絶縁膜２、第１のダミーゲート部３、第２のダミーゲート部４及びハードマスク膜５をパターン加工する場合に、第２のダミーゲート部４を異方性エッチングした後、第１のダミーゲート部３の等方性エッチングすることにより、ノッチ部６を形成する。第１のダミーゲート部３のエッチング条件としては、例えば、第１のダミーゲート部３を窒化チタンで形成した場合は、ドライエッチングのエッチングガスとしてＳＦ６系、Ｃｌ系のガスを用いてバイアス電力を低下させ、等方性のある加工条件を適用する。これにより、第２のダミーゲート部４のエッチング時は、サイドエッチング量が相対的に少なくなり、第１のダミーゲート部３のエッチング時は、サイドエッチング量が相対的に多くなる。このため、第１のダミーゲート部３をゲート長方向Ｘで第２のダミーゲート部４よりも後退させ、当該後退部分にノッチ部６を形成することができる。
【図面の簡単な説明】
【００３０】
【図１】本発明の実施の形態に係る半導体装置の製造方法を示す工程図（その１）である。
【図２】本発明の実施の形態に係る半導体装置の製造方法を示す工程図（その２）である。
【図３】本発明の実施の形態に係る半導体装置の製造方法を示す工程図（その３）である。
【図４】本発明の実施の形態に係る半導体装置の製造方法を示す工程図（その４）である。
【符号の説明】
【００３１】
１…半導体基板、２…ゲート絶縁膜、３…第１のダミーゲート部、４…第２のダミーゲート部、６…ノッチ部、７…側壁、１３…除去部分、１６…ゲート電極、１７…絞り部
【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜、第１のダミーゲート部及び第２のダミーゲート部を順に積層して形成する工程と、
前記ゲート絶縁膜、前記第１のダミーゲート部及び前記第２のダミーゲート部を予め設定されたパターンに加工するとともに、前記第１のダミーゲート部をゲート長方向で前記第２のダミーゲート部よりも後退させることにより、ノッチ部を形成する工程と、
前記ゲート絶縁膜、前記第１のダミーゲート部及び前記第２のダミーゲート部の側方に絶縁材料からなる側壁を形成し、かつ当該絶縁材料で前記ノッチ部を埋め込む工程と、
前記第１のダミーゲート部及び前記第２のダミーゲート部を除去して、当該除去部分の底部に前記ゲート絶縁膜及び前記ノッチ部を残す工程と、
前記除去部分を導電材料で埋め込むことにより、当該導電材料からなるゲート電極を形成する工程と
を有する半導体装置の製造方法。
【請求項２】
前記ゲート絶縁膜を高誘電率ゲート絶縁膜として形成するとともに、
前記ゲート電極を金属ゲート電極として形成する
請求項１記載の半導体装置の製造方法。
【請求項３】
前記第１のダミーゲート部及び前記第２のダミーゲート部をパターン加工した後に、前記第１のダミーゲート部を選択的にエッチングすることにより、前記ノッチ部を形成する
請求項１又は２記載の半導体装置の製造方法。
【請求項４】
前記第１のダミーゲート部及び前記第２のダミーゲート部をパターン加工する場合に、前記第２のダミーゲート部を異方性エッチングした後、前記第１のダミーゲート部を等方性エッチングすることにより、前記ノッチ部を形成する
請求項１又は２記載の半導体装置の製造方法。
【請求項５】
半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極の側方に当該ゲート電極に接する状態で形成された側壁とを備え、
前記ゲート絶縁膜は、ゲート長方向で前記ゲート電極を挟むように向かい合う前記側壁の間隔と同じ幅で前記ゲート電極の下に形成され、
前記ゲート電極は、当該ゲート電極の下端部に前記ゲート長方向で前記側壁の間隔よりも幅狭とされた絞り部を有し、当該絞り部と同じ幅で前記ゲート絶縁膜に接している
半導体装置。
【請求項６】
前記ゲート絶縁膜上で前記ゲート電極の絞り部を除く部分に、絶縁材料で埋め込まれた状態のノッチ部を有する
請求項５記載の半導体装置。
【請求項７】
前記ゲート絶縁膜は、高誘電率ゲート絶縁膜からなり、
前記ゲート電極は、金属ゲート電極からなる
請求項５又は６記載の半導体装置。
【請求項１】
半導体基板上にゲート絶縁膜、第１のダミーゲート部及び第２のダミーゲート部を順に積層して形成する工程と、
前記ゲート絶縁膜、前記第１のダミーゲート部及び前記第２のダミーゲート部を予め設定されたパターンに加工するとともに、前記第１のダミーゲート部をゲート長方向で前記第２のダミーゲート部よりも後退させることにより、ノッチ部を形成する工程と、
前記ゲート絶縁膜、前記第１のダミーゲート部及び前記第２のダミーゲート部の側方に絶縁材料からなる側壁を形成し、かつ当該絶縁材料で前記ノッチ部を埋め込む工程と、
前記第１のダミーゲート部及び前記第２のダミーゲート部を除去して、当該除去部分の底部に前記ゲート絶縁膜及び前記ノッチ部を残す工程と、
前記除去部分を導電材料で埋め込むことにより、当該導電材料からなるゲート電極を形成する工程と
を有する半導体装置の製造方法。
【請求項２】
前記ゲート絶縁膜を高誘電率ゲート絶縁膜として形成するとともに、
前記ゲート電極を金属ゲート電極として形成する
請求項１記載の半導体装置の製造方法。
【請求項３】
前記第１のダミーゲート部及び前記第２のダミーゲート部をパターン加工した後に、前記第１のダミーゲート部を選択的にエッチングすることにより、前記ノッチ部を形成する
請求項１又は２記載の半導体装置の製造方法。
【請求項４】
前記第１のダミーゲート部及び前記第２のダミーゲート部をパターン加工する場合に、前記第２のダミーゲート部を異方性エッチングした後、前記第１のダミーゲート部を等方性エッチングすることにより、前記ノッチ部を形成する
請求項１又は２記載の半導体装置の製造方法。
【請求項５】
半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極の側方に当該ゲート電極に接する状態で形成された側壁とを備え、
前記ゲート絶縁膜は、ゲート長方向で前記ゲート電極を挟むように向かい合う前記側壁の間隔と同じ幅で前記ゲート電極の下に形成され、
前記ゲート電極は、当該ゲート電極の下端部に前記ゲート長方向で前記側壁の間隔よりも幅狭とされた絞り部を有し、当該絞り部と同じ幅で前記ゲート絶縁膜に接している
半導体装置。
【請求項６】
前記ゲート絶縁膜上で前記ゲート電極の絞り部を除く部分に、絶縁材料で埋め込まれた状態のノッチ部を有する
請求項５記載の半導体装置。
【請求項７】
前記ゲート絶縁膜は、高誘電率ゲート絶縁膜からなり、
前記ゲート電極は、金属ゲート電極からなる
請求項５又は６記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２０１０−２１２３９（Ｐ２０１０−２１２３９Ａ）
【公開日】平成２２年１月２８日（２０１０．１．２８）
【国際特許分類】
【出願番号】特願２００８−１７８８３７（Ｐ２００８−１７８８３７）
【出願日】平成２０年７月９日（２００８．７．９）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２２年１月２８日（２０１０．１．２８）
【国際特許分類】
【出願日】平成２０年７月９日（２００８．７．９）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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