半導体装置及びその製造方法
【課題】 オン抵抗の小さいDMOSトランジスタを含む半導体装置の製造方法を提供することを目的とする。
【解決手段】
CMOSトランジスタ1は、ゲート電極9と、N+型のソース領域3と、N+型のドレイン領域4を備える。DMOSトランジスタ21は、ゲート電極29と、N+型のソース領域23と、N―型のドリフト領域30と、ドレイン領域24と、シリサイド層32aを備える。ゲート電極9のソース領域3側とドレイン領域4側の側部にはサイドウォール8Bが設けられ、ゲート電極29のソース領域23側とドレイン領域24側の側部にはサイドウォール28C、28Dが設けられている。ドレイン領域24側のサイドウォール28Cは、ソース領域23側のサイドウォール28D、及びサイドウォール2Bよりもチャネル方向に沿う厚さが厚い。さらに、シリサイド層32aがゲート電極9上面のドレイン領域24側端まで形成されている。
【解決手段】
CMOSトランジスタ1は、ゲート電極9と、N+型のソース領域3と、N+型のドレイン領域4を備える。DMOSトランジスタ21は、ゲート電極29と、N+型のソース領域23と、N―型のドリフト領域30と、ドレイン領域24と、シリサイド層32aを備える。ゲート電極9のソース領域3側とドレイン領域4側の側部にはサイドウォール8Bが設けられ、ゲート電極29のソース領域23側とドレイン領域24側の側部にはサイドウォール28C、28Dが設けられている。ドレイン領域24側のサイドウォール28Cは、ソース領域23側のサイドウォール28D、及びサイドウォール2Bよりもチャネル方向に沿う厚さが厚い。さらに、シリサイド層32aがゲート電極9上面のドレイン領域24側端まで形成されている。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置及びその製造方法に係り、特にDMOSトランジスタ及びその製造方法に関する。
【背景技術】
【0002】
近年、コンピュータ等のCPUに使用される電源が低電圧化するのに伴い、同期整流方式によるスイッチング電源回路が多用されている。この電源回路には、入力電圧に応じて数Vから数十Vの耐圧を持つDMOSトランジスタが用いられている。電源回路用のDMOSトランジスタとしては高速且つ低抵抗の素子が適している。
【0003】
このようなDMOSトランジスタでは、高耐圧化のためにドレイン領域にドリフト層(電界緩和部)が設けられている。(例えば、特許文献1)。オフセット層は、ドレイン層より低濃度に不純物導入され、ドレイン層のコンタクト領域の周囲を取り囲むようにレイアウトされる。このようなDMOSトランジスタでは、素子の耐圧はオフセット層の水平方向の長さに比例する。
【0004】
このドリフト層の長さは通常マスク合わせにより決定される。ゲート電極のドレイン側にマスクを形成し、このマスクに対して自己整合的にイオン注入を行う。これにより、イオン注入された領域がドレイン層となり、マスクの下部でイオン注入がされない不純物が低濃度に導入された領域がドリフト層となる。しかし、この方法では、マスクのずれを考慮してマージンとして、マスクをゲート電極上部まで形成する必要がある。これにより、ゲート電極上でマスクが形成された領域には、シリサイド層が形成されず、その分オン抵抗が大きくなってしまうという問題がある。
【特許文献1】特開2004−349377号公報。
【発明の開示】
【発明が解決しようとする課題】
【0005】
本発明は、オン抵抗の小さいDMOSトランジスタを含む半導体装置とその製造方法を提供することを目的とする。
【課題を解決するための手段】
【0006】
本発明の一態様の半導体装置は、第1導電型の半導体層に、CMOSトランジスタと、DMOSトランジスタとが形成され、前記CMOSトランジスタは、前記半導体層上に第1絶縁膜を介して形成された第1ゲート電極と、前記半導体層の表面に、前記第1ゲート電極に隣接して設けられた第2導電型の第1ソース領域と、前記半導体層の表面に、前記第1ソース領域と共に前記第1ゲート電極を挟むように設けられた2導電型の第1ドレイン領域と、前記第1ゲート電極上に形成された第1シリサイド層を備え、前記DMOSトランジスタは、前記半導体層上に第2絶縁膜を介して形成された第2ゲート電極と、前記半導体層の表面に、前記第2ゲート電極に隣接して設けられた第2導電型の第2ソース領域と、前記半導体層の表面に、前記第2ソース領域と共に前記第2ゲート電極を挟むように設けられた第2導電型のドリフト領域と、前記半導体層の表面に、前記ドリフト領域に隣接し、前記第2ソース領域と共に前記第2ゲート電極を挟むように設けられた第2導電型の第2ドレイン領域と、前記第2ゲート電極上に形成された第2シリサイド層を備え、前記第1ゲート電極の第1ソース領域側及び第1ドレイン領域側の側部に第1サイドウォールが設けられ、前記第2ゲート電極の第2ソース領域側及び第2ドレイン領域側の側部に第2サイドウォールが設けられ、前記第2ドレイン領域側の前記第2サイドウォールは、前記第2ソース領域側の前記第2サイドウォール、及び前記第1サイドウォールよりもチャネル方向に沿う厚さが厚く、さらに前記第2シリサイド層が前記第2ゲート電極上面のドレイン領域側端まで形成されていることを特徴とする。
【0007】
本発明の別態様の半導体装置の製造方法は、半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、前記半導体層のドレインが形成される側にイオン注入を行い、不純物拡散層を形成する工程と、前記ゲート電極のドレインが形成される側に第1サイドウォールを形成する工程と、前記ゲート電極と、前記第1サイドウォールを含む前記半導体層上に第1絶縁膜を堆積させる工程と、前記第1絶縁膜をエッチングすることにより、前記第1サイドウォールの側部に接するように第2のサイドウォールを形成し、前記ゲート電極のソースが形成される側に第3サイドウォールを形成する工程と、前記半導体層にイオン注入を行い、前記半導体層のドレインが形成される側に、ドレイン領域を形成し、前記第1サイドウォール及び前記第2サイドウォールの下部にドリフト領域を形成し、前記半導体層のソースが形成される側に、ソース領域を形成する工程と前記ゲート電極上、前記ドレイン領域上、及び前記ソース領域上にシリサイド層を形成する工程とを備えたことを特徴とする。
【0008】
本発明の別態様の半導体装置の製造方法は、 半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、前記半導体層のドレインが形成される側にイオン注入を行い、不純物拡散層を形成する工程と、前記ゲート電極のドレインが形成される側に第1サイドウォールを形成する工程と、前記ゲート電極と、前記第1サイドウォールを含む前記半導体層上に第1絶縁膜を堆積させる工程と、前記第1絶縁膜上の、前記ゲート電極よりドレインが形成される側にマスクを形成する工程と、前記マスクを用いて前記第1絶縁膜の一部をエッチングすることにより、前記第1サイドウォールの側部に接するように第2サイドウォールを形成し、前記ゲート電極のソース側が形成される側に第3サイドウォールを形成する工程と、前記半導体層にイオン注入を行い、前記半導体層のドレインが形成される側に、ドレイン領域を形成し、前記第1サイドウォール及び前記第2サイドウォールの下部にドリフト領域を形成し、前記半導体層のソースが形成される側に、ソース領域を形成する工程と前記ゲート電極上、前記ドレイン領域上、及び前記ソース領域上にシリサイド層を形成する工程とを備えたことを特徴とする。
【発明の効果】
【0009】
本発明は、オン抵抗の小さいDMOSトランジスタを含む半導体装置とその製造方法を提供することができる。
【発明を実施するための最良の形態】
【0010】
以下、本発明の各実施形態について図面を参照しながら説明する。
【0011】
(第1の実施形態)
図1は、本発明の第1の実施形態に係るCMOSトランジスタとDMOSトランジスタとを同一基板上に混載して形成した半導体の装置断面図である。図1(A)はCMOSトランジスタ領域の断面図であり、図1(B)はDMOSトランジスタ領域の断面図である。
【0012】
本実施形態では、いずれもN型MOSトランジスタの場合を例にとって説明する。しかし、これに限定されず、P型MOSトランジスタであってもよい。また、以下、特に明記しない限り、DMOSトランジスタは、例えば耐圧が5〜10V程のDMOSトランジスタを意味するものとして説明する。
【0013】
まず、CMOSトランジスタ1の構造について図1(A)を参照しながら説明する。CMOSトランジスタ1は、高抵抗のP−型半導体層2中(第1エリア)に形成される。P−型半導体層2はP−型半導体基板であってもよいし、また半導体基板上に形成されたP−型ウェル領域であってもよい。
【0014】
CMOSトランジスタ1は、P−型半導体層2上にゲート酸化膜5を介して選択的に形成されたゲート電極9を有する。ゲート電極9の下方のP−型半導体層2内には、P型半導体領域であるチャネル領域7を備える。ゲート酸化膜5は、例えば、シリコン酸化膜により形成される。ゲート酸化膜5は、ゲート駆動電圧に応じて所望の厚さに形成される。ゲート電極9は、例えば、選択的に形成された導電性ポリシリコンからなる。チャネル領域7は、ゲート電極9に閾値電圧以上の駆動電圧が印加されたときに反転層を形成する。
【0015】
チャネル領域7の両側には、N型LDD領域6、6’が形成されている。LDD(Lightly Doped Drain)領域6、6’は、後述するソース領域3、及びドレイン領域4より低濃度にN型不純物がドープされている。LDD領域6の水平方向でゲート電極9から遠い側には、LDD領域よりも高濃度にN型不純物がドープされたソース領域3が形成されている。ソース領域3とともにゲート電極9を挟む位置には、LDD領域6、6’よりも高濃度にN型不純物がドープされたドレイン領域4が形成されている。したがって、CMOSトランジスタ1では、LDD領域6,6’の不純物濃度及び水平方向の寸法は、チャネル領域7を挟んで略左右対称である。さらに、ゲート電極9上、ソース領域3上、及びドレイン領域4上には、それぞれシリサイド層12a、12b、12cが形成されている。
【0016】
ゲート電極の側壁には、絶縁膜10及びシリコン窒化膜11を挟んで、サイドウォール8Bが形成されている。ドレイン側のサイドウォール8Bの水平方向の厚さLbと、ソース側のサイドウォール8Bの水平方向の厚さLbは略同一であり、例えば、1μm程度である。
【0017】
CMOSトランジスタ1は、例えば、5V系CMOSトランジスタの場合、素子耐圧とゲート駆動電圧は共に5Vであるため、ゲート・ドレイン間に、5V程度の逆バイアスが印加された場合に、ゲート酸化膜5に5V以上の電圧が印加されることはない。
【0018】
次に、DMOSトランジスタの構造について図1(B)を参照しながら説明する。DMOSトランジスタ21は、上記のCMOSトランジスタ1が形成されるのと同じP−型半導体層2の別の領域(第2エリア)に形成される。ここで、P−型半導体層2は、P−型半導体基板であってもよいし、また半導体基板上に形成されたP−型ウェル領域であってもよい。
【0019】
DMOSトランジスタ21、P−型半導体層2上にゲート酸化膜25を介して選択的に形成されたゲート電極29を有する。ゲート電極29の下方のP−型半導体層2内には、P型半導体領域であるチャネル領域27を備える。ゲート酸化膜25は、例えば、シリコン酸化膜により形成される。ゲート酸化膜25は、ゲート駆動電圧に応じて所望の厚さに形成される。DMOSトランジスタ21の場合、通常、同じ耐圧系のCMOSトランジスタよりゲート駆動電圧は低く設計され、ゲート酸化膜25は薄く設計される。ゲート電極29は、例えば、選択的に導電性ポリシリコンからなる。チャネル領域27は、ゲート電極29に閾値電圧以上の駆動電圧が印加されたときに反転層を形成する。
【0020】
チャネル領域27の左側(ソース側)には、N型LDD領域26が形成されている。LDD領域26は、後述するソース領域23より低濃度にN型不純物がドープされている。チャネル領域27の右側(ドレイン側)、すなわちLDD領域26と共にゲート電極29を挟む領域には、ドリフト領域30が形成されている。ドリフト領域30は、LDD領域26より低濃度に不純物がドープされている。また、DMOSトランジスタ21の耐圧は、ドリフト領域30の水平方向の長さに比例するため、高耐圧化のためにドリフト領域30の水平方向の長さは長く形成される。したがって、DMOSトランジスタ21では、LDD領域26、ドリフト領域30の不純物濃度及び水平方向の寸法は、チャネル領域27を挟んで左右非対称に形成されている。
【0021】
LDD領域26の水平方向にゲート電極29から遠い側には、LDD領域26より高濃度にN型不純物がドープされたソース領域23が形成されている。ソース領域23とともにゲート電極29を挟む位置には、LDD領域26より高濃度にN型不純物がドープされたドレイン領域24が形成されている。さらに、ゲート電極29上、ソース領域23上、及びドレイン領域24上には、それぞれシリサイド層32a、32b、32cが形成されている。シリサイド層32aは、後述の製造方法により形成されることにより、ゲート電極29上面のドレイン領域24側端まで形成されている。
【0022】
ゲート電極29のドレイン領域24側の側壁には絶縁膜10及びシリコン窒化膜11を挟んでサイドウォール28Cが形成されている。ゲート電極29のソース領域23側の側壁には絶縁膜10及びシリコン窒化膜11を挟んでサイドウォール28Dが形成されている。ドレイン側のサイドウォール28Cは、サイドウォール28A及びサイドウォール28Bにより構成される。サイドウォール28Cの水平方向の厚みLcは、サイドウォール28Dの水平方向の厚みLdよりも厚く形成されている。サイドウォール28Cの水平方向の厚みLcは、例えば、0.15μm程度であり、サイドウォール28Dの水平方向の厚みLdは、例えば、0.07μm程度である。また、ソース側のサイドウォール28Dの水平方向の厚さLdは、CMOSトランジスタ1のサイドウォール8Bの水平方向の厚さLbと略同一である。後述するように、ドレイン領域24、及びソース領域23は、それぞれサイドウォール28C、28Dに自己整合的に形成される。このため、ドリフト領域30は、LDD領域26に比べ、サイドウォール28Cの水平方向の厚さLcとサイドウォール28Dの水平方向の厚さLdの差分だけ、水平方向の長さが長く形成される。
【0023】
以上のように、本発明の第1の実施形態の半導体装置としての特徴は、DMOSトランジスタ21のドレイン側のサイドウォール28Cの水平方向の厚さLcが、ソース側のサイドウォール28Dの水平方向の厚さLd、及びCMOSトランジスタ1のサイドウォール8Bの水平方向の厚さLbより厚く形成されていることである。従来、DMOSトランジスタのドレイン側のサイドウォールの水平方向の厚さを厚く形成するには、マスクのずれを考慮してマージンとしてマスクをゲート電極上部まで形成する必要があった。このため、ゲート電極上部で、マスクが形成された領域にはシリサイド層が形成されずオン抵抗が大きくなってしまうという問題があった。本実施形態では、後述するように、サイドウォール28Cの水平方向の厚さLcを厚く形成するためにマスクを用いないため、ゲート電極上のより広い面積にシリサイド層32aを形成することができる。このため、DMOSトランジスタ21aのオン抵抗を低減することができる。
【0024】
また、CMOSトランジスタ1のサイドウォール8B及び、DMOSトランジスタ21のサイドウォール28C、28Dに自己整合的に、それぞれのドレイン領域3、ソース領域4、及びドレイン領域23、ソース領域24を形成する。こうすることにより、異なる耐圧形の2種類のデバイスを、設計自由度を保ちつつ、同一基板上に混載することが可能となる。
【0025】
次に、本実施形態に係るCMOSトランジスタ1とDMOSトランジスタ21とを同一基板上に混載して形成した半導体装置の製造方法について説明する。図2Aから図2Jは、この製造方法の一部を示したものである。説明の都合上アニールプロセスについては省略する。
【0026】
まず、図2Aに示すように、P−半導体基板2上に絶縁膜(例えば、シリコン酸化膜)を形成し、さらにこの絶縁膜上にポリシリコンを堆積する。次いで、フォトリソグラフィ技術により、絶縁膜とポリシリコンをパターニングすることにより、ゲート酸化膜5、25、及びゲート電極9、29を形成する。この際、CMOSトランジスタとDMOSトランジスタのゲート駆動電圧に応じて、ゲート酸化膜5、25の厚さは同じであってもよいし、異なっていてもよい。
【0027】
次に、図2Bに示すように、DMOSトランジスタ21のゲート電極29の左側(ソース側)及びCMOSトランジスタ領域に開口部を有するマスク50を形成する。次いで、マスク50を使って、ゲート電極9、29に対して自己整合的にDMOSトランジスタ21のソース領域、及びCMOSトランジスタのソース領域及びドレイン領域にN型不純物を所望の条件でイオン注入する。これにより、DMOSトランジスタ21にN型拡散層41及びCMOSトランジスタ1にN型拡散層40、40’が形成される。N型拡散層40、40’、41は後述するように、それぞれ、LDD領域6、6’、26となる。次いで、マスク50を除去する。
【0028】
次に、図2Cに示すように、DMOSトランジスタ21のゲート電極29の右側(ドレイン側)に開口部を有するマスク51を形成する。次いで、マスク51を使って、ゲート電極29に対して自己整合的にDMOSトランジスタ21のドレイン側にN型不純物を所望の条件でイオン注入する。これにより、DMOSトランジスタ21にN−型拡散層42が形成される。N−拡散層42は後述するように、ドリフト領域30となる。このため、一般に、N−拡散層42の不純物濃度は、LDD領域26となるN型拡散層41より低濃度に不純物がドープされる。次いで、マスク51を除去する。
【0029】
次に、図2Dに示すように、半導体基板全面に、CVD(Chemical Vapor Deposition)により絶縁膜10(例えばTEOS膜)、シリコン窒素膜11を順に堆積させる。ここで、絶縁膜10、シリコン窒化膜11の厚さは、例えば、共に20nm程度とする。
【0030】
次に、図2Eに示すように、シリコン窒化膜11上に、例えば、減圧CVD法により、絶縁膜45を堆積させる。絶縁膜45は、例えば、TEOS膜であり、膜厚は、例えば、100nm程度とする。
【0031】
次に、図2Fに示すように、絶縁膜45をRIE(Reactive Ion Etching)等の異方性エッチングによりエッチバックする。このとき、シリコン窒化膜11がRIEのストッパー膜として機能する。これにより、ゲート電極9、29にそれぞれサイドウォール8A、28Aが形成される。
【0032】
次に、図2Gに示すように、DMOSトランジスタ21のゲート電極29の左側(ソース側)及びCMOSトランジスタ領域に開口部を有するマスク52を形成する。次いで、マスク52を使って、ウェットエッチングによりDMOSトランジスタ1のソース側のサイドウォール28A、及びCMOSトランジスタ21のサイドウォール8Aを除去する。これにより、DMOSトランジスタ21の右側(ドレイン側)にのみサイドウォール28Aが形成された構造となる。次いで、マスク52を除去する。
【0033】
次に、図2Hに示すように、絶縁膜11及びサイドウォール28A上に、例えば、減圧CVD法により、絶縁膜46を堆積させる。絶縁膜46は、例えば、TEOS膜であり、膜厚は、例えば、80nm程度とする。
【0034】
次に、図2Iに示すように、RIE等の異方性エッチングにより絶縁膜46をエッチバックする。このとき、半導体基板2をストッパーとすることにより、N型拡散層40、40’、41及びN−型拡散層42上のシリコン窒化膜11及び絶縁膜10の一部もエッチングする。また、ゲート電極9、29上のシリコン窒化膜11及び絶縁膜10もエッチングする。これにより、DMOSトランジスタ21には、ドレイン側にはサイドウォール28A、28Bからなるサイドウォール28Cが形成され、ソース側にはサイドウォール28Dが形成される。サイドウォール28Cの水平方向の厚さLcはサイドウォール28Dの水平方向の厚さLdより厚く形成される。一方、CMOSトランジスタ1には、ソース側とドレイン側で水平方向の厚さが略同一のサイドウォール8Bが形成される。
【0035】
次に、図2Jに示すように、サイドウォール8B、サイドウォール28C、28Dに対して自己整合的に、N型不純物を所望の条件でイオン注入する。これにより、DMOSトランジスタのN−型拡散層42内にドレイン領域24が形成され、N型拡散層41内にソース領域23が形成される。また、CMOSトランジスタのN型拡散層40、40’内にドレイン領域3、ソース領域4が形成される。
【0036】
このとき、DMOSトランジスタ21のサイドウォール28C、28Dの下部に位置する領域には不純物が注入されない。この領域がそれぞれドリフト領域30、LDD領域26となる。DMOSトランジスタ21ではサイドウォール28Cの水平方向の厚さLcがサイドウォール28Dの水平方向の厚さLdより厚いため、ドリフト領域30はLDD領域26より水平方向の長さが長く形成される。同様に、CMOSトランジスタ1のサイドウォール8Bの下部に位置する領域には不純物が注入されない。この領域がLDD領域6、6’となる。なお、サイドウォール28Dの水平方向の厚さLdとサイドウォール8Bの水平方向の厚さLbは略同一であるため、LDD領域26とLDD領域6、6’の水平方向の長さは略同一となる。
【0037】
次に、CMOSトランジスタ1のゲート電極9上、ソース領域3上、ドレイン領域4上にそれぞれシリサイド層12a、12b、12cを形成する。同様に、DMOSトランジスタ21のゲート電極29上、ソース領域23上、ドレイン領域24上にそれぞれシリサイド層32a、32b、32cを形成する。シリサイド層の形成は、サイドウォール8B、28C、及び28Dに自己整合的に形成される。シリサイド層32aは、ゲート電極29上面のドレイン領域24側端まで形成されている。これにより、図1に示すように、CMOSトランジスタ1、及びDMOSトランジスタ2が形成される。
【0038】
本発明の第1の実施形態の半導体装置の製造方法によれば、絶縁膜46からサイドウォール28Bを形成し、DMOSトランジスタ21のドレイン側のサイドウォール28Cの水平方向の厚さLcを厚くする。このサイドウォール28Bを形成する工程にマスクを用いていない。このため、従来のマスクを用いる場合に、ゲート電極上にマスクが形成される問題が解決され、ゲート電極29上のより広い面積にシリサイド層32aが形成することができる。これにより、DMOSトランジスタ21のオン抵抗を低減することができる。
【0039】
また、CMOSトランジスタ1のサイドウォール8B及び、DMOSトランジスタ21のサイドウォール28C、28Dに自己整合的に、それぞれのドレイン領域3、ソース領域4、及びドレイン領域23、ソース領域24を形成する。これにより、マスク合わせずれの影響を受けることなくCMOSトランジスタ1のLDD領域6、6’、DMOSトランジスタ21のLDD領域26及びドリフト領域30の長さを所望の距離を保って形成することができる。こうすることにより、異なる耐圧形の2種類のデバイスを、設計自由度を保ちつつ、同一基板上に混載することが可能となる。
【0040】
(第2の実施形態)
図3は、本発明の第2の実施形態に係る半導体の装置断面図である。CMOSトランジスタ領域については、上記した第1の実施形態と同様なので説明を省略する。本実施形態に係る半導体装置のDMOSトランジスタ61は、ドレイン側のサイドウォール28Cの水平方向の厚みLcを、ソース側のサイドウォール28Dの水平方向の厚みLdより厚く形成することにより、ゲート電極29上面のより広い面積にシリサイド層32aを形成し、DMOSトランジスタ61のオン抵抗を低減させている点は第1の実施形態と同様である。本実施形態に係る半導体装置のDMOSトランジスタ61では、後述するプロセスにより、サイドウォール28Cの水平方向の厚みLcをさらに厚く形成することが可能である。これにより、サイドウォール28Cに自己整合的に決定されるドリフト領域30の水平方向の長さを長く形成することができ、DMOSトランジスタ61のさらなる高耐圧化が可能となる。
【0041】
本実施形態に係る半導体装置のDMOSトランジスタ61の構造の特徴について図3を参照して説明する。第1の実施形態のDMOSトランジスタ21と同様の構成については同じ符号を付し、説明を省略する。DMOSトランジスタ61のドレイン側のサイドウォール28Cは、ゲート電極29の側部で一部垂直方向に高くなり、さらに、ドレイン領域24側で水平方向に平らに伸びる形状(部分47)を有する。後述する製造方法によれば、サイドウォール28Cのドレイン領域24側で水平方向に平らに伸びる部分47の長さは、マスク53の水平方向の長さにより決定される。ここで、サイドウォール28Cの水平方向の厚みLcは、例えば、0.4μm程度であるが、マスク53の水平方向の長さを調整することにより、さらに厚く形成することも可能である。一方、サイドウォール28Dの厚みはLdは、例えば0.07μm程度である。
【0042】
次に、本発明の第2の実施形態に係る半導体装置の製造方法を、図4Aから図4Bを参照して説明する。CMOSトランジスタ領域については、上記の第1の実施形態と同様なので説明を省略する。
【0043】
まず、第1の実施形態の図2Aから図2Hの工程と同様にして、P−型半導体基板2上に、ゲート酸化膜25を介してゲート電極29を形成する。さらに、半導体全面に絶縁膜10及びシリコン窒化膜11を形成した後、ドレイン側にサイドウォール28Aを形成する。さらに、シリコン窒化膜11上、及びサイドウォール28A上に、例えば、減圧CVDにより、絶縁膜46を堆積させる。
【0044】
次に、図4Aに示すように、ドレイン側の絶縁膜46上にマスク53を形成する。このとき、マスク53はゲート電極29上に形成されないようにする。従来のマスクを用いてドリフト側のサイドウォールの水平方向の長さを決定する方法では、マスクのずれを考慮してマスクをゲート電極上に形成する必要がある。しかし、本実施形態では、絶縁膜46の下にサイドウォール28Aが形成されている。このため、従来のマスクを用いる方法に比べ、サイドウォール28Aの水平方向の厚み分だけマスクの位置合わせ精度に余裕ができ、ゲート電極上にマスクが形成する必要がなくなる。
【0045】
次に、図4Bに示すように、RIE等の異方性エッチングにより絶縁膜46をエッチバックする。このとき、半導体基板をストッパーとすることにより、N型拡散層41及びN−型拡散層42上のシリコン窒化膜11及び絶縁膜10の一部もエッチングする。また、ゲート電極29上のシリコン窒化膜11及び絶縁膜10もエッチングする。これにより、ソース側にはサイドウォール28Dが形成される。また、ドレイン側には、マスク53の底部に形成された絶縁膜46の一部がエッチングされずに残り、サイドウォール28Aとサイドウォール28Bからなるサイドウォール28Cが形成される。
【0046】
次に、サイドウォール28C、28Dに対して自己整合的に、N型不純物を所望の条件でイオン注入する。これにより、N−拡散層42内にドレイン領域24が形成され、N型拡散層41内にソース領域23が形成される。このとき、サイドウォール28C、28Dの下部に位置する領域には不純物が注入されない。この領域がそれぞれドリフト領域30、LDD領域26となる。サイドウォール28Cの水平方向の厚さLcがサイドウォール28Dの水平方向の厚さLdより厚いため、ドリフト領域30はLDD領域25より水平方向の長さが長く形成される。次いで、ゲート電極29上、ソース領域23上、ドレイン領域24上にそれぞれシリサイド層32a、32b、32cを形成する。シリサイド層32a、32b、32cの形成は、サイドウォール28C及び28Dに自己整合的に形成される。シリサイド層32aは、ゲート電極29上面のドレイン領域24側端まで形成されている。これにより、図3に示すようにDMOSトランジスタ61が形成される。
【0047】
本発明の第2の実施形態では、絶縁膜46からマスク53を用いてサイドウォール28Bを形成する際に、絶縁膜45の下にサイドウォール28Aが形成されている。このため、従来のマスクを用いる方法に比べ、サイドウォール28Aの水平方向の厚み分だけマスクの位置合わせ精度に余裕ができ、ゲート電極上にマスクを形成する必要がなくなる。これにより、ゲート電極29上のより広い面積にシリサイド層32aが形成され、DMOSトランジスタ21のオン抵抗を低減することができる。
【0048】
さらに、マスク53の水平方向の長さを調整することにより、サイドウォール28Cの水平方向の厚さLcを調整できる。これにより、サイドウォール28Cに自己整合的に決定されるドリフト層30の水平方向の長さを調整でき、DMOSトランジスタ21の耐圧の調整が可能となる。
【0049】
なお、前述した各実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更/改良されうると共に、本発明にはその等価物も含まれる。
【図面の簡単な説明】
【0050】
【図1】本発明の第1の実施形態に係る半導体装置の装置断面図である。
【図2A】本発明の第1の実施形態に係る半導体装置を製造するプロセスを説明する装置断面図である。
【図2B】本発明の第1の実施形態に係る半導体装置を製造するプロセスを説明する装置断面図である。
【図2C】本発明の第1の実施形態に係る半導体装置を製造するプロセスを説明する装置断面図である。
【図2D】本発明の第1の実施形態に係る半導体装置を製造するプロセスを説明する装置断面図である。
【図2E】本発明の第1の実施形態に係る半導体装置を製造するプロセスを説明する装置断面図である。
【図2F】本発明の第1の実施形態に係る半導体装置を製造するプロセスを説明する装置断面図である。
【図2G】本発明の第1の実施形態に係る半導体装置を製造するプロセスを説明する装置断面図である。
【図2H】本発明の第1の実施形態に係る半導体装置を製造するプロセスを説明する装置断面図である。
【図2I】本発明の第1の実施形態に係る半導体装置を製造するプロセスを説明する装置断面図である。
【図2J】本発明の第1の実施形態に係る半導体装置を製造するプロセスを説明する装置断面図である。
【図3】本発明の第2の実施形態に係る半導体装置の装置断面図である
【図4A】本発明の第2の実施形態に係る半導体装置を製造するプロセスを説明する装置断面図である。
【図4B】本発明の第2の実施形態に係る半導体装置を製造するプロセスを説明する装置断面図である。
【符号の説明】
【0051】
1 CMOSトランジスタ
21、61 DMOSトランジスタ
2 P−型半導体基板
3、23 ソース領域
4、24 ドレイン領域
5、25 ゲート酸化膜
6、6’、26 LDD領域
7、27 チャネル領域
8A、8B、28A、28C、28D サイドウォール
9、29 ゲート電極
10、45、46 絶縁膜
11 シリコン窒化膜
12a、12b、12c シリサイド層
30 ドリフト領域
40、40’、41 N型拡散層
42 N−型拡散層
47 部分
50、51、52、53 マスク
Lb CMOSトランジスタのサイドウォールの水平方向の厚さ
Ld DMOSトランジスタのソース側のサイドウォールの水平方向の厚さ
Lc DMOSトランジスタのドレイン側のサイドウォールの水平方向の厚さ
【技術分野】
【0001】
本発明は、半導体装置及びその製造方法に係り、特にDMOSトランジスタ及びその製造方法に関する。
【背景技術】
【0002】
近年、コンピュータ等のCPUに使用される電源が低電圧化するのに伴い、同期整流方式によるスイッチング電源回路が多用されている。この電源回路には、入力電圧に応じて数Vから数十Vの耐圧を持つDMOSトランジスタが用いられている。電源回路用のDMOSトランジスタとしては高速且つ低抵抗の素子が適している。
【0003】
このようなDMOSトランジスタでは、高耐圧化のためにドレイン領域にドリフト層(電界緩和部)が設けられている。(例えば、特許文献1)。オフセット層は、ドレイン層より低濃度に不純物導入され、ドレイン層のコンタクト領域の周囲を取り囲むようにレイアウトされる。このようなDMOSトランジスタでは、素子の耐圧はオフセット層の水平方向の長さに比例する。
【0004】
このドリフト層の長さは通常マスク合わせにより決定される。ゲート電極のドレイン側にマスクを形成し、このマスクに対して自己整合的にイオン注入を行う。これにより、イオン注入された領域がドレイン層となり、マスクの下部でイオン注入がされない不純物が低濃度に導入された領域がドリフト層となる。しかし、この方法では、マスクのずれを考慮してマージンとして、マスクをゲート電極上部まで形成する必要がある。これにより、ゲート電極上でマスクが形成された領域には、シリサイド層が形成されず、その分オン抵抗が大きくなってしまうという問題がある。
【特許文献1】特開2004−349377号公報。
【発明の開示】
【発明が解決しようとする課題】
【0005】
本発明は、オン抵抗の小さいDMOSトランジスタを含む半導体装置とその製造方法を提供することを目的とする。
【課題を解決するための手段】
【0006】
本発明の一態様の半導体装置は、第1導電型の半導体層に、CMOSトランジスタと、DMOSトランジスタとが形成され、前記CMOSトランジスタは、前記半導体層上に第1絶縁膜を介して形成された第1ゲート電極と、前記半導体層の表面に、前記第1ゲート電極に隣接して設けられた第2導電型の第1ソース領域と、前記半導体層の表面に、前記第1ソース領域と共に前記第1ゲート電極を挟むように設けられた2導電型の第1ドレイン領域と、前記第1ゲート電極上に形成された第1シリサイド層を備え、前記DMOSトランジスタは、前記半導体層上に第2絶縁膜を介して形成された第2ゲート電極と、前記半導体層の表面に、前記第2ゲート電極に隣接して設けられた第2導電型の第2ソース領域と、前記半導体層の表面に、前記第2ソース領域と共に前記第2ゲート電極を挟むように設けられた第2導電型のドリフト領域と、前記半導体層の表面に、前記ドリフト領域に隣接し、前記第2ソース領域と共に前記第2ゲート電極を挟むように設けられた第2導電型の第2ドレイン領域と、前記第2ゲート電極上に形成された第2シリサイド層を備え、前記第1ゲート電極の第1ソース領域側及び第1ドレイン領域側の側部に第1サイドウォールが設けられ、前記第2ゲート電極の第2ソース領域側及び第2ドレイン領域側の側部に第2サイドウォールが設けられ、前記第2ドレイン領域側の前記第2サイドウォールは、前記第2ソース領域側の前記第2サイドウォール、及び前記第1サイドウォールよりもチャネル方向に沿う厚さが厚く、さらに前記第2シリサイド層が前記第2ゲート電極上面のドレイン領域側端まで形成されていることを特徴とする。
【0007】
本発明の別態様の半導体装置の製造方法は、半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、前記半導体層のドレインが形成される側にイオン注入を行い、不純物拡散層を形成する工程と、前記ゲート電極のドレインが形成される側に第1サイドウォールを形成する工程と、前記ゲート電極と、前記第1サイドウォールを含む前記半導体層上に第1絶縁膜を堆積させる工程と、前記第1絶縁膜をエッチングすることにより、前記第1サイドウォールの側部に接するように第2のサイドウォールを形成し、前記ゲート電極のソースが形成される側に第3サイドウォールを形成する工程と、前記半導体層にイオン注入を行い、前記半導体層のドレインが形成される側に、ドレイン領域を形成し、前記第1サイドウォール及び前記第2サイドウォールの下部にドリフト領域を形成し、前記半導体層のソースが形成される側に、ソース領域を形成する工程と前記ゲート電極上、前記ドレイン領域上、及び前記ソース領域上にシリサイド層を形成する工程とを備えたことを特徴とする。
【0008】
本発明の別態様の半導体装置の製造方法は、 半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、前記半導体層のドレインが形成される側にイオン注入を行い、不純物拡散層を形成する工程と、前記ゲート電極のドレインが形成される側に第1サイドウォールを形成する工程と、前記ゲート電極と、前記第1サイドウォールを含む前記半導体層上に第1絶縁膜を堆積させる工程と、前記第1絶縁膜上の、前記ゲート電極よりドレインが形成される側にマスクを形成する工程と、前記マスクを用いて前記第1絶縁膜の一部をエッチングすることにより、前記第1サイドウォールの側部に接するように第2サイドウォールを形成し、前記ゲート電極のソース側が形成される側に第3サイドウォールを形成する工程と、前記半導体層にイオン注入を行い、前記半導体層のドレインが形成される側に、ドレイン領域を形成し、前記第1サイドウォール及び前記第2サイドウォールの下部にドリフト領域を形成し、前記半導体層のソースが形成される側に、ソース領域を形成する工程と前記ゲート電極上、前記ドレイン領域上、及び前記ソース領域上にシリサイド層を形成する工程とを備えたことを特徴とする。
【発明の効果】
【0009】
本発明は、オン抵抗の小さいDMOSトランジスタを含む半導体装置とその製造方法を提供することができる。
【発明を実施するための最良の形態】
【0010】
以下、本発明の各実施形態について図面を参照しながら説明する。
【0011】
(第1の実施形態)
図1は、本発明の第1の実施形態に係るCMOSトランジスタとDMOSトランジスタとを同一基板上に混載して形成した半導体の装置断面図である。図1(A)はCMOSトランジスタ領域の断面図であり、図1(B)はDMOSトランジスタ領域の断面図である。
【0012】
本実施形態では、いずれもN型MOSトランジスタの場合を例にとって説明する。しかし、これに限定されず、P型MOSトランジスタであってもよい。また、以下、特に明記しない限り、DMOSトランジスタは、例えば耐圧が5〜10V程のDMOSトランジスタを意味するものとして説明する。
【0013】
まず、CMOSトランジスタ1の構造について図1(A)を参照しながら説明する。CMOSトランジスタ1は、高抵抗のP−型半導体層2中(第1エリア)に形成される。P−型半導体層2はP−型半導体基板であってもよいし、また半導体基板上に形成されたP−型ウェル領域であってもよい。
【0014】
CMOSトランジスタ1は、P−型半導体層2上にゲート酸化膜5を介して選択的に形成されたゲート電極9を有する。ゲート電極9の下方のP−型半導体層2内には、P型半導体領域であるチャネル領域7を備える。ゲート酸化膜5は、例えば、シリコン酸化膜により形成される。ゲート酸化膜5は、ゲート駆動電圧に応じて所望の厚さに形成される。ゲート電極9は、例えば、選択的に形成された導電性ポリシリコンからなる。チャネル領域7は、ゲート電極9に閾値電圧以上の駆動電圧が印加されたときに反転層を形成する。
【0015】
チャネル領域7の両側には、N型LDD領域6、6’が形成されている。LDD(Lightly Doped Drain)領域6、6’は、後述するソース領域3、及びドレイン領域4より低濃度にN型不純物がドープされている。LDD領域6の水平方向でゲート電極9から遠い側には、LDD領域よりも高濃度にN型不純物がドープされたソース領域3が形成されている。ソース領域3とともにゲート電極9を挟む位置には、LDD領域6、6’よりも高濃度にN型不純物がドープされたドレイン領域4が形成されている。したがって、CMOSトランジスタ1では、LDD領域6,6’の不純物濃度及び水平方向の寸法は、チャネル領域7を挟んで略左右対称である。さらに、ゲート電極9上、ソース領域3上、及びドレイン領域4上には、それぞれシリサイド層12a、12b、12cが形成されている。
【0016】
ゲート電極の側壁には、絶縁膜10及びシリコン窒化膜11を挟んで、サイドウォール8Bが形成されている。ドレイン側のサイドウォール8Bの水平方向の厚さLbと、ソース側のサイドウォール8Bの水平方向の厚さLbは略同一であり、例えば、1μm程度である。
【0017】
CMOSトランジスタ1は、例えば、5V系CMOSトランジスタの場合、素子耐圧とゲート駆動電圧は共に5Vであるため、ゲート・ドレイン間に、5V程度の逆バイアスが印加された場合に、ゲート酸化膜5に5V以上の電圧が印加されることはない。
【0018】
次に、DMOSトランジスタの構造について図1(B)を参照しながら説明する。DMOSトランジスタ21は、上記のCMOSトランジスタ1が形成されるのと同じP−型半導体層2の別の領域(第2エリア)に形成される。ここで、P−型半導体層2は、P−型半導体基板であってもよいし、また半導体基板上に形成されたP−型ウェル領域であってもよい。
【0019】
DMOSトランジスタ21、P−型半導体層2上にゲート酸化膜25を介して選択的に形成されたゲート電極29を有する。ゲート電極29の下方のP−型半導体層2内には、P型半導体領域であるチャネル領域27を備える。ゲート酸化膜25は、例えば、シリコン酸化膜により形成される。ゲート酸化膜25は、ゲート駆動電圧に応じて所望の厚さに形成される。DMOSトランジスタ21の場合、通常、同じ耐圧系のCMOSトランジスタよりゲート駆動電圧は低く設計され、ゲート酸化膜25は薄く設計される。ゲート電極29は、例えば、選択的に導電性ポリシリコンからなる。チャネル領域27は、ゲート電極29に閾値電圧以上の駆動電圧が印加されたときに反転層を形成する。
【0020】
チャネル領域27の左側(ソース側)には、N型LDD領域26が形成されている。LDD領域26は、後述するソース領域23より低濃度にN型不純物がドープされている。チャネル領域27の右側(ドレイン側)、すなわちLDD領域26と共にゲート電極29を挟む領域には、ドリフト領域30が形成されている。ドリフト領域30は、LDD領域26より低濃度に不純物がドープされている。また、DMOSトランジスタ21の耐圧は、ドリフト領域30の水平方向の長さに比例するため、高耐圧化のためにドリフト領域30の水平方向の長さは長く形成される。したがって、DMOSトランジスタ21では、LDD領域26、ドリフト領域30の不純物濃度及び水平方向の寸法は、チャネル領域27を挟んで左右非対称に形成されている。
【0021】
LDD領域26の水平方向にゲート電極29から遠い側には、LDD領域26より高濃度にN型不純物がドープされたソース領域23が形成されている。ソース領域23とともにゲート電極29を挟む位置には、LDD領域26より高濃度にN型不純物がドープされたドレイン領域24が形成されている。さらに、ゲート電極29上、ソース領域23上、及びドレイン領域24上には、それぞれシリサイド層32a、32b、32cが形成されている。シリサイド層32aは、後述の製造方法により形成されることにより、ゲート電極29上面のドレイン領域24側端まで形成されている。
【0022】
ゲート電極29のドレイン領域24側の側壁には絶縁膜10及びシリコン窒化膜11を挟んでサイドウォール28Cが形成されている。ゲート電極29のソース領域23側の側壁には絶縁膜10及びシリコン窒化膜11を挟んでサイドウォール28Dが形成されている。ドレイン側のサイドウォール28Cは、サイドウォール28A及びサイドウォール28Bにより構成される。サイドウォール28Cの水平方向の厚みLcは、サイドウォール28Dの水平方向の厚みLdよりも厚く形成されている。サイドウォール28Cの水平方向の厚みLcは、例えば、0.15μm程度であり、サイドウォール28Dの水平方向の厚みLdは、例えば、0.07μm程度である。また、ソース側のサイドウォール28Dの水平方向の厚さLdは、CMOSトランジスタ1のサイドウォール8Bの水平方向の厚さLbと略同一である。後述するように、ドレイン領域24、及びソース領域23は、それぞれサイドウォール28C、28Dに自己整合的に形成される。このため、ドリフト領域30は、LDD領域26に比べ、サイドウォール28Cの水平方向の厚さLcとサイドウォール28Dの水平方向の厚さLdの差分だけ、水平方向の長さが長く形成される。
【0023】
以上のように、本発明の第1の実施形態の半導体装置としての特徴は、DMOSトランジスタ21のドレイン側のサイドウォール28Cの水平方向の厚さLcが、ソース側のサイドウォール28Dの水平方向の厚さLd、及びCMOSトランジスタ1のサイドウォール8Bの水平方向の厚さLbより厚く形成されていることである。従来、DMOSトランジスタのドレイン側のサイドウォールの水平方向の厚さを厚く形成するには、マスクのずれを考慮してマージンとしてマスクをゲート電極上部まで形成する必要があった。このため、ゲート電極上部で、マスクが形成された領域にはシリサイド層が形成されずオン抵抗が大きくなってしまうという問題があった。本実施形態では、後述するように、サイドウォール28Cの水平方向の厚さLcを厚く形成するためにマスクを用いないため、ゲート電極上のより広い面積にシリサイド層32aを形成することができる。このため、DMOSトランジスタ21aのオン抵抗を低減することができる。
【0024】
また、CMOSトランジスタ1のサイドウォール8B及び、DMOSトランジスタ21のサイドウォール28C、28Dに自己整合的に、それぞれのドレイン領域3、ソース領域4、及びドレイン領域23、ソース領域24を形成する。こうすることにより、異なる耐圧形の2種類のデバイスを、設計自由度を保ちつつ、同一基板上に混載することが可能となる。
【0025】
次に、本実施形態に係るCMOSトランジスタ1とDMOSトランジスタ21とを同一基板上に混載して形成した半導体装置の製造方法について説明する。図2Aから図2Jは、この製造方法の一部を示したものである。説明の都合上アニールプロセスについては省略する。
【0026】
まず、図2Aに示すように、P−半導体基板2上に絶縁膜(例えば、シリコン酸化膜)を形成し、さらにこの絶縁膜上にポリシリコンを堆積する。次いで、フォトリソグラフィ技術により、絶縁膜とポリシリコンをパターニングすることにより、ゲート酸化膜5、25、及びゲート電極9、29を形成する。この際、CMOSトランジスタとDMOSトランジスタのゲート駆動電圧に応じて、ゲート酸化膜5、25の厚さは同じであってもよいし、異なっていてもよい。
【0027】
次に、図2Bに示すように、DMOSトランジスタ21のゲート電極29の左側(ソース側)及びCMOSトランジスタ領域に開口部を有するマスク50を形成する。次いで、マスク50を使って、ゲート電極9、29に対して自己整合的にDMOSトランジスタ21のソース領域、及びCMOSトランジスタのソース領域及びドレイン領域にN型不純物を所望の条件でイオン注入する。これにより、DMOSトランジスタ21にN型拡散層41及びCMOSトランジスタ1にN型拡散層40、40’が形成される。N型拡散層40、40’、41は後述するように、それぞれ、LDD領域6、6’、26となる。次いで、マスク50を除去する。
【0028】
次に、図2Cに示すように、DMOSトランジスタ21のゲート電極29の右側(ドレイン側)に開口部を有するマスク51を形成する。次いで、マスク51を使って、ゲート電極29に対して自己整合的にDMOSトランジスタ21のドレイン側にN型不純物を所望の条件でイオン注入する。これにより、DMOSトランジスタ21にN−型拡散層42が形成される。N−拡散層42は後述するように、ドリフト領域30となる。このため、一般に、N−拡散層42の不純物濃度は、LDD領域26となるN型拡散層41より低濃度に不純物がドープされる。次いで、マスク51を除去する。
【0029】
次に、図2Dに示すように、半導体基板全面に、CVD(Chemical Vapor Deposition)により絶縁膜10(例えばTEOS膜)、シリコン窒素膜11を順に堆積させる。ここで、絶縁膜10、シリコン窒化膜11の厚さは、例えば、共に20nm程度とする。
【0030】
次に、図2Eに示すように、シリコン窒化膜11上に、例えば、減圧CVD法により、絶縁膜45を堆積させる。絶縁膜45は、例えば、TEOS膜であり、膜厚は、例えば、100nm程度とする。
【0031】
次に、図2Fに示すように、絶縁膜45をRIE(Reactive Ion Etching)等の異方性エッチングによりエッチバックする。このとき、シリコン窒化膜11がRIEのストッパー膜として機能する。これにより、ゲート電極9、29にそれぞれサイドウォール8A、28Aが形成される。
【0032】
次に、図2Gに示すように、DMOSトランジスタ21のゲート電極29の左側(ソース側)及びCMOSトランジスタ領域に開口部を有するマスク52を形成する。次いで、マスク52を使って、ウェットエッチングによりDMOSトランジスタ1のソース側のサイドウォール28A、及びCMOSトランジスタ21のサイドウォール8Aを除去する。これにより、DMOSトランジスタ21の右側(ドレイン側)にのみサイドウォール28Aが形成された構造となる。次いで、マスク52を除去する。
【0033】
次に、図2Hに示すように、絶縁膜11及びサイドウォール28A上に、例えば、減圧CVD法により、絶縁膜46を堆積させる。絶縁膜46は、例えば、TEOS膜であり、膜厚は、例えば、80nm程度とする。
【0034】
次に、図2Iに示すように、RIE等の異方性エッチングにより絶縁膜46をエッチバックする。このとき、半導体基板2をストッパーとすることにより、N型拡散層40、40’、41及びN−型拡散層42上のシリコン窒化膜11及び絶縁膜10の一部もエッチングする。また、ゲート電極9、29上のシリコン窒化膜11及び絶縁膜10もエッチングする。これにより、DMOSトランジスタ21には、ドレイン側にはサイドウォール28A、28Bからなるサイドウォール28Cが形成され、ソース側にはサイドウォール28Dが形成される。サイドウォール28Cの水平方向の厚さLcはサイドウォール28Dの水平方向の厚さLdより厚く形成される。一方、CMOSトランジスタ1には、ソース側とドレイン側で水平方向の厚さが略同一のサイドウォール8Bが形成される。
【0035】
次に、図2Jに示すように、サイドウォール8B、サイドウォール28C、28Dに対して自己整合的に、N型不純物を所望の条件でイオン注入する。これにより、DMOSトランジスタのN−型拡散層42内にドレイン領域24が形成され、N型拡散層41内にソース領域23が形成される。また、CMOSトランジスタのN型拡散層40、40’内にドレイン領域3、ソース領域4が形成される。
【0036】
このとき、DMOSトランジスタ21のサイドウォール28C、28Dの下部に位置する領域には不純物が注入されない。この領域がそれぞれドリフト領域30、LDD領域26となる。DMOSトランジスタ21ではサイドウォール28Cの水平方向の厚さLcがサイドウォール28Dの水平方向の厚さLdより厚いため、ドリフト領域30はLDD領域26より水平方向の長さが長く形成される。同様に、CMOSトランジスタ1のサイドウォール8Bの下部に位置する領域には不純物が注入されない。この領域がLDD領域6、6’となる。なお、サイドウォール28Dの水平方向の厚さLdとサイドウォール8Bの水平方向の厚さLbは略同一であるため、LDD領域26とLDD領域6、6’の水平方向の長さは略同一となる。
【0037】
次に、CMOSトランジスタ1のゲート電極9上、ソース領域3上、ドレイン領域4上にそれぞれシリサイド層12a、12b、12cを形成する。同様に、DMOSトランジスタ21のゲート電極29上、ソース領域23上、ドレイン領域24上にそれぞれシリサイド層32a、32b、32cを形成する。シリサイド層の形成は、サイドウォール8B、28C、及び28Dに自己整合的に形成される。シリサイド層32aは、ゲート電極29上面のドレイン領域24側端まで形成されている。これにより、図1に示すように、CMOSトランジスタ1、及びDMOSトランジスタ2が形成される。
【0038】
本発明の第1の実施形態の半導体装置の製造方法によれば、絶縁膜46からサイドウォール28Bを形成し、DMOSトランジスタ21のドレイン側のサイドウォール28Cの水平方向の厚さLcを厚くする。このサイドウォール28Bを形成する工程にマスクを用いていない。このため、従来のマスクを用いる場合に、ゲート電極上にマスクが形成される問題が解決され、ゲート電極29上のより広い面積にシリサイド層32aが形成することができる。これにより、DMOSトランジスタ21のオン抵抗を低減することができる。
【0039】
また、CMOSトランジスタ1のサイドウォール8B及び、DMOSトランジスタ21のサイドウォール28C、28Dに自己整合的に、それぞれのドレイン領域3、ソース領域4、及びドレイン領域23、ソース領域24を形成する。これにより、マスク合わせずれの影響を受けることなくCMOSトランジスタ1のLDD領域6、6’、DMOSトランジスタ21のLDD領域26及びドリフト領域30の長さを所望の距離を保って形成することができる。こうすることにより、異なる耐圧形の2種類のデバイスを、設計自由度を保ちつつ、同一基板上に混載することが可能となる。
【0040】
(第2の実施形態)
図3は、本発明の第2の実施形態に係る半導体の装置断面図である。CMOSトランジスタ領域については、上記した第1の実施形態と同様なので説明を省略する。本実施形態に係る半導体装置のDMOSトランジスタ61は、ドレイン側のサイドウォール28Cの水平方向の厚みLcを、ソース側のサイドウォール28Dの水平方向の厚みLdより厚く形成することにより、ゲート電極29上面のより広い面積にシリサイド層32aを形成し、DMOSトランジスタ61のオン抵抗を低減させている点は第1の実施形態と同様である。本実施形態に係る半導体装置のDMOSトランジスタ61では、後述するプロセスにより、サイドウォール28Cの水平方向の厚みLcをさらに厚く形成することが可能である。これにより、サイドウォール28Cに自己整合的に決定されるドリフト領域30の水平方向の長さを長く形成することができ、DMOSトランジスタ61のさらなる高耐圧化が可能となる。
【0041】
本実施形態に係る半導体装置のDMOSトランジスタ61の構造の特徴について図3を参照して説明する。第1の実施形態のDMOSトランジスタ21と同様の構成については同じ符号を付し、説明を省略する。DMOSトランジスタ61のドレイン側のサイドウォール28Cは、ゲート電極29の側部で一部垂直方向に高くなり、さらに、ドレイン領域24側で水平方向に平らに伸びる形状(部分47)を有する。後述する製造方法によれば、サイドウォール28Cのドレイン領域24側で水平方向に平らに伸びる部分47の長さは、マスク53の水平方向の長さにより決定される。ここで、サイドウォール28Cの水平方向の厚みLcは、例えば、0.4μm程度であるが、マスク53の水平方向の長さを調整することにより、さらに厚く形成することも可能である。一方、サイドウォール28Dの厚みはLdは、例えば0.07μm程度である。
【0042】
次に、本発明の第2の実施形態に係る半導体装置の製造方法を、図4Aから図4Bを参照して説明する。CMOSトランジスタ領域については、上記の第1の実施形態と同様なので説明を省略する。
【0043】
まず、第1の実施形態の図2Aから図2Hの工程と同様にして、P−型半導体基板2上に、ゲート酸化膜25を介してゲート電極29を形成する。さらに、半導体全面に絶縁膜10及びシリコン窒化膜11を形成した後、ドレイン側にサイドウォール28Aを形成する。さらに、シリコン窒化膜11上、及びサイドウォール28A上に、例えば、減圧CVDにより、絶縁膜46を堆積させる。
【0044】
次に、図4Aに示すように、ドレイン側の絶縁膜46上にマスク53を形成する。このとき、マスク53はゲート電極29上に形成されないようにする。従来のマスクを用いてドリフト側のサイドウォールの水平方向の長さを決定する方法では、マスクのずれを考慮してマスクをゲート電極上に形成する必要がある。しかし、本実施形態では、絶縁膜46の下にサイドウォール28Aが形成されている。このため、従来のマスクを用いる方法に比べ、サイドウォール28Aの水平方向の厚み分だけマスクの位置合わせ精度に余裕ができ、ゲート電極上にマスクが形成する必要がなくなる。
【0045】
次に、図4Bに示すように、RIE等の異方性エッチングにより絶縁膜46をエッチバックする。このとき、半導体基板をストッパーとすることにより、N型拡散層41及びN−型拡散層42上のシリコン窒化膜11及び絶縁膜10の一部もエッチングする。また、ゲート電極29上のシリコン窒化膜11及び絶縁膜10もエッチングする。これにより、ソース側にはサイドウォール28Dが形成される。また、ドレイン側には、マスク53の底部に形成された絶縁膜46の一部がエッチングされずに残り、サイドウォール28Aとサイドウォール28Bからなるサイドウォール28Cが形成される。
【0046】
次に、サイドウォール28C、28Dに対して自己整合的に、N型不純物を所望の条件でイオン注入する。これにより、N−拡散層42内にドレイン領域24が形成され、N型拡散層41内にソース領域23が形成される。このとき、サイドウォール28C、28Dの下部に位置する領域には不純物が注入されない。この領域がそれぞれドリフト領域30、LDD領域26となる。サイドウォール28Cの水平方向の厚さLcがサイドウォール28Dの水平方向の厚さLdより厚いため、ドリフト領域30はLDD領域25より水平方向の長さが長く形成される。次いで、ゲート電極29上、ソース領域23上、ドレイン領域24上にそれぞれシリサイド層32a、32b、32cを形成する。シリサイド層32a、32b、32cの形成は、サイドウォール28C及び28Dに自己整合的に形成される。シリサイド層32aは、ゲート電極29上面のドレイン領域24側端まで形成されている。これにより、図3に示すようにDMOSトランジスタ61が形成される。
【0047】
本発明の第2の実施形態では、絶縁膜46からマスク53を用いてサイドウォール28Bを形成する際に、絶縁膜45の下にサイドウォール28Aが形成されている。このため、従来のマスクを用いる方法に比べ、サイドウォール28Aの水平方向の厚み分だけマスクの位置合わせ精度に余裕ができ、ゲート電極上にマスクを形成する必要がなくなる。これにより、ゲート電極29上のより広い面積にシリサイド層32aが形成され、DMOSトランジスタ21のオン抵抗を低減することができる。
【0048】
さらに、マスク53の水平方向の長さを調整することにより、サイドウォール28Cの水平方向の厚さLcを調整できる。これにより、サイドウォール28Cに自己整合的に決定されるドリフト層30の水平方向の長さを調整でき、DMOSトランジスタ21の耐圧の調整が可能となる。
【0049】
なお、前述した各実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更/改良されうると共に、本発明にはその等価物も含まれる。
【図面の簡単な説明】
【0050】
【図1】本発明の第1の実施形態に係る半導体装置の装置断面図である。
【図2A】本発明の第1の実施形態に係る半導体装置を製造するプロセスを説明する装置断面図である。
【図2B】本発明の第1の実施形態に係る半導体装置を製造するプロセスを説明する装置断面図である。
【図2C】本発明の第1の実施形態に係る半導体装置を製造するプロセスを説明する装置断面図である。
【図2D】本発明の第1の実施形態に係る半導体装置を製造するプロセスを説明する装置断面図である。
【図2E】本発明の第1の実施形態に係る半導体装置を製造するプロセスを説明する装置断面図である。
【図2F】本発明の第1の実施形態に係る半導体装置を製造するプロセスを説明する装置断面図である。
【図2G】本発明の第1の実施形態に係る半導体装置を製造するプロセスを説明する装置断面図である。
【図2H】本発明の第1の実施形態に係る半導体装置を製造するプロセスを説明する装置断面図である。
【図2I】本発明の第1の実施形態に係る半導体装置を製造するプロセスを説明する装置断面図である。
【図2J】本発明の第1の実施形態に係る半導体装置を製造するプロセスを説明する装置断面図である。
【図3】本発明の第2の実施形態に係る半導体装置の装置断面図である
【図4A】本発明の第2の実施形態に係る半導体装置を製造するプロセスを説明する装置断面図である。
【図4B】本発明の第2の実施形態に係る半導体装置を製造するプロセスを説明する装置断面図である。
【符号の説明】
【0051】
1 CMOSトランジスタ
21、61 DMOSトランジスタ
2 P−型半導体基板
3、23 ソース領域
4、24 ドレイン領域
5、25 ゲート酸化膜
6、6’、26 LDD領域
7、27 チャネル領域
8A、8B、28A、28C、28D サイドウォール
9、29 ゲート電極
10、45、46 絶縁膜
11 シリコン窒化膜
12a、12b、12c シリサイド層
30 ドリフト領域
40、40’、41 N型拡散層
42 N−型拡散層
47 部分
50、51、52、53 マスク
Lb CMOSトランジスタのサイドウォールの水平方向の厚さ
Ld DMOSトランジスタのソース側のサイドウォールの水平方向の厚さ
Lc DMOSトランジスタのドレイン側のサイドウォールの水平方向の厚さ
【特許請求の範囲】
【請求項1】
第1導電型の半導体層に、CMOSトランジスタと、DMOSトランジスタとが形成され、
前記CMOSトランジスタは、
前記半導体層上に第1絶縁膜を介して形成された第1ゲート電極と、
前記半導体層の表面に、前記第1ゲート電極に隣接して設けられた第2導電型の第1ソース領域と、
前記半導体層の表面に、前記第1ソース領域と共に前記第1ゲート電極を挟むように設けられた2導電型の第1ドレイン領域と、
前記第1ゲート電極上に形成された第1シリサイド層を備え、
前記DMOSトランジスタは、
前記半導体層上に第2絶縁膜を介して形成された第2ゲート電極と、
前記半導体層の表面に、前記第2ゲート電極に隣接して設けられた第2導電型の第2ソース領域と、
前記半導体層の表面に、前記第2ソース領域と共に前記第2ゲート電極を挟むように設けられた第2導電型のドリフト領域と、
前記半導体層の表面に、前記ドリフト領域に隣接し、前記第2ソース領域と共に前記第2ゲート電極を挟むように設けられた第2導電型の第2ドレイン領域と、
前記第2ゲート電極上に形成された第2シリサイド層を備え、
前記第1ゲート電極の第1ソース領域側及び第1ドレイン領域側の側部に第1サイドウォールが設けられ、前記第2ゲート電極の第2ソース領域側及び第2ドレイン領域側の側部に第2サイドウォールが設けられ、
前記第2ドレイン領域側の前記第2サイドウォールは、前記第2ソース領域側の前記第2サイドウォール、及び前記第1サイドウォールよりもチャネル方向に沿う厚さが厚く、さらに前記第2シリサイド層が前記第2ゲート電極上面の前記第2ドレイン領域側端まで形成されていることを特徴とする半導体装置。
【請求項2】
前記第2ソース領域上、及び前記第2ドレイン領域上に、さらに第3シリサイド層が形成されていることを特徴とする請求項1記載の半導体装置。
【請求項3】
半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記半導体層のドレインが形成される側にイオン注入を行い、不純物拡散層を形成する工程と、
前記ゲート電極のドレインが形成される側に第1サイドウォールを形成する工程と、
前記ゲート電極と、前記第1サイドウォールを含む前記半導体層上に第1絶縁膜を堆積させる工程と、
前記第1絶縁膜をエッチングすることにより、前記第1サイドウォールの側部に接するように第2のサイドウォールを形成し、前記ゲート電極のソースが形成される側に第3サイドウォールを形成する工程と、
前記半導体層にイオン注入を行い、前記半導体層のドレインが形成される側に、ドレイン領域を形成し、前記第1サイドウォール及び前記第2サイドウォールの下部にドリフト領域を形成し、前記半導体層のソースが形成される側に、ソース領域を形成する工程と
前記ゲート電極上、前記ドレイン領域上、及び前記ソース領域上にシリサイド層を形成する工程と
を備えたことを特徴とする半導体装置の製造方法。
【請求項4】
半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記半導体層のドレインが形成される側にイオン注入を行い、不純物拡散層を形成する工程と、
前記ゲート電極のドレインが形成される側に第1サイドウォールを形成する工程と、
前記ゲート電極と、前記第1サイドウォールを含む前記半導体層上に第1絶縁膜を堆積させる工程と、
前記第1絶縁膜上の、前記ゲート電極よりドレインが形成される側にマスクを形成する工程と、
前記マスクを用いて前記第1絶縁膜の一部をエッチングすることにより、前記第1サイドウォールの側部に接するように第2サイドウォールを形成し、前記ゲート電極のソース側が形成される側に第3サイドウォールを形成する工程と、
前記半導体層にイオン注入を行い、前記半導体層のドレインが形成される側に、ドレイン領域を形成し、前記第1サイドウォール及び前記第2サイドウォールの下部にドリフト領域を形成し、前記半導体層のソースが形成される側に、ソース領域を形成する工程と
前記ゲート電極上、前記ドレイン領域上、及び前記ソース領域上にシリサイド層を形成する工程と
を備えたことを特徴とする半導体装置の製造方法。
【請求項5】
前記ゲート電極のドレインが形成される側に第1サイドウォールを形成する工程は、
前記ゲート電極を含む前記半導体層上に第2絶縁膜を堆積させる工程と、
前記第2絶縁膜をエッチングすることにより、前記ゲート電極の側壁に第1サイドウォールを形成する工程と、
前記ゲート電極のソースが形成される側の前記第1サイドウォールに開口部を有するマスクを用いて、前記ソースが形成される側の前記第1サイドウォールをエッチングする工程と
を含むことを特徴とする請求項3または4記載の半導体装置の製造方法。
【請求項1】
第1導電型の半導体層に、CMOSトランジスタと、DMOSトランジスタとが形成され、
前記CMOSトランジスタは、
前記半導体層上に第1絶縁膜を介して形成された第1ゲート電極と、
前記半導体層の表面に、前記第1ゲート電極に隣接して設けられた第2導電型の第1ソース領域と、
前記半導体層の表面に、前記第1ソース領域と共に前記第1ゲート電極を挟むように設けられた2導電型の第1ドレイン領域と、
前記第1ゲート電極上に形成された第1シリサイド層を備え、
前記DMOSトランジスタは、
前記半導体層上に第2絶縁膜を介して形成された第2ゲート電極と、
前記半導体層の表面に、前記第2ゲート電極に隣接して設けられた第2導電型の第2ソース領域と、
前記半導体層の表面に、前記第2ソース領域と共に前記第2ゲート電極を挟むように設けられた第2導電型のドリフト領域と、
前記半導体層の表面に、前記ドリフト領域に隣接し、前記第2ソース領域と共に前記第2ゲート電極を挟むように設けられた第2導電型の第2ドレイン領域と、
前記第2ゲート電極上に形成された第2シリサイド層を備え、
前記第1ゲート電極の第1ソース領域側及び第1ドレイン領域側の側部に第1サイドウォールが設けられ、前記第2ゲート電極の第2ソース領域側及び第2ドレイン領域側の側部に第2サイドウォールが設けられ、
前記第2ドレイン領域側の前記第2サイドウォールは、前記第2ソース領域側の前記第2サイドウォール、及び前記第1サイドウォールよりもチャネル方向に沿う厚さが厚く、さらに前記第2シリサイド層が前記第2ゲート電極上面の前記第2ドレイン領域側端まで形成されていることを特徴とする半導体装置。
【請求項2】
前記第2ソース領域上、及び前記第2ドレイン領域上に、さらに第3シリサイド層が形成されていることを特徴とする請求項1記載の半導体装置。
【請求項3】
半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記半導体層のドレインが形成される側にイオン注入を行い、不純物拡散層を形成する工程と、
前記ゲート電極のドレインが形成される側に第1サイドウォールを形成する工程と、
前記ゲート電極と、前記第1サイドウォールを含む前記半導体層上に第1絶縁膜を堆積させる工程と、
前記第1絶縁膜をエッチングすることにより、前記第1サイドウォールの側部に接するように第2のサイドウォールを形成し、前記ゲート電極のソースが形成される側に第3サイドウォールを形成する工程と、
前記半導体層にイオン注入を行い、前記半導体層のドレインが形成される側に、ドレイン領域を形成し、前記第1サイドウォール及び前記第2サイドウォールの下部にドリフト領域を形成し、前記半導体層のソースが形成される側に、ソース領域を形成する工程と
前記ゲート電極上、前記ドレイン領域上、及び前記ソース領域上にシリサイド層を形成する工程と
を備えたことを特徴とする半導体装置の製造方法。
【請求項4】
半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記半導体層のドレインが形成される側にイオン注入を行い、不純物拡散層を形成する工程と、
前記ゲート電極のドレインが形成される側に第1サイドウォールを形成する工程と、
前記ゲート電極と、前記第1サイドウォールを含む前記半導体層上に第1絶縁膜を堆積させる工程と、
前記第1絶縁膜上の、前記ゲート電極よりドレインが形成される側にマスクを形成する工程と、
前記マスクを用いて前記第1絶縁膜の一部をエッチングすることにより、前記第1サイドウォールの側部に接するように第2サイドウォールを形成し、前記ゲート電極のソース側が形成される側に第3サイドウォールを形成する工程と、
前記半導体層にイオン注入を行い、前記半導体層のドレインが形成される側に、ドレイン領域を形成し、前記第1サイドウォール及び前記第2サイドウォールの下部にドリフト領域を形成し、前記半導体層のソースが形成される側に、ソース領域を形成する工程と
前記ゲート電極上、前記ドレイン領域上、及び前記ソース領域上にシリサイド層を形成する工程と
を備えたことを特徴とする半導体装置の製造方法。
【請求項5】
前記ゲート電極のドレインが形成される側に第1サイドウォールを形成する工程は、
前記ゲート電極を含む前記半導体層上に第2絶縁膜を堆積させる工程と、
前記第2絶縁膜をエッチングすることにより、前記ゲート電極の側壁に第1サイドウォールを形成する工程と、
前記ゲート電極のソースが形成される側の前記第1サイドウォールに開口部を有するマスクを用いて、前記ソースが形成される側の前記第1サイドウォールをエッチングする工程と
を含むことを特徴とする請求項3または4記載の半導体装置の製造方法。
【図1】
【図2A】
【図2B】
【図2C】
【図2D】
【図2E】
【図2F】
【図2G】
【図2H】
【図2I】
【図2J】
【図3】
【図4A】
【図4B】
【図2A】
【図2B】
【図2C】
【図2D】
【図2E】
【図2F】
【図2G】
【図2H】
【図2I】
【図2J】
【図3】
【図4A】
【図4B】
【公開番号】特開2010−141006(P2010−141006A)
【公開日】平成22年6月24日(2010.6.24)
【国際特許分類】
【出願番号】特願2008−314291(P2008−314291)
【出願日】平成20年12月10日(2008.12.10)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成22年6月24日(2010.6.24)
【国際特許分類】
【出願日】平成20年12月10日(2008.12.10)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
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