【課題】 複数の結晶方位の半導体基板領域を有するＣＭＯＳデバイス及びＣＭＯＳ構造体、及び、そのようなＣＭＯＳデバイス及びＣＭＯＳ構造体を製造するための方法を提供する。
【解決手段】 ＣＭＯＳ構造体は、半導体基板内の第１の活性領域を用いて配置された第１のデバイスを含み、第１の活性領域は、平坦であり、第１の結晶方位を有する。ＣＭＯＳ構造体はまた、半導体基板内の第２の活性領域を用いて配置された第２のデバイスを含み、第２の活性領域は、立体的形状であり、第１の結晶方位の存在しない第２の結晶方位をもつ。第１の結晶方位及び第２の結晶方位は、典型的には電荷キャリア移動度に関して、第１のデバイス及び第２のデバイスの性能を最適化することを可能にする。立体的形状の第２の活性領域はまた、単一厚さを有する。ＣＭＯＳ構造体は、立体的形状の第２の活性領域を形成するための結晶学的特異性エッチャントを用いて製造することができる。 （もっと読む）

【課題】王水を用いることなくニッケルプラチナ膜の未反応部分を選択的に除去しうるとともに、プラチナの残滓が半導体基板上に付着するのを防止しうる半導体装置の製造方法を提供する。
【解決手段】シリコン基板１０上に、ゲート電極１６と、ゲート電極１６の両側のシリコン基板１０内に形成されたソース／ドレイン拡散層２４とを有するＭＯＳトランジスタ２６を形成し、シリコン基板１０上に、ゲート電極１６及びソース／ドレイン拡散層２４を覆うようにＮｉＰｔ膜２８を形成し、熱処理を行うことにより、ＮｉＰｔ膜２８とソース／ドレイン拡散層２４の上部とを反応させ、ソース／ドレイン拡散層２４上に、Ｎｉ（Ｐｔ）Ｓｉ膜３４ａ、３４ｂを形成し、過酸化水素を含む７１℃以上の薬液を用いて、ＮｉＰｔ膜２８のうちの未反応の部分を選択的に除去するとともに、Ｎｉ（Ｐｔ）Ｓｉ膜３４ａ、３４ｂの表面に酸化膜を形成する。 （もっと読む）

【課題】高耐電圧により大電流化が可能で、オン抵抗が低く高速動作が可能で、高集積化と省エネルギーが可能で、素子間分離の容易な、電気熱変換素子駆動用の半導体装置を提供する。
【解決手段】電気熱変換素子とそれに通電するためのスイッチング素子とがｐ型半導体基体１に集積化されている。スイッチング素子は、半導体基体１の表面に設けられたｎ型ウェル領域２と、それに隣接して設けられチャネル領域を提供するｐ型ベース領域６と、その表面側に設けられたｎ型ソース領域７と、ｎ型ウェル領域２の表面側に設けられたｎ型ドレイン領域８，９と、チャネル領域上にゲート絶縁膜を介して設けられたゲート電極４とを有する絶縁ゲート型電界効果トランジスタである。ベース領域６は、ドレイン領域８，９を横方向に分離するように設けられた、ウェル領域２より不純物濃度の高い半導体からなる。 （もっと読む）

【課題】ＴＦＴを電気的に駆動する場合にチャネル領域から発生する熱は、例えばゲート絶縁膜などの酸化シリコン膜を介して放熱していくが、酸化シリコンの熱伝導率は１．３Ｗ／（ｍ・Ｋ）であり、シリコンの熱伝導率１４８Ｗ／（ｍ・Ｋ）と比べ２桁以上低くＴＦＴからの放熱が妨げられるため、熱の蓄積による温度上昇に伴うリーク電流の増加などＴＦＴ電気的特性の変動を抑えることが困難となる課題がある。
【解決手段】バッファ領域１３上に配線２２を配置する。チャネル２１で消費された電力は熱に変わり、ソース１８を介してバッファ領域１３側に伝導され、配線２２に伝導されて外部に放出される。バッファ領域１３上にゲート絶縁膜１４と層間絶縁膜１６を介して配線２２を通すことでチャネル２１で発生した熱を効果的に逃がし、また配線２２を設けることで集積度を向上させた半導体装置および集積回路を得ることができる。 （もっと読む）

【課題】パワー・トランジスタに流れる電流ルートを明確にすると共に、パワー・トランジスタに流れる電流の最適化を図ることにより、パワー・トランジスタへのダメージ又はストレスを低減し、信頼性に優れた半導体集積回路を提供する。
【解決手段】半導体集積回路は、半導体基板上(100)に形成されたパワー・トランジスタ(100A)と、パワー・トランジスタ(100A)の直上に形成され、パワー・トランジスタの第１の電極及び第２の電極として機能する複数の第１の金属パターン及び複数の第２の金属パターンと、複数の第１の金属パターンのうち対応する第１の金属パターンと電気的に接続する複数の第１のバス(140〜142)と、複数の第２の金属パターンのうち対応する第２の金属パターンと電気的に接続する複数の第２のバス(150〜152)と、複数の第１のバス(140〜142)及び複数の第２のバス(150〜152)の各々には、１つのコンタクト・パッド(304)が設けられている。 （もっと読む）

【課題】ＥＳＤ耐量を向上させたトランジスタ構造を提供することを目的とする。
【解決手段】Ｎ型のエピタキシャル層２を複数の領域に分離し、隣り合う領域を絶縁するＰ型の絶縁分離層１２を形成する。そして、エピタキシャル層２の表面であって、低濃度のドレイン層９と絶縁分離層１２との間に、それらの層に隣接してＮ型不純物から成る高濃度拡散層１３及び電極取り出し層１４が形成されている。高濃度拡散層１３及び電極取り出し層１４はドレイン電極１７と接続されている。半導体装置２０のソース電極１６に過大な正のサージ電圧が生じると、寄生ダイオード２５，２６に加えて、高濃度拡散層１３及び電極取り出し層１４を経路として含む寄生ダイオード２７がオンしてソース電極１６側からドレイン電極１７側にＥＳＤ電流を逃がす。 （もっと読む）

【課題】サージ電圧／電流によってゲート酸化膜が破壊されることを防止する。
【解決手段】高耐圧トランジスタは、半導体基板８に形成されたトレンチに設けられたゲート電極４と、ゲート電極４の両側に、ゲート電極４からそれぞれ所定の間隔を空けて形成されたソース５及びドレイン６と、トレンチのソース５側の側壁とトレンチのドレイン６側の側壁とに沿って形成された電界緩和層２と、ゲート電極４とソース５との間と、ゲート電極４とドレイン６との間とに形成された電界緩和層３とを備える。 （もっと読む）

【課題】高耐圧トランジスタの大幅な縮小を行う。
【解決手段】高耐圧トランジスタは、半導体基板８に形成されたトレンチに設けられたゲート電極４と、ゲート電極４の両側に、ゲート電極４からそれぞれ所定の間隔を空けて形成されたソース５及びドレイン６と、トレンチのソース５側の側壁とトレンチのドレイン６側の側壁とに沿って形成された電界緩和層２と、ゲート電極４とソース５との間と、ゲート電極４とドレイン６との間とに形成された電界緩和層３とを備える。 （もっと読む）

【課題】本発明の課題は、ポリシリコン抵抗の面積を省スペース化し、チップ単位面積あたりのオン抵抗を低減できる半導体装置およびその製造方法を提供することである。
【解決手段】本発明の半導体チップ１０１は、絶縁ゲート型のトランジスタからなる単位セルが、複数個、規則的に配列されたセル部５と、トランジスタのそれぞれのゲート電極１３ａから連続的に引き出され、単位セル間に網目状に形成されたゲート引出し配線１３ｂと、セル部５の外周に配置され、ゲート引出し配線１３ｂと連続的に形成されたゲート連結配線１３ｃとを備え、ゲート引出し配線１３ｂは、Ｐ型不純物が導入された所定の層抵抗を有するポリシリコンからなり、ゲート引出し配線１３ｂとゲート連結配線１３ｃとの各接続部を含むゲート引出し配線１３ｂの一部領域を高抵抗領域１０３とする。 （もっと読む）

【課題】メモリセルの高集積化およびメモリセルのキャパシタの容量増大を図る。
【解決手段】半導体基板の活性領域４０を規定する分離トレンチ２内にはフィールドシールド電極であるＮ型導電性膜４ｎが形成される。各活性領域４０には、その両端に形成されたキャパシタと、ゲート電極１２を有する２つのトランジスタとから成る２つのＤＲＡＭセルが形成される。活性領域４０の両端のキャパシタは、分離トレンチ２の内壁（活性領域４０の側壁）の不純物拡散層をストレージ電極とし、分離トレンチ２内のＮ型導電性膜４ｎをセルプレート電極とする。活性領域４０の両端のキャパシタのセルプレート電極であるＮ型導電性膜４ｎは、互いに分離トレンチ２内で繋がっている。 （もっと読む）

【課題】サイドウォールスペーサとしての機能を果たすとともに、応力膜の応力をチャネル領域に伝えることを可能にする。
【解決手段】半導体領域１１上に、第１導電型のチャネルを有する第１トランジスタ１と第２導電型のチャネルを有する第２トランジスタ２有する半導体装置３の製造方法であって、第１、第２トランジスタ１、２のゲート電極１３ｐ、１３ｎ両側の半導体領域１１に、エクステンション領域１４ｐ、１５ｐ、１４ｎ、１５ｎを形成する際に用いるサイドウォール絶縁膜の少なくとも最下層を残すようにサイドウォール絶縁膜の一部を除去して、各ゲート電極１３ｐ、１３ｎ側壁および各エクステンション領域１４ｐ、１５ｐ、１４ｎ、１５ｎを被覆する絶縁膜２５ｐ、２５ｎを形成する工程と、半導体領域１１上を被覆して各ゲート電極１３ｐ、１３ｐ下方の半導体領域１１に応力を印加する応力膜３１ｐ、３１ｎを形成する工程とを備えたことを特徴とする。 （もっと読む）

【課題】接合により形成された単結晶半導体層を有する半導体装置において、単結晶半導体層の接合によって生じる表面段差を低減する。
【解決手段】誘電体基板３３に支持された第１および第２の半導体素子１００Ａ、１００Ｂを備える半導体装置２００の製造方法であって、（ｃ）単結晶半導体基板１の第１主面Ｓ１における半導体素子形成領域Ｔ１、Ｔ２に、活性層領域２５Ａ、２５Ｂとをそれぞれ形成する工程と、（ｄ）単結晶半導体基板１に剥離用物質２７を注入することにより、単結晶半導体基板１における素子分離領域１０よりも第２主面Ｓ２の側に剥離層２８を形成する工程と、（ｅ）単結晶半導体基板１における剥離層２８よりも第２主面Ｓ２の側に位置する部分１ｂを、単結晶半導体基板１から剥離することにより、半導体素子形成領域Ｔ１、Ｔ２を含む単結晶半導体層１ａを得る工程と、（ｆ）単結晶半導体層１のエッチングまたは研磨を行う工程とを包含する。 （もっと読む）

【課題】ＮＭＯＳトランジスタの電流駆動能力を向上することが可能な技術を提供する。
【解決手段】半導体基板１にＮＭＯＳトランジスタ３を形成する。その後、引張応力が０．５ＧＰａ以下で、かつ結合水素濃度が少なくとも２．０×１０²²ａｔｏｍｓ／ｃｃであるシリコン窒化膜２０を、ＮＭＯＳトランジスタ３のゲート構造６を覆って半導体基板１上に形成する。そして、シリコン窒化膜２０に対して、紫外線、電子ビーム及び赤外線の少なくとも一つを照射する。 （もっと読む）

【課題】ＦＵＳＩ電極を備え、歩留まり良く製造できる半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、ゲート長方向に所定の間隔で配置され、全体がシリサイド化されたゲート電極４１ａと、素子分離領域２上に設けられ、ゲート長方向に間隔Ｃを空けて配置され、間隔Ｂを空けてゲート電極４１ａに隣接する配線４ａとを備えている。間隔Ｂおよび間隔Ｃは間隔Ａ以下となっている。 （もっと読む）

誘電材料層などのパターニングされた誘電層に基づいてシリサイデーションプロセスを実行することによって、各々の金属シリサイド部位を各々のコンタクト領域に非常に局所的なやり方で供給することができ、一方で、全体の金属シリサイド量を著しく減らすことができる。このようにして、金属シリサイドが電界効果トランジスタのチャネル領域に及ぼす悪影響を著しく減らすことができ、なおかつコンタクト抵抗を小さく維持することができる。
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【課題】基板コンタクト部に起因する相互拡散を発生させることなく、基板コンタクト部のレイアウトをシュリンクし、トランジスタの活性領域を十分に確保する。
【解決手段】Ｎ型ＭＩＳトランジスタの基板コンタクト部１０７にＰ型不純物を注入するためのマスク開口領域Ａ３とＮ型ＭＩＳトランジスタの活性領域１０１ａとの間の距離Ａ１と比べて、Ｐ型ＭＩＳトランジスタの基板コンタクト部１０６にＮ型不純物を注入するためのマスク開口領域Ｂ３とＰ型ＭＩＳトランジスタの活性領域１０１ｂとの間の距離Ｂ１を大きく設定する。 （もっと読む）

【課題】拡散層の接合深さに応じた厚さのシリサイド層を有する半導体装置及びその製造方法を提供する。
【解決手段】本発明の１態様による半導体装置は、半導体基板上に第１のゲート絶縁膜を介して形成された第１のゲート電極と、前記半導体基板中に前記第１のゲート電極を挟んで形成され第１の接合深さを有する第１の拡散層と、前記第１の拡散層中に形成され第１の厚さを有する第１のシリサイド層とを含む第１の半導体素子と、前記半導体基板上に第２のゲート絶縁膜を介して形成された第２のゲート電極と、前記半導体基板中に前記第２のゲート電極を挟んで形成され第２の接合深さを有する第２の拡散層と、前記第２の拡散層中に形成され第２の厚さを有する第２のシリサイド層とを含む第２の半導体素子を具備し、前記第１の接合深さは前記第２の接合深さより浅く、前記第１の厚さは前記第２の厚さよりも薄いことを特徴とする。 （もっと読む）

【課題】接触抵抗を低減できる半導体装置およびその製造方法を提供する。
【解決手段】ＮＭＩＳ領域１３０におけるＮ型ソースドレイン領域８は、比較的に高濃度のＮ型不純物を含んでおり、シリサイド２６と電気的に接続されている。また、ＰＭＩＳ領域１４０におけるＳｉＧｅ_x領域２４は、比較的に高濃度のＰ型不純物を含んでおり、シリサイド２６と電気的に接続されている。ＮＭＩＳ領域１３０において形成されるシリサイド２６とＮ型シリコンとのバリアハイトはＮｉシリサイドとＮ型シリコンとのバリアハイトより低い。 （もっと読む）

【課題】パラジウムシリサイドからなるフルシリサイドゲート電極を有し、ソース／ドレイン領域上にシリサイド層を備えた半導体装置を提供する。
【解決手段】半導体基板と、半導体基板の上に、ゲート絶縁膜を介して設けられたパラジウムシリサイドのゲート電極と、ゲート電極の両側の半導体基板に形成されたソース／ドレイン領域とを含むＭＯＳ構造の半導体装置において、ゲート電極にホウ素を不純物としてドープすることにより、ゲート電極の仕事関数を小さくなるようにシフトさせた。 （もっと読む）

【課題】半導体装置において半導体素子間の分離を好適に達成するとともに半導体装置の小型化を図ること。
【解決手段】半導体基板１と、半導体基板１上に形成されたエピタキシャル層２と、半導体基板１とエピタキシャル層２との間に形成された埋め込み層３と、エピタキシャル層２表面から埋め込み層３に達する第１のトレンチ７と、第１のトレンチ７内に埋め込まれるとともに埋め込み層３と接続されたドレイン取出電極８ｂと、ドレイン取出電極８ｂを電極とした半導体素子と、エピタキシャル層２表面からその半導体素子を囲むように設けられた第２のトレンチ５とを備え、第２のトレンチ５内の少なくとも側壁を絶縁膜６ａで被覆した。 （もっと読む）