【課題】レイアウトに依存することなく深さが制御されかつ結晶欠陥の発生が抑えられたエピタキシャル成長層が設けられ、これにより特性の向上が図られた半導体装置を提供する。
【解決手段】半導体基板３上に設けられたゲート電極９と、ゲート電極９両脇に不純物を導入して設けられたソース／ドレイン領域１５とを備えた半導体装置１ａにおいて、ソース／ドレイン領域１５は、ゲート電極９脇における半導体基板３を掘り下げた位置に当該半導体基板３とは格子定数が異なる半導体材料をエピタキシャル成長させてなるエピタキシャル成長層１１と、半導体基板３の表面層に設けた基板拡散層１３とで構成されている。 （もっと読む）

【課題】静電破壊耐性が高く、且つ、放電性能が優れた保護回路を提供する。
【解決手段】本発明の保護回路は、ドレインが外部端子に接続され、ゲートとソースとバックゲートが電源線４に接続されたＰＭＯＳトランジスタＰ１と、ゲートとソースとバックゲートが外部端子１に接続され、ドレインが接地線５に接続されたＰＭＯＳトランジスタＰ２とを備えている。 （もっと読む）

【課題】ｎ型ＭＩＳトランジスタ及びｐ型ＭＩＳトランジスタの双方において、所望のシリサイド組成比を有する金属シリサイド膜からなるフルシリサイド化ゲート電極を精度良く実現する。
【解決手段】半導体装置は、第１の活性領域１０ａ上に形成された第１のゲート絶縁膜１３ａ、第１のゲート絶縁膜１３ａ上に形成された第１のフルシリサイド化ゲート電極２４ａ、及び第１のサイドウォール１７ａとを有するｎ型ＭＩＳトランジスタと、第２の活性領域１０ｂ上に形成された第２のゲート絶縁膜１３ｂ、第２のゲート絶縁膜１３ｂ上に形成された第２のフルシリサイド化ゲート電極２４ｂ、及び第２のサイドウォール１７ｂとを有するｐ型ＭＩＳトランジスタとを備える。第１のフルシリサイド化ゲート電極２４ａの上面高さは、第２のフルシリサイド化ゲート電極２４ｂの上面高さよりも低い。 （もっと読む）

【課題】静電保護回路が内部回路の通常動作を妨げない半導体装置の提供。
【解決手段】静電保護回路は、入出力端子１０に接続されたドレイン、接地端子１２に接続されソース及びソース・ドレイン間上の酸化膜上に形成され入出力端子１０に接続されたメタル電極からなるＮＷ−ＮＷフィールドトランジスタ４と、フィールドトランジスタと並列に接続された静電保護素子６を備え、ＮＷ−ＮＷフィールドトランジスタ４は、入出力端子１０と接地端子１２との間に内部回路２の動作電圧よりも大きい電圧が印加されたときにスナップバックし始め、かつスナップバックした後の動作電圧が内部回路２の動作電圧よりも大きくなるように設定され、静電保護素子６は、入出力端子１０と接地端子１２との間に内部回路の動作電圧よりは大きくＮＷ−ＮＷフィールドトランジスタがスナップバックし始める電圧よりも小さい電圧が印加されたときに動作するように設定されている。 （もっと読む）

【課題】酸化シリコンより比誘電率の高い酸化物から構成されるゲート絶縁膜上に、金属から構成されるゲート電極を備えたｐチャネル型ＭＯＳトランジスタおよびｎチャネル型ＭＯＳトランジスタにおいて、それぞれのしきい値電圧を低減する。
【解決手段】ｐチャネル型ＭＯＳトランジスタＱｐおよびｎチャネル型ＭＯＳトランジスタＱｎのゲート絶縁膜ＧＩが酸化ハフニウムから構成され、ｐチャネル型ＭＯＳトランジスタＱｐのゲート電極ＧＥＰがルテニウムから構成され、ｎチャネル型ＭＯＳトランジスタＱｎのゲート電極ＧＥＮがルテニウムを母材としたハフニウムを含む合金から構成されている。 （もっと読む）

【課題】バラクタにおいてチューニング感度が高くなり過ぎると、ゲート電圧の僅かな変化でも容量値が大きく変動してしまうため、容量値の微調整がしにくくなるという問題がある。
【解決手段】半導体装置１は、ＭＯＳ型のトランジスタ１０，７０およびＭＯＳ型のバラクタ２０を備えている。トランジスタ１０，７０およびバラクタ２０は、同一の半導体基板３０に形成されている。トランジスタ１０，７０のゲート絶縁膜１５，７５は、半導体基板３０に形成されたトランジスタのゲート絶縁膜の中で最も薄いゲート絶縁膜である。バラクタ２０のゲート絶縁膜２５は、ゲート絶縁膜１５，７５よりも厚い。 （もっと読む）

【課題】簡単な工程を通じて優れた動作特性を有するＰＭＯＳトランジスタ及びＣＭＯＳトランジスタの製造方法を提供する。
【解決手段】 ＰＭＯＳトランジスタの製造方法において、基板上にゲート酸化膜パターン及び該ゲート酸化膜パターン上に積層されるゲート電極を含むゲート構造物を形成する段階と、前記ゲート構造物に隣接する両側の基板表面下に周期表第３族からなる不純物を注入させて複数の不純物領域を形成する段階と、前記基板の表面及びゲート構造物表面上に不純物拡散防止膜を形成する段階と、前記不純物拡散防止膜上にシリコン窒化膜を形成する段階と、前記不純物領域に含まれる不純物を活性化させながら前記不純物領域間に歪みシリコン領域（ｓｔｒａｉｎｅｄ ｓｉｌｉｃｏｎ ｒｅｇｉｏｎ）が形成されるように前記基板を熱処理する段階とを有することを特徴とする。 （もっと読む）

【課題】集積回路の低電圧動作及び低消費電力化を実現するための新規な構造の半導体装置及びその半導体装置の作製方法を提供することを課題とする。
【解決手段】島状の半導体層を形成し、半導体層上に第１の絶縁層を形成し、第１の絶縁層を選択的にエッチングして半導体層を局所的に露出させ、該露出させた半導体層の表面をエッチングすることにより、半導体層を局所的に薄膜化し、該薄膜化した領域および残存する第１の絶縁層上に第２の絶縁層を形成し、第２の絶縁層上に導電層を形成し、導電層上に塗布法により第３の絶縁層を形成する。第１の絶縁層上に形成された第２の絶縁層、又は第１の絶縁層が露出するまで、第３の絶縁層と導電層を略同じエッチング速度でエッチングすることにより、半導体層の薄膜化した領域に導電層を残存させてゲート電極を形成する。該ゲート電極をマスクとして、第１の絶縁層及び第２の絶縁層をエッチングする。 （もっと読む）

【課題】複数の横型ＤＭＯＳ素子を備える構成において、ＥＳＤ耐量を向上できる半導体装置を提供する。
【解決手段】ＬＤＭＯＳ素子を複数備えた半導体装置であって、半導体基板における複数のＬＤＭＯＳ素子の形成領域として、半導体層とともに、半導体層のウェル形成面とは反対の面上に、半導体層よりも不純物濃度の高い第１導電型の高濃度層が形成され、半導体基板におけるゲート電極形成面の裏面であって、少なくとも高濃度層の半導体層との境界とは反対の表面全面にドレイン電極が直接形成され、ドレイン電極と複数のドレイン領域とが、それぞれ電気的に接続されている。 （もっと読む）

【課題】エッチバック処理によるサリサイドブロック膜の能力低下がなく、トランジスタのソース・ドレイン注入を均一に行うことが可能な固体撮像素子の製造方法を提供する。
【解決手段】ゲート電極１１，２１の側面に形成したサイドウォール３２，３３をマスクとして、トランジスタのソース・ドレイン領域１４，２４を形成する。そして、ゲート電極１１，２１、サイドウォール３２，３３、ソース・ドレイン領域１４，２４、及び、受光領域を覆って、水素供給膜３３とサリサイドブロック膜３４とを成膜する。シリサイド化領域のサリサイドブロック膜３４を除去した後、金属膜３８を形成して熱処理を行い、シリサイド化領域のゲート電極２１及びソース・ドレイン領域２４の上部に金属シリサイド膜２５，２６を形成することにより固体撮像素子を製造する。 （もっと読む）

【課題】作製工程が簡略化され、容量素子の面積が縮小化されたメモリ素子を有する半導体装置を提供することを課題とする。
【解決手段】基板上に第１の半導体膜と、第２の半導体膜を形成し、第１の半導体膜及び第２の半導体膜を覆って第１の絶縁膜を形成し、第１の半導体膜及び第２の半導体膜上に、第１の絶縁膜を介してそれぞれ第１の導電膜及び第２の導電膜を形成し、第１の導電膜を覆って第２の絶縁膜を形成し、第１の半導体膜上に設けられた第１の導電膜上に第２の絶縁膜を介して第３の導電膜を選択的に形成し、第１の半導体膜に第３の導電膜をマスクとして不純物元素を導入し、第２の半導体膜に第２の導電膜を通して不純物元素を導入する。 （もっと読む）

【課題】ハロー領域により短チャネル効果を抑制し、且つ接合リーク電流の発生や接合容量の増加を抑制することのできる半導体装置およびその製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置は、Ｓｉ基板と、前記Ｓｉ基板上にゲート絶縁膜を介して形成されたゲート電極と、前記Ｓｉ基板の前記ゲート電極の下方に形成されたチャネル領域と、前記チャネル領域を挟んで形成されたソース・ドレイン領域と、前記チャネル領域を挟んで形成され、導電型不純物を含まない第１のエピタキシャル成長結晶からなるエピタキシャル層と、前記チャネル領域と前記エピタキシャル層の間に形成され、導電型不純物を含む第２のエピタキシャル成長結晶からなる、前記ソース・ドレイン領域と異なる導電型のハロー領域と、を有する。 （もっと読む）

【課題】電子と正孔いずれがキャリアの場合でも接触抵抗が低減された電極を有する半導体装置およびその製造方法を提供する。
【解決手段】半導体基板１００上にｎ型拡散層１０２とｐ型拡散層１０４を備え、ｎ型拡散層１０２およびｐ型拡散層１０４と絶縁層１０６を介して形成された第１の金属配線１０８、第２の金属配線１１０と、ｎ型拡散層１０２と第１の金属配線１０８を電気的に接続するための第１のコンタクト電極１１２と、ｐ型拡散層１０４と第２の金属配線１１０を電気的に接続するための第２のコンタクト電極１１３とを有し、第１のコンタクト電極１１２のｎ型拡散層１０２と接合する部分と、第２のコンタクト電極１１３のｐ型拡散層１０４と接合する部分とが、第１の金属含有導電体１１４と、希土類金属を含む第２の金属含有導電体１１６とによって形成されている半導体装置およびその製造方法。 （もっと読む）

【課題】位置合わせ等の余裕を必要としない構造の半導体装置とその製造方法を提供する。
【解決手段】ドレイン領域を囲む外壁９とゲート電極４とを、エッチングによって同時に形成し、半導体基板１のドレイン領域とソース領域に低濃度の不純物を拡散して低濃度拡散層５を形成する。更に、ゲート電極５と外壁９の壁面にＴＥＯＳ等の絶縁物によるサイドウォール６，１０を形成し、このサイドウォール６，１０をマスクとして、高濃度不純物を拡散し、ソース電極７とドレイン電極８を形成する。サイドウォールの形成精度は、レジストパターンの位置合わせ精度よりも１桁小さいので、ドレイン電極８形成において、位置合わせのための余裕を殆ど見込む必要がなくなり、チップサイズの小型化が可能になる。 （もっと読む）

【課題】コンタクトホール内に形成される銅プラグの接合リークの増加を抑制し、銅プラグの良好なコンタクトを達成できる半導体装置の製造方法を提供することである。
【解決手段】シリサイド層３２を有する半導体基板１の上に絶縁膜３８を形成し、さらに、シリサイド層３２上の絶縁膜３８にホール３８ｆを形成し、ホール３８ｆ内とシリサイド層３２の表面をクリーニングし、ホール３８ｆの底面及び内周面に化学気相成長法によりチタン層４１を形成し、銅拡散防止用のバリア層４２をホール３８ｆ内のチタン層４１上に形成し、銅層４４をホール３８ｆ内に埋め込む工程を含む。 （もっと読む）

【課題】ソースセルとドレインセルが市松模様状に配置された低オン抵抗の横型ＭＯＳトランジスタを有してなる半導体装置であって、高密度配線に有利なプラグ技術と両立可能で、制御ＩＣ等との複合化に好適な小型の半導体装置を提供する。
【解決手段】ソースセル１０２，１０３とドレインセル１０４，１０５が、それぞれ、コンタクトプラグ３１，３２によって、平坦化された第１配線層４１，４２に接続されてなり、コンタクト３１ｂで示されたソースコンタクトプラグが、コンタクト３２ａで示されたドレインコンタクトプラグのコンタクト面内における最小幅Ｗ２より小さな最小幅Ｗ１を有するコンタクト３１ｂ１〜３１ｂ５で示された小コンタクトプラグの複数個の組み合わせからなる半導体装置１１０とする。 （もっと読む）

【課題】低抵抗コンタクトを維持しつつ、より微細化された半導体装置を提供する。
【解決手段】半導体装置は、トランジスタＴｒ１、Ｔｒ２と、第１コンタクト１３と、第２コンタクト１０とを具備する。トランジスタＴｒ１、Ｔｒ２は、半導体基板１上に設けられ隣接している。第１コンタクト１３は、トランジスタＴｒ１、Ｔｒ２間にセルフアライメント構造で設けられ、トランジスタＴｒ１、Ｔｒ２の共通のソースに接続され、金属を含んでいる。第２コンタクト１０は、トランジスタＴｒ１，Ｔｒ２のドレインにそれぞれ接続され、金属を含んでいる。 （もっと読む）

【課題】 埋設シリコン・ゲルマニウム合金及びシリコン炭素合金は、特に応力エンジニアリングによってＭＯＳＦＥＴの移動度を向上させるために、多くの有用な用途を提供するが、これらの表面上の合金化シリサイドの形成はデバイス性能を低下させる。
【解決手段】 本発明は、半導体基板上に配置されたそのようなシリコン合金表面上に非合金化シリサイドを設けるための構造体及び方法を提供する。これにより、同じ半導体基板上の埋設ＳｉＧｅによって移動度が高められたＰＦＥＴ及び埋設Ｓｉ：Ｃによって移動度が高められたＮＦＥＴの両方に対して、低抵抗コンタクトの形成が可能になる。さらに、本発明は、トランジスタ・デバイスのチャネル上の応力を増大させるために、ゲート誘電体のレベルを上回る厚いエピタキシャル・シリコン合金、特に厚いエピタキシャルＳｉ：Ｃ合金についての方法を提供する。 （もっと読む）

【課題】３次元トランジスタの下部拡散層同士を接続する配線抵抗を低減する。
【解決手段】Ｘ方向及びＹ方向にマトリクス配置され、半導体基板１００の主面に対して垂直方向に延びる複数の柱状体１００ｅと、柱状体１００ｅの表面を覆うゲート絶縁膜１０６と、柱状体１００ｅの上部及び下部にそれぞれ形成された上部拡散層１０７及び下部拡散層１０８と、柱状体１００ｅの周囲を取り囲むゲート電極１１０と、Ｙ方向に隣接する下部拡散層１０８同士を互いに短絡させる下部電極１０４とを備える。これにより、下部拡散層１０８同士を接続する配線抵抗を大幅に低減することが可能となる。したがって、下部拡散層１０８側をビット線としたメモリセルアレイを構成した場合、ビット線抵抗の低減によって消費電力を低減することができるとともに、高速動作を行うことが可能となる。 （もっと読む）

【課題】ニッケルシリサイドの耐熱性を向上させることが可能な半導体装置の製造方法を提供する。
【解決手段】ゲート領域２、ソース領域４及びドレイン領域５が形成された半導体基板１上にニッケル（またはニッケル合金）６を形成し（図１（Ａ））、第１アニール工程でダイニッケルシリサイド７を形成し（図１（Ｂ））、プラズマ処理工程では水素イオンを含有するプラズマにより、水素イオンをダイニッケルシリサイド７またはダイニッケルシリサイド７の下部のゲート領域２、ソース領域４及びドレイン領域５に注入し、第２アニール工程でダイニッケルシリサイド７をニッケルシリサイド８に相変態させる（図１（Ｃ））。 （もっと読む）