保護回路、発振回路、及び半導体集積回路
【課題】静電破壊耐性が高く、且つ、放電性能が優れた保護回路を提供する。
【解決手段】本発明の保護回路は、ドレインが外部端子に接続され、ゲートとソースとバックゲートが電源線４に接続されたＰＭＯＳトランジスタＰ１と、ゲートとソースとバックゲートが外部端子１に接続され、ドレインが接地線５に接続されたＰＭＯＳトランジスタＰ２とを備えている。
【解決手段】本発明の保護回路は、ドレインが外部端子に接続され、ゲートとソースとバックゲートが電源線４に接続されたＰＭＯＳトランジスタＰ１と、ゲートとソースとバックゲートが外部端子１に接続され、ドレインが接地線５に接続されたＰＭＯＳトランジスタＰ２とを備えている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、保護回路、それを内蔵する半導体集積回路、及びその半導体集積回路を用いる発振回路に関する。
【背景技術】
【０００２】
静電破壊を防ぐために、半導体集積回路の外部端子には保護回路が接続されることが一般的である。半導体集積回路の外部端子（典型的には、ボンディングパッド）に静電サージが印加されると、内部回路の半導体素子の特性が劣化したり、ｐｎ接合や酸化膜が破壊されたりすることがある。保護回路は、外部端子に印加された静電サージを電源線や接地線に逃がし、静電破壊を有効に防ぐ。
【０００３】
保護回路の公知の回路構成の一つは、特開平１０−３４０９９６号公報に開示されているように、外部端子と電源線の間、及び、外部端子と接地線の間の両方にＰＭＯＳトランジスタを接続する構成である。ＰＭＯＳトランジスタは、ＮＭＯＳトランジスタと比較して静電破壊に対して強いことから、保護回路にＰＭＯＳトランジスタのみを使用することは、静電破壊耐性を強くするために有用である。
【０００４】
図１Ａは、このような保護回路を備えた半導体集積回路の構成を示す回路図である。図１Ａの半導体集積回路は、外部端子１と、信号線３を介して外部端子１に接続された内部回路２と、保護回路１１０とを備えている。保護回路１０は、信号線３と（電源レベルＶＤＤを有する）電源線４の間に接続されたＰＭＯＳトランジスタＰ１と、信号線３と（接地レベルＧＮＤを有する）接地線５の間に接続されたＰＭＯＳトランジスタＰ２とで構成される。ＰＭＯＳトランジスタＰ１は、ゲートとソースとバックゲート（Ｎウェル）が電源線４に接続され、ドレインが信号線３に接続されている。一方、ＰＭＯＳトランジスタＰ２は、ゲートとソースと信号線３に接続され、バックゲートが電源線４に接続され、ドレインが接地線５に接続されている。ＰＭＯＳトランジスタＰ２のバックゲート（Ｎウェル）が電源線４に接続されていることに留意されたい。
【０００５】
図１Ｂは、保護回路のより具体的な構成を示す断面図である。ＰＭＯＳトランジスタＰ１、Ｐ２は、それぞれ、Ｐ型基板１１に設けられたＮウェル１２、１３に設けられている。詳細には、ＰＭＯＳトランジスタＰ１のソース１４、ドレイン１５がＮウェル１２に形成されており、更に、ゲート電極１６が、ゲート酸化膜を挟んでＮウェル１２に対向するように形成されている。同様に、ＰＭＯＳトランジスタＰ１のソース１７、ドレイン１８がＮウェル１３に形成されており、更に、ゲート電極１９が、ゲート酸化膜を挟んでＮウェル１３に対向するように形成されている。Ｎウェル１２、１３には、更に、ＰＭＯＳトランジスタＰ１、Ｐ２のバックゲート電圧を供給するために、Ｎ型不純物が高濃度にドープされたＮ＋拡散層２１、２２が形成されている。
【０００６】
ＰＭＯＳトランジスタＰ１のソース１４、ゲート電極１６及びＮ＋拡散層２１は、配線層２３を介して電源線４に接続されている。ＰＭＯＳトランジスタＰ１のドレイン１５、並びにＰＭＯＳトランジスタＰ２のソース１７及びゲート電極１９は、配線層２４を介して外部端子１に接続された信号線３に接続され、ＰＭＯＳトランジスタＰ２のドレイン１８は、配線層２５を介して接地線５に接続されている。加えて、Ｎ＋拡散層２２は、配線層２６を介して電源線４に接続されている。Ｎ＋拡散層２２が電源線４に接続されることは、ＰＭＯＳトランジスタＰ２のバックゲートが電源線４に接続されることと等価である。
【０００７】
図１Ａ、図１Ｂに示された従来の保護回路は、以下のように動作する。
まず、図２Ａ、図２Ｂを参照して、電源線４に対して正極性又は負極性のサージが外部端子１に印加された場合について説明する。電源線４に対して正極性のサージが外部端子１に印加された場合（図２Ａの実線）、ＰＭＯＳトランジスタＰ１のドレイン１５とＮウェル１２との間に形成される順方向のｐｎ接合がターンオンして放電電流が流れ、これにより、内部回路２が保護される。
【０００８】
一方、電源線４に対して負極性のサージが外部端子１に印加された場合、ＰＭＯＳトランジスタＰ１のスナップバック動作、即ち、ソース１４、Ｎウェル１２、ドレイン１５で構成される寄生バイポーラトランジスタＴｒ１の動作によって放電電流が流される。ソース１４、Ｎウェル１２、ドレイン１５は、それぞれ、寄生バイポーラトランジスタＴｒ１のエミッタ、ベース、コレクタとして機能することに留意されたい。外部端子１に、電源線４に対して負極性のサージが印加されると、Ｎウェル１２とドレイン１５の間のｐｎ接合が逆方向バイアスされてブレークダウンし、基板電流がＮウェル１２に流れる。基板電流が流れると、Ｎウェル１２の寄生抵抗Ｒ１における電圧降下によって寄生バイポーラトランジスタのベースとして機能するＮウェル１２の電位が下がる。このため、寄生バイポーラトランジスタがオンして、放電電流が電源線４から外部端子１に流れ、内部回路２が保護される。
【０００９】
続いて、図３Ａ、図３Ｂを参照して、接地線５に対して正極性又は負極性のサージが外部端子１に印加された場合について説明する。外部端子１に、接地線５に対して正極性のサージが印加された場合、ＰＭＯＳトランジスタＰ１のスナップバック動作、即ち、ソース１７、Ｎウェル１３、ドレイン１８で構成される寄生バイポーラトランジスタＴｒ２の動作によって放電電流が流される。詳細には、外部端子１に、接地線５に対して正極性のサージが印加されると、Ｎウェル１３とドレイン１８の間のｐｎ接合がブレークダウンして基板電流がＮウェル１３に流れる。基板電流が流れると、Ｎウェル１３の寄生抵抗Ｒ２における電圧降下によって寄生バイポーラトランジスタＴｒ２のベースとして機能するＮウェル１３の電位が下がる。このため、寄生バイポーラトランジスタＴｒ２がオンして、放電電流が外部端子１から接地線５に流れ、内部回路２が保護される。
【００１０】
一方、接地線５に対して負極性のサージが外部端子１に印加された場合には、放電電流がＮウェル１２を介して一旦電源線４に流れ込み、更に、ＰＭＯＳトランジスタＰ１がスナップバック動作を行うことによって放電電流が流される。詳細には、サージが印加されると、ドレイン１８及びＮウェル１３の間に形成される順方向のｐｎ接合がターンオンし、放電電流が、一旦、接地線５から電源線４に流れ込む。電源線４に流れ込んだ放電電流は、ＰＭＯＳトランジスタＰ１のＮウェル１２に流れ込む。Ｎウェル１２に放電電流が流れると、Ｎウェル１２の寄生抵抗Ｒ１における電圧降下によって寄生バイポーラトランジスタＴｒ１のベースとして機能するＮウェル１２の電位が下がる。このため、寄生バイポーラトランジスタＴｒ１がオンして、放電電流が電源線４から外部端子１に流れ、内部回路２が保護される。
【特許文献１】特開平１０−３４０９９６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、図１Ａ、図１Ｂの構成の保護回路には、外部端子１に接地線５に対して負極性のサージが印加された場合の静電保護が充分でないという問題がある。外部端子１に接地線５に対して負極性のサージが印加された場合には、ドレイン１８及びＮウェル１３の間に形成されるｐｎ接合に順方向バイアスを加えて導通させ、更に、寄生バイポーラトランジスタＴｒ１を動作させるという２段階の動作が必要である。このため、図１Ａ、図１Ｂの構成では、保護回路が動作しにくく、充分な静電保護が提供できないことがある。最新のプロセスで形成された半導体集積回路では、ゲート酸化膜の薄膜化によってゲート破壊電圧が下がっているため、静電保護が不充分であることは問題である。
【００１２】
加えて、図１Ａ、図１Ｂの構成の保護回路には、固体振動子（例えば、水晶振動子やセラミック振動子）を用いる発振回路に適用することは不向きであるという問題がある。これは、図１Ａ、図１Ｂの構成の保護回路を、固体振動子を用いる発振回路に適用した場合には、ＰＭＯＳトランジスタＰ１、Ｐ２を流れるリーク電流の大きさがアンバランスになるからである。
【００１３】
図４は、図１Ａ、図１Ｂの構成の保護回路を適用した発振回路の構成の例を示す回路図である。図４の発振回路は、半導体集積回路５０と、固体振動子６０と、キャパシタ７０、８０とを備えている。固体振動子６０は、半導体集積回路５０の外部入力端子１Ａと外部出力端子１Ｂとの間に接続されている。固体振動子６０としては、水晶振動子又はセラミック振動子が用いられる。キャパシタ７０は、外部入力端子１Ａと接地端子の間に接続され、キャパシタ８０は、外部出力端子１Ｂと接地端子の間に接続されている。半導体集積回路５０は、図１Ａ、図１Ｂの構成の保護回路１１０Ａ、１１０Ｂと、インバータ増幅器２０と、帰還抵抗３０とを備えている。インバータ増幅器２０は、ＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ３とで構成されており、インバータ増幅器２０の入力は信号線３Ａを介して外部入力端子１Ａに接続され、出力は信号線３Ｂを介して外部出力端子１Ｂに接続される。帰還抵抗３０は、外部入力端子１Ａと外部出力端子１Ｂとの間に接続される。保護回路１１０ＡのＰＭＯＳトランジスタＰ１は、電源線４Ａと信号線３Ａの間に接続され、保護回路１１０ＢのＰＭＯＳトランジスタＰ２は、接地線５Ａと信号線３Ａの間に接続される。同様に、保護回路１１０ＢのＰＭＯＳトランジスタＰ１は、電源線４Ｂと信号線３Ｂの間に接続され、保護回路１１０ＢのＰＭＯＳトランジスタＰ２は、接地線５Ｂと信号線３Ｂの間に接続される。インバータ増幅器２０が活性化されて発振回路の動作が開始されると、図４の発振回路は、理想的には、ＶＤＤ／２を中心として振動する正弦波電圧を生成する。
【００１４】
図４の構成では、電源線４Ａ、４ＢからＮウェル１２に抜けるリーク電流経路ＰＡ、ＰＢが存在していることにより、ＰＭＯＳトランジスタＰ１に流れるリーク電流Ｉ１とＰＭＯＳトランジスタＰ２を流れるリーク電流Ｉ２とがアンバランスになる。リーク電流Ｉ１、Ｉ２がアンバランスになると、インバータ増幅器２０の入力の電圧レベルがシフトしてしまい、更に、帰還抵抗３０を介してその差分電流ＩＤＩＦＦが流れる。このため、インバータ増幅器２０の入力と出力の間に電位差が生じ、インバータ増幅器２０のバイアスレベルがシフトしてしまう。これは、インバータ増幅器２０の利得の不足を招き、発振不良や出力波形の歪みを発生させる可能性がある。
【課題を解決するための手段】
【００１５】
上記の課題を解決するために、本発明は、以下に述べられる手段を採用する。その手段を構成する技術的事項の記述には、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために、［発明を実施するための最良の形態］で使用される番号・符号が付記されている。但し、付記された番号・符号は、［特許請求の範囲］に記載されている発明の技術的範囲を限定的に解釈するために用いてはならない。
【００１６】
本発明の一の観点において、本発明の保護回路は、ドレインが外部端子に接続され、ゲートとソースとバックゲートが電源線（４）に接続された第１ＰＭＯＳトランジスタ（Ｐ１）と、ゲートとソースとバックゲートが前記外部端子（１）に接続され、ドレインが接地線（５）に接続された第２ＰＭＯＳトランジスタ（Ｐ２）とを備えている。このような構成の保護回路は、ＰＭＯＳトランジスタで構成されているために静電破壊耐性が高い。加えて、本発明の保護回路は、接地線（５）に対して負極性のサージが外部端子に印加されたとき場合に放電電流が流れる経路が短く、放電性能に優れている。
【００１７】
本発明の保護回路は、固体振動子を用いる発振回路に適用された場合でも、第１ＰＭＯＳトランジスタ（Ｐ１）及び第２ＰＭＯＳトランジスタ（Ｐ２）を流れるリーク電流のアンバランスが小さく、発振回路に特に好適に使用される。
【発明の効果】
【００１８】
本発明によれば、静電破壊耐性が高く、且つ、放電性能が優れた保護回路が提供される。加えて、本発明の保護回路は、固体振動子を用いる発振回路に適用された場合でも、電源線から外部端子に接続された信号線に流れるリーク電流と、外部端子に接続された信号線から接地線に流れるリーク電流のアンバランスが小さく、発振回路に特に好適である。
【発明を実施するための最良の形態】
【００１９】
図５は、本発明の一実施形態における半導体集積回路の構成を示す回路図である。当該半導体集積回路は、外部端子１と、信号線３を介して外部端子１に接続された内部回路２と、保護回路１０とを備えている。保護回路１０は、信号線３と（電源レベルＶＤＤを有する）電源線４の間に接続されたＰＭＯＳトランジスタＰ１と、信号線３と（接地レベルＧＮＤを有する）接地線５の間に接続されたＰＭＯＳトランジスタＰ２とで構成される。
【００２０】
本実施形態の保護回路１０の構成は、ＰＭＯＳトランジスタＰ２のバックゲートが、電源線４ではなく外部端子１に接続された信号線３に接続されている点で、図１Ａに図示された保護回路１１０と相違している。保護回路１０の他の構成は、図１Ａに図示された保護回路１１０と同じである。後述されるように、ＰＭＯＳトランジスタＰ２のバックゲートが信号線３に接続されることは、静電保護性能の向上に有効であり、また、ＰＭＯＳトランジスタＰ１、Ｐ２のリーク電流のアンバランスの解消に有効である。
【００２１】
続いて、本実施形態の保護回路１０の動作を説明する。
電源線４に対して正極性又は負極性のサージが外部端子１に印加された場合の動作は、本実施形態の保護回路１０と図１Ａ、図１Ｂに図示された保護回路１１０とで同じである。図６Ａ、図６Ｂを参照して、電源線４に対して正極性のサージが外部端子１に印加された場合には、ＰＭＯＳトランジスタＰ１のドレイン１５とＮウェル１２との間に形成される順方向のｐｎ接合がターンオンして放電電流が流れ、これにより、内部回路２が保護される。一方、外部端子１に、電源線４に対して負極性のサージが印加された場合、ＰＭＯＳトランジスタＰ１のスナップバック動作、即ち、ソース１４、Ｎウェル１２、ドレイン１５で構成される寄生バイポーラトランジスタＴｒ１の動作によって放電電流が流される。
【００２２】
また、図７Ａ、図７Ｂに示されているように、接地線５に対して正極性のサージが外部端子１に印加された場合の動作も、本実施形態の保護回路１０と図１Ａ、図１Ｂに図示された保護回路１１０とで同じである。接地線５に対して正極性のサージが外部端子１に印加されると、Ｎウェル１３とドレイン１８の間のｐｎ接合がブレークダウンして基板電流がＮウェル１３に流れる。基板電流が流れると、Ｎウェル１３の寄生抵抗Ｒ２における電圧降下によって寄生バイポーラトランジスタＴｒ２のベースとして機能するＮウェル１３の電位が下がる。このため、寄生バイポーラトランジスタＴｒ２がオンして、放電電流が外部端子１から接地線５に流れ、内部回路２が保護される。
【００２３】
一方、接地線５に対して負極性のサージが外部端子１に印加された場合の動作は、本実施形態の保護回路１０と図１Ａ、図１Ｂに図示された保護回路１１０とで異なっている。図７Ａ、図７Ｂに示されているように、本実施形態の保護回路１０では、接地線５に対して負極性のサージが外部端子１に印加されると、ＰＭＯＳトランジスタＰ２のドレイン１８とＮウェル１３との間に形成される順方向のｐｎ接合がターンオンして、接地線５から外部端子１に放電電流が流れ、これにより、内部回路２が保護される。
【００２４】
このような動作は、放電電流が流れる経路を簡素化し、静電保護性能を有効に向上させる。上述のように、図１Ａ、図１Ｂに図示された保護回路１１０では、放電電流を流すためには、ドレイン１８及びＮウェル１３の間に形成される順方向のｐｎ接合をターンオンさせ、更に、寄生バイポーラトランジスタＴｒ１をターンオンさせるという２段階の動作が必要である。一方、本実施形態の保護回路１０では、ドレイン１８とＮウェル１３との間に形成される順方向のｐｎ接合をターンオンさせる１段階の動作だけで放電電流が流すことができ、静電保護性能が高い。
【００２５】
加えて、本実施形態の保護回路１０は、固体振動子（例えば、水晶振動子やセラミック振動子）を用いる発振回路に適用した場合に、ＰＭＯＳトランジスタＰ１、Ｐ２を流れるリーク電流のアンバランスが少ないという利点がある。図８は、本実施形態の構成の保護回路を適用した発振回路の構成の例を示す回路図である。図８の発振回路の構成は、保護回路１１０Ａ、１１０Ｂの代わりに、図５の構成の保護回路１０Ａ、１０Ｂが使用されている点以外は、図４の発振回路の構成と同様である。インバータ増幅器２０が活性化されて発振回路の動作が開始されると、図８の発振回路は、理想的には、ＶＤＤ／２を中心として振動する正弦波電圧を生成する。
【００２６】
本実施形態の保護回路１０Ａ、１０Ｂの構成によれば、ＰＭＯＳトランジスタＰ１、Ｐ２を流れるリーク電流Ｉ１、Ｉ２のアンバランスが少ない。なぜなら、ＶＤＤ／２を中心として振動する正弦波電圧が外部入力端子１Ａに入力され、又は外部出力端子１Ｂから出力された場合には、ドレイン−ソース間電圧、ゲート−ソース間電圧、及びバックゲート−ソース間電圧のいずれもが、ＰＭＯＳトランジスタＰ１とＰＭＯＳトランジスタＰ２とで概ね同じであるからである。したがって、帰還抵抗３０を介して流れる差分電流ＩＤＩＦＦを小さくする（理想的にはゼロ）にすることができる。このため、インバータ増幅器２０の入力と出力の間の電位差が低減され、インバータ増幅器２０のバイアスレベルのシフトが有効に抑制される。これは、図８の発振回路を安定して動作させるために有効である。
【００２７】
以上には、本発明の実施形態が具体的に記述されているが、本発明は、上述の実施形態に限定して解釈されてはならない。特に、本実施形態の保護回路は、信号が入力される外部端子、信号が外部に出力される外部端子、信号の入力、出力の両方が行われる外部端子のいずれにも適用可能であることに留意されたい。図９Ａは、本実施形態の保護回路が、信号が入力される外部端子１に適用された構成を示しており、この場合、外部端子１が入力回路２Ａの入力に接続される。図９Ｂは、本実施形態の保護回路が、信号が出力される外部端子１に適用された構成を示しており、この場合、外部端子１が出力回路２Ｂの出力に接続される。図９Ｃは、本実施形態の保護回路が、信号の入力、出力の両方が行われる外部端子１に適用された構成を示しており、この場合、外部端子１は、入力回路２Ａの入力及び出力回路２Ｂの出力に接続される。
【図面の簡単な説明】
【００２８】
【図１Ａ】図１Ａは、従来の保護回路の構成を示す回路図である。
【図１Ｂ】図１Ｂは、従来の保護回路の構成を示す断面図である。
【図２Ａ】図２Ａは、従来の保護回路における、電源線と外部端子の間の放電経路を示す回路図である。
【図２Ｂ】図２Ｂは、従来の保護回路における、電源線と外部端子の間の放電経路を示す断面図である。
【図３Ａ】図３Ａは、従来の保護回路における、接地線と外部端子の間の放電経路を示す回路図である。
【図３Ｂ】図３Ｂは、従来の保護回路における、接地線と外部端子の間の放電経路を示す断面図である。
【図４】図４は、従来の保護回路を備えた発振回路の構成を示す回路図である。
【図５】図５は、本発明の一実施形態における保護回路の構成を示す回路図である。
【図６Ａ】図６Ａは、本実施形態の保護回路における、電源線と外部端子の間の放電経路を示す回路図である。
【図６Ｂ】図６Ｂは、本実施形態の保護回路における、電源線と外部端子の間の放電経路を示す断面図である。
【図７Ａ】図７Ａは、本実施形態の保護回路における、接地線と外部端子の間の放電経路を示す回路図である。
【図７Ｂ】図７Ｂは、本実施形態の保護回路における、接地線と外部端子の間の放電経路を示す断面図である。
【図８】図８は、本実施形態の保護回路を備えた発振回路の構成を示す回路図である。
【図９Ａ】図９Ａは、本実施形態の保護回路を備えた半導体集積回路の構成を示す回路図である。
【図９Ｂ】図９Ｂは、本実施形態の保護回路を備えた半導体集積回路の構成を示す回路図である。
【図９Ｃ】図９Ｃは、本実施形態の保護回路を備えた半導体集積回路の構成を示す回路図である。
【符号の説明】
【００２９】
１：外部端子
１Ａ：外部入力端子
１Ｂ：外部出力端子
２：内部回路
２Ａ：入力回路
２Ｂ：出力回路
３、３Ａ、３Ｂ：信号線
４、４Ａ、４Ｂ：電源線
５、５Ａ、５Ｂ：接地線
１０、１０Ａ、１０Ｂ：保護回路
２０：インバータ増幅器
３０：帰還抵抗
５０：半導体集積回路
６０：固体振動子
７０、８０：キャパシタ
１１０、１１０Ａ、１１０Ｂ：保護回路
Ｐ１、Ｐ２、Ｐ３：ＰＭＯＳトランジスタ
Ｎ３：ＮＭＯＳトランジスタ
【技術分野】
【０００１】
本発明は、保護回路、それを内蔵する半導体集積回路、及びその半導体集積回路を用いる発振回路に関する。
【背景技術】
【０００２】
静電破壊を防ぐために、半導体集積回路の外部端子には保護回路が接続されることが一般的である。半導体集積回路の外部端子（典型的には、ボンディングパッド）に静電サージが印加されると、内部回路の半導体素子の特性が劣化したり、ｐｎ接合や酸化膜が破壊されたりすることがある。保護回路は、外部端子に印加された静電サージを電源線や接地線に逃がし、静電破壊を有効に防ぐ。
【０００３】
保護回路の公知の回路構成の一つは、特開平１０−３４０９９６号公報に開示されているように、外部端子と電源線の間、及び、外部端子と接地線の間の両方にＰＭＯＳトランジスタを接続する構成である。ＰＭＯＳトランジスタは、ＮＭＯＳトランジスタと比較して静電破壊に対して強いことから、保護回路にＰＭＯＳトランジスタのみを使用することは、静電破壊耐性を強くするために有用である。
【０００４】
図１Ａは、このような保護回路を備えた半導体集積回路の構成を示す回路図である。図１Ａの半導体集積回路は、外部端子１と、信号線３を介して外部端子１に接続された内部回路２と、保護回路１１０とを備えている。保護回路１０は、信号線３と（電源レベルＶＤＤを有する）電源線４の間に接続されたＰＭＯＳトランジスタＰ１と、信号線３と（接地レベルＧＮＤを有する）接地線５の間に接続されたＰＭＯＳトランジスタＰ２とで構成される。ＰＭＯＳトランジスタＰ１は、ゲートとソースとバックゲート（Ｎウェル）が電源線４に接続され、ドレインが信号線３に接続されている。一方、ＰＭＯＳトランジスタＰ２は、ゲートとソースと信号線３に接続され、バックゲートが電源線４に接続され、ドレインが接地線５に接続されている。ＰＭＯＳトランジスタＰ２のバックゲート（Ｎウェル）が電源線４に接続されていることに留意されたい。
【０００５】
図１Ｂは、保護回路のより具体的な構成を示す断面図である。ＰＭＯＳトランジスタＰ１、Ｐ２は、それぞれ、Ｐ型基板１１に設けられたＮウェル１２、１３に設けられている。詳細には、ＰＭＯＳトランジスタＰ１のソース１４、ドレイン１５がＮウェル１２に形成されており、更に、ゲート電極１６が、ゲート酸化膜を挟んでＮウェル１２に対向するように形成されている。同様に、ＰＭＯＳトランジスタＰ１のソース１７、ドレイン１８がＮウェル１３に形成されており、更に、ゲート電極１９が、ゲート酸化膜を挟んでＮウェル１３に対向するように形成されている。Ｎウェル１２、１３には、更に、ＰＭＯＳトランジスタＰ１、Ｐ２のバックゲート電圧を供給するために、Ｎ型不純物が高濃度にドープされたＮ＋拡散層２１、２２が形成されている。
【０００６】
ＰＭＯＳトランジスタＰ１のソース１４、ゲート電極１６及びＮ＋拡散層２１は、配線層２３を介して電源線４に接続されている。ＰＭＯＳトランジスタＰ１のドレイン１５、並びにＰＭＯＳトランジスタＰ２のソース１７及びゲート電極１９は、配線層２４を介して外部端子１に接続された信号線３に接続され、ＰＭＯＳトランジスタＰ２のドレイン１８は、配線層２５を介して接地線５に接続されている。加えて、Ｎ＋拡散層２２は、配線層２６を介して電源線４に接続されている。Ｎ＋拡散層２２が電源線４に接続されることは、ＰＭＯＳトランジスタＰ２のバックゲートが電源線４に接続されることと等価である。
【０００７】
図１Ａ、図１Ｂに示された従来の保護回路は、以下のように動作する。
まず、図２Ａ、図２Ｂを参照して、電源線４に対して正極性又は負極性のサージが外部端子１に印加された場合について説明する。電源線４に対して正極性のサージが外部端子１に印加された場合（図２Ａの実線）、ＰＭＯＳトランジスタＰ１のドレイン１５とＮウェル１２との間に形成される順方向のｐｎ接合がターンオンして放電電流が流れ、これにより、内部回路２が保護される。
【０００８】
一方、電源線４に対して負極性のサージが外部端子１に印加された場合、ＰＭＯＳトランジスタＰ１のスナップバック動作、即ち、ソース１４、Ｎウェル１２、ドレイン１５で構成される寄生バイポーラトランジスタＴｒ１の動作によって放電電流が流される。ソース１４、Ｎウェル１２、ドレイン１５は、それぞれ、寄生バイポーラトランジスタＴｒ１のエミッタ、ベース、コレクタとして機能することに留意されたい。外部端子１に、電源線４に対して負極性のサージが印加されると、Ｎウェル１２とドレイン１５の間のｐｎ接合が逆方向バイアスされてブレークダウンし、基板電流がＮウェル１２に流れる。基板電流が流れると、Ｎウェル１２の寄生抵抗Ｒ１における電圧降下によって寄生バイポーラトランジスタのベースとして機能するＮウェル１２の電位が下がる。このため、寄生バイポーラトランジスタがオンして、放電電流が電源線４から外部端子１に流れ、内部回路２が保護される。
【０００９】
続いて、図３Ａ、図３Ｂを参照して、接地線５に対して正極性又は負極性のサージが外部端子１に印加された場合について説明する。外部端子１に、接地線５に対して正極性のサージが印加された場合、ＰＭＯＳトランジスタＰ１のスナップバック動作、即ち、ソース１７、Ｎウェル１３、ドレイン１８で構成される寄生バイポーラトランジスタＴｒ２の動作によって放電電流が流される。詳細には、外部端子１に、接地線５に対して正極性のサージが印加されると、Ｎウェル１３とドレイン１８の間のｐｎ接合がブレークダウンして基板電流がＮウェル１３に流れる。基板電流が流れると、Ｎウェル１３の寄生抵抗Ｒ２における電圧降下によって寄生バイポーラトランジスタＴｒ２のベースとして機能するＮウェル１３の電位が下がる。このため、寄生バイポーラトランジスタＴｒ２がオンして、放電電流が外部端子１から接地線５に流れ、内部回路２が保護される。
【００１０】
一方、接地線５に対して負極性のサージが外部端子１に印加された場合には、放電電流がＮウェル１２を介して一旦電源線４に流れ込み、更に、ＰＭＯＳトランジスタＰ１がスナップバック動作を行うことによって放電電流が流される。詳細には、サージが印加されると、ドレイン１８及びＮウェル１３の間に形成される順方向のｐｎ接合がターンオンし、放電電流が、一旦、接地線５から電源線４に流れ込む。電源線４に流れ込んだ放電電流は、ＰＭＯＳトランジスタＰ１のＮウェル１２に流れ込む。Ｎウェル１２に放電電流が流れると、Ｎウェル１２の寄生抵抗Ｒ１における電圧降下によって寄生バイポーラトランジスタＴｒ１のベースとして機能するＮウェル１２の電位が下がる。このため、寄生バイポーラトランジスタＴｒ１がオンして、放電電流が電源線４から外部端子１に流れ、内部回路２が保護される。
【特許文献１】特開平１０−３４０９９６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、図１Ａ、図１Ｂの構成の保護回路には、外部端子１に接地線５に対して負極性のサージが印加された場合の静電保護が充分でないという問題がある。外部端子１に接地線５に対して負極性のサージが印加された場合には、ドレイン１８及びＮウェル１３の間に形成されるｐｎ接合に順方向バイアスを加えて導通させ、更に、寄生バイポーラトランジスタＴｒ１を動作させるという２段階の動作が必要である。このため、図１Ａ、図１Ｂの構成では、保護回路が動作しにくく、充分な静電保護が提供できないことがある。最新のプロセスで形成された半導体集積回路では、ゲート酸化膜の薄膜化によってゲート破壊電圧が下がっているため、静電保護が不充分であることは問題である。
【００１２】
加えて、図１Ａ、図１Ｂの構成の保護回路には、固体振動子（例えば、水晶振動子やセラミック振動子）を用いる発振回路に適用することは不向きであるという問題がある。これは、図１Ａ、図１Ｂの構成の保護回路を、固体振動子を用いる発振回路に適用した場合には、ＰＭＯＳトランジスタＰ１、Ｐ２を流れるリーク電流の大きさがアンバランスになるからである。
【００１３】
図４は、図１Ａ、図１Ｂの構成の保護回路を適用した発振回路の構成の例を示す回路図である。図４の発振回路は、半導体集積回路５０と、固体振動子６０と、キャパシタ７０、８０とを備えている。固体振動子６０は、半導体集積回路５０の外部入力端子１Ａと外部出力端子１Ｂとの間に接続されている。固体振動子６０としては、水晶振動子又はセラミック振動子が用いられる。キャパシタ７０は、外部入力端子１Ａと接地端子の間に接続され、キャパシタ８０は、外部出力端子１Ｂと接地端子の間に接続されている。半導体集積回路５０は、図１Ａ、図１Ｂの構成の保護回路１１０Ａ、１１０Ｂと、インバータ増幅器２０と、帰還抵抗３０とを備えている。インバータ増幅器２０は、ＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ３とで構成されており、インバータ増幅器２０の入力は信号線３Ａを介して外部入力端子１Ａに接続され、出力は信号線３Ｂを介して外部出力端子１Ｂに接続される。帰還抵抗３０は、外部入力端子１Ａと外部出力端子１Ｂとの間に接続される。保護回路１１０ＡのＰＭＯＳトランジスタＰ１は、電源線４Ａと信号線３Ａの間に接続され、保護回路１１０ＢのＰＭＯＳトランジスタＰ２は、接地線５Ａと信号線３Ａの間に接続される。同様に、保護回路１１０ＢのＰＭＯＳトランジスタＰ１は、電源線４Ｂと信号線３Ｂの間に接続され、保護回路１１０ＢのＰＭＯＳトランジスタＰ２は、接地線５Ｂと信号線３Ｂの間に接続される。インバータ増幅器２０が活性化されて発振回路の動作が開始されると、図４の発振回路は、理想的には、ＶＤＤ／２を中心として振動する正弦波電圧を生成する。
【００１４】
図４の構成では、電源線４Ａ、４ＢからＮウェル１２に抜けるリーク電流経路ＰＡ、ＰＢが存在していることにより、ＰＭＯＳトランジスタＰ１に流れるリーク電流Ｉ１とＰＭＯＳトランジスタＰ２を流れるリーク電流Ｉ２とがアンバランスになる。リーク電流Ｉ１、Ｉ２がアンバランスになると、インバータ増幅器２０の入力の電圧レベルがシフトしてしまい、更に、帰還抵抗３０を介してその差分電流ＩＤＩＦＦが流れる。このため、インバータ増幅器２０の入力と出力の間に電位差が生じ、インバータ増幅器２０のバイアスレベルがシフトしてしまう。これは、インバータ増幅器２０の利得の不足を招き、発振不良や出力波形の歪みを発生させる可能性がある。
【課題を解決するための手段】
【００１５】
上記の課題を解決するために、本発明は、以下に述べられる手段を採用する。その手段を構成する技術的事項の記述には、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために、［発明を実施するための最良の形態］で使用される番号・符号が付記されている。但し、付記された番号・符号は、［特許請求の範囲］に記載されている発明の技術的範囲を限定的に解釈するために用いてはならない。
【００１６】
本発明の一の観点において、本発明の保護回路は、ドレインが外部端子に接続され、ゲートとソースとバックゲートが電源線（４）に接続された第１ＰＭＯＳトランジスタ（Ｐ１）と、ゲートとソースとバックゲートが前記外部端子（１）に接続され、ドレインが接地線（５）に接続された第２ＰＭＯＳトランジスタ（Ｐ２）とを備えている。このような構成の保護回路は、ＰＭＯＳトランジスタで構成されているために静電破壊耐性が高い。加えて、本発明の保護回路は、接地線（５）に対して負極性のサージが外部端子に印加されたとき場合に放電電流が流れる経路が短く、放電性能に優れている。
【００１７】
本発明の保護回路は、固体振動子を用いる発振回路に適用された場合でも、第１ＰＭＯＳトランジスタ（Ｐ１）及び第２ＰＭＯＳトランジスタ（Ｐ２）を流れるリーク電流のアンバランスが小さく、発振回路に特に好適に使用される。
【発明の効果】
【００１８】
本発明によれば、静電破壊耐性が高く、且つ、放電性能が優れた保護回路が提供される。加えて、本発明の保護回路は、固体振動子を用いる発振回路に適用された場合でも、電源線から外部端子に接続された信号線に流れるリーク電流と、外部端子に接続された信号線から接地線に流れるリーク電流のアンバランスが小さく、発振回路に特に好適である。
【発明を実施するための最良の形態】
【００１９】
図５は、本発明の一実施形態における半導体集積回路の構成を示す回路図である。当該半導体集積回路は、外部端子１と、信号線３を介して外部端子１に接続された内部回路２と、保護回路１０とを備えている。保護回路１０は、信号線３と（電源レベルＶＤＤを有する）電源線４の間に接続されたＰＭＯＳトランジスタＰ１と、信号線３と（接地レベルＧＮＤを有する）接地線５の間に接続されたＰＭＯＳトランジスタＰ２とで構成される。
【００２０】
本実施形態の保護回路１０の構成は、ＰＭＯＳトランジスタＰ２のバックゲートが、電源線４ではなく外部端子１に接続された信号線３に接続されている点で、図１Ａに図示された保護回路１１０と相違している。保護回路１０の他の構成は、図１Ａに図示された保護回路１１０と同じである。後述されるように、ＰＭＯＳトランジスタＰ２のバックゲートが信号線３に接続されることは、静電保護性能の向上に有効であり、また、ＰＭＯＳトランジスタＰ１、Ｐ２のリーク電流のアンバランスの解消に有効である。
【００２１】
続いて、本実施形態の保護回路１０の動作を説明する。
電源線４に対して正極性又は負極性のサージが外部端子１に印加された場合の動作は、本実施形態の保護回路１０と図１Ａ、図１Ｂに図示された保護回路１１０とで同じである。図６Ａ、図６Ｂを参照して、電源線４に対して正極性のサージが外部端子１に印加された場合には、ＰＭＯＳトランジスタＰ１のドレイン１５とＮウェル１２との間に形成される順方向のｐｎ接合がターンオンして放電電流が流れ、これにより、内部回路２が保護される。一方、外部端子１に、電源線４に対して負極性のサージが印加された場合、ＰＭＯＳトランジスタＰ１のスナップバック動作、即ち、ソース１４、Ｎウェル１２、ドレイン１５で構成される寄生バイポーラトランジスタＴｒ１の動作によって放電電流が流される。
【００２２】
また、図７Ａ、図７Ｂに示されているように、接地線５に対して正極性のサージが外部端子１に印加された場合の動作も、本実施形態の保護回路１０と図１Ａ、図１Ｂに図示された保護回路１１０とで同じである。接地線５に対して正極性のサージが外部端子１に印加されると、Ｎウェル１３とドレイン１８の間のｐｎ接合がブレークダウンして基板電流がＮウェル１３に流れる。基板電流が流れると、Ｎウェル１３の寄生抵抗Ｒ２における電圧降下によって寄生バイポーラトランジスタＴｒ２のベースとして機能するＮウェル１３の電位が下がる。このため、寄生バイポーラトランジスタＴｒ２がオンして、放電電流が外部端子１から接地線５に流れ、内部回路２が保護される。
【００２３】
一方、接地線５に対して負極性のサージが外部端子１に印加された場合の動作は、本実施形態の保護回路１０と図１Ａ、図１Ｂに図示された保護回路１１０とで異なっている。図７Ａ、図７Ｂに示されているように、本実施形態の保護回路１０では、接地線５に対して負極性のサージが外部端子１に印加されると、ＰＭＯＳトランジスタＰ２のドレイン１８とＮウェル１３との間に形成される順方向のｐｎ接合がターンオンして、接地線５から外部端子１に放電電流が流れ、これにより、内部回路２が保護される。
【００２４】
このような動作は、放電電流が流れる経路を簡素化し、静電保護性能を有効に向上させる。上述のように、図１Ａ、図１Ｂに図示された保護回路１１０では、放電電流を流すためには、ドレイン１８及びＮウェル１３の間に形成される順方向のｐｎ接合をターンオンさせ、更に、寄生バイポーラトランジスタＴｒ１をターンオンさせるという２段階の動作が必要である。一方、本実施形態の保護回路１０では、ドレイン１８とＮウェル１３との間に形成される順方向のｐｎ接合をターンオンさせる１段階の動作だけで放電電流が流すことができ、静電保護性能が高い。
【００２５】
加えて、本実施形態の保護回路１０は、固体振動子（例えば、水晶振動子やセラミック振動子）を用いる発振回路に適用した場合に、ＰＭＯＳトランジスタＰ１、Ｐ２を流れるリーク電流のアンバランスが少ないという利点がある。図８は、本実施形態の構成の保護回路を適用した発振回路の構成の例を示す回路図である。図８の発振回路の構成は、保護回路１１０Ａ、１１０Ｂの代わりに、図５の構成の保護回路１０Ａ、１０Ｂが使用されている点以外は、図４の発振回路の構成と同様である。インバータ増幅器２０が活性化されて発振回路の動作が開始されると、図８の発振回路は、理想的には、ＶＤＤ／２を中心として振動する正弦波電圧を生成する。
【００２６】
本実施形態の保護回路１０Ａ、１０Ｂの構成によれば、ＰＭＯＳトランジスタＰ１、Ｐ２を流れるリーク電流Ｉ１、Ｉ２のアンバランスが少ない。なぜなら、ＶＤＤ／２を中心として振動する正弦波電圧が外部入力端子１Ａに入力され、又は外部出力端子１Ｂから出力された場合には、ドレイン−ソース間電圧、ゲート−ソース間電圧、及びバックゲート−ソース間電圧のいずれもが、ＰＭＯＳトランジスタＰ１とＰＭＯＳトランジスタＰ２とで概ね同じであるからである。したがって、帰還抵抗３０を介して流れる差分電流ＩＤＩＦＦを小さくする（理想的にはゼロ）にすることができる。このため、インバータ増幅器２０の入力と出力の間の電位差が低減され、インバータ増幅器２０のバイアスレベルのシフトが有効に抑制される。これは、図８の発振回路を安定して動作させるために有効である。
【００２７】
以上には、本発明の実施形態が具体的に記述されているが、本発明は、上述の実施形態に限定して解釈されてはならない。特に、本実施形態の保護回路は、信号が入力される外部端子、信号が外部に出力される外部端子、信号の入力、出力の両方が行われる外部端子のいずれにも適用可能であることに留意されたい。図９Ａは、本実施形態の保護回路が、信号が入力される外部端子１に適用された構成を示しており、この場合、外部端子１が入力回路２Ａの入力に接続される。図９Ｂは、本実施形態の保護回路が、信号が出力される外部端子１に適用された構成を示しており、この場合、外部端子１が出力回路２Ｂの出力に接続される。図９Ｃは、本実施形態の保護回路が、信号の入力、出力の両方が行われる外部端子１に適用された構成を示しており、この場合、外部端子１は、入力回路２Ａの入力及び出力回路２Ｂの出力に接続される。
【図面の簡単な説明】
【００２８】
【図１Ａ】図１Ａは、従来の保護回路の構成を示す回路図である。
【図１Ｂ】図１Ｂは、従来の保護回路の構成を示す断面図である。
【図２Ａ】図２Ａは、従来の保護回路における、電源線と外部端子の間の放電経路を示す回路図である。
【図２Ｂ】図２Ｂは、従来の保護回路における、電源線と外部端子の間の放電経路を示す断面図である。
【図３Ａ】図３Ａは、従来の保護回路における、接地線と外部端子の間の放電経路を示す回路図である。
【図３Ｂ】図３Ｂは、従来の保護回路における、接地線と外部端子の間の放電経路を示す断面図である。
【図４】図４は、従来の保護回路を備えた発振回路の構成を示す回路図である。
【図５】図５は、本発明の一実施形態における保護回路の構成を示す回路図である。
【図６Ａ】図６Ａは、本実施形態の保護回路における、電源線と外部端子の間の放電経路を示す回路図である。
【図６Ｂ】図６Ｂは、本実施形態の保護回路における、電源線と外部端子の間の放電経路を示す断面図である。
【図７Ａ】図７Ａは、本実施形態の保護回路における、接地線と外部端子の間の放電経路を示す回路図である。
【図７Ｂ】図７Ｂは、本実施形態の保護回路における、接地線と外部端子の間の放電経路を示す断面図である。
【図８】図８は、本実施形態の保護回路を備えた発振回路の構成を示す回路図である。
【図９Ａ】図９Ａは、本実施形態の保護回路を備えた半導体集積回路の構成を示す回路図である。
【図９Ｂ】図９Ｂは、本実施形態の保護回路を備えた半導体集積回路の構成を示す回路図である。
【図９Ｃ】図９Ｃは、本実施形態の保護回路を備えた半導体集積回路の構成を示す回路図である。
【符号の説明】
【００２９】
１：外部端子
１Ａ：外部入力端子
１Ｂ：外部出力端子
２：内部回路
２Ａ：入力回路
２Ｂ：出力回路
３、３Ａ、３Ｂ：信号線
４、４Ａ、４Ｂ：電源線
５、５Ａ、５Ｂ：接地線
１０、１０Ａ、１０Ｂ：保護回路
２０：インバータ増幅器
３０：帰還抵抗
５０：半導体集積回路
６０：固体振動子
７０、８０：キャパシタ
１１０、１１０Ａ、１１０Ｂ：保護回路
Ｐ１、Ｐ２、Ｐ３：ＰＭＯＳトランジスタ
Ｎ３：ＮＭＯＳトランジスタ
【特許請求の範囲】
【請求項１】
ドレインが外部端子に接続され、ゲートとソースとバックゲートが電源線に接続された第１ＰＭＯＳトランジスタと、
ゲートとソースとバックゲートが前記外部端子に接続され、ドレインが接地線に接続された第２ＰＭＯＳトランジスタ
とを備える
保護回路。
【請求項２】
第１及び第２外部端子とを備える半導体集積回路と、
前記第１及び第２外部端子の間に接続された固体振動子と、
前記第１外部端子と接地端子の間に接続された第１容量素子と、
前記第２外部端子と接地端子の間に接続された第２容量素子
とを具備し、
前記半導体集積回路は、更に、
入力が前記第１外部端子に接続され、出力が前記第２外部端子に接続されたインバータと、
前記インバータの前記出力と前記入力との間に接続された抵抗素子と、
第１保護回路と、
第２保護回路
とを備え、
前記第１保護回路は、ドレインが前記第１外部端子に接続され、ゲートとソースとバックゲートが電源線に接続された第１ＰＭＯＳトランジスタと、
ゲートとソースとバックゲートが前記第１外部端子に接続され、ドレインが接地線に接続された第２ＰＭＯＳトランジスタ
とを含み、
前記第２保護回路は、ドレインが前記第２外部端子に接続され、ゲートとソースとバックゲートが電源線に接続された第３ＰＭＯＳトランジスタと、
ゲートとソースとバックゲートが前記第２外部端子に接続され、ドレインが接地線に接続された第４ＰＭＯＳトランジスタ
とを含む
発振回路。
【請求項３】
第１及び第２外部端子と、
入力が前記第１外部端子に接続され、出力が前記第２外部端子に接続されたインバータと、
前記インバータの前記出力と前記入力との間に接続された抵抗素子と、
第１保護回路と、
第２保護回路
とを具備し、
前記第１保護回路は、ドレインが前記第１外部端子に接続され、ゲートとソースとバックゲートが電源線に接続された第１ＰＭＯＳトランジスタと、
ゲートとソースとバックゲートが前記第１外部端子に接続され、ドレインが接地線に接続された第２ＰＭＯＳトランジスタ
とを備える、
前記第２保護回路は、ドレインが前記第２外部端子に接続され、ゲートとソースとバックゲートが電源線に接続された第３ＰＭＯＳトランジスタと、
ゲートとソースとバックゲートが前記第２外部端子に接続され、ドレインが接地線に接続された第４ＰＭＯＳトランジスタ
とを備える
半導体集積回路。
【請求項１】
ドレインが外部端子に接続され、ゲートとソースとバックゲートが電源線に接続された第１ＰＭＯＳトランジスタと、
ゲートとソースとバックゲートが前記外部端子に接続され、ドレインが接地線に接続された第２ＰＭＯＳトランジスタ
とを備える
保護回路。
【請求項２】
第１及び第２外部端子とを備える半導体集積回路と、
前記第１及び第２外部端子の間に接続された固体振動子と、
前記第１外部端子と接地端子の間に接続された第１容量素子と、
前記第２外部端子と接地端子の間に接続された第２容量素子
とを具備し、
前記半導体集積回路は、更に、
入力が前記第１外部端子に接続され、出力が前記第２外部端子に接続されたインバータと、
前記インバータの前記出力と前記入力との間に接続された抵抗素子と、
第１保護回路と、
第２保護回路
とを備え、
前記第１保護回路は、ドレインが前記第１外部端子に接続され、ゲートとソースとバックゲートが電源線に接続された第１ＰＭＯＳトランジスタと、
ゲートとソースとバックゲートが前記第１外部端子に接続され、ドレインが接地線に接続された第２ＰＭＯＳトランジスタ
とを含み、
前記第２保護回路は、ドレインが前記第２外部端子に接続され、ゲートとソースとバックゲートが電源線に接続された第３ＰＭＯＳトランジスタと、
ゲートとソースとバックゲートが前記第２外部端子に接続され、ドレインが接地線に接続された第４ＰＭＯＳトランジスタ
とを含む
発振回路。
【請求項３】
第１及び第２外部端子と、
入力が前記第１外部端子に接続され、出力が前記第２外部端子に接続されたインバータと、
前記インバータの前記出力と前記入力との間に接続された抵抗素子と、
第１保護回路と、
第２保護回路
とを具備し、
前記第１保護回路は、ドレインが前記第１外部端子に接続され、ゲートとソースとバックゲートが電源線に接続された第１ＰＭＯＳトランジスタと、
ゲートとソースとバックゲートが前記第１外部端子に接続され、ドレインが接地線に接続された第２ＰＭＯＳトランジスタ
とを備える、
前記第２保護回路は、ドレインが前記第２外部端子に接続され、ゲートとソースとバックゲートが電源線に接続された第３ＰＭＯＳトランジスタと、
ゲートとソースとバックゲートが前記第２外部端子に接続され、ドレインが接地線に接続された第４ＰＭＯＳトランジスタ
とを備える
半導体集積回路。
【図１Ａ】
【図１Ｂ】
【図２Ａ】
【図２Ｂ】
【図３Ａ】
【図３Ｂ】
【図４】
【図５】
【図６Ａ】
【図６Ｂ】
【図７Ａ】
【図７Ｂ】
【図８】
【図９Ａ】
【図９Ｂ】
【図９Ｃ】
【図１Ｂ】
【図２Ａ】
【図２Ｂ】
【図３Ａ】
【図３Ｂ】
【図４】
【図５】
【図６Ａ】
【図６Ｂ】
【図７Ａ】
【図７Ｂ】
【図８】
【図９Ａ】
【図９Ｂ】
【図９Ｃ】
【公開番号】特開２００９−１０２９３（Ｐ２００９−１０２９３Ａ）
【公開日】平成２１年１月１５日（２００９．１．１５）
【国際特許分類】
【出願番号】特願２００７−１７２５１０（Ｐ２００７−１７２５１０）
【出願日】平成１９年６月２９日（２００７．６．２９）
【出願人】（３０２０６２９３１）ＮＥＣエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２１年１月１５日（２００９．１．１５）
【国際特許分類】
【出願日】平成１９年６月２９日（２００７．６．２９）
【出願人】（３０２０６２９３１）ＮＥＣエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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