【課題】本発明は、コンタクトプラグの高抵抗化を抑制することができ、また当該コンタクトプラグの構成材料のソース・ドレイン領域への拡散が起こらず、かつ簡略な製造プロセスにより作製可能な半導体装置を提供する。
【解決手段】本発明に係る半導体装置は、ゲート電極４、第一の層間絶縁膜７、第一のコンタクトプラグ８、第二の層間絶縁膜９および第二のコンタクトプラグ１０を有する。第一の層間絶縁膜７の上面は、ゲート電極４の上面と同じ高さ位置である。第一のコンタクトプラグ８は、第一の層間絶縁膜７の膜厚方向に貫通して形成され、下面においてソース・ドレイン領域５と電気的に接続され、第一の電気抵抗率を有する。第二のコンタクトプラグ１０は、第二の層間絶縁膜９の膜厚方向に貫通して形成され、下面において第一のコンタクトプラグ８の上面と電気的に接続され、第一の電気抵抗率より低い第二の電気抵抗率を有する。 （もっと読む）

【課題】高圧側浮遊オフセット電圧ＶＳの負変動に起因する誤動作及びラッチアップ破壊を回避し得る半導体装置を得る。
【解決手段】ＮＭＯＳ１４とＰＭＯＳ１５との間において、ｎ型不純物領域２８の上面内には、ｐ型ウェル２９に接するようにｐ⁺型不純物領域３３が形成されている。ｐ⁺型不純物領域３３上には電極４１が形成されており、電極４１は高圧側浮遊オフセット電圧ＶＳに接続されている。ｐ⁺型不純物領域３３の不純物濃度はｐ型ウェル２９の不純物濃度よりも高く、また、ｐ⁺型不純物領域３３はｐ型ウェル２９よりも浅く形成されている。ｐ⁺型不純物領域３３とＰＭＯＳ１５との間において、ｎ型不純物領域２８の上面内には、ｎ⁺型不純物領域３２が形成されている。ｎ⁺型不純物領域３２上には電極４０が形成されており、電極４０は高圧側浮遊供給絶対電圧ＶＢに接続されている。 （もっと読む）

【課題】回路面積の増加を抑制しつつ昇圧効率を向上出来る半導体装置を提供すること。
【解決手段】素子領域ＡＡと、前記素子領域ＡＡ上に形成された複数のＭＯＳトランジスタＴＲ及び容量素子Ｃと、複数の前記ＭＯＳトランジスタＴＲが直列接続され、且つ前記ＭＯＳトランジスタＴＲに前記容量素子Ｃが接続された電圧発生回路４と、前記ＭＯＳトランジスタＴＲのソース及びドレインの少なくともいずれかの領域３２上に形成されたコンタクトプラグＣＰ４、ＣＰ５と、データを保持するメモリセルＭＴとを具備し、各々の前記素子領域ＡＡにおいて、ゲート３４と前記コンタクトプラグＣＰ４、ＣＰ５との間の距離ａは、前記直列接続において後段に位置する前記ＭＯＳトランジスタＴＲほど大きくされる。 （もっと読む）

【課題】電極の接触抵抗の低減によって高性能化した半導体装置の製造方法および半導体装置を提供する。
【解決手段】半導体基板上にゲート絶縁膜を形成する工程と、ゲート絶縁膜上にゲート電極を形成する工程と、半導体基板上に第１の金属を堆積する工程と、第１の熱処理により第１の金属と半導体基板を反応させて、前記ゲート電極両側の前記半導体基板表面に金属半導体化合物層を形成する工程と、金属半導体化合物層中に、Ｓｉの原子量以上の質量を有するイオンをイオン注入する工程と、金属半導体化合物層上に第２の金属を堆積する工程と、第２の熱処理により、第２の金属を金属半導体化合物層中に拡散させることで、金属半導体化合物層と半導体基板の界面に、第２の金属を偏析させて界面層を形成する工程を有することを特徴とする半導体装置の製造方法。 （もっと読む）

【課題】層間絶縁膜を厚くしなくてもソース配線の外にドレイン配線を引き出せ、かつ、ＬＯＣＯＳ酸化膜や層間絶縁膜などの絶縁膜の絶縁破壊を防止できるようにする。
【解決手段】素子部８から配線引出し部９に延設されるようにｎ^-型ドリフト層４の裏面に裏面電極１９を備え、この裏面電極１９とソース配線１８との間に電流が流れるような構造、つまりｎ^-型ドリフト層４の表裏を貫通して縦方向に電流を流す構造にする。そして、裏面電極１９を配線引出し部９まで延設し、ｎ⁺型コンタクト領域２１、配線引出し部９のｎ^-型ドリフト層４、ｎウェル領域２０およびｎ⁺型コンタクト領域２１を通じてドレイン配線２３と接続する。すなわち、裏面電極１９を通じて電流が流れるようにすることにより、ドレイン配線２３を素子部８の外に引き出した構造とする。 （もっと読む）

【課題】１つの半導体基板に少なくとも両面電極素子を含む複数の素子が形成された構成において、素子特性の異なる複数の素子を集積でき、且つ、割れを抑制することができる半導体装置及びその製造方法を提供することを目的とする。
【解決手段】半導体基板と、半導体基板における複数の素子形成領域をそれぞれ取り囲むとともに、半導体基板を貫通して複数の素子形成領域を互いに絶縁分離する絶縁分離トレンチと、複数の素子形成領域のそれぞれに構成される素子と、を備える半導体装置において、互いに厚さの異なる複数の厚さ領域を半導体基板に構成した。そして、複数の厚さ領域のうち、最も厚さの薄い領域を含む少なくとも２つの厚さ領域に素子形成領域をそれぞれ形成し、素子として少なくとも両面電極素子を含み、この両面電極素子が少なくとも最も厚さの薄い領域に形成される構成とした。 （もっと読む）

【課題】ＭＯＳトランジスタを内蔵する集積回路装置においてＭＯＳトランジスタの閾値電圧を把握することが可能な集積回路装置を実現する。
【解決手段】閾値検出回路１において、演算増幅器１１は、反転入力端子Ａ４と非反転入力端子Ａ５とが定常状態にて帰還（フィードバック）作用により同一の電圧Ｖ_ｒｅｆに引き込まれるようにする電圧を見出し、この電圧を出力電圧Ｖ_ｃとして出力端子Ａ３より出力する。Ｉ１とＩ２との差電流ΔＩが微小である場合、演算増幅器１１の出力電圧Ｖ_ｃは、Ｎ−ＭＯＳトランジスタ１２の閾値電圧Ｖ_ｔｈに等しい。閾値検出回路１は、出力電圧Ｖ_ｃを閾値電圧Ｖ_ｔｈとして出力することにより、Ｎ−ＭＯＳトランジスタ１２の閾値電圧Ｖ_ｔｈを検出する。 （もっと読む）

【課題】 ソース／ドレイン領域にシリコン層を成長する半導体装置の製造方法を提供する。
【解決手段】 半導体装置の製造方法は、半導体基板上にゲート絶縁層，ポリシリコン層の積層を形成する工程と、前記ポリシリコン層の表面に第１の加速エネルギでｐ型不純物を高濃度にドープする工程と、前記ポリシリコン層，ゲート絶縁層をパターニングし，ゲート電極を形成すると共に，その両側に基板シリコン表面を露出する工程と，前記露出した基板シリコン表面に前記第１の加速エネルギより高い第２の加速エネルギでｐ型不純物を深くイオン注入する工程と、シリコン層を、前記ポリシリコン層表面上には成長させず、前記基板シリコン表面上にのみ成長する工程と、
を有する。 （もっと読む）

【課題】ニッケルシリサイド層上の絶縁膜の応力を規定することで、膜剥がれの防止を可能とする。
【解決手段】半導体基板１１に形成された素子分離領域１２と、前記素子分離領域１２で分離された前記半導体基板１１の第１素子形成領域１３に形成されたＰ型電界効果トランジスタ２と、前記素子分離領域１２で分離された前記半導体基板１１にニッケルシリサイド層２９が形成され、該ニッケルシリサイド層２９上からヒ素イオン注入されたＮ型基板領域１４と、前記Ｐ型電界効果トランジスタ２上を被覆する圧縮応力を有する第１絶縁膜４１と、前記Ｎ型基板領域１４上を被覆していて引張応力もしくは前記圧縮応力よりも小さい圧縮応力を有する第２絶縁膜４２とを有することを特徴とする。 （もっと読む）

【課題】周辺回路と、オン抵抗の上昇が抑えられ、高いＥＳＤ耐量、およびラッチアップ耐量を有する横型高耐圧トランジスタとが混載された半導体装置を低コストで提供する。
【解決手段】Ｎ型高濃度ソース領域１０７は、Ｎ型低濃度ソース領域１０５ｂよりも拡散層深さが深くなっている。また、Ｎ型低濃度ソース領域１０５ｂの拡散層の下側にＰ型基板コンタクト領域１１５ａが形成されている。Ｎ型ＭＯＳＦＥＴのＮ型ソース・ドレイン領域１０５ａと、横型高耐圧ＭＯＳトランジスタ領域２０３のＮ型低濃度ソース領域１０５ｂとは、同一工程によって形成され、Ｐ型ＭＯＳＦＥＴのＰ型ソース・ドレイン領域１０６と、Ｐ型基板コンタクト領域１１５ａ、１１５ｂとは、同一工程によって形成される。 （もっと読む）

【課題】従来の保護ダイオードは、降伏特性が急峻でなく、定電圧ダイオードとしての良質な特性が得られない問題があった。また、保護ダイオードは大部分がＭＯＳトランジスタと別工程で形成するため、工程数の削減、コストの削減が進まない問題があった。
【解決手段】ＭＯＳトランジスタと同一の単結晶基板にｐ−型不純物領域、ｎ＋型不純物領域を環状に設けｎｐｎ接合を形成する。ｎｐｎ接合を複数設ける場合は、それぞれ離間して同心円の環状に設ける。降伏特性が急峻となるため、良好な定電圧ダイオード特性を得られる。また、ＭＯＳトランジスタの製造プロセスを利用して形成できるので、合理化、コストダウンに寄与する。更に耐圧に応じてｎｐｎ接合数を選択することにより、耐圧の制御も容易となる。 （もっと読む）

【課題】供給される電力を効率的に用いるためのチャージポンプ方式の昇圧回路を具備し、通信装置との通信距離が大きくなっても動作することのできる半導体装置を提供することを課題とする。
【解決手段】アンテナと、ダイオード及び容量素子より構成される複数のチャージポンプと、当該チャージポンプ間に設けられたスイッチとを具備する昇圧回路と、基準電圧を生成する参照電圧源回路と、コンパレータを有する電圧比較回路と、を有し、昇圧回路が具備するチャージポンプの各段の出力電圧を、コンパレータを用いて基準電圧と比較する。基準電圧と昇圧回路が具備するチャージポンプの各段の出力電圧の大小関係により、コンパレータの出力信号に基づいて昇圧回路のスイッチのオン又はオフを切り替えて出力を制御する。 （もっと読む）

【課題】良好な動作を維持しながら高集積化された半導体記憶装置を提供する。
【解決手段】第１のワード線２０、第２のワード線３３、ビット線及びキャパシタとトランジスタを含むメモリセルを有する半導体記憶装置であって、トランジスタは、半導体基板主面から突起した柱状半導体層１４と、柱状半導体層１４の側面に形成されたゲート絶縁膜１９と、柱状半導体層１４の側面を覆うように設けられたゲート電極２０と、柱状半導体層１４の上部に形成された上部拡散層と、柱状半導体層１４の側面下方の半導体基板部分に形成された下部拡散層１８とを有し、このトランジスタとキャパシタを含むメモリセルが配置された第１のセルアレイ部と、第１のセルアレイ部と同じレイアウトでダミーセルが配置された第２のセルアレイ部を有し、第２のセルアレイ部において、第１のワード線２０と第２のワード線３３が導電プラグ３０を介して接続されている半導体記憶装置。 （もっと読む）

【課題】ハイブリッド埋め込みプロセスを用いて、分離性能の高い素子分離構造を得る。
【解決手段】トランジスタ間を分離する素子分離構造１３を有する半導体装置１の製造方法であって、素子分離構造１３を形成する工程は、基板Ｗに形成された溝部１５の底部に第１の絶縁部３２を埋め込む工程と、第１の絶縁部３２の上に第２の絶縁部３４を埋め込む工程を有し、溝部１５の底部に第１の絶縁部３２を埋め込む工程は、第１の絶縁部３２の材料３１を基板Ｗの表面に成膜する工程と、溝部１５の上部から第１の絶縁部３２の材料３１を除去する工程と、溝部１５の上部において、溝部１５の内壁に付着していた第１の絶縁部３２の材料３１の残留層３２ａを除去する工程を有する。 （もっと読む）

【課題】生産コストを削減することができる半導体装置の作製方法の提案を課題とする。
【解決手段】ボンド基板の下に容器を配置した後、ボンド基板を劈開させることでボンド基板から形成される複数の第１の半導体膜を、容器に載置し、複数の第１の半導体膜を容器から拾い上げて、複数の第１の半導体膜どうしが離隔するようにベース基板に貼り、複数の第１の半導体膜をエッチングすることで、複数の第２の半導体膜を形成する半導体装置の作製方法。 （もっと読む）

【課題】生産コストを削減することができる半導体装置の作製方法、及び該作製方法を用いる製造装置の提案を課題とする。
【解決手段】ボンド基板（半導体基板）をベース基板（支持基板）に貼り合わせた後に、該ボンド基板を劈開させて半導体膜を形成するのではなく、先にボンド基板を複数箇所において劈開することで複数の第１の半導体膜（マザーアイランド）を形成してから、該複数の第１の半導体膜をベース基板に貼り合わせる。そして、上記複数の第１の半導体膜をそれぞれ部分的にエッチングすることで、１つの第１の半導体膜から単数または複数の第２の半導体膜（アイランド）を形成し、該第２の半導体膜を用いて半導体素子を作製する。複数の第１の半導体膜は、半導体素子が有する第２の半導体膜がレイアウトされるべき領域を少なくともカバーするように、上記レイアウトに合わせてベース基板に貼り合わせる。 （もっと読む）

【課題】高誘電体膜をゲート絶縁膜として備え、且つＮ型ＭＩＳＦＥＴとＰ型ＭＩＳＦＥＴとでゲート電極構造の異なる半導体装置においてゲート絶縁膜の信頼性を安定して確保できるようにする。
【解決手段】Ｐ型ＭＩＳＦＥＴ領域１及びＮ型ＭＩＳＦＥＴ領域２を含む半導体基板１０上にＨｆＳｉＯ膜１３及びＴｉＮ膜１６を順次形成した後、Ｎ型ＭＩＳＦＥＴ領域２に位置する部分のＴｉＮ膜１６を選択的に除去する。その後、Ｎ型ＭＩＳＦＥＴ領域２に位置する部分のＨｆＳｉＯ膜１３を窒化してＨｆＳｉＯＮ改質層１９を形成した後、ポリシリコン膜２０を形成する。 （もっと読む）

【課題】高耐圧トランジスタと低耐圧トランジスタが混在する構成の半導体装置の加工工程で、高耐圧用の厚い膜厚のゲート絶縁膜を除去するための工程をなくす。
【解決手段】シリコン基板１に高耐圧トランジスタ２のゲート電極ＧＨを形成する領域にあらかじめリセス７を形成し、ここに高耐圧用の厚いゲート絶縁膜となるシリコン酸化膜８を形成する。ソース／ドレイン領域および低耐圧トランジスタ３に対応する部分には薄いゲート絶縁膜となるシリコン酸化膜９を形成する。これにより、厚いシリコン酸化膜を除去する工程を不要とし、さらにコンタクトホールの形成時においても低耐圧トランジスタと同時にコンタクトホールを形成する加工も行うことができ、工程を簡略化することができると共に、加工性の向上を図ることができる。 （もっと読む）

【課題】Ｐチャネル型トランジスタの閾値電圧を制御することができる半導体装置、およびその半導体装置の製造方法を提供する。
【解決手段】ＮＴｒとＰＴｒとを含む半導体装置において、Ｎ型チャネル形成領域とＰ型チャネル形成領域とを有するＮ型半導体基板２上に絶縁膜Ｆが形成され、絶縁膜Ｆにゲート電極用溝Ａ及びＢとが形成され、ゲート電極用溝Ａ及びＢの内側表面上にゲート絶縁膜２０が形成され、ＮＴｒ領域におけるゲート絶縁膜２０上にＮＴｒ仕事関数制御メタル膜２１が形成され、ＮＴｒ仕事関数制御メタル膜２１及びゲート絶縁膜２０上にフッ素がドープされたＰＴｒ仕事関数制御メタル膜２３が形成され、ＰＴｒ仕事関数制御メタル膜２３の上層に、ゲート電極用溝に埋め込まれてゲート電極が形成されている構成とする。 （もっと読む）

【課題】サリサイドプロセスで金属シリサイド層を形成した半導体装置の性能を向上させる。
【解決手段】ゲート絶縁膜７、ゲート電極８ａ，８ｂ、ソース・ドレイン用のｎ^＋型半導体領域９ｂ及びｐ^＋型半導体領域１０ｂを形成してから、半導体基板１上に金属膜及びバリア膜を形成し、第１の熱処理を行って金属膜とゲート電極８ａ，８ｂ、ｎ^＋型半導体領域９ｂおよびｐ^＋型半導体領域１０ｂとを反応させることで、金属膜を構成する金属元素ＭのモノシリサイドＭＳｉからなる金属シリサイド層４１を形成する。その後、バリア膜および未反応の金属膜を除去してから、第２の熱処理を行い金属シリサイド層４１を安定化させる。これ以降、半導体基板１の温度が第２の熱処理の熱処理温度よりも高温となるような処理は行わない。第２の熱処理の熱処理温度は、金属元素ＭのダイシリサイドＭＳｉ_２の格子サイズと半導体基板１の格子サイズが一致する温度よりも低くする。 （もっと読む）