【課題】基板（ウェル）バイアスの制御性を確保しつつ、同構造を実現するための設計時間についてもその増大を好適に抑制することのできる半導体集積回路装置を提供する。
【解決手段】半導体基板１００及びＮウェル１１０に形成される各ＭＯＳトランジスタＴ１，Ｔ２のバックゲートに相当する拡散領域１１２，１２２を、それぞれ隣接するソース領域１１１Ｓ，１２１Ｓと同一導電型の拡散領域とする。さらに、Ｐ型ＭＯＳトランジスタＴ１の形成されるＮウェル１１０の下層には、そのウェル電位Ｖ_ＢＣを独立して制御するためのウェル制御層１１３を形成し、半導体基板１００にも、その基板電位Ｖ_ＳＣを独立して制御することのできる基板電位制御層を設ける。 （もっと読む）

【課題】ニッケルフルシリサイドゲート（Ｎｉ Ｆｕｌｌｙ Ｓｉｌｉｃｉｄｅｄ Ｇａｔｅ、以下Ｎｉ−ＦＵＳＩゲートとする。）において、不純物が導入されたポリシリコンに対して、Ｎｉ堆積膜厚を厚くしてシリサイド化を行うと、ゲート電極とゲート絶縁膜との界面への不純物の偏析が抑制されるため、Ｎｉ−ＦＵＳＩゲートとゲート絶縁膜との界面における不純物の偏析量が多く、かつＮｉの組成が大きいＮｉ−ＦＵＳＩゲートを形成することが困難な点である。
【解決手段】ゲート電極をシリサイドで構成する半導体装置の製造方法であって、第１のゲート電極、および第２のゲート電極が形成されるポリシリコン膜上に、ニッケル膜を前記ポリシリコン膜に対して所定の膜厚比で堆積して、前記ポリシリコン膜をニッケルシリサイド化する第１の工程と、前記第１のゲート電極を、さらにニッケルシリサイド化する第２の工程とを用いる。 （もっと読む）

【課題】好適な特性を有するゲート絶縁膜及びゲート電極からなるＰ型ＦＥＴ及びＮ型ＦＥＴを備える半導体装置を提供する。
【解決手段】Ｐ型ＦＥＴ形成予定領域とＮ型ＦＥＴ形成予定領域とにわたって、基板上にゲート絶縁膜を形成し、ゲート絶縁膜上にＰ型ＦＥＴ用のゲート電極層を形成し、Ｐ型ＦＥＴ形成予定領域とＮ型ＦＥＴ形成予定領域とにおいて、Ｐ型ＦＥＴ用のゲート電極層を加工することにより、Ｐ型ＦＥＴ形成予定領域にＰ型ＦＥＴ用のゲート電極を形成すると共に、Ｎ型ＦＥＴ形成予定領域にダミーゲート電極を形成し、Ｎ型ＦＥＴ形成予定領域において、ゲート絶縁膜上からダミーゲート電極を除去することにより、溝を形成し、溝にゲート電極材料を埋め込むことにより、ゲート絶縁膜上にＮ型ＦＥＴ用のゲート電極を形成することを特徴とする半導体装置の製造方法。 （もっと読む）

【課題】ｎ型ＭＩＳＦＥＴのソース・ドレインのコンタクト抵抗を低減することを可能にする。
【解決手段】ｐ型半導体基板１，３と、半導体基板上に設けられたゲート絶縁膜５と、ゲート絶縁膜上に設けられたゲート電極６と、第１ゲート電極の両側の半導体基板に設けられたｎ型拡散層１０と、このｎ型拡散層上に形成され真空仕事関数が４．６ｅＶ以上である第１金属元素を主成分とするシリサイド層１８_２と、ｎ型拡散層とシリサイド層との界面に形成された、スカンジウム族元素及びランタノイドの群から選択された少なくとも一種類の第２金属元素を含む層２０_２とを有するソース・ドレイン領域と、を備え、前記第２金属元素を含む層は、最大面密度が１ｘ１０^１４ｃｍ^−２以上である偏析層を含み、前記偏析層は１ｘ１０^１４ｃｍ^−２以上の面密度を有する領域の厚さが１ｎｍより薄い。 （もっと読む）

【課題】ＳＲＡＭやシステムLSIに搭載されるオンチップメモリ、マイクロプロセッサ、あるいは、システムＬＳＩで用いられるＭＯＳトランジスタのゲートトンネルリーク電流やＧＩＤＬ電流を低減する半導体装置の製造方法を提供する。
【解決手段】Ｎチャネル型の第１と第２ＭＩＳトランジスタとを有する製造方法において、第１ＭＩＳトランジスタを形成する第１Ｐ型ウエル２１０と、第２ＭＩＳトランジスタを形成する第２Ｐ型ウエル２１２を形成する工程と、第１と第２Ｐ型ウエル上にゲート絶縁膜２２１と、ゲート電極２３０、２３３、２３４を形成する工程と、第１Ｐ型ウエル２１０に燐を注入する工程と、第２Ｐ型ウエル２１２に砒素を注入する工程と、第１と第２Ｐ型ウエルにそれぞれ燐と砒素を注入する工程後、ゲート電極の側壁膜を形成する工程と、ゲート電極の側壁膜を形成する工程後、第１と第２Ｐ型ウエル２１２に砒素を注入する工程とを有する。 （もっと読む）

【課題】 本発明は、しきい値ばらつきの小さい半導体装置およびその製造方法を提供するものである。
【解決手段】 第１の発明の半導体装置は、Ｐ型半導体層と、Ｐ型半導体層上に形成された第１ゲート絶縁層と、第１ゲート絶縁層上に形成され、格子定数が5.39Å以上5.40Å以下である立方晶のＮｉＳｉ_２結晶相を有する第１ゲート電極と、第１ゲート電極をゲート長方向に挟むＰ型半導体領域に形成された第１ソース・ドレイン領域とを有するＮチャネルＭＩＳトランジスタを具備することを特徴とする。 （もっと読む）

【課題】ボイドによるコンタクトホール間のショート不良を防止する半導体装置及びその製造方法を提供すること。
【解決手段】本発明の一形態の半導体装置は、半導体基板（１０１）上に形成された第１及び第２のＭＯＳＦＥＴと、前記第１のＭＯＳＦＥＴ上に形成された第１の応力膜（１１０）と、前記第２のＭＯＳＦＥＴ上に形成されるとともに、前記第１の応力膜の端部に積層され、前記第１の応力膜の側面との間にボイド（Ｖ）を有するように形成された第２の応力膜（１１２）と、前記第１の応力膜及び前記第２の応力膜上に形成される絶縁膜と、を備え、前記第１の応力膜と前記第２の応力膜との境界部に、前記第１の応力膜と前記第２の応力膜のどちらにも覆われていない領域（Ａ）を有し、前記領域及び前記ボイドの少なくとも一部に前記絶縁膜が埋め込まれている。 （もっと読む）

【課題】オン抵抗が低く集積化が可能な縦型パワーＭＯＳトランジスタを提供すること。
【解決手段】本発明の縦型パワーＭＯＳトランジスタは、半導体基板から酸化膜によって絶縁分離した単結晶領域を有する誘電体分離基板の単結晶領域表面に、ソース電極と、ドレイン電極と、ゲート電極とを配置し、単結晶領域が前記酸化膜に接する領域に低抵抗半導体領域を配置し、ソース領域を半導体表面に向けて突出した分離領域で挟み、この分離領域の上に配置した前記低抵抗半導体領域にドレイン領域を配置した。 （もっと読む）

【課題】第１ＭＩＳＦＥＴのゲート電極と第２ＭＩＳＦＥＴのゲート電極とを別工程で形成する半導体装置の製造技術において、第１ＭＩＳＦＥＴと第２ＭＩＳＦＥＴの信頼性向上を図ることができる技術を提供する。
【解決手段】半導体基板２０上にゲート絶縁膜２６、電荷蓄積膜２７、絶縁膜２８、ポリシリコン膜２９、酸化シリコン膜３０、窒化シリコン膜３１およびキャップ絶縁膜３２からなる積層膜を形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用して、低耐圧ＭＩＳＦＥＴ形成領域および高耐圧ＭＩＳＦＥＴ形成領域に形成されている積層膜を除去する。その後、半導体基板２０上にゲート絶縁膜３４、３６、ポリシリコン膜３７およびキャップ絶縁膜３８を形成する。そして、低耐圧ＭＩＳＦＥＴ形成領域および高耐圧ＭＩＳＦＥＴ形成領域にゲート電極を形成した後、メモリセル形成領域にゲート電極を形成する。 （もっと読む）

【課題】
応力利用により、性能を向上したｎチャネルトランジスタおよびｐチャネルトランジスタを含む半導体装置を提供する。
【解決手段】
半導体装置は、第1の半導体材料で形成された半導体基板と、半導体基板に形成され、第1の半導体材料と異なる第２の半導体材料で形成されたｎ型ソース／ドレイン領域を有するｎチャネル電界効果トランジスタと、半導体基板に形成され、第1の半導体材料と異なる第３の半導体材料で形成されたｐ型ソース／ドレイン領域を有するｐチャネル電界効果トランジスタと、を有し、第２、第３の半導体材料が互いに異なる材料である。 （もっと読む）

【課題】 チャネル領域に効率的に応力を伝達する構造を有する半導体装置を提供する。
【解決手段】 半導体基板の活性領域内にトランジスタが形成されている。トランジスタのゲート電極の側面上にサイドウォール構造体が配置されている。半導体基板を、応力が内在する応力制御膜が覆う。サイドウォール構造体は、ゲート電極の側面のうち上側の一部の領域に沿う部分、ゲート電極の側面のうち下側の一部の領域から活性領域の表面の一部の領域までに亘る第２の部分、活性領域の表面のうち第２の部分よりも外側の一部の領域に沿う第３の部分、及び第１〜第３の部分を介してゲート電極の側面及び活性領域の上面に対向する第４の部分を含む。第１の部分のヤング率が第３の部分のヤング率よりも小さい。トランジスタがｎチャネルのとき、応力制御膜に内在する応力が引張応力であり、トランジスタがｐチャネルのとき、応力制御膜に内在する応力が圧縮応力である。 （もっと読む）

【課題】シリサイド層を有する半導体装置の製造プロセスを簡易化すること。
【解決手段】本発明に係る半導体装置の製造方法は、（Ａ）基板１上にポリメタルゲート電極３を形成する工程と、（Ｂ）全面に層間絶縁膜７を堆積する工程と、（Ｃ）ポリメタルゲート電極３及び基板１表面のそれぞれに届く第１及び第２コンタクトホールＣ３，Ｃ２を同時に形成する工程と、（Ｄ）第１コンタクトホールＣ３の底部において、露出している第１金属膜３ｂの表面をシリサイド化することにより第１シリサイド１０を形成する工程と、（Ｅ）全面に第２金属膜２０を堆積する工程と、（Ｆ）第２コンタクトホールＣ２の底部において、第２金属膜２０と基板１表面との間のシリサイド反応により第２シリサイド２２を形成する工程と、（Ｇ）未反応の第２金属膜２０を除去する工程とを有する。 （もっと読む）

【課題】 拡散層上コンタクトの接合リークの対策として、Ｎ型不純物拡散層２３上、Ｐ型不純物拡散層３３上にそれぞれ同じ型のイオン注入を行う必要がある。レジストマスク削減のため、先ず、層間絶縁膜をマスクとしてＮ型のイオンを全面に注入して、その後、Ｐ型のイオンのみレジストマスクを使用して注入すると、層間絶縁膜３にＮ型及びＰ型のイオンが両方注入された箇所で、膜剥がれや表面荒れ等の問題が生じる。
【解決手段】 第１のコンタクト孔２４及び第２のコンタクト孔３４の開口に用いたレジストマスク１０１を除去せず、Ｎ型のイオン注入用のマスクとしても利用する。 （もっと読む）

【課題】ＭＯＳＦＥＴのＦＵＳＩプロセスによりＭＯＳＦＥＴと共存する抵抗素子及びその製造方法を提供し、特に、抵抗素子の抵抗値精度に優れた半導体装置及びその製造方法を提供する。
【解決手段】半導体基板と、半導体基板上に形成されたシリサイド化されたゲート電極を有するＭＯＳＦＥＴと、半導体基板上に形成された抵抗領域、及び抵抗領域の電極取出し面上でシリサイド化されて形成された電極取出し領域を有する抵抗素子とを有する構成としたので、抵抗素子の抵抗値精度に優れた半導体装置及びその製造方法を可能にできる。 （もっと読む）

【課題】電流容量を増大させるために複数層の配線により給電する半導体集積回路において、各配線に流れる電流を均等化して特定の配線に過大電流が流れることによって発生する断線を防止する。
【解決手段】ＭＯＳＦＥＴ６のソース拡散層６ｂと第２層金属給電配線２ｃとの間を互いに独立した二つの電流経路により接続されている。一つの電流経路は、コンタクトプラグ４ａ、第１層金属層１ｃ、金属層間プラグ５ａ、第２層金属配線２ａおよび第２層金属引き出し配線２ｂを介して第２層金属給電配線２ｃに至る経路であり、もう一つの電流経路は、コンタクトプラグ４ｂ、第１層金属配線１ａ、第１層金属引き出し配線１ｂおよび金属層間プラグ５ｂを介して第２層金属給電配線２ｃに至る経路である。 （もっと読む）

【目的】低抵抗なコンタクトを歩留まり良く形成することができる半導体装置及びその製造方法を提供する。
【解決手段】ニッケルシリサイド層７が十分な膜厚を有する領域にコンタクトホール１１を形成するとともに、金属シリサイド層７のエッチングを行い金属シリサイド層７に凹部を形成する。次いで、コンタクトホール１１を所望のコンタクト径まで拡大する。これにより、コンタクトホールの底部を占めるシリサイド面積率を下げることなく、所望のコンタクトホール１１のボトム面積を確保することができ、コンタクト抵抗上昇に起因する製造歩留まり低下を抑制することができる。 （もっと読む）

【課題】容量値の電圧依存性を低減しつつ、容量値の周波数特性を向上することが可能な半導体装置を提供する。
【解決手段】本発明に係る半導体装置１００は、共通に接続されたドレイン領域、ソース領域７、８、９とゲート電極１２、１３との間に静電容量を形成するＭＯＳキャパシタ４と、櫛歯状に延出した延出部１６ａを有する第１の櫛型配線１６、および、第１の櫛型配線１６と線間絶縁膜２１を介して配置され、ドレイン領域およびソース領域７、８、９に接続されるとともに櫛歯状に延出した延出部１７ａを有する第２の櫛型配線１７、を有する配線キャパシタ５と、を備える。第２の櫛型配線１７の延出部１７ａは、第１の櫛型配線１６の延出部１６ａと交互に並んで配置されているとともに、ＭＯＳキャパシタ４のドレイン領域７、９とソース領域８を結ぶチャネル方向に対して垂直に配置されている。 （もっと読む）

【課題】半導体プロセスの微細化に伴い、信頼性の高い微細なゲート電極の形成がより困難なものとなっている。
【解決手段】ゲート電極１０５の上面に加え、ゲート電極１０５の側面に対しても金属シリサイド１１０を形成することで、ゲート電極１０５を所望の太さの幅に拡大しなくても、信頼性の高いゲート電極１０５を形成することができる。 （もっと読む）

【目的】同一半導体基板に複数形成されるＴＬＰＭのそれぞれの素子を精度よく最適化を図り、また製造コストの低減を図ることができる半導体装置およびその製造方法を提供する。
【解決手段】相補型のＴＬＰＭのＰｃｈＴＬＰＭの第２トレンチ１２の深さよりＮｃｈＴＬＰＭの第１トレンチの深さを浅くすることで、ＮｃｈＴＬＰＭのチャネル長の最適化を図りオン抵抗を小さくすることができる。また第１トレンチと第１ｎドレイン領域を形成するマスクを同一とし、第２トレンチと第１ｐドレイン領域を形成するマスクを同一とすることで、フォト工程を減らして低コスト化を図ることができる。また、セルフアラインにより第１ｎドレイン領域を高精度に形成できる。 （もっと読む）

【課題】従来の半導体装置では、パワー用半導体素子のドレイン領域でのシート抵抗値を低減させることが難しいという問題があった。
【解決手段】本発明の半導体装置では、Ｐ型の単結晶シリコン基板３上に、２層のＮ型のエピタキシャル層４、５が形成されている。基板３の裏面４９からはドレイン領域として用いられるＮ型の埋込拡散層２０が露出している。そして、基板３の裏面４９側には、Ｎ型の埋込拡散層２０とコンタクトする金属層５０が形成されている。この構造により、金属層５０がドレイン領域として用いられ、ドレイン領域でのシート抵抗値を大幅に低減することができる。 （もっと読む）