半導体装置の製造方法及び半導体装置
【課題】抵抗特性のばらつきが少ない抵抗素子を低コストで形成することを可能とした半導体装置の製造方法及び半導体装置を提供する。
【解決手段】SOI領域のSi基板1上にSiGe層を形成する工程と、SiGe層上にSi層13を形成する工程と、Si層13及びSiGe層を平面視で抵抗素子の形状に形成する工程と、Si層13及びSiGe層の各側面にサイドウォール17を形成する工程と、SiGe層を露出する溝部19を形成する工程と、サイドウォール17によりSi層13の側面が支えられた状態で、溝部19を介してSiGe層をエッチングすることにより、Si層13とSi基板1との間に空洞部21を形成する工程と、を含む。
【解決手段】SOI領域のSi基板1上にSiGe層を形成する工程と、SiGe層上にSi層13を形成する工程と、Si層13及びSiGe層を平面視で抵抗素子の形状に形成する工程と、Si層13及びSiGe層の各側面にサイドウォール17を形成する工程と、SiGe層を露出する溝部19を形成する工程と、サイドウォール17によりSi層13の側面が支えられた状態で、溝部19を介してSiGe層をエッチングすることにより、Si層13とSi基板1との間に空洞部21を形成する工程と、を含む。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【0002】
半導体集積回路において使用される抵抗部は通常、回路を構成するMOSFET(Metal Oxide Semiconductor Field Effect Transistor:電界効果トランジスター)の製造方法を利用して形成される。この抵抗部を構成する抵抗素子は、
〔a〕MOSFETのpoly−Si(ポリシリコン)ゲート電極、もしくは、
〔b〕Si(シリコン)基板上の拡散層領域、を形成する際に同時に造りこまれる。これらのプロセス工程にて抵抗素子を形成することにより、実質的に製造工程を増やすことなく抵抗素子を形成することができ、且つMOSFETと抵抗素子が同一基板上に混載できるという利点がある(例えば、特許文献1、2参照。)。
【0003】
このようにSi基板上に形成される抵抗素子に対して、半導体集積回路(特にアナログ回路)における性能および歩留まり向上のために抵抗値ばらつき抑制が求められる。これに加えて低消費電力に特化された集積回路などでは、使用環境の温度変動に対して抵抗部の特性変動が少ないことも要求される。
前述の〔a〕poly−Siで抵抗素子を形成する場合は、CVD(Chemical Vapor Deposition)の成膜条件によって結晶界面の状態が異なる可能性があり、製造プロセス起因の抵抗値バラツキが発生する可能性がある。一方、〔b〕Si基板上の拡散層領域に抵抗素子を形成する場合は、基板のバルクSi、つまり単結晶Siを使用するためにpoly−Siで懸念されるようなプロセス起因の抵抗値バラツキ発生の可能性は少なくなるものの、バルクSi基板上に抵抗をつくるためには抵抗底部にPN接合の形成が必要となる。抵抗底部にPN接合を有すると、温度が変化したときにPN接合部のリーク電流が変化するため、温度特性的に劣る素子となる傾向がある。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開2004−55793号公報
【特許文献2】特開平11−195711号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
ところで、プロセス起因の抵抗値バラツキ抑制および温度特性向上を両立させる1つのアイデアとして、絶縁膜上に形成された薄膜のシリコン層(以下、「SOI(Silicon On Insulator)層」ともいう。)に抵抗素子を形成することが考えられる。この方法は、下記〔c〕〔d〕の観点から有効と考えられる。
〔c〕単結晶Siに抵抗素子を形成するため、プロセス起因のバラツキが少ない。
〔d〕Si層下部がSiO2層(以下、「BOX層」ともいう。)で絶縁されているため、抵抗底部にPN接合が無く、基板とのリークパスが発生しない。
【0006】
このように、SOI層に抵抗素子を形成することにより、プロセス起因のばらつき、および温度変化に対して強い抵抗素子を形成することが可能となる。しかしながら、この方法は、例えばSIMOX(Separation by Implanted Oxygen)法や、貼り合わせ法により形成された、コストが高いSOI基板を使用しなければならない。抵抗素子の性能向上とあわせて、低コスト化も非常に重要である。
そこで、本発明のいくつかの態様は、このような事情に鑑みてなされたものであって、抵抗特性のばらつきが少ない抵抗素子を低コストで形成することを可能とした半導体装置の製造方法及び半導体装置の提供を目的とする。
【課題を解決するための手段】
【0007】
上記目的を達成するために、本発明の一態様に係る半導体装置の製造方法は、第1領域の半導体基板上に第1半導体層を形成する工程と、前記第1半導体層上に第2半導体層を形成する工程と、前記第2半導体層及び前記第1半導体層を平面視で抵抗素子の形状に形成する工程と、前記第2半導体層及び前記第1半導体層の各側面に第1サイドウォールを形成する工程と、前記第1半導体層を露出する溝部を形成する工程と、前記第1サイドウォールにより前記第2半導体層の側面が支えられた状態で、前記溝部を介して前記第1半導体層をエッチングすることにより、前記第2半導体層と前記半導体基板との間に空洞部を形成する工程と、を含むことを特徴とするものである。
【0008】
ここで、「第1領域」とは、例えばSOI(Silicon On Insulator)構造が形成される領域、又は、SON(Slicon On Nothing)構造が形成される領域のことである。空洞部内に絶縁層が形成されて埋め込まれた構造がSOI構造であり、空洞部内が埋め込まれず空洞部が最後まで残された構造がSON構造である。また、第1半導体層は例えばSiGe(シリコンゲルマニウム)層であり、第2半導体層は例えばシリコン(Si)層である。
このような方法であれば、例えば、バルクシリコンなどの半導体基板上に、SOI構造、又は、SON構造の抵抗素子を形成することができる。これにより、プロセスの変動や温度変化に対して強く、抵抗特性のばらつきが少ない抵抗素子を低コストで形成することができる。
【0009】
また、上記の方法において、前記第1半導体層を形成する工程の前に、前記半導体基板にLOCOS層を形成する工程、をさらに含み、前記第1半導体層を形成する工程では、前記第1領域であって前記LOCOS層が形成されていない領域の前記半導体基板上に、前記LOCOS層と隣接するように前記第1半導体層を形成し、前記サイドウォールを形成する工程では、前記第1半導体層に隣接する前記LOCOS層上に前記第1サイドウォールを形成することを特徴としても良い。このような方法であれば、サイドウォールとLOCOS層の組み合わせにより、第2半導体層の側面をより強固に支持することができる。
【0010】
また、上記の方法において、前記LOCOS層を形成する工程では、前記抵抗素子を平面視で囲む形状に前記LOCOS層を形成し、前記第1半導体層を形成する工程では、前記第1半導体層を前記半導体基板上にのみ形成される選択的エピタキシャル成長法により形成し、前記第2半導体層を形成する工程では、前記第2半導体層を前記第1半導体層上にのみ形成される選択的エピタキシャル成長法により形成する、ことを特徴としても良い。
このような方法であれば、例えばフォトリソグラフィーとエッチング技術により第2半導体層及び第1半導体層を部分的にエッチングしなくても(即ち、パターニングしなくても)、これらをその成膜過程で自動的に抵抗素子の形状に形成することができる。つまり、第2半導体層及び第1半導体層をセルフアラインで抵抗素子の形状に形成することができる。これにより、工程数の増加を抑制することができる。
【0011】
また、上記の方法において、第2領域の前記半導体基板上に絶縁膜を介してトランジスターのゲート電極を形成する工程と、前記ゲート電極の側面に第2サイドウォールを形成する工程と、をさらに含み、前記第1サイドウォールを形成する工程と、前記第2サイドウォールを形成する工程とを同一のプロセスで同時に行うことを特徴としても良い。ここで、「第2領域」とは、第1半導体層や第2半導体層が形成されない領域のことであり、例えばバルク領域とも呼ばれる。このような方法であれば、工程数の増加を抑制しつつ、第1領域に抵抗素子を形成し、第2領域にトランジスターを形成することができる。
また、上記の方法において、前記空洞部内に絶縁層を形成する工程、をさらに含むことを特徴としても良い。このような方法であれば、SOI構造の抵抗素子を形成することができる。SOI構造は、SON構造と比べて、絶縁層により第2半導体層が下側から支えられるため、抵抗素子の強度を高めることができる。
【0012】
本発明の別の態様に係る半導体装置の製造方法は、第1領域の半導体基板上に第1半導体層を形成する工程と、前記第1半導体層上に第2半導体層を形成する工程と、前記第2半導体層上に第3半導体層を形成する工程と、前記第3半導体層上に第4半導体層を形成する工程と、前記第4半導体層、前記第3半導体層、前記第2半導体層及び前記第1半導体層を平面視で抵抗素子の形状に形成する工程と、前記第4半導体層、前記第3半導体層、前記第2半導体層及び前記第1半導体層の各側面に第1サイドウォールを形成する工程と、前記第3半導体層及び前記第1半導体層を露出する溝部を形成する工程と、前記第1サイドウォールにより前記第4半導体層及び前記第2半導体層の各側面が支えられた状態で、前記溝部を介して前記第3半導体層及び前記第1半導体層をエッチングすることにより、前記第2半導体層と前記半導体基板との間に第1空洞部を形成すると共に、前記第4半導体層と前記第2半導体層との間に第2空洞部を形成する工程と、を含むことを特徴とするものである。ここで、第3半導体層は例えばSiGe(シリコンゲルマニウム)層であり、第4半導体層は例えばSi(シリコン)層である。
【0013】
このような方法であれば、例えば、バルクシリコンなどの半導体基板上に、SOI構造又はSON構造の第1抵抗素子と、同じ構造の第2抵抗素子とを積層して形成することができる。これにより、プロセスの変動や温度変化に対して強く、抵抗特性のばらつきが少ない第1、第2抵抗素子を低コストで、且つ、集積度を高めて形成することができる。なお、第1抵抗素子及び第2抵抗素子は、それぞれ独立した抵抗素子として使用することができる。また、第1抵抗素子及び第2抵抗素子は、これらを導電部材を介して直列又は並列に接続することにより、1つの抵抗素子としても使用することができる。
【0014】
本発明のさらに別の態様に係る半導体装置は、半導体基板と、前記半導体基板上に部分的に形成された絶縁層と、前記絶縁膜上に形成された半導体層と、前記半導体層及び前記絶縁層の各側面に形成されたサイドウォールと、を備え、前記半導体層は、平面視で抵抗素子の形状に形成されていることを特徴とするものである。このような構成であれば、例えば、バルクシリコンなどの半導体基板上に、プロセスの変動や温度変化に対して強く、抵抗特性のばらつきが少ないSOI構造の抵抗素子を実現することができる。
本発明のさらに別の態様に係る半導体装置は、半導体基板と、前記半導体基板上に空洞部を介して形成された半導体層と、前記半導体層及び前記空洞部の各側面に形成されたサイドウォールと、を備え、前記半導体層は、平面視で抵抗素子の形状に形成されていることを特徴とするものである。このような構成であれば、例えば、バルクシリコンなどの半導体基板上に、プロセスの変動や温度変化に対して強く、抵抗特性のばらつきが少ないSON構造の抵抗素子を実現することができる。
【図面の簡単な説明】
【0015】
【図1】第1実施形態に係る半導体装置の製造方法を示す図。
【図2】第1実施形態に係る半導体装置の製造方法を示す図。
【図3】第1実施形態に係る半導体装置の構成例を示す図。
【図4】第1実施形態に係る抵抗素子の形状の一例を示す図。
【図5】第2実施形態に係る半導体装置の製造方法を示す図。
【図6】第2実施形態に係る半導体装置の構成例を示す図。
【図7】第2実施形態に係る抵抗素子の形状の一例を示す図。
【図8】第3実施形態に係る半導体装置の製造方法を示す図。
【図9】第3実施形態に係る半導体装置の製造方法を示す図。
【図10】第3実施形態に係る半導体装置の構成例を示す図。
【図11】第3実施形態に係る抵抗素子の形状の一例を示す図。
【図12】第4実施形態に係る半導体装置の製造方法を示す図。
【図13】第4実施形態に係る抵抗素子の形状の一例を示す図。
【図14】その他の実施形態に係る半導体装置の構成例を示す図。
【発明を実施するための形態】
【0016】
以下、本発明の実施の形態について図面を参照しながら説明する。なお、以下に説明する各図において、同一の構成を有する部分には同一の符号を付し、その重複する説明は省略する。
(1)第1実施形態
図1(a)〜図2(c)は、本発明の第1実施形態に係る半導体装置の製造方法を示す図である。また、図3(a)及び(b)は、本発明の第1実施形態に係る半導体装置の構成例を示す図である。
【0017】
まず始めに、図1(a)に示すように、バルクのSi基板1を用意する。次に、例えば、LOCOS(Local Oxidation of Silicon)法によって、Si基板1を部分的に熱酸化して素子分離層3を形成する。素子分離層3により平面視で囲まれた領域が、素子領域となる。次に、Si基板1表面を例えば熱酸化して絶縁膜5を形成する。この絶縁膜5は、ゲート絶縁膜として機能する。そして、この絶縁膜5上に、ゲート電極の材料となる膜(例えば、ポリシリコン膜)を形成し、この膜をフォトリソグラフィー及びエッチング技術により部分的にエッチングする(即ち、パターニングする)。これにより、バルク領域のSi基板1上に絶縁膜5を介してゲート電極7を形成する。次に、Si基板1全体に熱酸化処理を施して、ゲート電極7の表面に絶縁膜9を形成する。この絶縁膜9は、ゲート電極7の表面を保護する保護膜として機能する。
【0018】
次に、SOI領域に形成された絶縁膜5をエッチングして除去し、SOI領域のSi基板1の表面を露出させる。そして、図1(b)に示すように、Si基板1の上方全面にSiGe層11とSi層13とを順次積層する。これらSiGe層11及びSi層13は、例えばエピタキシャル成長法で連続して形成する。ここでは、Si層13に所定の抵抗値を持たせるために、所定濃度の不純物をin−situで導入しても良い。或いは、in−situではなく、これ以降の任意の工程で、Si層13に不純物をイオン注入しても良い。
なお、エピタキシャル成長法で形成される半導体膜の結晶構造は、その被成膜面(即ち、下地)の結晶構造に依存する。このため、SiGe層11のうち、Si基板1の表面に直に形成された部分は単結晶に形成され、素子分離層3や絶縁膜9上に形成された部分は多結晶(即ち、ポリ)、又は非晶質(即ち、アモルファス)に形成される。また、Si層13のうち、単結晶のSiGe層11上に形成された部分は単結晶に形成され、多結晶又は非晶質のSiGe層11上に形成された部分は多結晶又は非晶質に形成される。
【0019】
次に、Si層13、SiGe層11をパターニングする。これにより、図1(c)に示すように、SOI領域のSi基板1上であって抵抗素子を形成する場所に、Si層13及びSiGe層11を残す。それ以外の場所(例えば、素子分離層3上、及び、バルク領域のSi基板1上)からは、Si層13及びSiGe層11を取り除く。
次に、ゲート電極7をマスクに、バルク領域のSi基板1に不純物をイオン注入して、例えばLDD(Lightly Doped Drain)構造のソース又はドレインの一部である、低濃度層15を形成する。なお、このイオン注入工程では、SOI領域の上方全体を図示しないフォトレジストで覆っても良いし、覆わなくても良い。例えば、Si層13に求められる抵抗値等に応じて、フォトレジストを形成するか否かを任意に選択することができる。
【0020】
次に、例えばCVD法により、Si基板1の上方全面にSiO2膜又はSi3N4膜等の絶縁膜を堆積し、この絶縁膜をエッチバックする。これにより、図1(d)に示すように、Si層13及びSiGe層11の側面にサイドウォール17を形成すると共に、ゲート電極7の側面にサイドウォール18を形成する。
次に、Si層13及びSiGe層11をパターニングして、Si層及びSiGe層を平面視で抵抗素子の形状に形成する。一例を示すと、例えば図4に示すように、Si層13及びSiGe層11を平面視でスリット状にエッチングして、これらを平面視で横方向に伸びる第1の部位P1と、縦方向に伸びる第2の部位P2とが交互に連なるような、抵抗素子の形状に形成する。なお、このパターニングにより、例えば図4に示すように、Si層13の側面の一部と、SiGe層11の側面の一部とを露出させる溝部19がSi基板1上に形成される。このパターニングでは、SiGe層11のエッチングを途中で止めてその一部をSi基板1上に残してもよいし、Si基板1をオーバーエッチングしてSi基板1に凹部を形成するようにしてもよい。
【0021】
次に、上記の溝部19を介して、SiGe層11をドライエッチング又はウェットエッチングして、Si層13下からSiGe層11を除去する。例えば、フッ硝酸溶液をSi層13及びSiGe層11のそれぞれの側面に接触させて、SiGe層11を選択的にエッチングして除去する。これにより、図2(a)に示すように、Si層13とSi基板1との間に空洞部21を形成する。フッ硝酸溶液を用いたウェットエッチングでは、Siと比べてSiGeのエッチングレートが大きい(即ち、Siに対するエッチングの選択比が大きい)ので、Si基板1やSi層13を残しつつSiGe層だけをエッチングして除去することが可能である。空洞部21の形成途中から、Si層13の側面はサイドウォール17によって支持されることになる。
【0022】
次に、ゲート電極7及びサイドウォール18をマスクに、バルク領域のSi基板1に不純物をイオン注入する。これにより、図2(b)に示すように、例えばLDD構造を有するソース又はドレインの一部である、高濃度層16を形成する。なお、このイオン注入工程では、SOI領域の上方全体を図示しないフォトレジストで覆っても良いし、覆わなくても良い。例えば、Si層13に求められる抵抗値等に応じて、フォトレジストを形成するか否かを任意に選択することができる。
【0023】
次に、図2(c)に示すように、例えばCVDなどの方法により、Si基板1上の全面に絶縁層23を形成して、空洞部21や溝部19(図4参照。)を埋め込むと共に、SOI領域のSi層13や、バルク領域に形成されたゲート電極7等を覆う。次に、絶縁層23の表面を例えばCMPにより平坦化する。そして、絶縁層23を部分的にエッチングして、SOI領域に形成されているSi層13の両端部上と、バルク領域に形成されている高濃度層16上と、ゲート電極7上とにそれぞれ開口部(図示せず)を形成する。さらに、これらの開口部内に例えばアルミニウム又はタングステン等の導電部材を埋め込んで、図3(a)及び(b)に示すように、コンタクト電極25a〜25eを形成する。これにより、絶縁層23とSi層13とを含むSOI構造の抵抗素子30と、MOSFET40とがSi基板1上に完成する。
【0024】
このように、本発明の第1実施形態によれば、バルクのSi基板1上にSOI構造の抵抗素子を形成することができる。これにより、プロセスの変動や温度変化に対して強く、抵抗特性のばらつきが少ない抵抗素子を、低コストで形成することができる。また、SOI構造を形成する際にSi層13の側面を支えるサイドウォール17を、MOSFETのサイドウォール18と同一のプロセスで同時に形成することができる。これにより、工程数の増加を抑制しつつ、SOI領域に抵抗素子30を形成し、バルク領域にMOSFET40を形成することができる。
【0025】
この第1実施形態では、SOI領域が本発明の「第1領域」に対応し、バルク領域が本発明の「第2領域」に対応し、Si基板1が本発明の「半導体基板」に対応している。また、SiGe層11が本発明の「第1半導体層」に対応し、Si層13が本発明の「第2半導体層」に対応している。さらに、サイドウォール17が本発明の「第1サイドウォール」に対応し、サイドウォール18が本発明の「第2サイドウォール」に対応している。また、溝部19が本発明の「溝部」に対応している。
【0026】
(2)第2実施形態
上記の第1実施形態では、エピタキシャル成長法により、Si基板1上にSiGe層11及びSi層13をそれぞれ1層ずつ積層する場合について説明した。しかしながら、本発明はこれに限られることはない。例えば、エピタキシャル成長法により、SiGe層及びSi層をそれぞれ2層ずつ、或いは3層以上に積層しても良い。
図5(a)〜(c)は、本発明の第2実施形態に係る半導体装置の製造方法を示す工程図である。また、図6(a)〜(c)は、本発明の第2実施形態に係る半導体装置の構成例を示す図である。
【0027】
図5(a)に示すように、この第2実施形態では、SiGe層11上にSi層13を形成した後で、続いて、Si層13上にSiGe層31を形成し、さらに、SiGe層31上にSi層33を形成する。これらSiGe層11、Si層13、SiGe層31及びSi層33は、例えばエピタキシャル成長法により連続して形成する。次に、Si層33、SiGe層31、Si層13及びSiGe層11をパターニングする。そして、図5(b)に示すように、Si層33、SiGe層31、Si層13及びSiGe層11の側面にサイドウォール37を形成する。ここでは、サイドウォール37と、ゲート電極7の側面に形成されるサイドウォール18とを、同一プロセスにより同時に形成する。
【0028】
次に、Si層33、SiGe層31、Si層13及びSiGe層11をパターニングして、これらを例えば図7に示すような抵抗素子の形状に形成すると共に、その周囲に溝部39を形成する。また、この第2実施形態では、上記のパターニングと並行して、或いは前後して、Si層33の一方の端部も除去して、その下にSiGe31層又はSi層13の表面を露出させておく。これは、Si層13に対して、コンタクト電極を形成するためのスペースを確保するためである。
【0029】
次に、上記の溝部39を介して、SiGe層11、31をドライエッチング又はウェットエッチングして、これらを除去する。例えば、フッ硝酸溶液をSi層33、SiGe層31、Si層13及びSiGe層11のそれぞれの側面に接触させて、SiGe層11、31を選択的にエッチングして除去する。これにより、図5(b)に示すように、Si層13とSi基板1との間に空洞部21を形成すると共に、Si層33とSi層13との間に空洞部41を形成する。
【0030】
次に、図5(c)に示すように、例えばCVDなどの方法により、Si基板1上の全面に絶縁層23を形成して、空洞部21、41や溝部39を埋め込むと共に、SOI領域のSi層33や、バルク領域に形成されたゲート電極7等を覆う。そして、絶縁層23の表面を例えばCMPにより平坦化する。続いて、絶縁層を部分的にエッチングして、SOI領域に形成されているSi層33上と、バルク領域に形成されている高濃度層16上と、ゲート電極7上とにそれぞれ開口部(図示せず)を形成する。
そして、図6(a)〜(c)に示すように、これらの開口部内に例えばアルミニウム又はタングステン等の導電部材を埋め込んで、コンタクト電極45a〜45eと、接続電極45fとを形成する。接続電極45fは、Si層13、33同士を電気的に接続するための電極である。これにより、SOI領域に、絶縁層23とSi層13とを含むSOI構造の抵抗素子30と、絶縁層23とSi層33とを含むSOI構造の抵抗素子50と、が積層された構造が完成する。
【0031】
このように、本発明の第2実施形態によれば、SOI構造の抵抗素子30、50をSOI領域のSi基板1上に積層することができ、これらの抵抗素子30、50を各々独立して、又は接続電極45fを介して直列又は並列に接続することができる。これにより、抵抗素子の形成面積の更なる縮小が可能であり、半導体装置の集積度を高めることができる。
この第2実施形態では、SiGe層31が本発明の「第3半導体層」に対応し、Si層33が本発明の「第4半導体層」に対応し、サイドウォール37が本発明の「第1サイドウォール」に対応している。また、空洞部21が本発明の「第1空洞部」に対応し、空洞部41が本発明の「第2空洞部」に対応している。さらに、溝部39が本発明の「溝部」に対応している。その他の対応関係は第1実施形態と同じである。
【0032】
なお、上記の第1、第2実施形態では、素子分離層3を形成した後で、SOI領域のSi基板1上にSOI構造の抵抗素子30を形成し、又は、積層された抵抗素子30、50を形成する場合について説明した。しかしながら、本発明はこれに限られることはない。例えば、素子分離層3を形成する前に抵抗素子30を形成し、又は、積層された抵抗素子30、50を形成しても良い。このような場合であっても、上記の第1、第2実施形態と同様の効果を得ることができる。
【0033】
(3)第3実施形態
上記の第1実施形態では、エピタキシャル成長法により、Si基板1の上方全面にSiGe層11及びSi層13を形成した後で、これら SiGe層11及びSi層13をパターニングする場合について説明した。しかしながら、本発明はこれに限られることはない。例えば、単結晶のSi基板1上にのみ半導体膜を選択的に成膜し、アモルファス構造の酸化膜上に半導体膜を成膜しないエピタキシャル成長法(即ち、選択的エピタキシャル成長法)により、SiGe層11及びSi層13を形成しても良い。
【0034】
図8(a)〜図9(c)は、本発明の第3実施形態に係る半導体装置の製造方法を示す図である。また、図10(a)及び(b)は、本発明の第3実施形態に係る半導体装置の構成例を示す図である。
図8(a)に示すように、この第3実施形態においても、第1実施形態と同様、Si基板1上に素子分離層3を形成し、素子分離層3により画定されたバルク領域のSi基板1上に絶縁膜5を形成する。次に、絶縁膜5を介してSi基板1上にゲート電極7を形成し、その後、ゲート電極7の表面に絶縁膜9を形成する。但し、この第3実施形態では、素子分離層3を、例えば図11(a)に示すように、抵抗素子を平面視で囲む形状に形成する。
【0035】
次に、SOI領域に形成された絶縁膜5をエッチングして除去し、SOI領域のSi基板1の表面を露出させる。そして、図8(b)に示すように、Si基板1の露出している表面上にのみ、SiGe層11とSi層13とを順次積層する。これらSiGe層11及びSi層13は、例えば選択的エピタキシャル成長法で連続して形成する。これにより、例えば図11(b)に示すように、Si層13及びSiGe層11は、その成膜過程で自動的に抵抗素子の形状に形成される。
【0036】
次に、図8(c)に示すように、ゲート電極7をマスクに、バルク領域のSi基板1に不純物をイオン注入して、ソース又はドレインの一部である低濃度層15を形成する。なお、このイオン注入工程では、SOI領域の上方全体を図示しないフォトレジストで覆っても良いし、覆わなくても良い。例えば、Si層13に求められる抵抗値等に応じて、フォトレジストを形成するか否かを任意に選択することができる。
【0037】
次に、例えばCVD法により、Si基板1の上方全面にSiO2膜又はSi3N4膜等の絶縁膜を堆積し、この絶縁膜をエッチバックする。これにより、Si層13及びSiGe層11の側面にサイドウォール17を形成すると共に、ゲート電極7の側面にサイドウォール18を形成する。図8(c)に示すように、この第3実施形態では、素子分離層3の端部上にサイドウォール17が形成され、素子分離層3とサイドウォール17とによって、Si層13及びSiGe層11は両側から挟まれる形となる。
【0038】
次に、図8(d)に示すように、サイドウォール17とその周辺の素子分離層3を部分的にエッチングして、Si層13の側面の一部と、SiGe層11の側面の一部とを露出させる溝部19を形成する。例えば図11(c)に示すように、ここでは、平面視でSi層13の両端部や中央部に隣接する位置に溝部19を形成する。これは、後の工程でSiGe層11のエッチング残りが生じないようにするためである。
次に、上記の溝部19を介して、SiGe層11をドライエッチング又はウェットエッチングして、これを除去する。例えば、フッ硝酸溶液をSi層13及びSiGe層11のそれぞれの側面に接触させて、SiGe層11を選択的にエッチングして除去する。これにより、図9(a)に示すように、Si層13とSi基板1との間に空洞部21を形成する。空洞部21の形成途中から、サイドウォール17と素子分離層3とによりSi層13の側面は支持されることとなる。
【0039】
次に、ゲート電極7及びサイドウォール18をマスクに、バルク領域のSi基板1に不純物をイオン注入する。これにより、図9(b)に示すように、ソース又はドレインの一部である高濃度層16を形成する。なお、このイオン注入工程では、SOI領域の上方全体を図示しないフォトレジストで覆っても良いし、覆わなくても良い。例えば、Si層13に求められる抵抗値等に応じて、フォトレジストを形成するか否かを任意に選択することができる。
【0040】
次に、図9(c)に示すように、例えばCVDなどの方法により、Si基板1上の全面に絶縁層23を形成して、空洞部21や溝部19を埋め込むと共に、SOI領域のSi層13や、バルク領域に形成されたゲート電極7等を覆う。そして、絶縁層23の表面を例えばCMPにより平坦化する。続いて、絶縁層を部分的にエッチングして、SOI領域に形成されているSi層13上と、バルク領域に形成されている高濃度層16上と、ゲート電極7上とにそれぞれ開口部(図示せず)を形成する。そして、図10(a)及び(b)に示すように、これらの開口部内に例えばアルミニウム又はタングステン等の導電部材を埋め込んで、コンタクト電極25a〜25eを形成する。これにより、抵抗素子30とMOSFET40とが完成する。
【0041】
このように、本発明の第3実施形態によれば、第1実施形態と同様の効果を得ることができる。また、第1実施形態と比べて、Si層13及びSiGe層11をパターニングしなくても、これらをその成膜過程で自動的に抵抗素子の形状に形成することができる。つまり、Si層13及びSiGe層11をセルフアラインで抵抗素子の形状に形成することができる。これにより、工程数の増加を抑制することができる。
この第3実施形態における本発明との対応関係は、第1実施形態と同じである。
【0042】
(4)第4実施形態
上記の第3実施形態では、選択的エピタキシャル成長法により、SiGe層11及びSi層13をそれぞれ1層ずつ積層する場合について説明した。しかしながら、本発明はこれに限られることはない。例えば、選択的エピタキシャル成長法により、SiGe層11及びSi層13をそれぞれ2層ずつ、或いは3層以上に積層しても良い。
図12(a)〜(c)は、本発明の第4実施形態に係る半導体装置の製造方法を示す工程図である。図12(a)に示すように、この第2実施形態では、SiGe層11上にSi層13を形成し、次に、Si層13上にSiGe層31を形成し、さらに、SiGe層31上にSi層33を形成する。これら各層は、例えば選択的エピタキシャル成長法で連続して形成する。これにより、例えば図13(a)に示すように、各層は、その成膜過程で自動的に抵抗素子の形状に形成される。
【0043】
次に、図12(b)に示すように、Si層33、SiGe層31、Si層13及びSiGe層11の側面にサイドウォール37を形成する。
次に、サイドウォール37とその周辺の素子分離層3を部分的にエッチングして、Si層13、33の側面の一部と、SiGe層11、31の側面の一部とを露出させる溝部39を形成する。ここでは、例えば図13(b)に示すように、平面視でSi層33の両端部や中央部に隣接する位置に溝部39を形成する。また、この溝部39の形成と並行して、或いは前後して、Si層33の一方の端部を除去して、その下にSiGe層31又はSi層13の表面を露出させておく。これは、Si層13に対するコンタクト電極を形成するためのスペースを確保するためである。
【0044】
次に、上記の溝部39を介して、SiGe層11、31をドライエッチング又はウェットエッチングして、これらを除去する。例えば、フッ硝酸溶液をSi層33、SiGe層31、Si層13及びSiGe層11のそれぞれの側面に接触させて、SiGe層11を選択的にエッチングして除去する。これにより、図12(c)に示すように、Si層13とSi基板1との間に空洞部21を形成すると共に、Si層33とSi層13との間に空洞部41を形成する。
【0045】
これ以降の工程は、例えば第2実施形態と同じである。即ち、Si基板1上の全面に絶縁層23を形成して、空洞部21、41や溝部39を埋め込むと共に、SOI領域のSi層33や、バルク領域に形成されたゲート電極7等を覆う。次に、絶縁層23を平坦化し、さらに部分的にエッチングして、複数の開口部(図示せず)を形成する。続いて、これらの開口部内に例えばアルミニウム又はタングステン等の導電部材を埋め込んで、図6(a)〜(c)に示したように、コンタクト電極45a〜45eと、接続電極45fとを形成する。これにより、SOI領域に、絶縁層23とSi層13とを含むSOI構造の抵抗素子30と、絶縁層23とSi層33とを含むSOI構造の抵抗素子50と、が積層された構造が完成する。
【0046】
このように、本発明の第4実施形態によれば、第2実施形態と同様、SOI構造の抵抗素子30、50をSOI領域のSi基板1上に積層することができ、これらの抵抗素子30、50を各々独立して、又は接続電極45fを介して直列又は並列に接続することができる。これにより、抵抗素子の形成面積の更なる縮小が可能であり、半導体装置の集積度を高めることができる。また、第3実施形態と同様、Si層33、SiGe層31、Si層13及びSiGe層11をパターニングしなくても、これらをその成膜過程で自動的に抵抗素子の形状に形成することができるので、工程数の増加を抑制することができる。
この第4実施形態における本発明との対応関係は、第2実施形態と同じである。
【0047】
(5)その他の実施形態
上記の第1〜第4実施形態では、絶縁層23により空洞部21を埋め込む場合について説明した。空洞部21を埋め込むことにより、Si層13を下側から支えることができるため、抵抗素子の強度を高めることができる。しかしながら、本発明では、空洞部を必ずしも埋め込む必要はない。例えば、図14(a)及び(b)に示すように、抵抗素子30´は、SOI構造ではなく、SON構造であっても良い。
SON構造の場合も、上記の第1〜第4実施形態と同様、プロセスの変動や温度変化に対して強く、抵抗特性のばらつきが少ない抵抗素子を、低コストで形成することができる。また、SOI構造の場合と比べて、抵抗素子の強度が低下する可能性があるものの、一方で、空洞部(即ち、空気層)21の誘電率が低いため、抵抗素子の寄生容量をさらに低減できる可能性もある。
以上、本発明は、抵抗バラツキ抑制が特性向上につながるアナログデバイスに有効である。温度特性にシビアな特性を要求されるICにも有効である。通常のMOSFET製造プロセスに本発明を容易に組み込むことができるため、Si基板1を用いる半導体デバイス全般に適用可能である。
【符号の説明】
【0048】
1 Si基板、3 素子分離層、5 絶縁膜(ゲート絶縁膜)、7 ゲート電極、9 絶縁膜、11、31 SiGe層、13、33 Si層、15 低濃度層、16 高濃度層、17、18 サイドウォール、21 空洞部、23 絶縁層、25a〜25e、45a〜45e コンタクト電極、30、50 抵抗素子、40 MOSFET、45f 接続電極
【技術分野】
【0001】
本発明は、半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【0002】
半導体集積回路において使用される抵抗部は通常、回路を構成するMOSFET(Metal Oxide Semiconductor Field Effect Transistor:電界効果トランジスター)の製造方法を利用して形成される。この抵抗部を構成する抵抗素子は、
〔a〕MOSFETのpoly−Si(ポリシリコン)ゲート電極、もしくは、
〔b〕Si(シリコン)基板上の拡散層領域、を形成する際に同時に造りこまれる。これらのプロセス工程にて抵抗素子を形成することにより、実質的に製造工程を増やすことなく抵抗素子を形成することができ、且つMOSFETと抵抗素子が同一基板上に混載できるという利点がある(例えば、特許文献1、2参照。)。
【0003】
このようにSi基板上に形成される抵抗素子に対して、半導体集積回路(特にアナログ回路)における性能および歩留まり向上のために抵抗値ばらつき抑制が求められる。これに加えて低消費電力に特化された集積回路などでは、使用環境の温度変動に対して抵抗部の特性変動が少ないことも要求される。
前述の〔a〕poly−Siで抵抗素子を形成する場合は、CVD(Chemical Vapor Deposition)の成膜条件によって結晶界面の状態が異なる可能性があり、製造プロセス起因の抵抗値バラツキが発生する可能性がある。一方、〔b〕Si基板上の拡散層領域に抵抗素子を形成する場合は、基板のバルクSi、つまり単結晶Siを使用するためにpoly−Siで懸念されるようなプロセス起因の抵抗値バラツキ発生の可能性は少なくなるものの、バルクSi基板上に抵抗をつくるためには抵抗底部にPN接合の形成が必要となる。抵抗底部にPN接合を有すると、温度が変化したときにPN接合部のリーク電流が変化するため、温度特性的に劣る素子となる傾向がある。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開2004−55793号公報
【特許文献2】特開平11−195711号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
ところで、プロセス起因の抵抗値バラツキ抑制および温度特性向上を両立させる1つのアイデアとして、絶縁膜上に形成された薄膜のシリコン層(以下、「SOI(Silicon On Insulator)層」ともいう。)に抵抗素子を形成することが考えられる。この方法は、下記〔c〕〔d〕の観点から有効と考えられる。
〔c〕単結晶Siに抵抗素子を形成するため、プロセス起因のバラツキが少ない。
〔d〕Si層下部がSiO2層(以下、「BOX層」ともいう。)で絶縁されているため、抵抗底部にPN接合が無く、基板とのリークパスが発生しない。
【0006】
このように、SOI層に抵抗素子を形成することにより、プロセス起因のばらつき、および温度変化に対して強い抵抗素子を形成することが可能となる。しかしながら、この方法は、例えばSIMOX(Separation by Implanted Oxygen)法や、貼り合わせ法により形成された、コストが高いSOI基板を使用しなければならない。抵抗素子の性能向上とあわせて、低コスト化も非常に重要である。
そこで、本発明のいくつかの態様は、このような事情に鑑みてなされたものであって、抵抗特性のばらつきが少ない抵抗素子を低コストで形成することを可能とした半導体装置の製造方法及び半導体装置の提供を目的とする。
【課題を解決するための手段】
【0007】
上記目的を達成するために、本発明の一態様に係る半導体装置の製造方法は、第1領域の半導体基板上に第1半導体層を形成する工程と、前記第1半導体層上に第2半導体層を形成する工程と、前記第2半導体層及び前記第1半導体層を平面視で抵抗素子の形状に形成する工程と、前記第2半導体層及び前記第1半導体層の各側面に第1サイドウォールを形成する工程と、前記第1半導体層を露出する溝部を形成する工程と、前記第1サイドウォールにより前記第2半導体層の側面が支えられた状態で、前記溝部を介して前記第1半導体層をエッチングすることにより、前記第2半導体層と前記半導体基板との間に空洞部を形成する工程と、を含むことを特徴とするものである。
【0008】
ここで、「第1領域」とは、例えばSOI(Silicon On Insulator)構造が形成される領域、又は、SON(Slicon On Nothing)構造が形成される領域のことである。空洞部内に絶縁層が形成されて埋め込まれた構造がSOI構造であり、空洞部内が埋め込まれず空洞部が最後まで残された構造がSON構造である。また、第1半導体層は例えばSiGe(シリコンゲルマニウム)層であり、第2半導体層は例えばシリコン(Si)層である。
このような方法であれば、例えば、バルクシリコンなどの半導体基板上に、SOI構造、又は、SON構造の抵抗素子を形成することができる。これにより、プロセスの変動や温度変化に対して強く、抵抗特性のばらつきが少ない抵抗素子を低コストで形成することができる。
【0009】
また、上記の方法において、前記第1半導体層を形成する工程の前に、前記半導体基板にLOCOS層を形成する工程、をさらに含み、前記第1半導体層を形成する工程では、前記第1領域であって前記LOCOS層が形成されていない領域の前記半導体基板上に、前記LOCOS層と隣接するように前記第1半導体層を形成し、前記サイドウォールを形成する工程では、前記第1半導体層に隣接する前記LOCOS層上に前記第1サイドウォールを形成することを特徴としても良い。このような方法であれば、サイドウォールとLOCOS層の組み合わせにより、第2半導体層の側面をより強固に支持することができる。
【0010】
また、上記の方法において、前記LOCOS層を形成する工程では、前記抵抗素子を平面視で囲む形状に前記LOCOS層を形成し、前記第1半導体層を形成する工程では、前記第1半導体層を前記半導体基板上にのみ形成される選択的エピタキシャル成長法により形成し、前記第2半導体層を形成する工程では、前記第2半導体層を前記第1半導体層上にのみ形成される選択的エピタキシャル成長法により形成する、ことを特徴としても良い。
このような方法であれば、例えばフォトリソグラフィーとエッチング技術により第2半導体層及び第1半導体層を部分的にエッチングしなくても(即ち、パターニングしなくても)、これらをその成膜過程で自動的に抵抗素子の形状に形成することができる。つまり、第2半導体層及び第1半導体層をセルフアラインで抵抗素子の形状に形成することができる。これにより、工程数の増加を抑制することができる。
【0011】
また、上記の方法において、第2領域の前記半導体基板上に絶縁膜を介してトランジスターのゲート電極を形成する工程と、前記ゲート電極の側面に第2サイドウォールを形成する工程と、をさらに含み、前記第1サイドウォールを形成する工程と、前記第2サイドウォールを形成する工程とを同一のプロセスで同時に行うことを特徴としても良い。ここで、「第2領域」とは、第1半導体層や第2半導体層が形成されない領域のことであり、例えばバルク領域とも呼ばれる。このような方法であれば、工程数の増加を抑制しつつ、第1領域に抵抗素子を形成し、第2領域にトランジスターを形成することができる。
また、上記の方法において、前記空洞部内に絶縁層を形成する工程、をさらに含むことを特徴としても良い。このような方法であれば、SOI構造の抵抗素子を形成することができる。SOI構造は、SON構造と比べて、絶縁層により第2半導体層が下側から支えられるため、抵抗素子の強度を高めることができる。
【0012】
本発明の別の態様に係る半導体装置の製造方法は、第1領域の半導体基板上に第1半導体層を形成する工程と、前記第1半導体層上に第2半導体層を形成する工程と、前記第2半導体層上に第3半導体層を形成する工程と、前記第3半導体層上に第4半導体層を形成する工程と、前記第4半導体層、前記第3半導体層、前記第2半導体層及び前記第1半導体層を平面視で抵抗素子の形状に形成する工程と、前記第4半導体層、前記第3半導体層、前記第2半導体層及び前記第1半導体層の各側面に第1サイドウォールを形成する工程と、前記第3半導体層及び前記第1半導体層を露出する溝部を形成する工程と、前記第1サイドウォールにより前記第4半導体層及び前記第2半導体層の各側面が支えられた状態で、前記溝部を介して前記第3半導体層及び前記第1半導体層をエッチングすることにより、前記第2半導体層と前記半導体基板との間に第1空洞部を形成すると共に、前記第4半導体層と前記第2半導体層との間に第2空洞部を形成する工程と、を含むことを特徴とするものである。ここで、第3半導体層は例えばSiGe(シリコンゲルマニウム)層であり、第4半導体層は例えばSi(シリコン)層である。
【0013】
このような方法であれば、例えば、バルクシリコンなどの半導体基板上に、SOI構造又はSON構造の第1抵抗素子と、同じ構造の第2抵抗素子とを積層して形成することができる。これにより、プロセスの変動や温度変化に対して強く、抵抗特性のばらつきが少ない第1、第2抵抗素子を低コストで、且つ、集積度を高めて形成することができる。なお、第1抵抗素子及び第2抵抗素子は、それぞれ独立した抵抗素子として使用することができる。また、第1抵抗素子及び第2抵抗素子は、これらを導電部材を介して直列又は並列に接続することにより、1つの抵抗素子としても使用することができる。
【0014】
本発明のさらに別の態様に係る半導体装置は、半導体基板と、前記半導体基板上に部分的に形成された絶縁層と、前記絶縁膜上に形成された半導体層と、前記半導体層及び前記絶縁層の各側面に形成されたサイドウォールと、を備え、前記半導体層は、平面視で抵抗素子の形状に形成されていることを特徴とするものである。このような構成であれば、例えば、バルクシリコンなどの半導体基板上に、プロセスの変動や温度変化に対して強く、抵抗特性のばらつきが少ないSOI構造の抵抗素子を実現することができる。
本発明のさらに別の態様に係る半導体装置は、半導体基板と、前記半導体基板上に空洞部を介して形成された半導体層と、前記半導体層及び前記空洞部の各側面に形成されたサイドウォールと、を備え、前記半導体層は、平面視で抵抗素子の形状に形成されていることを特徴とするものである。このような構成であれば、例えば、バルクシリコンなどの半導体基板上に、プロセスの変動や温度変化に対して強く、抵抗特性のばらつきが少ないSON構造の抵抗素子を実現することができる。
【図面の簡単な説明】
【0015】
【図1】第1実施形態に係る半導体装置の製造方法を示す図。
【図2】第1実施形態に係る半導体装置の製造方法を示す図。
【図3】第1実施形態に係る半導体装置の構成例を示す図。
【図4】第1実施形態に係る抵抗素子の形状の一例を示す図。
【図5】第2実施形態に係る半導体装置の製造方法を示す図。
【図6】第2実施形態に係る半導体装置の構成例を示す図。
【図7】第2実施形態に係る抵抗素子の形状の一例を示す図。
【図8】第3実施形態に係る半導体装置の製造方法を示す図。
【図9】第3実施形態に係る半導体装置の製造方法を示す図。
【図10】第3実施形態に係る半導体装置の構成例を示す図。
【図11】第3実施形態に係る抵抗素子の形状の一例を示す図。
【図12】第4実施形態に係る半導体装置の製造方法を示す図。
【図13】第4実施形態に係る抵抗素子の形状の一例を示す図。
【図14】その他の実施形態に係る半導体装置の構成例を示す図。
【発明を実施するための形態】
【0016】
以下、本発明の実施の形態について図面を参照しながら説明する。なお、以下に説明する各図において、同一の構成を有する部分には同一の符号を付し、その重複する説明は省略する。
(1)第1実施形態
図1(a)〜図2(c)は、本発明の第1実施形態に係る半導体装置の製造方法を示す図である。また、図3(a)及び(b)は、本発明の第1実施形態に係る半導体装置の構成例を示す図である。
【0017】
まず始めに、図1(a)に示すように、バルクのSi基板1を用意する。次に、例えば、LOCOS(Local Oxidation of Silicon)法によって、Si基板1を部分的に熱酸化して素子分離層3を形成する。素子分離層3により平面視で囲まれた領域が、素子領域となる。次に、Si基板1表面を例えば熱酸化して絶縁膜5を形成する。この絶縁膜5は、ゲート絶縁膜として機能する。そして、この絶縁膜5上に、ゲート電極の材料となる膜(例えば、ポリシリコン膜)を形成し、この膜をフォトリソグラフィー及びエッチング技術により部分的にエッチングする(即ち、パターニングする)。これにより、バルク領域のSi基板1上に絶縁膜5を介してゲート電極7を形成する。次に、Si基板1全体に熱酸化処理を施して、ゲート電極7の表面に絶縁膜9を形成する。この絶縁膜9は、ゲート電極7の表面を保護する保護膜として機能する。
【0018】
次に、SOI領域に形成された絶縁膜5をエッチングして除去し、SOI領域のSi基板1の表面を露出させる。そして、図1(b)に示すように、Si基板1の上方全面にSiGe層11とSi層13とを順次積層する。これらSiGe層11及びSi層13は、例えばエピタキシャル成長法で連続して形成する。ここでは、Si層13に所定の抵抗値を持たせるために、所定濃度の不純物をin−situで導入しても良い。或いは、in−situではなく、これ以降の任意の工程で、Si層13に不純物をイオン注入しても良い。
なお、エピタキシャル成長法で形成される半導体膜の結晶構造は、その被成膜面(即ち、下地)の結晶構造に依存する。このため、SiGe層11のうち、Si基板1の表面に直に形成された部分は単結晶に形成され、素子分離層3や絶縁膜9上に形成された部分は多結晶(即ち、ポリ)、又は非晶質(即ち、アモルファス)に形成される。また、Si層13のうち、単結晶のSiGe層11上に形成された部分は単結晶に形成され、多結晶又は非晶質のSiGe層11上に形成された部分は多結晶又は非晶質に形成される。
【0019】
次に、Si層13、SiGe層11をパターニングする。これにより、図1(c)に示すように、SOI領域のSi基板1上であって抵抗素子を形成する場所に、Si層13及びSiGe層11を残す。それ以外の場所(例えば、素子分離層3上、及び、バルク領域のSi基板1上)からは、Si層13及びSiGe層11を取り除く。
次に、ゲート電極7をマスクに、バルク領域のSi基板1に不純物をイオン注入して、例えばLDD(Lightly Doped Drain)構造のソース又はドレインの一部である、低濃度層15を形成する。なお、このイオン注入工程では、SOI領域の上方全体を図示しないフォトレジストで覆っても良いし、覆わなくても良い。例えば、Si層13に求められる抵抗値等に応じて、フォトレジストを形成するか否かを任意に選択することができる。
【0020】
次に、例えばCVD法により、Si基板1の上方全面にSiO2膜又はSi3N4膜等の絶縁膜を堆積し、この絶縁膜をエッチバックする。これにより、図1(d)に示すように、Si層13及びSiGe層11の側面にサイドウォール17を形成すると共に、ゲート電極7の側面にサイドウォール18を形成する。
次に、Si層13及びSiGe層11をパターニングして、Si層及びSiGe層を平面視で抵抗素子の形状に形成する。一例を示すと、例えば図4に示すように、Si層13及びSiGe層11を平面視でスリット状にエッチングして、これらを平面視で横方向に伸びる第1の部位P1と、縦方向に伸びる第2の部位P2とが交互に連なるような、抵抗素子の形状に形成する。なお、このパターニングにより、例えば図4に示すように、Si層13の側面の一部と、SiGe層11の側面の一部とを露出させる溝部19がSi基板1上に形成される。このパターニングでは、SiGe層11のエッチングを途中で止めてその一部をSi基板1上に残してもよいし、Si基板1をオーバーエッチングしてSi基板1に凹部を形成するようにしてもよい。
【0021】
次に、上記の溝部19を介して、SiGe層11をドライエッチング又はウェットエッチングして、Si層13下からSiGe層11を除去する。例えば、フッ硝酸溶液をSi層13及びSiGe層11のそれぞれの側面に接触させて、SiGe層11を選択的にエッチングして除去する。これにより、図2(a)に示すように、Si層13とSi基板1との間に空洞部21を形成する。フッ硝酸溶液を用いたウェットエッチングでは、Siと比べてSiGeのエッチングレートが大きい(即ち、Siに対するエッチングの選択比が大きい)ので、Si基板1やSi層13を残しつつSiGe層だけをエッチングして除去することが可能である。空洞部21の形成途中から、Si層13の側面はサイドウォール17によって支持されることになる。
【0022】
次に、ゲート電極7及びサイドウォール18をマスクに、バルク領域のSi基板1に不純物をイオン注入する。これにより、図2(b)に示すように、例えばLDD構造を有するソース又はドレインの一部である、高濃度層16を形成する。なお、このイオン注入工程では、SOI領域の上方全体を図示しないフォトレジストで覆っても良いし、覆わなくても良い。例えば、Si層13に求められる抵抗値等に応じて、フォトレジストを形成するか否かを任意に選択することができる。
【0023】
次に、図2(c)に示すように、例えばCVDなどの方法により、Si基板1上の全面に絶縁層23を形成して、空洞部21や溝部19(図4参照。)を埋め込むと共に、SOI領域のSi層13や、バルク領域に形成されたゲート電極7等を覆う。次に、絶縁層23の表面を例えばCMPにより平坦化する。そして、絶縁層23を部分的にエッチングして、SOI領域に形成されているSi層13の両端部上と、バルク領域に形成されている高濃度層16上と、ゲート電極7上とにそれぞれ開口部(図示せず)を形成する。さらに、これらの開口部内に例えばアルミニウム又はタングステン等の導電部材を埋め込んで、図3(a)及び(b)に示すように、コンタクト電極25a〜25eを形成する。これにより、絶縁層23とSi層13とを含むSOI構造の抵抗素子30と、MOSFET40とがSi基板1上に完成する。
【0024】
このように、本発明の第1実施形態によれば、バルクのSi基板1上にSOI構造の抵抗素子を形成することができる。これにより、プロセスの変動や温度変化に対して強く、抵抗特性のばらつきが少ない抵抗素子を、低コストで形成することができる。また、SOI構造を形成する際にSi層13の側面を支えるサイドウォール17を、MOSFETのサイドウォール18と同一のプロセスで同時に形成することができる。これにより、工程数の増加を抑制しつつ、SOI領域に抵抗素子30を形成し、バルク領域にMOSFET40を形成することができる。
【0025】
この第1実施形態では、SOI領域が本発明の「第1領域」に対応し、バルク領域が本発明の「第2領域」に対応し、Si基板1が本発明の「半導体基板」に対応している。また、SiGe層11が本発明の「第1半導体層」に対応し、Si層13が本発明の「第2半導体層」に対応している。さらに、サイドウォール17が本発明の「第1サイドウォール」に対応し、サイドウォール18が本発明の「第2サイドウォール」に対応している。また、溝部19が本発明の「溝部」に対応している。
【0026】
(2)第2実施形態
上記の第1実施形態では、エピタキシャル成長法により、Si基板1上にSiGe層11及びSi層13をそれぞれ1層ずつ積層する場合について説明した。しかしながら、本発明はこれに限られることはない。例えば、エピタキシャル成長法により、SiGe層及びSi層をそれぞれ2層ずつ、或いは3層以上に積層しても良い。
図5(a)〜(c)は、本発明の第2実施形態に係る半導体装置の製造方法を示す工程図である。また、図6(a)〜(c)は、本発明の第2実施形態に係る半導体装置の構成例を示す図である。
【0027】
図5(a)に示すように、この第2実施形態では、SiGe層11上にSi層13を形成した後で、続いて、Si層13上にSiGe層31を形成し、さらに、SiGe層31上にSi層33を形成する。これらSiGe層11、Si層13、SiGe層31及びSi層33は、例えばエピタキシャル成長法により連続して形成する。次に、Si層33、SiGe層31、Si層13及びSiGe層11をパターニングする。そして、図5(b)に示すように、Si層33、SiGe層31、Si層13及びSiGe層11の側面にサイドウォール37を形成する。ここでは、サイドウォール37と、ゲート電極7の側面に形成されるサイドウォール18とを、同一プロセスにより同時に形成する。
【0028】
次に、Si層33、SiGe層31、Si層13及びSiGe層11をパターニングして、これらを例えば図7に示すような抵抗素子の形状に形成すると共に、その周囲に溝部39を形成する。また、この第2実施形態では、上記のパターニングと並行して、或いは前後して、Si層33の一方の端部も除去して、その下にSiGe31層又はSi層13の表面を露出させておく。これは、Si層13に対して、コンタクト電極を形成するためのスペースを確保するためである。
【0029】
次に、上記の溝部39を介して、SiGe層11、31をドライエッチング又はウェットエッチングして、これらを除去する。例えば、フッ硝酸溶液をSi層33、SiGe層31、Si層13及びSiGe層11のそれぞれの側面に接触させて、SiGe層11、31を選択的にエッチングして除去する。これにより、図5(b)に示すように、Si層13とSi基板1との間に空洞部21を形成すると共に、Si層33とSi層13との間に空洞部41を形成する。
【0030】
次に、図5(c)に示すように、例えばCVDなどの方法により、Si基板1上の全面に絶縁層23を形成して、空洞部21、41や溝部39を埋め込むと共に、SOI領域のSi層33や、バルク領域に形成されたゲート電極7等を覆う。そして、絶縁層23の表面を例えばCMPにより平坦化する。続いて、絶縁層を部分的にエッチングして、SOI領域に形成されているSi層33上と、バルク領域に形成されている高濃度層16上と、ゲート電極7上とにそれぞれ開口部(図示せず)を形成する。
そして、図6(a)〜(c)に示すように、これらの開口部内に例えばアルミニウム又はタングステン等の導電部材を埋め込んで、コンタクト電極45a〜45eと、接続電極45fとを形成する。接続電極45fは、Si層13、33同士を電気的に接続するための電極である。これにより、SOI領域に、絶縁層23とSi層13とを含むSOI構造の抵抗素子30と、絶縁層23とSi層33とを含むSOI構造の抵抗素子50と、が積層された構造が完成する。
【0031】
このように、本発明の第2実施形態によれば、SOI構造の抵抗素子30、50をSOI領域のSi基板1上に積層することができ、これらの抵抗素子30、50を各々独立して、又は接続電極45fを介して直列又は並列に接続することができる。これにより、抵抗素子の形成面積の更なる縮小が可能であり、半導体装置の集積度を高めることができる。
この第2実施形態では、SiGe層31が本発明の「第3半導体層」に対応し、Si層33が本発明の「第4半導体層」に対応し、サイドウォール37が本発明の「第1サイドウォール」に対応している。また、空洞部21が本発明の「第1空洞部」に対応し、空洞部41が本発明の「第2空洞部」に対応している。さらに、溝部39が本発明の「溝部」に対応している。その他の対応関係は第1実施形態と同じである。
【0032】
なお、上記の第1、第2実施形態では、素子分離層3を形成した後で、SOI領域のSi基板1上にSOI構造の抵抗素子30を形成し、又は、積層された抵抗素子30、50を形成する場合について説明した。しかしながら、本発明はこれに限られることはない。例えば、素子分離層3を形成する前に抵抗素子30を形成し、又は、積層された抵抗素子30、50を形成しても良い。このような場合であっても、上記の第1、第2実施形態と同様の効果を得ることができる。
【0033】
(3)第3実施形態
上記の第1実施形態では、エピタキシャル成長法により、Si基板1の上方全面にSiGe層11及びSi層13を形成した後で、これら SiGe層11及びSi層13をパターニングする場合について説明した。しかしながら、本発明はこれに限られることはない。例えば、単結晶のSi基板1上にのみ半導体膜を選択的に成膜し、アモルファス構造の酸化膜上に半導体膜を成膜しないエピタキシャル成長法(即ち、選択的エピタキシャル成長法)により、SiGe層11及びSi層13を形成しても良い。
【0034】
図8(a)〜図9(c)は、本発明の第3実施形態に係る半導体装置の製造方法を示す図である。また、図10(a)及び(b)は、本発明の第3実施形態に係る半導体装置の構成例を示す図である。
図8(a)に示すように、この第3実施形態においても、第1実施形態と同様、Si基板1上に素子分離層3を形成し、素子分離層3により画定されたバルク領域のSi基板1上に絶縁膜5を形成する。次に、絶縁膜5を介してSi基板1上にゲート電極7を形成し、その後、ゲート電極7の表面に絶縁膜9を形成する。但し、この第3実施形態では、素子分離層3を、例えば図11(a)に示すように、抵抗素子を平面視で囲む形状に形成する。
【0035】
次に、SOI領域に形成された絶縁膜5をエッチングして除去し、SOI領域のSi基板1の表面を露出させる。そして、図8(b)に示すように、Si基板1の露出している表面上にのみ、SiGe層11とSi層13とを順次積層する。これらSiGe層11及びSi層13は、例えば選択的エピタキシャル成長法で連続して形成する。これにより、例えば図11(b)に示すように、Si層13及びSiGe層11は、その成膜過程で自動的に抵抗素子の形状に形成される。
【0036】
次に、図8(c)に示すように、ゲート電極7をマスクに、バルク領域のSi基板1に不純物をイオン注入して、ソース又はドレインの一部である低濃度層15を形成する。なお、このイオン注入工程では、SOI領域の上方全体を図示しないフォトレジストで覆っても良いし、覆わなくても良い。例えば、Si層13に求められる抵抗値等に応じて、フォトレジストを形成するか否かを任意に選択することができる。
【0037】
次に、例えばCVD法により、Si基板1の上方全面にSiO2膜又はSi3N4膜等の絶縁膜を堆積し、この絶縁膜をエッチバックする。これにより、Si層13及びSiGe層11の側面にサイドウォール17を形成すると共に、ゲート電極7の側面にサイドウォール18を形成する。図8(c)に示すように、この第3実施形態では、素子分離層3の端部上にサイドウォール17が形成され、素子分離層3とサイドウォール17とによって、Si層13及びSiGe層11は両側から挟まれる形となる。
【0038】
次に、図8(d)に示すように、サイドウォール17とその周辺の素子分離層3を部分的にエッチングして、Si層13の側面の一部と、SiGe層11の側面の一部とを露出させる溝部19を形成する。例えば図11(c)に示すように、ここでは、平面視でSi層13の両端部や中央部に隣接する位置に溝部19を形成する。これは、後の工程でSiGe層11のエッチング残りが生じないようにするためである。
次に、上記の溝部19を介して、SiGe層11をドライエッチング又はウェットエッチングして、これを除去する。例えば、フッ硝酸溶液をSi層13及びSiGe層11のそれぞれの側面に接触させて、SiGe層11を選択的にエッチングして除去する。これにより、図9(a)に示すように、Si層13とSi基板1との間に空洞部21を形成する。空洞部21の形成途中から、サイドウォール17と素子分離層3とによりSi層13の側面は支持されることとなる。
【0039】
次に、ゲート電極7及びサイドウォール18をマスクに、バルク領域のSi基板1に不純物をイオン注入する。これにより、図9(b)に示すように、ソース又はドレインの一部である高濃度層16を形成する。なお、このイオン注入工程では、SOI領域の上方全体を図示しないフォトレジストで覆っても良いし、覆わなくても良い。例えば、Si層13に求められる抵抗値等に応じて、フォトレジストを形成するか否かを任意に選択することができる。
【0040】
次に、図9(c)に示すように、例えばCVDなどの方法により、Si基板1上の全面に絶縁層23を形成して、空洞部21や溝部19を埋め込むと共に、SOI領域のSi層13や、バルク領域に形成されたゲート電極7等を覆う。そして、絶縁層23の表面を例えばCMPにより平坦化する。続いて、絶縁層を部分的にエッチングして、SOI領域に形成されているSi層13上と、バルク領域に形成されている高濃度層16上と、ゲート電極7上とにそれぞれ開口部(図示せず)を形成する。そして、図10(a)及び(b)に示すように、これらの開口部内に例えばアルミニウム又はタングステン等の導電部材を埋め込んで、コンタクト電極25a〜25eを形成する。これにより、抵抗素子30とMOSFET40とが完成する。
【0041】
このように、本発明の第3実施形態によれば、第1実施形態と同様の効果を得ることができる。また、第1実施形態と比べて、Si層13及びSiGe層11をパターニングしなくても、これらをその成膜過程で自動的に抵抗素子の形状に形成することができる。つまり、Si層13及びSiGe層11をセルフアラインで抵抗素子の形状に形成することができる。これにより、工程数の増加を抑制することができる。
この第3実施形態における本発明との対応関係は、第1実施形態と同じである。
【0042】
(4)第4実施形態
上記の第3実施形態では、選択的エピタキシャル成長法により、SiGe層11及びSi層13をそれぞれ1層ずつ積層する場合について説明した。しかしながら、本発明はこれに限られることはない。例えば、選択的エピタキシャル成長法により、SiGe層11及びSi層13をそれぞれ2層ずつ、或いは3層以上に積層しても良い。
図12(a)〜(c)は、本発明の第4実施形態に係る半導体装置の製造方法を示す工程図である。図12(a)に示すように、この第2実施形態では、SiGe層11上にSi層13を形成し、次に、Si層13上にSiGe層31を形成し、さらに、SiGe層31上にSi層33を形成する。これら各層は、例えば選択的エピタキシャル成長法で連続して形成する。これにより、例えば図13(a)に示すように、各層は、その成膜過程で自動的に抵抗素子の形状に形成される。
【0043】
次に、図12(b)に示すように、Si層33、SiGe層31、Si層13及びSiGe層11の側面にサイドウォール37を形成する。
次に、サイドウォール37とその周辺の素子分離層3を部分的にエッチングして、Si層13、33の側面の一部と、SiGe層11、31の側面の一部とを露出させる溝部39を形成する。ここでは、例えば図13(b)に示すように、平面視でSi層33の両端部や中央部に隣接する位置に溝部39を形成する。また、この溝部39の形成と並行して、或いは前後して、Si層33の一方の端部を除去して、その下にSiGe層31又はSi層13の表面を露出させておく。これは、Si層13に対するコンタクト電極を形成するためのスペースを確保するためである。
【0044】
次に、上記の溝部39を介して、SiGe層11、31をドライエッチング又はウェットエッチングして、これらを除去する。例えば、フッ硝酸溶液をSi層33、SiGe層31、Si層13及びSiGe層11のそれぞれの側面に接触させて、SiGe層11を選択的にエッチングして除去する。これにより、図12(c)に示すように、Si層13とSi基板1との間に空洞部21を形成すると共に、Si層33とSi層13との間に空洞部41を形成する。
【0045】
これ以降の工程は、例えば第2実施形態と同じである。即ち、Si基板1上の全面に絶縁層23を形成して、空洞部21、41や溝部39を埋め込むと共に、SOI領域のSi層33や、バルク領域に形成されたゲート電極7等を覆う。次に、絶縁層23を平坦化し、さらに部分的にエッチングして、複数の開口部(図示せず)を形成する。続いて、これらの開口部内に例えばアルミニウム又はタングステン等の導電部材を埋め込んで、図6(a)〜(c)に示したように、コンタクト電極45a〜45eと、接続電極45fとを形成する。これにより、SOI領域に、絶縁層23とSi層13とを含むSOI構造の抵抗素子30と、絶縁層23とSi層33とを含むSOI構造の抵抗素子50と、が積層された構造が完成する。
【0046】
このように、本発明の第4実施形態によれば、第2実施形態と同様、SOI構造の抵抗素子30、50をSOI領域のSi基板1上に積層することができ、これらの抵抗素子30、50を各々独立して、又は接続電極45fを介して直列又は並列に接続することができる。これにより、抵抗素子の形成面積の更なる縮小が可能であり、半導体装置の集積度を高めることができる。また、第3実施形態と同様、Si層33、SiGe層31、Si層13及びSiGe層11をパターニングしなくても、これらをその成膜過程で自動的に抵抗素子の形状に形成することができるので、工程数の増加を抑制することができる。
この第4実施形態における本発明との対応関係は、第2実施形態と同じである。
【0047】
(5)その他の実施形態
上記の第1〜第4実施形態では、絶縁層23により空洞部21を埋め込む場合について説明した。空洞部21を埋め込むことにより、Si層13を下側から支えることができるため、抵抗素子の強度を高めることができる。しかしながら、本発明では、空洞部を必ずしも埋め込む必要はない。例えば、図14(a)及び(b)に示すように、抵抗素子30´は、SOI構造ではなく、SON構造であっても良い。
SON構造の場合も、上記の第1〜第4実施形態と同様、プロセスの変動や温度変化に対して強く、抵抗特性のばらつきが少ない抵抗素子を、低コストで形成することができる。また、SOI構造の場合と比べて、抵抗素子の強度が低下する可能性があるものの、一方で、空洞部(即ち、空気層)21の誘電率が低いため、抵抗素子の寄生容量をさらに低減できる可能性もある。
以上、本発明は、抵抗バラツキ抑制が特性向上につながるアナログデバイスに有効である。温度特性にシビアな特性を要求されるICにも有効である。通常のMOSFET製造プロセスに本発明を容易に組み込むことができるため、Si基板1を用いる半導体デバイス全般に適用可能である。
【符号の説明】
【0048】
1 Si基板、3 素子分離層、5 絶縁膜(ゲート絶縁膜)、7 ゲート電極、9 絶縁膜、11、31 SiGe層、13、33 Si層、15 低濃度層、16 高濃度層、17、18 サイドウォール、21 空洞部、23 絶縁層、25a〜25e、45a〜45e コンタクト電極、30、50 抵抗素子、40 MOSFET、45f 接続電極
【特許請求の範囲】
【請求項1】
第1領域の半導体基板上に第1半導体層を形成する工程と、
前記第1半導体層上に第2半導体層を形成する工程と、
前記第2半導体層及び前記第1半導体層を平面視で抵抗素子の形状に形成する工程と、
前記第2半導体層及び前記第1半導体層の各側面に第1サイドウォールを形成する工程と、
前記第1半導体層を露出する溝部を形成する工程と、
前記第1サイドウォールにより前記第2半導体層の側面が支えられた状態で、前記溝部を介して前記第1半導体層をエッチングすることにより、前記第2半導体層と前記半導体基板との間に空洞部を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項2】
前記第1半導体層を形成する工程の前に、前記半導体基板にLOCOS層を形成する工程、をさらに含み、
前記第1半導体層を形成する工程では、前記第1領域であって前記LOCOS層が形成されていない領域の前記半導体基板上に、前記LOCOS層と隣接するように前記第1半導体層を形成し、
前記サイドウォールを形成する工程では、前記第1半導体層に隣接する前記LOCOS層上に前記第1サイドウォールを形成することを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項3】
前記LOCOS層を形成する工程では、前記抵抗素子を平面視で囲む形状に前記LOCOS層を形成し、
前記第1半導体層を形成する工程では、前記第1半導体層を前記半導体基板上にのみ形成される選択的エピタキシャル成長法により形成し、
前記第2半導体層を形成する工程では、前記第2半導体層を前記第1半導体層上にのみ形成される選択的エピタキシャル成長法により形成する、ことを特徴とする請求項2に記載の半導体装置の製造方法。
【請求項4】
第2領域の前記半導体基板上に絶縁膜を介してトランジスターのゲート電極を形成する工程と、
前記ゲート電極の側面に第2サイドウォールを形成する工程と、をさらに含み、
前記第1サイドウォールを形成する工程と、前記第2サイドウォールを形成する工程とを同一のプロセスで同時に行うことを特徴とする請求項1から請求項3の何れか一項に記載の半導体装置の製造方法。
【請求項5】
前記空洞部内に絶縁層を形成する工程、をさらに含むことを特徴とする請求項1から請求項4の何れか一項に記載の半導体装置の製造方法。
【請求項6】
第1領域の半導体基板上に第1半導体層を形成する工程と、
前記第1半導体層上に第2半導体層を形成する工程と、
前記第2半導体層上に第3半導体層を形成する工程と、
前記第3半導体層上に第4半導体層を形成する工程と、
前記第4半導体層、前記第3半導体層、前記第2半導体層及び前記第1半導体層を平面視で抵抗素子の形状に形成する工程と、
前記第4半導体層、前記第3半導体層、前記第2半導体層及び前記第1半導体層の各側面に第1サイドウォールを形成する工程と、
前記第3半導体層及び前記第1半導体層を露出する溝部を形成する工程と、
前記第1サイドウォールにより前記第4半導体層及び前記第2半導体層の各側面が支えられた状態で、前記溝部を介して前記第3半導体層及び前記第1半導体層をエッチングすることにより、前記第2半導体層と前記半導体基板との間に第1空洞部を形成すると共に、前記第4半導体層と前記第2半導体層との間に第2空洞部を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項7】
半導体基板と、
前記半導体基板上に部分的に形成された絶縁層と、
前記絶縁膜上に形成された半導体層と、
前記半導体層及び前記絶縁層の各側面に形成されたサイドウォールと、を備え、
前記半導体層は、平面視で抵抗素子の形状に形成されていることを特徴とする半導体装置。
【請求項8】
半導体基板と、
前記半導体基板上に空洞部を介して形成された半導体層と、
前記半導体層及び前記空洞部の各側面に形成されたサイドウォールと、を備え、
前記半導体層は、平面視で抵抗素子の形状に形成されていることを特徴とする半導体装置。
【請求項1】
第1領域の半導体基板上に第1半導体層を形成する工程と、
前記第1半導体層上に第2半導体層を形成する工程と、
前記第2半導体層及び前記第1半導体層を平面視で抵抗素子の形状に形成する工程と、
前記第2半導体層及び前記第1半導体層の各側面に第1サイドウォールを形成する工程と、
前記第1半導体層を露出する溝部を形成する工程と、
前記第1サイドウォールにより前記第2半導体層の側面が支えられた状態で、前記溝部を介して前記第1半導体層をエッチングすることにより、前記第2半導体層と前記半導体基板との間に空洞部を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項2】
前記第1半導体層を形成する工程の前に、前記半導体基板にLOCOS層を形成する工程、をさらに含み、
前記第1半導体層を形成する工程では、前記第1領域であって前記LOCOS層が形成されていない領域の前記半導体基板上に、前記LOCOS層と隣接するように前記第1半導体層を形成し、
前記サイドウォールを形成する工程では、前記第1半導体層に隣接する前記LOCOS層上に前記第1サイドウォールを形成することを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項3】
前記LOCOS層を形成する工程では、前記抵抗素子を平面視で囲む形状に前記LOCOS層を形成し、
前記第1半導体層を形成する工程では、前記第1半導体層を前記半導体基板上にのみ形成される選択的エピタキシャル成長法により形成し、
前記第2半導体層を形成する工程では、前記第2半導体層を前記第1半導体層上にのみ形成される選択的エピタキシャル成長法により形成する、ことを特徴とする請求項2に記載の半導体装置の製造方法。
【請求項4】
第2領域の前記半導体基板上に絶縁膜を介してトランジスターのゲート電極を形成する工程と、
前記ゲート電極の側面に第2サイドウォールを形成する工程と、をさらに含み、
前記第1サイドウォールを形成する工程と、前記第2サイドウォールを形成する工程とを同一のプロセスで同時に行うことを特徴とする請求項1から請求項3の何れか一項に記載の半導体装置の製造方法。
【請求項5】
前記空洞部内に絶縁層を形成する工程、をさらに含むことを特徴とする請求項1から請求項4の何れか一項に記載の半導体装置の製造方法。
【請求項6】
第1領域の半導体基板上に第1半導体層を形成する工程と、
前記第1半導体層上に第2半導体層を形成する工程と、
前記第2半導体層上に第3半導体層を形成する工程と、
前記第3半導体層上に第4半導体層を形成する工程と、
前記第4半導体層、前記第3半導体層、前記第2半導体層及び前記第1半導体層を平面視で抵抗素子の形状に形成する工程と、
前記第4半導体層、前記第3半導体層、前記第2半導体層及び前記第1半導体層の各側面に第1サイドウォールを形成する工程と、
前記第3半導体層及び前記第1半導体層を露出する溝部を形成する工程と、
前記第1サイドウォールにより前記第4半導体層及び前記第2半導体層の各側面が支えられた状態で、前記溝部を介して前記第3半導体層及び前記第1半導体層をエッチングすることにより、前記第2半導体層と前記半導体基板との間に第1空洞部を形成すると共に、前記第4半導体層と前記第2半導体層との間に第2空洞部を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項7】
半導体基板と、
前記半導体基板上に部分的に形成された絶縁層と、
前記絶縁膜上に形成された半導体層と、
前記半導体層及び前記絶縁層の各側面に形成されたサイドウォールと、を備え、
前記半導体層は、平面視で抵抗素子の形状に形成されていることを特徴とする半導体装置。
【請求項8】
半導体基板と、
前記半導体基板上に空洞部を介して形成された半導体層と、
前記半導体層及び前記空洞部の各側面に形成されたサイドウォールと、を備え、
前記半導体層は、平面視で抵抗素子の形状に形成されていることを特徴とする半導体装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【公開番号】特開2010−245093(P2010−245093A)
【公開日】平成22年10月28日(2010.10.28)
【国際特許分類】
【出願番号】特願2009−88861(P2009−88861)
【出願日】平成21年4月1日(2009.4.1)
【出願人】(000002369)セイコーエプソン株式会社 (51,324)
【Fターム(参考)】
【公開日】平成22年10月28日(2010.10.28)
【国際特許分類】
【出願日】平成21年4月1日(2009.4.1)
【出願人】(000002369)セイコーエプソン株式会社 (51,324)
【Fターム(参考)】
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