半導体装置の製造方法
【課題】縦型MOSトランジスタの高集積化、高性能化。
【解決手段】基板上の絶縁膜上に平面状半導体層及び複数の平面状半導体層上の柱状半導体層を形成し、平面状半導体層を素子に分離し、平面状半導体層に不純物領域を形成し、その後に表面の少なくとも一部に絶縁膜を形成し、絶縁膜上に導電膜を形成し、絶縁膜及び前記導電膜をエッチバックし、柱状半導体層側面の絶縁膜及び導電膜を所望の長さに形成し、ゲート電極を形成し、導電膜及び絶縁膜を選択的にエッチングにより除去し、ゲート電極及び前記ゲート電極から延在するゲート配線を形成し、複数の柱状半導体層の各々に対応する複数のMOSトランジスタのうち、第1のMOSトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部と第2のMOSトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部とを接続する第1のシリサイド層を形成する。
【解決手段】基板上の絶縁膜上に平面状半導体層及び複数の平面状半導体層上の柱状半導体層を形成し、平面状半導体層を素子に分離し、平面状半導体層に不純物領域を形成し、その後に表面の少なくとも一部に絶縁膜を形成し、絶縁膜上に導電膜を形成し、絶縁膜及び前記導電膜をエッチバックし、柱状半導体層側面の絶縁膜及び導電膜を所望の長さに形成し、ゲート電極を形成し、導電膜及び絶縁膜を選択的にエッチングにより除去し、ゲート電極及び前記ゲート電極から延在するゲート配線を形成し、複数の柱状半導体層の各々に対応する複数のMOSトランジスタのうち、第1のMOSトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部と第2のMOSトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部とを接続する第1のシリサイド層を形成する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は半導体装置およびその製造方法に関し、特に柱状半導体を有し、その側壁をチャネル領域とし、ゲート電極がチャネル領域を取り囲むように形成された縦型MOSトランジスタであるSGT(Surrounding Gate Transistor)の構造およびその製造方法に関する。
【背景技術】
【0002】
半導体装置の高集積化、高性能化を実現するため、半導体基板の表面に柱状半導体を形成し、その側壁に柱状半導体層を取り囲むように形成されたゲートを有する縦型トランジスタSGTが提案された(例えば、特許文献1および特許文献2)。SGTはソース、ゲート、ドレインが垂直方向に配置されるため、従来のプレーナー型トランジスタに比べて占有面積を大幅に縮小することができる。また、ゲートがチャネル領域を取り囲んでいるため、柱状半導体寸法を縮小するにつれて、ゲートによるチャネル制御性を効果的に向上させることができ、急峻なサブスレッショルド特性が得られる。さらに、柱状半導体が完全空乏化するように柱状半導体濃度と寸法を設定することにより、チャネル領域の電界緩和によるモビリティーの向上が期待できる。このため、SGTを用いると従来のプレーナー型トランジスタに比べて、高集積化と高性能化を同時に実現することができる。
【0003】
SGTの形成方法として主に以下の2つの方法がある。第1のSGT形成方法は特許文献1の方法であり、先に柱状半導体層をエッチングにより形成した後、柱状半導体層上にゲート絶縁膜およびゲート導電膜を所望の膜厚だけ成膜して、ゲート電極をエッチングにより形成する方法である。第2のSGT形成方法は特許文献2の方法であり、先にゲート導電膜を成膜して、このゲート導電幕を貫通するようにコンタクトホールを形成し、コンタクトホールの内側にゲート絶縁膜および柱状半導体層を成膜して形成する方法である。以下にこれらの2つの方法を使用した従来例について、トランジスタによって形成される回路を含む半導体装置及びその製造方法として、簡単のために回路構成の単純なインバーターを含む半導体装置及びその製造方法を例として説明する。
【0004】
まず、第1の方法をとっている特許文献1のSGTの従来例について説明する。特許文献1のSGTを用いて設計したCMOSインバーターの等価回路を図123(a)に、CMOSインバーターのレイアウトを図123(b)に、図123(b)のレイアウトにおけるA−A’のカットラインの断面構造を図123(c)に示す。図123(b)、(c)を参照すると、Si基板1301上にNウェル1302およびPウェル1303が形成され、Si基板表面にはNウェル領域にPMOSを形成する柱状シリコン層1305が形成され、Pウェル領域にNMOSを形成する柱状シリコン層1306が形成され、それぞれの柱状シリコン層を取り囲むようにゲート1308が形成される。PMOSを形成する柱状半導体の底部に形成されるP+ドレイン拡散層1310およびNMOSを形成する柱状半導体の底部に形成されるN+ドレイン拡散層1312は出力端子Vout14に接続され、PMOSを形成する柱状シリコン層上部に形成されるソース拡散層1309は電源電位Vcc14に接続され、NMOSを形成する柱状シリコン層上部に形成されるソース拡散層1311は接地電位Vss14に接続され、PMOSとNMOSの共通のゲート1308は入力端子Vin14に接続されることによりCMOSインバーターを形成する。
【0005】
上記従来例においてはソース、ゲート、ドレインが垂直方向に配置されるため、トランジスタ自体の占有面積は従来のプレーナー型トランジスタより小さい。しかし、素子分離をLOCOSで形成しているため、素子分離幅が大きくなり、集積回路における面積効率が低く、SGTによる面積縮小の効果を十分に生かすことができない。また、このSGT構造においては、ドレイン拡散層(1310、1312)を低抵抗化することが必要であるが、低抵抗化のためにドレイン拡散層(1310、1312)をコンタクトで裏打ちする場合には、ドレイン拡散層上のほとんどの領域にコンタクトを形成しなくてはならないので、第1層配線の引き回しの自由度が著しく制限される。
【0006】
また、以下に特許文献1におけるSGTを用いたDRAMのNMOSセンスアンプの例を示す。図124(a)はNMOSセンスアンプの等価回路図であり、図124(b)はNMOSセンスアンプの平面図であり、図124(c)は図124(b)の平面図におけるA−A’のカットラインの断面構造である。
図124(a)を参照すると、NMOSであるQn151およびQn152によってフリップフロップが形成され、NMOSであるQn151およびQn152はそれぞれビット線であるBLおよびBLBに接続される。また、Qn151およびQn152はセンスアンプを活性化するためのNMOSであるQn153に接続され、Qn153のソースは接地電位であるVss15に接続される。
【0007】
図124(b)、(c)を参照すると、Si基板1321上にPウェル1322が形成され、Si基板表面には複数の柱状シリコン層(1323〜1328)が形成される。2つの柱状シリコン層(1327、1328)によってセンスアンプを構成するNMOSであるQn151が形成され、他の2つの柱状シリコン層(1324、1325)によってセンスアンプを構成する他のNMOSであるQn152が形成される。それぞれの柱状シリコン層の外周にゲート絶縁膜1329およびゲート電極1330が形成される。また、それぞれの柱状シリコン層の下部、上部にはそれぞれソース、ドレインとなるN型拡散層(1331、1332)が形成される。対を成すビット線BL1333およびBLB1334は、多結晶シリコン膜によってそれぞれMOSトランジスタQn151、Qn152のドレイン拡散層、即ち柱状シリコン層上部のN+拡散層1332上に形成されるコンタクトにより接続される。トランジスタQn152のゲート電極1330は図124(b)のレイアウトで左斜め上にある柱状シリコン層1323の上部まで取り出され、コンタクトを経由してビット線BL1333に接続されている。トランジスタQn151のゲート電極1330は図124(b)のレイアウトで右斜め下にある柱状シリコン層1326の上部まで取り出され、コンタクトを経由してビット線BLB1334に接続されている。柱状シリコン層(1323、1326)はMOSトランジスタを形成するために設けられているのではなく、ビット線をゲート電極に接続する際のビット線コンタクトを確実にするための台座として設けられている。柱状シリコン層の底部に形成されたソース拡散層1331は共通のソースノードであり、コンタクト1335によって、接地電位であるVss15に接続される。また、図には示していないが、同じビット線に沿って、PMOSよりなるPMOSセンスアンプが同様の構造とレイアウトにより形成される。
【0008】
上記のセンスアンプにおいては、接地配線に接続されるコンタクト1335から隣接するトランジスタまでのソース拡散層1331の距離が長くなるので、コンタクトによるソース拡散層1331の裏打ちが必須である。しかし、このような複雑なレイアウトの回路においてはソース拡散層をコンタクトで裏打ちすることが困難であるので、ソース拡散層の寄生抵抗が高くなり、回路性能が劣化してしまう。
【0009】
これらのSGTの従来例における柱状シリコン層およびゲート電極形成プロセスフローの概要を図125に示す。以下にこのプロセスフローについて説明する。図125(a)において、シリコン基板上に柱状シリコン層1401をエッチングすることにより形成する。図125(b)において、ゲート絶縁膜1402を成膜する。図125(c)において、ゲート導電膜1403を成膜する。図125(d)において、ゲート配線用のレジスト1404を、柱状シリコン層を取り囲むゲート導電膜と接するように形成する。図125(e)において、ゲートエッチを行う。この工程において、SGTのゲート電極およびゲート配線1405を形成する。図125(f)において、レジストを剥離する。
【0010】
このSGT形成方法においては、図125(d)においてレジスト1404を柱状シリコン層の側壁のゲート導電膜とちょうど接するように形成しなくてはいけないので、ゲート配線形成のプロセスマージンが小さく、安定して製造することは困難である。この点に関して、以下に説明する。
【0011】
図126に図125(d)においてゲート配線レジスト1404が右にズレた場合の工程図を示す。図126(d)は露光のアライメント時にレジストが右にズレた場合である。このとき、レジスト1414と柱状シリコン層1411の側壁の間にスペースが生じる。図126(e)において、ゲートエッチを行う。図126(f)において、レジストを剥離する。この場合、SGTのゲート電極1413とゲート配線1415は断線してしまう。
【0012】
続いて、図127に図125(d)においてゲート配線レジスト1404が左にズレた場合の工程図を示す。図127(d)は露光のアライメント時にレジストが左にズレた場合である。このとき、レジスト1424と柱状シリコン層1421上部のゲート電極の間で重なり部1426が生じる。図127(e)において、ゲートエッチを行う。図127(f)において、レジストを剥離する。この場合、SGTのゲート電極1423はレジストが形成される側で形状異常1427が生じてしまう。
【0013】
上記のような、アライメント起因のレジストのズレはウェハー上の様々なパターンやウェハー上の位置によっては必ず生じてしまうため、このSGT形成方法においてはゲート配線形成のプロセスマージンが極端に小さくなる。
【0014】
次に、第2の方法の方法を用いている特許文献2のSGTの従来例について説明する。特許文献2のSGTを用いて設計したCMOSインバーターの断面構造を図128(a)〜(e)に示した。図128(a)に示されるように、Si基板上にNウェル1502およびPウェル1501が形成され、Si基板表面にはNウェル領域にP+拡散層1504が形成され、Pウェル領域にN+拡散層1503が形成され、P+拡散層1504とN+拡散層1503はLOCOS1505により分離されている。P+拡散層1504上にはPMOSを形成する柱状シリコン層1510が形成され、N+拡散層上にはNMOSを形成する柱状シリコン層1509が形成され、それぞれの柱状シリコン層を取り囲むようにゲート1506が形成される。図には示されていないが、PMOSを形成する柱状シリコン層下部の拡散層1504は電源電位に接続され、NMOSを形成する柱状シリコン層下部の拡散層1503は接地電位に接続され、ゲート電極1506は入力電位に接続される。また、NMOSおよびPMOSを形成する柱状シリコン層上部の拡散層(1512、1511)は配線層1513に接続され、配線層1513は出力電位に接続される。
【0015】
図128(a)の構造のSGTにおいては特許文献1のSGT構造と同様にLOCOSで素子分離を行うため、素子分離幅が大きくなり、集積回路における面積効率が低く、SGTによる面積縮小の効果を十分に生かすことができない。
【0016】
図128(b)の従来例においても図128(a)と同様の構成にてインバーターが形成されている。図128(b)においては、NMOSおよびPMOSのシリコン層上部の拡散層1531と1532をシリサイド層1533によって接続し、シリサイド層1533上に形成されたコンタクトを通して配線層1534に接続される。
【0017】
この構造においては、NMOSとPMOSのシリコン層上部の拡散層をシリサイド層1533により接続しているため、配線層のレイアウトが容易になる。しかし、インバーターの面積に関しては、柱状シリコン層下部の拡散層(1523、1524)と素子分離1525の面積によって決まってしまうので、図128(a)と比べて小さくすることはできない。また、製造工程を追加してシリサイド層の形成およびパターニングを行うため、製造工程数が多くなってしまう。また、図128(a)、(b)のインバーターともに特許文献1のSGTと同様に、ソース拡散層における寄生抵抗が大きく、回路性能が劣化する要因となる。
【0018】
図128(c)、(d)においてはインバーターの構成が図128(a)、(b)の場合と異なるため、以下に図128(c)を例に説明する。
【0019】
図128(c)を参照して、Si基板にPウェル1541が形成され、Si基板表面にはN+拡散層1542が形成され、N+拡散層表面にはシリサイド層1543が形成される。また、N+拡散層1542及びシリサイド層1543はLOCOS1551により分離されている。シリサイド層1543上にはPMOSを形成する柱状シリコン層1548およびNMOSを形成する柱状シリコン層1547が形成され、それぞれの柱状シリコン層を取り囲むようにゲート1544が形成される。図には示されていないが、シリサイド層1543は出力電位に接続され、ゲート電極1544は入力電位に接続され、PMOSを形成する柱状シリコン層上部の拡散層1550は電源電位に接続され、NMOSを形成する柱状シリコン層下部の拡散層1549は接地電位に接続される。このインバーターにおいては、図128(a)、(b)と異なり、出力電位が基板側に出力される。
【0020】
図128(c)の構造においては、出力電位が基板側に出力されるため、柱状シリコン層1548底部のP+拡散層領域1546および柱状シリコン層1547底部のN+拡散層領域1545がシリサイド層1543を介して接続される構造になっており、P+拡散層1546とN+拡散層1545を分離するための素子分離が必要ないので、図128(a)、(b)のインバーターと比べるとインバーターの占有面積は小さくなる。
【0021】
しかし、この構造では、柱状シリコン層底部のシリサイド層1543を形成した後で、トランジスタを形成しなければならない。通常、シリサイド層は耐熱性が低く、特に65nm世代以降の微細なデバイスに採用されているニッケルシリサイド(NiSi)の場合には、その耐熱性は500〜600℃程度である。このため、トランジスタ形成に必要な1000℃程度の不純物活性化熱処理が加わるとシリサイド層は過剰反応してしまい高抵抗化やリーク電流の増加の原因となる。したがって、この従来例の構造においては実際には安定して製造することは困難である。さらに、柱状シリコン層底部にシリサイド層1543が存在しているため、柱状シリコン層の成長時においてシリコンをエピタキシャル成長により形成することができないので、トランジスタ特性が著しく低下してしまう。
【0022】
図128(d)の従来例においても、(c)のインバーターと同様に出力電位が基板側に形成されている。この従来例では、柱状シリコン層1568底部のP+拡散層領域1566とSi基板上のN+拡散層1562の界面にシリサイド層1563を形成することにより、NMOSを形成する柱状シリコン層1567底部のN+拡散層1565と基板上のN+拡散層1562が接続しているため、N+拡散層とP+拡散層を分離するための素子分離が必要ないので、インバーターの占有面積は小さくなる。しかし、この従来例においても、図128(b)と同様にシリサイド層形成後にトランジスタが形成されるため、シリサイド層の耐熱性の問題のため、安定して製造することは困難である。さらに、図128(c)の場合と同様に、PMOS柱状シリコン層底部にシリサイド層1563が存在しているため、PMOSの柱状シリコン層の成長時においてシリコンをエピタキシャル成長により形成することができないので、トランジスタ特性が著しく低下してしまう。
【0023】
図128(e)には、図128(a)〜(d)と同様の製造方法を用いてSOI基板上に形成されたSGTのインバーターについて記述している非特許文献1における従来例を示す。この従来例においては、インバーターがSOI基板上に形成されるため、ウェルを形成する必要がなく、素子分離幅を縮小することができるので、同様のインバーター構造を持つ図128(a)、(b)に比べると、素子分離幅の縮小分だけインバーターの占有面積を縮小することができる。
【0024】
以下にこのインバーターについて説明する。図128(e)に示されるように、埋め込み酸化膜1571上にN+ソース拡散層1572およびP+ソース拡散層1573が形成され、N+ソース拡散層1572上にはNMOSを形成する柱状シリコン層1574が形成され、P+ソース拡散層上にはPMOSを形成する柱状シリコン層1575が形成される。また、NMOSを形成する柱状シリコン層1574の上部にはN+ドレイン拡散層1576が形成され、PMOSを形成する柱状シリコン層1575上にはP+ドレイン拡散層1577が形成される。それぞれの柱状シリコン層の周囲にはゲート1578が形成される。N+ソース拡散層1572は配線層1579から延びるコンタクトを経由して接地電位に接続され、P+ソース拡散層1573は配線層1580から延びるコンタクトを経由して電源電位に接続され、NMOSおよびPMOSを形成する柱状シリコン層上部の拡散層(1576、1577)は配線層1581から延びるコンタクトを経由して出力電位に接続される。
【0025】
本従来例においては、図128(a)、(b)と同様に、出力電位が配線側に形成されるため、基板側に素子分離が必要になる。しかし、SOI基板を使用しているため、ウェルを形成する必要がないので、ソース拡散層(1572、1573)をエッチングにより分離するだけで素子分離幅を形成することができる。このため、素子分離にLOCOSを用いた図128(a)、(b)のインバーターよりも素子分離幅の縮小分だけ占有面積を縮小することができる。しかし、この従来例についても、ソース拡散層における寄生抵抗が大きく、回路性能が劣化する要因となる。
【0026】
以上より、図128(a)〜(e)に示したいずれのインバーターにおいても、ソース拡散層の寄生抵抗による回路性能の低下を避けることができない。
【0027】
図128(a)〜(e)に示されたSGTにおける柱状シリコン層およびゲート電極形成プロセスフローの概要を図129に示す。以下にこのプロセスフローについて説明する。
【0028】
図129(a)において、シリコン基板上にシリコン酸化膜1601、ゲート導電体1602、シリコン酸化膜1603の順で成膜する。図129(b)において、シリコン酸化膜1603、ゲート導電体1602、シリコン酸化膜1601を貫通するようにコンタクトホール1604を形成する。図129(c)において、コンタクトホールの内壁にゲート絶縁膜1605を形成する。図129(d)において、エピタキシャル成長によりシリコンをコンタクトホール内に成膜して、柱状シリコン層1606を形成する。図129(e)において、柱状シリコン層上部を分離する。
【0029】
このSGT形成方法において、柱状シリコン層を形成するためのコンタクトホールとゲート配線パターンを同一のリソグラフィー工程において形成する場合には、ゲートのパターニングが複雑になり、SGTのゲート電極の膜厚を薄く形成することが非常に困難であるためゲート電極が占める面積は大きくなる。また、柱状シリコン層を形成するためのコンタクトホールとゲート配線パターンを別々のリソグラフィー工程で形成する場合には、両工程における重ね合わせのズレや寸法のズレを考慮して、柱状シリコン層を取り囲むゲート電極が占めるの面積を必要以上に大きく形成しなくてはならない。よっていずれの場合においても、ゲート電極の占める面積は実際に必要な面積より増えるため、回路の占有面積が増加することになる。
【0030】
上記の2つのSGT形成方法において最も異なる点として、以下の点が挙げられる。
【0031】
第1の方法においては、柱状シリコン層は単結晶であるシリコン基板をエッチングすることにより形成されているため、犠牲酸化や水素アニール(非特許文献2)等の表面処理を行うことによってエッチング等によって生じるチャネル部の欠陥や凹凸を回復させることが容易である。このため、チャネル部において高いキャリア移動度を実現することができ、高性能なトランジスタ特性が得られやすい。
【0032】
一方、第2の方法においては、柱状シリコン層はコンタクトホールの中にエピタキシャル成長されたシリコンによって形成されているが、一般的にはコンタクトホールの側壁にはエッチング時に形成される凹凸が存在しており、このような凹凸を除去することは困難である。したがって、コンタクトホール側壁に形成されるチャネル部表面にも凹凸が転写されるため、キャリアの移動度は低くなり、高性能なトランジスタを形成するのは困難である。また、現在製造されている65nm世代のLSIのコンタクトホールサイズは80nm程度であり、今後さらにコンタクトホールが微細化していくことを考慮すると、このような微細なコンタクトホールの底部からエピタキシャルシリコンを十分な歩留まりで成膜することは難しい。
【0033】
【特許文献1】特開平2−188966号公報
【特許文献2】特開平7−99311号公報
【非特許文献1】S.Maeda et al.、“Impact of a Vertical Φ−Shape Transistor Cell for 1 Gbit DRAM and Beyond”、IEEE TRANSACTION ON ELECTRON DEVICES、1995年12月、VOL.42、NO.12、pp.2117−2124
【非特許文献2】Y.−K Choi et al.,“FinFET Process Refinements for Improved Mobility and Gate Work Function Engineering”、International Electron Device Meeting Technical Digest,2002年、p.259
【発明の開示】
【発明が解決しようとする課題】
【0034】
したがって、高集積化かつ高性能で高い歩留まりのSGTの実現には、第1の方法によるSGTの構造及び形成方法が、第2の方法によるSGTの構造及び形成方法に比べて優れているが、第1の方法によるSGTの構造及び形成方法においては、以下の課題がある。
【0035】
第1に、素子の面積縮小及び面積効率のよい素子分離を実現し、回路の占有面積を低減すること。第2に、トランジスタの性能を向上するために、ソースドレイン部の寄生容量及び寄生抵抗を低減すること。第3に、ゲート配線の形成において広いプロセスマージンを持つプロセスを実現すること。
【0036】
本発明は上記の問題点を鑑みてなされたもので、従来のSGTに比べてより高集積化かつ高性能化が可能なSGTおよびその製造方法を提案することを目的とする。
【課題を解決するための手段】
【0037】
本発明の第1の態様は、基板上の絶縁膜上に平面状半導体層及び複数の前記平面状半導体層上の柱状半導体層を形成する工程と、前記平面状半導体層を素子に分離する工程と、 前記平面状半導体層に不純物領域を形成する工程と、前記平面状半導体層及び前記基板上の絶縁膜上に、所定の高さまで第3の絶縁膜を形成する工程と、前記柱状半導体層及び前記第3の絶縁膜上に第1の絶縁膜を形成する工程と、前記第1の絶縁膜上に、前記柱状半導体層が埋没するように導電膜を形成する工程と、前記第1の絶縁膜及び前記導電膜をエッチバックし、前記第1の絶縁膜及び前記導電膜を所望の高さに形成する工程と、前記導電膜、前記第1の絶縁膜及び前記第3の絶縁膜を選択的にエッチングにより除去し、一体化したゲート電極及びゲート配線を形成する工程と、前記柱状半導体層の各々の上部に、前記柱状半導体層の各々の下部の平面状半導体層に形成された不純物領域と同じ導電型の不純物領域を形成する工程と、前記複数の柱状半導体層の各々に対応する複数のMOSトランジスタのうち、第1のMOSトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部と第2のMOSトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部とを接続する第1のシリサイド層を形成する工程とを含むことを特徴とする半導体装置の製造方法を提供するものである。
【0038】
好ましくは、前記平面状半導体層及び前記基板上の絶縁膜上に、所定の高さまで第3の絶縁膜を形成する工程は、前記基板上の絶縁膜及び前記平面上半導体層上に、前記柱状半導体層が埋没するように第3の絶縁膜を形成する工程と、前記第3の絶縁膜上面を平坦化する工程と、前記第3の絶縁膜をエッチバックし、所定の高さに形成する工程とを含む。
【0039】
好ましくは、前記第1の絶縁膜及び前記導電膜をエッチバックし、前記第1の絶縁膜及び前記導電膜を所望の長さに形成する工程の前処理工程として、前記導電膜上面を平坦化する工程を更に含む。
【0040】
本発明の第2の態様は、基板上の絶縁膜上に平面状半導体層、複数の前記平面状半導体層上の柱状半導体層及び前記複数の柱状半導体層上のストッパー膜を形成する工程と、前記平面状半導体層を素子に分離する工程と、前記平面状半導体層に不純物領域を形成する工程と、前記基板上の絶縁膜及び前記平面上半導体層上に、前記柱状半導体層が埋没するように第3の絶縁膜を形成する工程と、上面を前記ストッパー膜をストッパーとしてCMPにより平坦化する工程と、前記第3の絶縁膜をエッチバックし、所定の高さに形成する工程と、その後に表面の少なくとも一部に第1の絶縁膜を形成する工程と、前記第1の絶縁膜上に導電膜を形成する工程と、前記第1の絶縁膜上に、前記柱状半導体層が埋没するように導電膜を形成する工程と、その後に上面を前記ストッパー膜をストッパーとしてCMPにより平坦化する工程と、前記第1の絶縁膜及び前記導電膜をエッチバックし、前記第1の絶縁膜及び前記導電膜を所望の長さに形成する工程と、前記導電膜、前記第1の絶縁膜及び第3の絶縁膜を選択的にエッチングにより除去し、一体化したゲート電極及びゲート配線を形成する工程と、前記柱状半導体層の各々の上部に、前記柱状半導体層の各々の下部の平面状半導体層に形成された不純物領域と同じ導電型の不純物領域を形成する工程と、前記複数の柱状半導体層の各々に対応する複数のMOSトランジスタのうち、第1のMOSトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部と第2のMOSトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部とを接続する第1のシリサイド層を形成する工程とを含むことを特徴とする半導体装置の製造方法を提供するものである。
【0041】
好ましくは、前記導電膜及び前記第1の絶縁膜を選択的にエッチングにより除去し、一体化したゲート電極及びゲート配線を形成する工程は、表面に第1の保護膜を形成する工程と、前記第1の保護膜をエッチバックし、前記所望の長さに形成された柱状半導体層側面の前記導電膜及び前記第1の絶縁膜の上部に所望の膜厚の第1の保護膜サイドウォールを形成する工程と、前記導電膜、前記第1の絶縁膜及び前記第3の絶縁膜を選択的にエッチングにより除去し、一体化したゲート電極及びゲート配線を形成し、前記第1の保護膜サイドウォールの保護によって、前記一体化したゲート電極及びゲート配線の少なくとも一部を前記所望の膜厚に形成する工程とを含む。
【0042】
本発明の第3の態様は、基板上の絶縁膜上に平面状半導体層及び複数の前記平面状半導体層上の柱状半導体層を形成する工程と、前記平面状半導体層を素子に分離する工程と、前記平面状半導体層に不純物領域を形成する工程と、前記平面状半導体層及び前記基板上の絶縁膜上に、所定の高さまで第3の絶縁膜を形成する工程と、前記柱状半導体層及び前記第3の絶縁膜上に第1の絶縁膜を形成する工程と、前記第1の絶縁膜上に薄い導電膜を形成する工程と、前記薄い導電膜上に、前記柱状半導体層が埋没するようにポリシリコン層を形成する工程と、前記第1の絶縁膜、薄い導電膜及びポリシリコン層をエッチバックし、前記第1の絶縁膜、薄い導電膜及びポリシリコン層を所望の長さに形成する工程と、前記第3の絶縁膜、前記第1の絶縁膜、薄い導電膜及びポリシリコン層を選択的にエッチングにより除去し、一体化したゲート電極及びゲート配線を形成する工程と、前記柱状半導体層の各々の上部に、前記柱状半導体層の各々の下部の平面状半導体層に形成された不純物領域と同じ導電型の不純物領域を形成する工程と、前記複数の柱状半導体層の各々に対応する複数のMOSトランジスタのうち、第1のMOSトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部と第2のMOSトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部とを接続する第1のシリサイド層を形成する工程とを含むことを特徴とする半導体装置の製造方法を提供するものである。
【0043】
好ましくは、前記平面状半導体層及び前記基板上の絶縁膜上に、所定の高さまで第3の絶縁膜を形成する工程は、前記基板上の絶縁膜及び前記平面上半導体層上に、前記柱状半導体層が埋没するように第3の絶縁膜を形成する工程と、前記第3の絶縁膜上面を平坦化する工程と、前記第3の絶縁膜をエッチバックし、所定の高さに形成する工程とを含む。
【0044】
好ましくは、前記第1の絶縁膜、薄い導電膜及びポリシリコン層をエッチバックし、前記第1の絶縁膜、薄い導電膜及びポリシリコン層を所望の長さに形成する工程の前処理工程として、前記ポリシリコン層上面を平坦化する工程を更に含む。
【0045】
本発明の第4の態様は、基板上の絶縁膜上に平面状半導体層、複数の前記平面状半導体層上の柱状半導体層及び前記複数の柱状半導体層上のストッパー膜を形成する工程と、前記平面状半導体層を素子に分離する工程と、前記平面状半導体層に不純物領域を形成する工程と、前記基板上の絶縁膜及び前記平面上半導体層上に、前記柱状半導体層が埋没するように第3の絶縁膜を形成する工程と、上面を前記ストッパー膜をストッパーとしてCMPにより平坦化する工程と、前記第3の絶縁膜をエッチバックし、所定の高さに形成する工程と、その後に表面の少なくとも一部に第1の絶縁膜を形成する工程と、前記第1の絶縁膜上に薄い導電膜を形成する工程と、前記薄い導電膜上に、前記柱状半導体層が埋没するようにポリシリコン層を形成する工程と、その後に上面を前記ストッパー膜をストッパーとしてCMPにより平坦化する工程と、前記第1の絶縁膜、薄い導電膜及びポリシリコン層をエッチバックし、前記第1の絶縁膜、薄い導電膜及びポリシリコン層を所望の長さに形成する工程と、前記第1の絶縁膜、薄い導電膜及びポリシリコン層を選択的にエッチングにより除去し、一体化したゲート電極及びゲート配線を形成する工程と、前記柱状半導体層の各々の上部に、前記柱状半導体層の各々の下部の平面状半導体層に形成された不純物領域と同じ導電型の不純物領域を形成する工程と、前記複数の柱状半導体層の各々に対応する複数のMOSトランジスタのうち、第1のMOSトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部と第2のMOSトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部とを接続する第1のシリサイド層を形成する工程とを含むことを特徴とする半導体装置の製造方法を提供するものである。
【0046】
好ましくは、前記第1の絶縁膜、薄い導電膜及びポリシリコン層を選択的にエッチングにより除去し、一体化したゲート電極及びゲート配線を形成する工程は、表面に第1の保護膜を形成する工程と、前記第1の保護膜をエッチバックし、前記所望の長さに形成された柱状半導体層側面の前記第1の絶縁膜、薄い導電膜及びポリシリコン層の上部に所望の膜厚の第1の保護膜サイドウォールを形成する工程と、前記第3の絶縁膜、前記第1の絶縁膜、薄い導電膜及びポリシリコン層を選択的にエッチングにより除去し、一体化したゲート電極及びゲート配線を形成し、前記第1の保護膜サイドウォールの保護によって、前記一体化したしたゲート電極及びゲート配線の少なくとも一部を前記所望の膜厚に形成する工程とを含む。
【0047】
好ましくは、前記一体化したゲート電極及びゲート配線の表面にシリサイド層を形成する工程を更に含む。
【0048】
本発明の第5の態様は、基板上の絶縁膜上に平面状半導体層、複数の前記平面状半導体層上の柱状半導体層を形成する工程と、前記平面状半導体層を素子に分離する工程と、前記平面状半導体層に不純物領域を形成する工程と、その後に表面の少なくとも一部に第1の絶縁膜を形成する工程と、前記第1の絶縁膜上に、前記柱状半導体層が埋没するように導電膜を形成する工程と、前記第1の絶縁膜及び前記導電膜をエッチバックし、前記第1の絶縁膜及び前記導電膜を所望の長さに形成する工程と、前記導電膜及び前記第1の絶縁膜を選択的にエッチングにより除去し、一体化したゲート電極及びゲート配線を形成する工程と、前記柱状半導体層の各々の上部に、前記柱状半導体層の各々の下部の平面状半導体層に形成された不純物領域と同じ導電型の不純物領域を形成する工程と、前記複数の柱状半導体層の各々に対応する複数のMOSトランジスタのうち、第1のMOSトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部と第2のMOSトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部とを接続する第1のシリサイド層を形成する工程とを含むことを特徴とする半導体装置の製造方法を提供するものである。
【0049】
好ましくは、前記第1の絶縁膜及び前記導電膜をエッチバックし、前記第1の絶縁膜及び前記導電膜を所望の長さに形成する工程の前処理工程として、前記導電膜上面を平坦化する工程を更に含む。
【0050】
本発明の第6の態様は、基板上の絶縁膜上に平面状半導体層、複数の前記平面状半導体層上の柱状半導体層及び前記複数の柱状半導体層上のストッパー膜を形成する工程と、前記平面状半導体層を素子に分離する工程と、前記平面状半導体層に不純物領域を形成する工程と、その後に表面の少なくとも一部に第1の絶縁膜を形成する工程と、前記第1の絶縁膜上に、前記柱状半導体層が埋没するように導電膜を形成する工程と、その後に上面を前記ストッパー膜をストッパーとしてCMPにより平坦化する工程と、前記第1の絶縁膜及び前記導電膜をエッチバックし、前記第1の絶縁膜及び前記導電膜を所望の長さに形成する工程と、前記導電膜及び前記第1の絶縁膜を選択的にエッチングにより除去し、一体化したゲート電極及びゲート配線を形成する工程と、前記柱状半導体層の各々の上部に、前記柱状半導体層の各々の下部の平面状半導体層に形成された不純物領域と同じ導電型の不純物領域を形成する工程と、前記複数の柱状半導体層の各々に対応する複数のMOSトランジスタのうち、第1のMOSトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部と第2のMOSトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部とを接続する第1のシリサイド層を形成する工程とを含むことを特徴とする半導体装置の製造方法を提供するものである。
【0051】
好ましくは、前記導電膜及び前記第1の絶縁膜を選択的にエッチングにより除去し、一体化したゲート電極及びゲート配線を形成する工程は、表面に第1の保護膜を形成する工程と、前記第1の保護膜をエッチバックし、前記所望の長さに形成された柱状半導体層側面の前記導電膜及び前記第1の絶縁膜の上部に所望の膜厚の第1の保護膜サイドウォールを形成する工程と、前記導電膜及び前記第1の絶縁膜を選択的にエッチングにより除去し、一体化したゲート電極及びゲート配線を形成し、前記第1の保護膜サイドウォールの保護によって、前記一体化したゲート電極及びゲート配線の少なくとも一部を前記所望の膜厚に形成する工程とを含む。
【0052】
本発明の第7の態様は、基板上の絶縁膜上に平面状半導体層及び複数の前記平面状半導体層上の柱状半導体層を形成する工程と、前記平面状半導体層を素子に分離する工程と、前記平面状半導体層に不純物領域を形成する工程と、その後に表面の少なくとも一部に第1の絶縁膜を形成する工程と、前記第1の絶縁膜上に薄い導電膜を形成する工程と、前記薄い導電膜上に、前記柱状半導体層が埋没するようにポリシリコン層を形成する工程と、前記第1の絶縁膜、薄い導電膜及びポリシリコン層をエッチバックし、前記第1の絶縁膜、薄い導電膜及びポリシリコン層を所望の長さに形成する工程と、前記第1の絶縁膜、薄い導電膜及びポリシリコン層を選択的にエッチングにより除去し、一体化したゲート電極及びゲート配線を形成する工程と、前記柱状半導体層の各々の上部に、前記柱状半導体層の各々の下部の平面状半導体層に形成された不純物領域と同じ導電型の不純物領域を形成する工程と、前記複数の柱状半導体層の各々に対応する複数のMOSトランジスタのうち、第1のMOSトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部と第2のMOSトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部とを接続する第1のシリサイド層を形成する工程とを含むことを特徴とする半導体装置の製造方法を提供するものである。
【0053】
好ましくは、前記第1の絶縁膜、薄い導電膜及びポリシリコン層をエッチバックし、前記第1の絶縁膜、薄い導電膜及びポリシリコン層を所望の長さに形成する工程の前処理工程として、前記ポリシリコン層上面を平坦化する工程を更に含む。
【0054】
本発明の第8の態様は、基板上の絶縁膜上に平面状半導体層、複数の前記平面状半導体層上の柱状半導体層及び前記複数の柱状半導体層上のストッパー膜を形成する工程と、前記平面状半導体層を素子に分離する工程と、前記平面状半導体層に不純物領域を形成する工程と、その後に表面の少なくとも一部に第1の絶縁膜を形成する工程と、前記第1の絶縁膜上に薄い導電膜を形成する工程と、前記薄い導電膜上に、前記柱状半導体層が埋没するようにポリシリコン層を形成する工程と、その後に上面を前記ストッパー膜をストッパーとしてCMPにより平坦化する工程と、前記第1の絶縁膜、薄い導電膜及びポリシリコン層をエッチバックし、前記第1の絶縁膜、薄い導電膜及びポリシリコン層を所望の長さに形成する工程と、前記第1の絶縁膜、薄い導電膜及びポリシリコン層を選択的にエッチングにより除去し、一体化したゲート電極及びゲート配線を形成する工程と、前記柱状半導体層の各々の上部に、前記柱状半導体層の各々の下部の平面状半導体層に形成された不純物領域と同じ導電型の不純物領域を形成する工程と、前記複数の柱状半導体層の各々に対応する複数のMOSトランジスタのうち、第1のMOSトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部と第2のMOSトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部とを接続する第1のシリサイド層を形成する工程とを含むことを特徴とする半導体装置の製造方法を提供するものである。
【0055】
好ましくは、前記第1の絶縁膜、薄い導電膜及びポリシリコン層を選択的にエッチングにより除去し、一体化したゲート電極及びゲート配線を形成する工程は、表面に第1の保護膜を形成する工程と、前記第1の保護膜をエッチバックし、前記所望の長さに形成された柱状半導体層側面の前記第1の絶縁膜、薄い導電膜及びポリシリコン層の上部に所望の膜厚の第1の保護膜サイドウォールを形成する工程と、前記第1の絶縁膜、薄い導電膜及びポリシリコン層を選択的にエッチングにより除去し、一体化したゲート電極及びゲート配線を形成し、前記第1の保護膜サイドウォールの保護によって、前記一体化したゲート電極及びゲート配線の少なくとも一部を前記所望の膜厚に形成する工程とを含む。
【0056】
好ましくは、前記一体化したゲート電極及びゲート配線の表面にシリサイド層を形成する工程を更に含む。
【0057】
本発明の第9の態様は、基板上の絶縁膜上に平面状半導体層及び複数の前記平面状半導体層上の柱状半導体層を形成する工程と、前記平面状半導体層を素子に分離する工程と、前記平面状半導体層に不純物領域を形成する工程と、前記平面状半導体層及び前記基板上の絶縁膜上に、所定の高さまで第3の絶縁膜を形成する工程と、前記柱状半導体層及び前記第3の絶縁膜上に第1の絶縁膜を形成する工程と、前記第1の絶縁膜上に導電膜を形成する工程と、前記第1の絶縁膜及び前記導電膜をエッチバックし、前記柱状半導体層側面の前記第1の絶縁膜及び前記導電膜を所望の長さに形成し、ゲート電極を形成する工程と、前記導電膜、前記第1の絶縁膜及び前記第3の絶縁膜を選択的にエッチングにより除去し、前記ゲート電極及び前記ゲート電極から延在するゲート配線を形成する工程と、前記柱状半導体層の各々の上部に、前記柱状半導体層の各々の下部の平面状半導体層に形成された不純物領域と同じ導電型の不純物領域を形成する工程と、前記複数の柱状半導体層の各々に対応する複数のMOSトランジスタのうち、第1のMOSトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部と第2のMOSトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部とを接続する第1のシリサイド層を形成する工程とを含むことを特徴とする半導体装置の製造方法を提供するものである。
【0058】
好ましくは、前記平面状半導体層及び前記基板上の絶縁膜上に、所定の高さまで第3の絶縁膜を形成する工程は、前記基板上の絶縁膜及び前記平面上半導体層上に、前記柱状半導体層が埋没するように第3の絶縁膜を形成する工程と、前記第3の絶縁膜上面を平坦化する工程と、前記第3の絶縁膜をエッチバックし、第3の絶縁膜を前記柱状半導体層側壁に形成されるゲート電極下端付近の高さに形成する工程と含む。
【0059】
好ましくは、前記第1の絶縁膜及び前記導電膜をエッチバックし、前記柱状半導体層側面の前記導電膜を所望の長さに形成し、ゲート電極を形成する工程は、前記導電膜上に、前記柱状半導体層が埋没するように第2の絶縁膜を形成する工程と、前記第2の絶縁膜上面を平坦化する工程と、前記第1の絶縁膜、前記第2の絶縁膜及び前記導電膜をエッチバックし、前記柱状半導体層側面の前記導電膜を所望の長さに形成し、ゲート電極を形成する工程とを含む。
【0060】
本発明の第10の態様は、基板上の絶縁膜上に平面状半導体層、複数の前記平面状半導体層上の柱状半導体層及び前記複数の柱状半導体層上のストッパー膜を形成する工程と、前記平面状半導体層を素子に分離する工程と、前記平面状半導体層に不純物領域を形成する工程と、前記基板上の絶縁膜及び前記平面上半導体層上に、前記柱状半導体層が埋没するように第3の絶縁膜を形成する工程と、上面を前記ストッパー膜をストッパーとしてCMPにより平坦化する工程と、前記第3の絶縁膜をエッチバック所定の高さに形成する工程と、その後に表面の少なくとも一部に第1の絶縁膜を形成する工程と、前記第1の絶縁膜上に導電膜を形成する工程と、前記導電膜上に、前記柱状半導体層が埋没するように第2の絶縁膜を形成する工程と、上面を前記ストッパー膜をストッパーとしてCMPにより平坦化する工程と、前記第1の絶縁膜、前記第2の絶縁膜及び前記導電膜をエッチバックし、前記柱状半導体層側面の前記導電膜及び前記第1の絶縁膜、並びに前記第2の絶縁膜を所望の長さに形成し、ゲート電極を形成する工程と、前記第2の絶縁膜をエッチングにより除去する工程と、前記導電膜、前記第1の絶縁膜及び前記第3の絶縁膜を選択的にエッチングにより除去し、ゲート電極及び前記ゲート電極から延在するゲート配線を形成する工程と、前記柱状半導体層の各々の上部に、前記柱状半導体層の各々の下部の平面状半導体層に形成された不純物領域と同じ導電型の不純物領域を形成する工程と、前記複数の柱状半導体層の各々に対応する複数のMOSトランジスタのうち、第1のMOSトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部と第2のMOSトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部とを接続する第1のシリサイド層を形成する工程とを含むことを特徴とする半導体装置の製造方法を提供するものである。
【0061】
好ましくは、前記導電膜、前記第1の絶縁膜及び前記第3の絶縁膜を選択的にエッチングにより除去し、ゲート電極及び前記ゲート電極から延在するゲート配線を形成する工程は、前記柱状半導体層側面の前記導電膜及び前記第1の絶縁膜、並びに前記第2の絶縁膜を所望の長さに形成し、ゲート電極を形成する工程の後に表面の少なくとも一部に第1の保護膜を形成する工程と、前記第1の保護膜をエッチバックし、前記所望の長さに形成された柱状半導体層側面の導電膜及び第1の絶縁膜の上部に所望の膜厚の第1の保護膜サイドウォールを形成する工程と、前記第1の保護膜サイドウォールによって前記所望の長さに形成された柱状半導体層側面の導電膜及び第1の絶縁膜を保護しつつ、前記導電膜、前記第1の絶縁膜及び前記第3の絶縁膜を選択的にエッチングにより除去し、ゲート電極及び前記ゲート電極から延在するゲート配線を形成する工程とを含む。
【0062】
本発明の第11の態様は、基板上の絶縁膜上に平面状半導体層及び複数の前記平面状半導体層上の柱状半導体層を形成する工程と、前記平面状半導体層を素子に分離する工程と、前記平面状半導体層に不純物領域を形成する工程と、その後に表面の少なくとも一部に第1の絶縁膜を形成する工程と、前記第1の絶縁膜上にゲート電極の厚さの導電膜を形成する工程と、前記第1の絶縁膜及び前記導電膜をエッチバックし、前記柱状半導体層側面の前記第1の絶縁膜及び前記導電膜を所望の長さに形成し、ゲート電極を形成する工程と、前記導電膜及び前記第1の絶縁膜を選択的にエッチングにより除去し、ゲート電極及び前記ゲート電極から延在するゲート配線を形成する工程と、前記柱状半導体層の各々の上部に、前記柱状半導体層の各々の下部の平面状半導体層に形成された不純物領域と同じ導電型の不純物領域を形成する工程と、前記複数の柱状半導体層の各々に対応する複数のMOSトランジスタのうち、第1のMOSトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部と第2のMOSトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部とを接続する第1のシリサイド層を形成する工程とを含むことを特徴とする半導体装置の製造方法を提供するものである。
【0063】
好ましくは、前記柱状半導体層側面の前記第1の絶縁膜及び前記導電膜を所望の長さに形成し、ゲート電極を形成する工程は、前記導電膜上に、前記柱状半導体層が埋没するように第2の絶縁膜を形成する工程と、前記第2の絶縁膜上面を平坦化する工程と、前記第1の絶縁膜、前記導電膜及び前記第2の絶縁膜をエッチバックし、前記柱状半導体層側面の前記第1の絶縁膜、前記導電膜及び前記第2の絶縁膜を所望の長さに形成し、ゲート電極を形成する工程とを含む。
【0064】
本発明の第12の態様は、基板上の絶縁膜上に平面状半導体層、複数の前記平面状半導体層上の柱状半導体層及び前記複数の柱状半導体層上のストッパー膜を形成する工程と、前記平面状半導体層を素子に分離する工程と、前記平面状半導体層に不純物領域を形成する工程と、その後に表面の少なくとも一部に第1の絶縁膜を形成する工程と、前記第1の絶縁膜上にゲート電極の厚さの導電膜を形成する工程と、前記導電膜上に、前記柱状半導体層が埋没するように第2の絶縁膜を形成する工程と、その後に上面を前記ストッパー膜をストッパーとしてCMPにより平坦化する工程と、前記第1の絶縁膜、前記第2の絶縁膜及び前記導電膜をエッチバックし、前記柱状半導体層側面の前記第1の絶縁膜、前記第2の絶縁膜及び前記導電膜を所望の長さに形成し、ゲート電極を形成する工程と、前記第2の絶縁膜をエッチングにより除去する工程と、前記導電膜及び前記第1の絶縁膜を選択的にエッチングにより除去し、ゲート電極及び前記ゲート電極から延在するゲート配線を形成する工程と、前記柱状半導体層の各々の上部に、前記柱状半導体層の各々の下部の平面状半導体層に形成された不純物領域と同じ導電型の不純物領域を形成する工程と、前記複数の柱状半導体層の各々に対応する複数のMOSトランジスタのうち、第1のMOSトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部と第2のMOSトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部とを接続する第1のシリサイド層を形成する工程とを含むことを特徴とする半導体装置の製造方法を提供するものである。
【0065】
好ましくは、前記導電膜及び前記第1の絶縁膜を選択的にエッチングにより除去し、ゲート電極及び前記ゲート電極から延在するゲート配線を形成する工程は、前記柱状半導体層側面の前記導電膜及び前記第1の絶縁膜を所望の長さに形成し、ゲート電極を形成する工程の後に表面の少なくとも一部に第1の保護膜を形成する工程と、前記第1の保護膜をエッチバックし、前記所望の長さに形成された柱状半導体層側面の導電膜及び第1の絶縁膜の上部に所望の膜厚の第1の保護膜サイドウォールを形成する工程と、前記第1の保護膜サイドウォールによって前記所望の長さに形成された柱状半導体層側面の導電膜及び第1の絶縁膜を保護しつつ、前記導電膜及び前記第1の絶縁膜を選択的にエッチングにより除去し、ゲート電極及び前記ゲート電極から延在するゲート配線を形成する工程とを含む。
【0066】
好ましくは、前記ゲート電極及びゲート配線を形成する工程の後に表面の少なくとも一部に第2の保護膜を形成する工程と、前記第2の保護膜をエッチバックし、前記柱状半導体層の各々の上部に形成される不純物領域となる領域の上面及び前記平面状半導体層上面を露出させ、前記柱状半導体層の各々の側壁及びゲート壁面を前記シリコン窒化膜で覆う工程とを、前記柱状半導体層の各々の上部に、前記柱状半導体層の各々の下部の平面状半導体層に形成された不純物領域と同じ導電型の不純物領域を形成する工程の前処理として行う。
【0067】
好ましくは、前記柱状半導体層の各々の上部に形成された不純物領域の表面に第2のシリサイド層を形成する工程を更に含む。
【0068】
好ましくは、前記ゲート電極及びゲート配線を形成する工程の後に表面の少なくとも一部に第2の保護膜を形成する工程と、前記第2の保護膜をエッチバックし、前記柱状半導体層の各々の上部に形成される不純物領域となる領域の上面及び前記平面状半導体層上面を露出させ、前記柱状半導体層の各々の側壁及びゲート壁面を前記シリコン窒化膜で覆う工程とを、前記柱状半導体層の各々の上部に形成された不純物領域の表面に第2のシリサイド層を形成する工程の前処理として行う。
【0069】
好ましくは、前記第1のシリサイド層は、前記第1のMOSトランジスタの平面状半導体層に形成された不純物領域と前記第2のMOSトランジスタの平面状半導体層に形成された不純物領域を含む前記平面状半導体層表面であって、前記第1のMOSトランジスタの平面状半導体層に形成された不純物領域及び前記第2のMOSトランジスタの平面状半導体層に形成された不純物領域に対するコンタクトが形成される領域、及び該コンタクトが形成される領域に加えて、前記平面状半導体層上の前記柱状半導体層を含む第1のMOSトランジスタ構造及び前記柱状半導体層を含む第2のMOSトランジスタ構造、並びに前記第1のゲート電極及び前記第2のゲート電極から延在するゲート配線が形成されていない領域の少なくとも一部に形成されている。
【0070】
好ましくは、前記平面状半導体層に不純物領域を形成する工程は、前記平面状半導体層に選択的に第1の導電型の不純物領域及び第2の導電型の不純物領域を形成する工程である。
【0071】
好ましくは、前記第1の導電型の不純物領域及び第2の導電型の不純物領域は隣接して形成され、該隣接境界上にコンタクトが形成される。
【発明の効果】
【0072】
本発明の構成により、SGTにおいて、狭い素子分離を容易に可能とする基板上に絶縁膜が形成された基板の採用、トランジスタ同士を接続するシリサイド層の安定的な形成、ゲート電極の柱状半導体層の周囲への自己整合的な所望の膜厚での形成が同時に可能となった。これにより、素子の面積縮小及び面積効率のよい素子分離、回路の占有面積の低減、微細化に伴って増加する寄生抵抗、寄生容量の低減、回路設計の自由度の増大を同時に実現することができる。すなわち、基板上に絶縁膜が形成された基板上に形成された平面状半導体層に形成された拡散層においてトランジスタ同士を接続する構造において、平面状半導体層の上部にシリサイド層を形成することにより、安定したシリサイド層を形成することができる。このシリサイド層によって、微細化に伴って増加する抵抗を減少させることができる。特に、異なる導電型のトランジスタを接続する場合には、シリサイド層によって異なる導電型の拡散層を直接接続することができるので、トランジスタ同士を近接して配置することができ、従来のSGTよりインバーター等の回路の占有面積を著しく縮小することができる。また、シリサイド層によって微細化に伴って増加する抵抗を減少させることができるので、トランジスタを必ずしも最近接に配置する必要がなく、回路設計の自由度が増す。さらに、基板上に絶縁膜が形成された基板を用いたことよりドレイン又はソース拡散層の寄生容量が低減する。
【0073】
本発明の製造方法によれば、ゲート電極を柱状シリコン層の周囲に自己整合的に所望の膜厚だけ形成することができるため、異なるゲート電極を持つ柱状シリコン層同士を密に配置することが可能になり、回路の占有面積を縮小することができる。また、ゲート配線を形成するために十分なプロセスマージンを持つプロセスを構築することができるので、これまでSGTで課題とされてきたゲート配線の形成が容易になる。
【発明を実施するための最良の形態】
【0074】
以下の実施例においては、トランジスタによって形成される回路を含む半導体装置及びその製造方法として、簡単のために回路構成の単純なインバーターを含む半導体装置及びその製造方法を例として説明するが、本発明が他の任意のトランジスタによって形成される回路を含む半導体装置及びその製造方法にも適用可能であることは、当業者に明らかであるであろう。
【実施例1】
【0075】
図1は本発明を用いたCMOSインバーターの等価回路である。以下に、CMOSインバーターの回路動作について説明する。入力信号Vin1はNMOSであるQn11およびPMOSであるQp11およびQp12の両方のゲートに印加される。Vin1が“1”のとき、NMOSであるQn11はON状態、PMOSであるQp11およびQp12はOFF状態となり、Vout1は“0”になる。逆に、Vin1が“0”のとき、NMOSであるQn11はOFF状態、PMOSであるQp11およびQp12はON状態となり、Vout1は“1”になる。以上のように、CMOSインバーターは入力値であるVin1の信号に対して、出力値であるVout1の信号は反対の値をとるように動作する。
【0076】
図2は本発明を用いたCMOSインバーターの平面図である。図3(a)、(b)は図2におけるカットラインA−A’とB−B’の断面図である。図2および図3を参照して本発明について説明する。
【0077】
埋め込み酸化膜層1の上に平面状シリコン層2が形成され、平面状シリコン層2はN+ドレイン拡散層3およびP+ドレイン拡散層4からなり、N+ドレイン拡散層3とP+ドレイン拡散層4の境界付近の表面にはN+ドレイン拡散層3とP+ドレイン拡散層4を互いに直接接続させるためのシリサイド層が形成される。このため、N+ドレイン拡散層3とP+ドレイン拡散層4を接続するためのコンタクトや素子分離が必要ないので、インバーターの占有面積を小さくすることができる。また、素子分離は平面状シリコン層2を分離するだけで形成することができるので、工程数が少なく、最小加工寸法で素子分離を形成することができる。N+ドレイン拡散層3に形成される柱状シリコン層5によってNMOSトランジスタQn11が形成され、P+ドレイン拡散層4に形成される柱状シリコン層(6a、6b)によってPMOSトランジスタQp11およびQp12が形成されている。柱状シリコン層(5、6a、6b)を取り囲むようにHfO2などのHigh−k膜によりゲート絶縁膜7が形成され、それを取り囲むようにTaNやTiNなどの金属膜によりゲート電極(8、8a、8b)が形成されている。NMOSを形成する柱状シリコン層5の上部にN+ソース拡散層9が、PMOSを形成する柱状シリコン層(6a、6b)の上部にP+ソース拡散層(10a、10b)が形成される。これらの素子を覆うようにコンタクトストッパーとしてシリコン窒化膜13が形成され、さらにシリコン窒化膜13上に層間シリコン酸化膜14が形成され、平坦化されたシリコン酸化膜14を貫通するようにコンタクト(15、16、16a、16b、17a、17b)が形成されている。なお、シリコン窒化膜13に応力を持たせることにより、柱状シリコン層のチャネル部に応力を加え、モビリティーを向上させることができる。特に、NMOS上には引っ張り応力を持つシリコン窒化膜を、PMOS上には圧縮応力を持つシリコン窒化膜を別々に形成することにより、NMOSとPMOSにおいて共にモビリティーを向上させることも可能である。
【0078】
N+ドレイン拡散層3とP+ドレイン拡散層4の境界に形成されたコンタクト15は配線層を通して出力端子Vout1に接続され、Qn11を形成する柱状シリコン層5の上部に形成されたコンタクト16は配線層を通して接地電位Vss1に接続され、Qp11およびQp12を形成する柱状シリコン層(6a、6b)の上部に形成されたコンタクト(16a、16b)は配線層を通して電源電位Vcc1に接続され、柱状シリコン層5を取り囲むゲート電極から延在するゲート配線8c上に形成されるコンタクト17aおよび柱状シリコン層(6a、6b)を取り囲むゲート電極から延在するゲート配線8d上に形成されるコンタクト17bは配線層を通して入力端子Vin1に接続されることによりインバーターを形成する。
【0079】
上記柱状シリコン層のチャネル部は不純物がドープされていないか、不純物濃度が1e-17cm-3以下であることが好ましい。不純物濃度がこれ以上高くなると不純物の統計的なゆらぎによるトランジスタの特性バラつきが大きくなるためである。トランジスタのしきい値調整はゲート材料の仕事関数を調整すること等により行うことができる。なお、High−k膜はシリコン酸化膜やシリコン窒化膜などでもよく、金属ゲート電極はシリサイド化されたポリシリコン膜でもよい。
【0080】
柱状シリコン層底部のドレイン拡散層領域(3、4)が埋め込み酸化膜層1まで形成されるように不純物分布を設定し、トランジスタ動作時に柱状シリコン層内部が完全に空乏化するように柱状シリコン層の寸法や、不純物濃度を設定することが好ましい。上記のようにドレイン拡散層領域(3,4)の不純物分布を設定することにより、動作状態によらず柱状シリコン層内部はフローティングボディ構造になり、また上記のように柱状シリコン層の寸法や不純物濃度を設定することにより、トランジスタ動作時には柱状シリコン層内部は完全空乏化するため、柱状シリコン内部の電界が緩和され、モビリティーを向上することができる。また、ドレイン拡散層領域(3、4)の不純物を埋め込み酸化膜1まで拡散させることによって、ドレイン拡散層容量の底面成分が大幅に減少し、トータルのドレイン拡散層の寄生容量を低減することができる。なお、不純物は柱状シリコン層の底部を覆うように拡散されていてもよい。
【0081】
ゲートへのコンタクト(17a、17b)を埋め込み酸化膜上に形成されたゲート配線(8c、8d)上に形成することにより、ドレイン拡散層(3、4)とゲートの対向面積を減らすことができるため、ゲート−ドレイン間の寄生容量を低減することができる。図2のレイアウトにおいては、ゲート配線とドレイン拡散層(3、4)との対向面積を低減するために、ゲート配線(8c,8d)へのコンタクト(17a,17b)をNMOSとPMOSにおいて別々に埋め込み酸化膜1上に形成している。
【0082】
ドレイン拡散層上に形成されたコンタクト15は、N+拡散層3とP+拡散層4との境界に形成されるのが好ましい。この理由は、N+拡散層とP+拡散層との境界から柱状シリコン層(5、6a)までの間には、柱状シリコン層と注入領域間の重ね合わせマージン分の距離を設ける必要があるが、境界上にコンタクトを形成することにより、このスペースを有効に活用することができるためである。このため、インバーター回路の占有面積を縮小することができる。
【0083】
以下に本発明の半導体装置を形成するための製造方法の一例を図4〜図31を参照して説明する。各図において(a)は平面図、(b)はA−A’間の断面図を示している。
【0084】
図4は埋め込み酸化膜1上に不純物がドープされていないSOI層2aが形成されているSOI基板である。まず、SOI層2a上に膜厚50〜100nm程度のシリコン窒化膜18を成膜する。
【0085】
図5に示されるように、レジストまたは多層レジストをマスクにして、反応性イオンエッチングにより窒化膜18およびSOI層2aをエッチングして、柱状シリコン層(5、6a、6b)を形成する。柱状シリコン層の直径は10〜50nm程度、高さは50〜200nm程度とする。このとき、柱状シリコン層の下部に平面状シリコン層2を10〜100nm程度の厚さで形成する。
【0086】
図6に示されるように、レジストマスクまたは多層レジストをマスクとして、反応性イオンエッチングにより平面状シリコン層2をエッチングして分離する。本発明において、素子分離は平面状シリコン層を分離するだけで形成することができるので、工程数が少なく、最小加工寸法で狭い素子分離幅を形成することができる。
【0087】
図7に示されるように、柱状シリコン層を犠牲酸化し、チャネル部になる柱状シリコン層表面を平坦化する。犠牲酸化膜19は不純物注入時のスルー酸化膜として用いることもできる。
【0088】
図8に示されるように、レジストマスク20を用いて、平面状シリコン層2にイオン注入等によりAsやPなどの不純物を導入してN+ドレイン拡散層3を形成する。このとき、柱状シリコン層上部の窒化膜18を柱状シリコン層上部への不純物注入防止用のストッパーとして使用する。
【0089】
図9に示されるように、同様にBやBF2などの不純物を導入して、P+ドレイン拡散層4を形成する。その後の熱処理後に、埋め込み酸化膜1まで不純物が拡散するように平面状シリコン層2の膜厚や不純物の注入条件、熱処理条件を設定する。
【0090】
図10に示されるように、犠牲酸化膜19を除去して、シリコン表面を露出する。
【0091】
図11に示されるように、ゲート絶縁膜としてHfO2などのHigh−k膜7をCVD法もしくはALD法により1〜5nm程度の厚さで成膜する。
【0092】
図12に示されるように、ゲート導電膜としてTiNやTaNなどのゲート導電膜80を10〜60nm程度の厚さで成膜する。
【0093】
図13に示されるように、シリコン酸化膜21を成膜して柱状シリコン層間を埋め込む。
【0094】
図14に示されるように、CMPによりシリコン酸化膜21、柱状シリコン層上部のゲート導電膜、High−k膜を研磨し、ゲート上面を平坦化する。ゲート上部をCMPによって平坦化することにより、良好なゲート形状を実現でき、ゲート長のバラつきを抑制することができる。CMP時においては、柱状シリコン層上部の窒化膜18をCMPのストッパーとして使用する。窒化膜18をCMPストッパーとして使用することにより、再現性よくCMP研磨量を制御することができる。なお、CMPのストッパー膜としては、シリコン窒化膜以外にも、CMPのストッパー膜として機能するものであれば、他の膜を使用することができ、そのような膜をSOI層2a上に予め成膜しておくこともできる。
【0095】
図15に示されるように、ゲート長を決定するために、ゲート導電膜80およびシリコン酸化膜21をエッチバックして、ゲート電極(8、8a、8b)を形成する。このときに、ゲート導電膜80とシリコン酸化膜21をなるべく同じレートでエッチングし、なおかつ窒化膜18に対して高選択比を取るようなエッチング条件を使用する。ゲート導電膜80とシリコン酸化膜21を同じレートでエッチングすることにより、両者の上面段差を抑えることができるため、次工程以降においてシリコン窒化膜サイドウォール23の形成が容易になる。
【0096】
図16に示されるように、シリコン窒化膜22を成膜する。
【0097】
図17に示されるように、シリコン窒化膜22をエッチバックして、メタルゲートの上部にシリコン窒化膜サイドウォール23を形成する。このとき、ゲート上に残るシリコン窒化膜サイドウォール23がちょうどゲートを覆うようにシリコン窒化膜成膜量とエッチバック量を設定する。この窒化膜サイドウォールで覆われた部分のゲートはエッチング時に保護されるため、ゲート電極を所望の膜厚で自己整合的に形成することができ、占有面積を縮小およびゲートと拡散層間の寄生容量を低減することができる。なお、ここでは、サイドウォール用の保護膜として、シリコン窒化膜を用いたが、これ以外にも、サイドウォール用の保護膜として機能する保護膜であれば、例えば、シリコン酸化膜のようなものも用いることができる。
【0098】
図18に示されるように、メタルゲート上に残存するシリコン酸化膜21をウェットエッチにて除去した後、レジストまたは多層レジストを塗布し、リソグラフィーによりゲート配線パターンをレジスト24により形成する。
【0099】
図19に示されるように、レジストマスクを用いて、ゲート底部およびゲート下のHigh−k膜を反応性イオンエッチングによりエッチングする。これによりゲート配線(8c、8d)が形成される。上記のように、柱状シリコン層の上部にハードマスクであるシリコン窒化膜を形成した構造を用いて、ゲート上面をCMPによって平坦化する工程と、ゲート長を決めるためのエッチングと、ゲート電極保護用の窒化膜サイドウォールの形成と、ゲート配線のパターニングと、ゲート配線を形成するためのエッチングを順次行うことにより、良好なゲート形状で寸法バラつきの小さいゲートを形成することができ、さらにゲート配線を自由に形成することができる。また、ゲート電極の膜厚を自己整合的に制御することができるため、占有面積の縮小およびゲートと拡散層間の寄生抵抗の削減が可能である。
【0100】
図20に示されるように、柱状シリコン上部のシリコン窒化膜18および窒化膜サイドウォール23をウェット処理により除去する。
【0101】
図21に示されるように、シリコン窒化膜25を10〜50nm程度の膜厚で成膜する。
【0102】
図22に示されるように、窒化膜25をエッチバックして、ソース拡散層領域(9、10a、10b)の上面およびドレイン拡散層領域(3、4)表面を露出させ、柱状シリコン層の側壁およびゲート側壁を窒化膜25で覆う構造にする。このような構造にすることにより、High−k膜7が上記窒化膜25により覆われるので、後工程におけるHigh−k膜7へのウェット処理によるダメージや、不純物注入によるダメージを防ぐことができる。このとき、窒化膜の膜厚は薄すぎると、High−k膜7へのダメージを完全に防ぎきれず、厚すぎるとゲート側壁に成膜された膜厚分だけ占有面積が増加するので、最適な膜厚を選択する必要がある。なお、ここでは、保護膜として、シリコン窒化膜を用いたが、これ以外にも、保護膜として機能する保護膜であれば、例えば、シリコン窒化膜とシリコン酸化膜の積層構造の膜を用いることもできる。
【0103】
図23に示されるように、レジスト20によるパターニングを行い、イオン注入等により柱状シリコン層5の上部にN+ソース拡散層9を形成する。
【0104】
図24に示されるように、同様に柱状シリコン層(6a、6b)の上部にP+ソース拡散層(10a、10b)を形成する。
【0105】
図25に示されるように、シリサイド化しない箇所を保護するためのシリコン酸化膜30を10〜50nm程度の膜厚で形成する。
【0106】
図26に示されるように、リソグラフィーによりレジスト40をパターニングして、シリサイドを形成するN+拡散層とP+拡散層の境界領域に溝パターンを形成する。
【0107】
図27に示されるように、レジストにより形成された溝底部のシリコン酸化膜30をエッチングしてドレイン拡散層表面を露出する。
【0108】
図28に示されるように、NiもしくはCo等の金属膜をスパッタし、熱処理を加えることにより、酸化膜を除去した箇所をシリサイド化して、未反応の金属膜を除去することによってN+拡散層とP+拡散層の境界付近のシリサイド層11を形成する。
【0109】
図29に示されるように、表面を覆う酸化膜30をウェットエッチにより除去する。
【0110】
図30に示されるように、ライナーシリコン窒化膜13を成膜し、その後シリコン酸化膜14を成膜し、CMPにおいてシリコン酸化膜14を平坦化する。ライナー窒化膜13はコンタクト形成時のエッチングストッパーとして使用する。
【0111】
図31に示されるように、平面状シリコン層上のソース拡散層、ゲート上、柱状シリコン層上部のドレイン拡散層上にコンタクト(15、16、16a、16b、17a、17b)を形成する。
【0112】
本実施例においては、N+拡散層とP+拡散層を平面状シリコン層2上において直接接続するために、N+拡散層とP+拡散層の境界付近をシリサイド化したが、通常コンタクトの底部にはコンタクトのバリアメタルの一部であるTiとSiが反応したTiSi層等のシリサイド層が形成されるため、N+拡散層とP+拡散層の境界上に必ずコンタクトが形成される場合には、コンタクト底部に形成されるシリサイド層により平面状シリコン層2上におけるN+拡散層とP+拡散層の直接接続を行うことができるため、シリサイド層11を形成しなくてもよい。
【0113】
本実施例においては、ゲート電極が柱状シリコン層の周囲に自己整合的に所望の膜厚だけ形成することができるため、異なるゲート電極を持つ柱状シリコン層同士を密に配置することが可能になり、回路の占有面積を縮小することができる。また、ゲート配線を形成するために十分なプロセスマージンを持つプロセスを構築することができるので、これまでSGTで課題とされてきたゲート配線の形成が容易になる。
【0114】
本実施例に示したインバーター回路においては従来例である図128(c)、(d)の場合と同様に、出力電位Vout1を基板側に形成しているが、回路内において素子分離を形成する必要がないため、回路占有面積を縮小することができる。また、従来例の図128(c)、(d)においてはシリサイドの耐熱性の問題で安定して製造することが困難であるが、本実施例においては、トランジスタを形成した後でシリサイド層11を平面状シリコン層2上に形成することにより、N+拡散層3とP+拡散層4を接続させているので、シリサイドの耐熱性についての問題はない。
【0115】
本実施例に示したインバーター回路において素子分離は平面状シリコン層2をエッチングして埋め込み酸化膜層1上で分離することにより形成されるため、容易にリソグラフィーによって決まる最小加工寸法幅の素子分離を形成することができる。したがって、本発明のSGT構造を用いると、各回路同士を最小寸法の間隔で配置することができるので、チップ面積縮小の効果が大きい。
【0116】
また、本実施例においては、平面状シリコン層に形成されるドレイン拡散層上にシリサイド層が形成されており、ドレイン拡散層の抵抗が低下するので、ドレイン拡散層による寄生抵抗の影響が小さくなる。このため、ドレイン拡散層上へのコンタクト数の削減や、ドレイン拡散層の配線層としての使用などが可能になり、レイアウト設計の自由度が大きくなる。
【0117】
平面状シリコン層2が厚すぎる場合には、ゲート配線のエッチング時に、平面状シリコン層2の端部における埋め込み酸化膜層1との段差が大きくなり、ゲート配線を所望の形状および寸法にエッチングするのが困難になる。したがって、平面状シリコン層2の膜厚はできるだけ小さいことが望ましい。
【0118】
また、本実施例の構造においては、ドレイン拡散層上のシリサイド層11は平面状シリコン層2の底部まで到達していない。これは、ドレイン拡散層(3,4)とシリサイド層11の界面の抵抗はソースドレイン寄生抵抗の主要因の一つであるため、ドレイン拡散層とシリサイド層の界面の面積をなるべく大きくするためである。
【0119】
ゲート配線を所望の形状および寸法に安定してエッチングするためには、平面状シリコン層2の膜厚は100nmより薄くすることが好ましいが、シリサイドと拡散層の界面面積を確保しつつ、ゲート加工を容易にするためには、平面状シリコン層2の膜厚は20〜40nmであることが、更に好ましい。
【0120】
一般に、シリサイド層11の膜厚は10nm〜30nm程度であるが、ドレイン拡散層とシリサイド層の界面面積を確実に確保するためには、10nm〜20nmであることが好ましい。
【0121】
ゲート電極及び配線の膜厚は、SGTの集積回路の占有面積を小さくするためにできるだけ小さくすることが好ましいが、ゲート配線のシート抵抗が回路への支障を来たさないためには、最低でも10nm程度の膜厚が必要である。したがって、ゲート配線膜厚は10nm〜50nm程度であることが好ましく、高密度なSGTの集積回路を形成するためには、10nm〜30nmであることが更に好ましい。
【0122】
上記の構造は、ドレイン拡散層上のシリサイド層11が平面状シリコン層2の底部まで到達していないものであったが、ゲート配線露光時のパターニングや、その後のゲート配線エッチング時の段差部におけるエッチングやゲート寸法の制御の容易性を重視し、図41、42に示されるように、平面状シリコン層の厚さをできるだけ小さくし(好ましくは、10〜30nm程度)、シリサイド層211が埋め込み酸化膜まで形成される構造とすることもできる。
【実施例2】
【0123】
本実施例は平面状シリコン層に形成されるドレイン拡散層の全面、および柱状シリコン層上部のソース拡散層においてシリサイド層が形成される構造を持つSGTによりCMOSインバーターを構成した実施例である。平面状シリコン層に形成されるドレイン拡散層の全面にシリサイド層を形成することにより、ドレイン拡散層の寄生抵抗を低減することができる。また、柱状シリコン層上部のソース拡散層にシリサイド層を形成することによりソース拡散層の寄生抵抗を低減することができる。ドレイン拡散層およびソース拡散層に形成されるシリサイド層は同一工程において自己整合的にドレイン拡散層およびソース拡散層にのみ形成することが可能である。
【0124】
図32は本発明を用いたCMOSインバーターの等価回路である。以下に、CMOSインバーターの回路動作について説明する。入力信号Vin2はNMOSであるQn21およびPMOSであるQp21およびQp22の両方のゲートに印加される。Vin2が“1”のとき、NMOSであるQn21はON状態、PMOSであるQp21およびQp22はOFF状態となり、Vout2は“0”になる。逆に、Vin2が“0”のとき、NMOSであるQn21はOFF状態、PMOSであるQp21およびQp22はON状態となり、Vout2は“1”になる。以上のように、CMOSインバーターは入力値であるVin2の信号に対して、出力値であるVout2の信号は反対の値をとるように動作する。
【0125】
図33は本発明を用いたCMOSインバーターの平面図である。図34(a)、(b)は図33におけるカットラインA−A’とB−B’の断面図である。図33および図34を参照して本発明について説明する。
【0126】
埋め込み酸化膜層101の上に平面状シリコン層102が形成され、平面状シリコン層102はN+ドレイン拡散層103およびP+ドレイン拡散層104からなり、N+ドレイン拡散層103とP+ドレイン拡散層104の表面にはドレイン拡散層抵抗を下げるためにシリサイド層111が形成され、このシリサイド層111によってN+ドレイン拡散層103とP+ドレイン拡散層104は互いに直接接続されている。このため、N+ドレイン拡散層103とP+ドレイン拡散層104を接続するためのコンタクトや素子分離が必要ないので、インバーターの占有面積を小さくすることができる。また、素子分離は平面状シリコン層102を分離するだけで形成することができるので、工程数が少なく、最小加工寸法で素子分離を形成することができる。N+ドレイン拡散層103に形成される柱状シリコン層105によってNMOSトランジスタQn21が形成され、P+ドレイン拡散層104に形成される柱状シリコン層(106a、106b)によってPMOSトランジスタQp21およびQp22が形成されている。柱状シリコン層(105、106a、106b)を取り囲むようにHfO2などのHigh−k膜によりゲート絶縁膜107が形成され、それを取り囲むようにTaNやTiNなどの金属膜によりゲート電極(108、108a、108b)が形成されている。NMOSを形成する柱状シリコン層105の上部にN+ソース拡散層109が、PMOSを形成する柱状シリコン層(106a、106b)の上部にP+ソース拡散層(110a、110b)が形成され、ソース拡散層(109、110a、110b)上にはシリサイド膜112が形成されている。これらの素子を覆うようにコンタクトストッパーとしてシリコン窒化膜113が形成され、さらにシリコン窒化膜113上に層間シリコン酸化膜114が形成され、平坦化されたシリコン酸化膜114を貫通するようにコンタクト(115、116、116a、116b、117a、117b)が形成されている。なお、シリコン窒化膜113に応力を持たせることにより、柱状シリコン層のチャネル部に応力を加え、モビリティーを向上させることができる。特に、NMOS上には引っ張り応力を持つシリコン窒化膜を、PMOS上には圧縮応力を持つシリコン窒化膜を別々に形成することにより、NMOSとPMOSにおいて共にモビリティーを向上させることも可能である。
【0127】
N+ドレイン拡散層103とP+ドレイン拡散層104の境界に形成されたコンタクト115は配線層を通して出力端子Vout2に接続され、Qn21を形成する柱状シリコン層105の上部に形成されたコンタクト116は配線層を通して接地電位Vss2に接続され、Qp21およびQp22を形成する柱状シリコン層(106a、106b)の上部に形成されたコンタクト(116a、116b)は配線層を通して電源電位Vcc2に接続され、柱状シリコン層105を取り囲むゲート電極から延在するゲート配線108c上に形成されるコンタクト117aおよび柱状シリコン層(106a、106b)を取り囲むゲート電極から延在するゲート配線108d上に形成されるコンタクト117bは配線層を通して入力端子Vin2に接続されることによりインバーターを形成する。
【0128】
上記柱状シリコン層のチャネル部は不純物がドープされていないか、不純物濃度が1e-17cm-3以下であることが好ましい。不純物濃度がこれ以上高くなると不純物の統計的なゆらぎによるトランジスタの特性バラつきが大きくなるためである。トランジスタのしきい値調整はゲート材料の仕事関数を調整すること等により行うことができる。なお、High−k膜はシリコン酸化膜やシリコン窒化膜などでもよく、金属ゲート電極はシリサイド化されたポリシリコン膜でもよい。
【0129】
柱状シリコン層底部のドレイン拡散層領域(103、104)が埋め込み酸化膜層101まで形成されるように不純物分布を設定し、トランジスタ動作時に柱状シリコン層内部が完全に空乏化するように柱状シリコン層の寸法や、不純物濃度を設定することが好ましい。上記のようにドレイン拡散層領域(103,104)の不純物分布を設定することにより、その動作状態によらず柱状シリコン層内部はフローティングボディ構造になり、また上記のように柱状シリコン層の寸法や不純物濃度を設定することにより、トランジスタ動作時には柱状シリコン層内部は完全空乏化するため、柱状シリコン内部の電界が緩和され、モビリティーを向上することができる。また、ドレイン拡散層領域(103、104)の不純物を埋め込み酸化膜101まで拡散させることによって、ドレイン拡散層容量の底面成分が大幅に減少し、トータルのドレイン拡散層の寄生容量を低減することができる。なお、不純物は柱状シリコン層の底部を覆うように拡散されていてもよい。
【0130】
ゲートへのコンタクト(117a、117b)を埋め込み酸化膜上に形成されたゲート配線(108c、108d)上に形成することにより、ドレイン拡散層(103、104)とゲートの対向面積を減らすことができるため、ゲート−ドレイン間の寄生容量を低減することができる。図33のレイアウトにおいては、ゲート配線とドレイン拡散層(103、104)との対向面積を低減するために、ゲート配線(108c,108d)へのコンタクト(117a,117b)をNMOSとPMOSにおいて別々に埋め込み酸化膜101上に形成している。
【0131】
ドレイン拡散層上に形成されたコンタクト115は、N+拡散層103とP+拡散層104との境界に形成されるのが好ましい。この理由は、N+拡散層とP+拡散層との境界から柱状シリコン層(105、106a)までの間には、柱状シリコン層と注入領域間の重ね合わせマージン分の距離を設ける必要があるが、境界上にコンタクトを形成することにより、このスペースを有効に活用することができるためである。このため、インバーター回路の占有面積を縮小することができる。
【0132】
以下に本発明の半導体装置を形成するための製造方法の一例を図35〜図39を参照して説明する。各図において(a)は平面図、(b)はA−A’間の断面図を示している。
【0133】
ゲート形成後までは実施例1の製造工程と同一であるので、ゲート形成後の工程について以下に示す。
【0134】
図35に示されるように、シリコン窒化膜125を10〜50nm程度成膜する。
【0135】
図36に示されるように、窒化膜125をエッチバックして、ソース拡散層領域(109、110a、110b)の上面およびドレイン拡散層領域(103、104)表面を露出させ、柱状シリコン層の側壁およびゲート側壁を窒化膜125で覆う。この構造により以下の効果が生じる。
【0136】
第1に、ゲート電極(108、108a、108b)と柱状シリコン層上部、およびゲート電極(108、108a、108b)とドレイン拡散層(103、104)が窒化膜125により分離されるため、過剰に形成されたシリサイドによるゲート電極と柱状シリコン層上部間のショート、およびゲート電極とドレイン拡散層間のショートを防止できる。
【0137】
第2に、柱状シリコン上部の側壁を窒化膜で覆うことにより、図38のシリサイド化工程において、柱状シリコン層の側壁から過剰にシリサイド化するのを防ぐことができる。柱状シリコン層上部においてシリサイド層が過剰に形成され、シリサイド層がソース拡散層の接合部に近づくと、接合リークを増加させる要因になるため、シリサイド層が過剰に形成されないよう制御する必要がある。
【0138】
第3に、次工程のイオン注入時において、High−k膜107が上記窒化膜125により覆われるので、後工程におけるHigh−k膜へのウェット処理によるダメージや、不純物注入によるダメージを防ぐことができる。
【0139】
したがって、この保護のためのシリコン窒化膜の形成工程は、過剰なシリサイド化防止とダメージ防止の目的を含むので、その一方の過剰なシリサイド化を防止のために、後述のイオン注入工程の後且つソースドレイン表面のシリサイド化工程の前に行うこともできる。
【0140】
このシリコン窒化膜125がシリコン酸化膜である場合には、洗浄・剥離工程やシリサイド前処理に使用されるフッ酸によりウェットエッチされてしまうので、シリコン窒化膜のようにフッ酸に溶けない膜であることが好ましい。また、窒化膜の膜厚は薄すぎると、High−k膜107を完全に保護することができなく、厚すぎると、ゲート側壁に成膜された膜厚分だけ占有面積が増加する。なお、ここでは、保護膜として、シリコン窒化膜を用いたが、これ以外にも、保護膜として機能する保護膜であれば、例えば、シリコン窒化膜とシリコン酸化膜の積層構造の膜を用いることもできる。
【0141】
図37に示されるように、レジストによるパターニングを行い、イオン注入等により柱状シリコン層105の上部にN+ソース拡散層109を形成する。同様に柱状シリコン層(106a、106b)の上部にP+ソース拡散層(110a、110b)を形成する。
【0142】
図38に示されるように、NiもしくはCo等の金属膜をスパッタし、熱処理を加えることでソースドレイン表面をシリサイド化して、未反応の金属膜を除去することによってドレイン拡散層(103、104)上のシリサイド層111、およびソース拡散層(109,110a,110b)上のシリサイド層112を形成する。
【0143】
図39に示されるように、ライナーシリコン窒化膜113を成膜し、その後シリコン酸化膜114を成膜し、CMPにおいてシリコン酸化膜114を平坦化する。続いて、平面状シリコン層上のソース拡散層、ゲート上、柱状シリコン層上部のドレイン拡散層上にコンタクト(115、116、116a、116b、117a、117b)を形成する。ここで、ライナー窒化膜113はコンタクト形成時のエッチングストッパーとして使用する。
【0144】
本実施例においては、ゲート電極が柱状シリコン層の周囲に自己整合的に所望の膜厚だけ形成することができるため、異なるゲート電極を持つ柱状シリコン層同士を密に配置することが可能になり、回路の占有面積を縮小することができる。また、ゲート配線を形成するために十分なプロセスマージンを持つプロセスを構築することができるので、これまでSGTで課題とされてきたゲート配線の形成が容易になる。
【0145】
また、本実施例においては、平面状シリコン層に形成されるドレイン拡散層上の全面にシリサイド層が形成されており、ドレイン拡散層の抵抗が著しく低下するので、ドレイン拡散層による寄生抵抗の影響が非常に小さくなる。このため、ドレイン拡散層上へのコンタクト数の削減や、ドレイン拡散層の配線層としての使用などが可能になり、レイアウト設計の自由度が大きくなる。
【実施例3】
【0146】
本実施例は柱状シリコン層上部に形成されるコンタクトが複数の柱状シリコン層で共有される構造を持つSGTの実施例である。
【0147】
図43は本発明を用いたCMOSインバーターの等価回路である。CMOSインバーターの回路動作は実施例2と同様であるので、ここでは省略する。
【0148】
図44は本発明を用いたCMOSインバーターの平面図である。図45(a)、(b)は図44におけるカットラインA−A’とB−B’の断面図である。
【0149】
本実施例において実施例2と異なる点は、本実施例においてはPMOSであるQp41、Qp42を形成している隣接する2つの柱状シリコン層(306a、306b)上部のソース拡散層が共通の長方形コンタクト316cにより接続されている点である。特に、隣接する柱状シリコン層の間隔が最小コンタクト寸法より小さい場合には、すべての柱状シリコン層上部に通常のコンタクトを形成することは困難であるが、この方法により容易にコンタクトを形成することができる。その他の構成については実施例2の場合と同様であるので、ここでは省略する。
【実施例4】
【0150】
本実施例においては、ゲート配線へのコンタクトの形成方法を変更することによって、CMOSインバーターの占有面積を縮小したレイアウトを示す。
【0151】
図46に本実施例におけるCMOSインバーターの平面図を示す。図46(a)では、NMOSであるQn51とPMOSであるQp51およびQp52のゲート408および408a、408bをゲート配線408eにより接続して、ゲートへのコンタクトを削減することにより、インバーターの占有面積を縮小している。さらに、ドレイン拡散層とゲートの寄生容量を低減するために、ゲート配線408eと平面状シリコン層402の対向面積がなるべく小さくなるように、ゲート配線408eは埋め込み酸化膜401上に形成されるように平面状シリコン層402の形状を変更している。
【0152】
図46(b)では、ゲートへのコンタクト467cをゲート配線458e上に形成することにより、さらにインバーターの占有面積を縮小している。
【実施例5】
【0153】
本実施例は、柱状シリコン層上部に形成されるソース拡散層とゲート電極への接続を同一のコンタクトにより構成するSGTについてのものであり、E型NMOSインバーターを例に説明する。
【0154】
図47は本発明を用いたE型NMOSインバーターの等価回路図である。以下に、E型NMOSインバーターの動作回路について説明する。負荷NMOSであるQL1のゲートとソースが互いに接続されている。入力信号Vin6はドライバNMOSであるQD1のゲートに印加される。Vin6が“1”のとき、ドライバNMOSであるQD1はON状態、負荷NMOSであるQL1もON状態となるが、ドライバNMOSであるQD1の駆動能力のほうが大きいため、Vout6は“0”になる。逆に、Vin6が“0”のとき、ドライバNMOSであるQD1はOFF状態、負荷NMOSであるQL1はON状態となり、Vout6は“1”になる。以上のように、E型NMOSインバーターは入力値であるVin6の信号に対して、出力値であるVout6の信号は反対の値をとるように動作する。
【0155】
図48は本発明を用いたE型NMOSインバーターの平面図の一例である。図49(a)、(b)は図48におけるカットラインA−A’とB−B’の断面図である。図48および図49を参照して本発明について説明する。
【0156】
埋め込み酸化膜層501上に平面状シリコン層502が形成され、平面状シリコン層502はN+ドレイン拡散層503からなり、N+ドレイン拡散層503の表面にはドレイン拡散層抵抗を下げるためにシリサイド層511が形成されている。N+ドレイン拡散層503上に形成される柱状シリコン層505によってNMOS駆動トランジスタQD1が形成され、同様にN+ドレイン拡散層503上に形成される柱状シリコン層506によってNMOS負荷トランジスタQL1が形成されている。柱状シリコン層(505、506)を取り囲むようにHfO2などのHigh−k膜によりゲート絶縁膜507が形成され、TaNやTiNなどの金属膜によりゲート電極(508a、508b)が形成されている。駆動NMOSを形成する柱状シリコン層505の上部にN+ソース拡散層509aが、負荷NMOSを形成する柱状シリコン層506の上部にN+ソース拡散層509bが形成される。それぞれのソース拡散層上にはシリサイド膜512が形成されている。これらの素子を覆うようにコンタクトストッパーとしてシリコン窒化膜513が形成され、さらにシリコン窒化膜513上に層間シリコン酸化膜514が形成され、平坦化されたシリコン酸化膜514を貫通するようにコンタクト(515、516、517a、527、)が形成されている。
【0157】
駆動NMOSであるQD1のゲートに接続するコンタクト517aは配線層を通じて入力端子Vin6に接続され、駆動NMOSであるQD1を形成する柱状シリコン層505の上部に形成されたコンタクト516は配線層を通じて接地電位Vss6に接続され、負荷NMOSであるQL1のゲート配線508cと柱状シリコン層上部のソース拡散層509bには同一のコンタクト527により配線層を通じて電源電位Vcc6に接続される。また、ドレインN+拡散層503に形成されるコンタクト515が出力端子Vout6に接続されることにより、E型NMOSインバーターが形成される。
【0158】
上記の例では、N+ドレイン拡散層503の表面の全面にシリサイド層511が形成されているが、シリサイド層511は、N+ドレイン拡散層503の表面の一部(駆動トランジスタQD1と負荷トランジスタQL1の間)に形成することもできる。
【0159】
本実施例の半導体装置を形成するための製造方法は、実施例1、2と同様であるので省略する。
【0160】
本実施例においては、負荷NMOSであるQL1のゲート電極から延在するゲート配線508cと柱状シリコン層上部のソース拡散層509bへのコンタクトを同一の共通コンタクト527にて形成している。このため、コンタクトの数を削減することができ、インバーター等の面積を縮小することができる。
【0161】
また、本実施例においては、平面状シリコン層に形成されるドレイン拡散層上にシリサイド層が形成されており、ドレイン拡散層の抵抗が低下するので、ドレイン拡散層による寄生抵抗の影響が小さくなる。このため、ドレイン拡散層上へのコンタクト数の削減や、ドレイン拡散層の配線層としての使用などが可能になり、レイアウト設計の自由度が大きくなる。
【0162】
なお、本実施例においては、E型NMOSインバーターにおけるゲート配線とソース拡散層への共通コンタクトの例を取り上げたが、上記の共通コンタクトはE型NMOSインバーターに限定されるものではなく、通常のCMOSを用いた回路においても用いることができる。
【実施例6】
【0163】
本実施例は、柱状シリコン層底部に形成されるドレイン拡散層とゲート電極への接続を同一のコンタクトにより構成するSGTについてのものであり、D型NMOSインバーターを例に説明する。
【0164】
図50は本発明を用いたD型NMOSインバーターの等価回路図である。以下に、D型NMOSインバーターの動作回路について説明する。負荷NMOSであるQL2はディプリーション型のトランジスタであり、そのドレインとゲートが互いに接続されている。入力信号Vin7はドライバNMOSであるQD2のゲートに印加される。Vin7が“1”のとき、ドライバNMOSであるQD2はON状態、負荷NMOSであるQL2もON状態となるが、ドライバNMOSであるQD2のほうが駆動能力が高いため、Vout7は“0”になる。逆に、Vin7が“0”のとき、ドライバNMOSであるQD2はOFF状態、負荷NMOSであるQL2はON状態となり、Vout7は“1”になる。以上のように、D型NMOSインバーターは入力値であるVin7の信号に対して、出力値であるVout7の信号は反対の値をとるように動作する。
【0165】
図51は本発明を用いたD型NMOSインバーターの平面図の一例である。図52(a)、(b)は図51におけるカットラインA−A’とB−B’の断面図である。図51および図52を参照して本発明について説明する。
【0166】
埋め込み酸化膜層601上に平面状シリコン層602が形成され、平面状シリコン層602はN+ドレイン拡散層603からなり、N+ドレイン拡散層603の表面にはドレイン拡散層抵抗を下げるためにシリサイド層611が形成されている。N+ドレイン拡散層603上に形成される柱状シリコン層605によってNMOS駆動トランジスタQD2が形成され、同様にN+ドレイン拡散層603上に形成される柱状シリコン層606によってNMOS負荷トランジスタQL2が形成されている。柱状シリコン層(605、606)を取り囲むようにHfO2などのHigh−k膜によりゲート絶縁膜607が形成され、それを取り囲むようにTaNやTiNなどの金属膜によりゲート電極(608a、608b)が形成されている。駆動NMOSを形成する柱状シリコン層605の上部にN+ソース拡散層609aが、負荷NMOSを形成する柱状シリコン層606の上部にN+ソース拡散層609bが形成される。それぞれのソース拡散層上にはシリサイド膜612が形成されている。これらの素子を覆うようにコンタクトストッパーとしてシリコン窒化膜613が形成され、さらにシリコン窒化膜613上に層間シリコン酸化膜614が形成され、平坦化されたシリコン酸化膜614を貫通するようにコンタクト(616、616a、617a、6128)が形成されている。
【0167】
駆動NMOSであるQD2のゲートに接続するコンタクト617aは配線層を通じて入力端子Vin7に接続され、駆動NMOSであるQD2を形成する柱状シリコン層605の上部に形成されたコンタクト616は配線層を通じて接地電位Vss7に接続され、負荷NMOSであるQL2のゲート配線608cとドレイン拡散層603には同一のコンタクト628により出力端子Vout7に接続される。また、負荷NMOSを形成する柱状シリコン層上部のソースN+拡散層609bに形成されるコンタクト616aが電源電位Vcc7に接続されることにより、D型NMOSインバーターが形成される。
【0168】
上記の例では、N+ドレイン拡散層603の表面の全面にシリサイド層611が形成されているが、シリサイド層611は、N+ドレイン拡散層603の表面の一部(駆動トランジスタQD2と負荷トランジスタQL2の間)に形成することもできる。
【0169】
本実施例の半導体装置を形成するための製造方法は、実施例1、2と同様であるので省略する。
【0170】
本実施例においては、負荷NMOSであるQL2のゲート電極から延在するゲート配線608cとドレイン拡散層603へのコンタクトを同一の共通コンタクト628にて形成している。このため、コンタクトの数を削減することができ、インバーター等の面積を縮小することができる。
【0171】
また、本実施例においては、平面状シリコン層に形成されるドレイン拡散層上にシリサイド層が形成されており、ドレイン拡散層の抵抗が低下するので、ドレイン拡散層による寄生抵抗の影響が小さくなる。このため、ドレイン拡散層上へのコンタクト数の削減や、ドレイン拡散層の配線層としての使用などが可能になり、レイアウト設計の自由度が大きくなる。
【0172】
なお、本実施例においては、D型NMOSインバーターにおけるゲート配線とドレイン拡散層への共通コンタクトの例を取り上げたが、上記の共通コンタクトはD型NMOSインバーターに限定されるものではなく、通常のCMOSを用いた回路においても用いることができる。
【実施例7】
【0173】
本実施例は、ゲート形成工程を簡略化することができる実施例について示す。
【0174】
図53は本発明を用いたCMOSインバーターの等価回路である。CMOSインバーターの回路動作は実施例2と同様であるので、ここでは省略する。
【0175】
図54は本発明を用いたCMOSインバーターの平面図である。図55(a)、(b)は図54におけるカットラインA−A’とB−B’の断面図である。本実施例においては、柱状シリコン層を取り囲むゲート電極(708、708a、708b)とこれらのゲート電極より延在するゲート配線(708c、708d)の上面の高さが同一である特徴を持つ。すなわち、ゲート電極とゲート配線が一体的に形成され、その一体的に形成されたゲート電極およびゲート配線の上面全面が基板に平行な面に形成されている。本実施例においては、ゲート形成工程における製造工程数を減らすことができ、製造時のゲート配線の形成が容易になる。図54および図55を参照して本発明について説明する。
【0176】
埋め込み酸化膜層701の上に平面状シリコン層702が形成され、平面状シリコン層702はN+ドレイン拡散層703およびP+ドレイン拡散層704からなり、N+ドレイン拡散層703とP+ドレイン拡散層704の表面にはドレイン拡散層抵抗を下げるためにシリサイド層711が形成され、このシリサイド層711によってN+ドレイン拡散層703とP+ドレイン拡散層704は互いに直接接続されている。このため、N+ドレイン拡散層703とP+ドレイン拡散層704を接続するためのコンタクトや素子分離が必要ないので、インバーターの占有面積を小さくすることができる。また、素子分離は平面状シリコン層702を分離するだけで形成することができるので、工程数が少なく、最小加工寸法で素子分離を形成することができる。N+ドレイン拡散層703に形成される柱状シリコン層705によってNMOSトランジスタQn81が形成され、P+ドレイン拡散層704に形成される柱状シリコン層(706a、706b)によってPMOSトランジスタQp81およびQp82が形成されている。柱状シリコン層(705、706a、706b)を取り囲むようにHfO2などのHigh−k膜によりゲート絶縁膜707が形成され、それを取り囲むようにTaNやTiNなどの金属膜によりゲート電極(708、708a、708b)が形成されている。NMOSを形成する柱状シリコン層705の上部にN+ソース拡散層709が、PMOSを形成する柱状シリコン層(706a、706b)の上部にP+ソース拡散層(710a、710b)が形成され、ソース拡散層(709、710a、710b)上にはシリサイド膜712が形成されている。これらの素子を覆うようにコンタクトストッパーとしてシリコン窒化膜713が形成され、さらにシリコン窒化膜713上に層間シリコン酸化膜714が形成され、平坦化されたシリコン酸化膜714を貫通するようにコンタクト(715、716、716a、716b、717a、717b)が形成されている。なお、シリコン窒化膜713に応力を持たせることにより、柱状シリコン層のチャネル部に応力を加え、モビリティーを向上させることができる。特に、NMOS上には引っ張り応力を持つシリコン窒化膜を、PMOS上には圧縮応力を持つシリコン窒化膜を別々に形成することにより、NMOSとPMOSにおいて共にモビリティーを向上させることも可能である。
【0177】
N+ドレイン拡散層703とP+ドレイン拡散層704の境界に形成されたコンタクト715は配線層を通して出力端子Vout8に接続され、Qn81を形成する柱状シリコン層705の上部に形成されたコンタクト716は配線層を通して接地電位Vss8に接続され、Qp81およびQp82を形成する柱状シリコン層(706a、706b)の上部に形成されたコンタクト(716a、716b)は配線層を通して電源電位Vcc8に接続され、柱状シリコン層705を取り囲むゲート電極から延在するゲート配線708c上に形成されるコンタクト717aおよび柱状シリコン層(706a、706b)を取り囲むゲート電極から延在するゲート配線708d上に形成されるコンタクト717bは配線層を通して入力端子Vin8に接続されることによりインバーターを形成する。
【0178】
以下に本発明の半導体装置を形成するための製造方法の一例を図56〜図69を参照して説明する。各図において(a)はA−A’間の平面図、(b)は断面図を示している。
【0179】
ゲート絶縁膜の成膜工程までは実施例2の製造工程と同一であるので、ゲート導電膜の成膜工程より以下に示す。
【0180】
図56に示されるように、ゲート絶縁膜としてHfO2などのHigh−k膜707をCVD法もしくはALD法により1〜5nm程度の厚さで成膜した後、ゲート導電膜としてTiNやTaNなどの金属膜729を100〜400nm程度の厚さで成膜する。成膜においては、被覆性が要求される初期段階においては、CVD法やALD法によって成膜を行い、その後成膜レートの早いスパッタにより成膜を行うことにより効率よく成膜を行うことができる。
【0181】
図57に示されるように、CMPによりゲート導電膜729を平坦化する。ゲート上部をCMPによって平坦化することにより、良好なゲート形状を実現でき、ゲート長のバラつきを抑制することができる。また、柱状シリコン層上部の窒化膜718にてCMPをストップする。窒化膜718をCMPストッパーとして使用することにより、再現性よくCMP研磨量を制御することができる。なお、CMPのストッパー膜としては、シリコン窒化膜以外にも、CMPのストッパー膜として機能するものであれば、他の膜を使用することもできる。
【0182】
図58に示されるように、ゲート長を決定するために、ゲート導電膜729をエッチバックする。
【0183】
図59に示されるように、シリコン窒化膜722を成膜する。
【0184】
図60に示されるように、シリコン窒化膜722をエッチバックして、メタルゲートの上部にシリコン窒化膜サイドウォール723を形成する。このシリコン窒化膜サイドウォールを形成することにより、ゲート上に残るシリコン窒化膜サイドウォール723の膜厚分のゲート電極を柱状シリコン層の周囲に自己整合的に形成することができるので、所望のゲート電極膜厚になるように、シリコン窒化膜723の膜厚とエッチバック量を調整する。なお、ここでは、サイドウォール用の保護膜として、シリコン窒化膜を用いたが、これ以外にも、サイドウォール用の保護膜として機能する保護膜であれば、例えば、シリコン酸化膜のようなものも用いることができる。
【0185】
図61に示されるように、レジストまたは多層レジストを塗布し、リソグラフィーによりゲート配線パターンをレジスト724により形成する。
【0186】
図62に示されるように、レジストマスクを用いて、ゲート底部およびゲート下のHigh−k膜を反応性イオンエッチングによりエッチングする。これによりゲート電極(708、708a、708b)及びゲート配線(708c、708d)が形成される。
【0187】
図63に示されるように、柱状シリコン上部のシリコン窒化膜718およびシリコン窒化膜サイドウォール723をウェット処理により除去する。
【0188】
図64に示されるように、シリコン窒化膜725を10〜50nm程度成膜する。
【0189】
図65に示されるように、シリコン窒化膜725をエッチバックして、柱状シリコン層上面および平面状シリコン層上面を露出させて、柱状シリコン層上部の側壁およびゲート側壁をシリコン窒化膜725で覆う構造にする。この構造により以下の効果が生じる。
【0190】
第1に、ゲート電極(708、708a、708b)と柱状シリコン層上部、およびゲート電極(708、708a、708b)とドレイン拡散層(703、704)が窒化膜725により分離されるため、過剰に形成されたシリサイドによるゲート電極と柱状シリコン層上部間のショート、およびゲート電極とドレイン拡散層間のショートを防止できる。
【0191】
第2に、柱状シリコン上部の側壁を窒化膜で覆うことにより、図67のシリサイド化工程において、柱状シリコン層の側壁から過剰にシリサイド化するのを防ぐことができる。柱状シリコン層上部においてシリサイド層が過剰に形成され、シリサイド層がソース拡散層の接合部に近づくと、接合リークを増加させる要因になるため、シリサイド層が過剰に形成されないよう制御する必要がある。
【0192】
第3に、次工程のイオン注入時において、High−k膜707が上記窒化膜725により覆われるので、後工程におけるHigh−k膜へのウェット処理によるダメージや、不純物注入によるダメージを防ぐことができる。
【0193】
また、このシリコン窒化膜725がシリコン酸化膜である場合には、洗浄・剥離工程やシリサイド前処理に使用されるフッ酸によりウェットエッチされてしまうので、シリコン窒化膜のようにフッ酸に溶けない膜であることが好ましい。また、窒化膜の膜厚は薄すぎると、High−k膜を完全に保護することができなく、厚すぎると、ゲート側壁に成膜された膜厚分だけ占有面積が増加する。なお、ここでは、保護膜として、シリコン窒化膜を用いたが、これ以外にも、保護膜として機能する保護膜であれば、例えば、シリコン窒化膜とシリコン酸化膜の積層構造の膜を用いることもできる。
【0194】
図66に示されるように、イオン注入等により、柱状シリコン層705の上部にN+ソース拡散層709を形成する。同様に柱状シリコン層(706a、706b)の上部にP+ソース拡散層(710a、710b)を形成する。
【0195】
図67に示されるように、NiもしくはCo等の金属膜をスパッタし、熱処理を加えることでソースドレイン表面をシリサイド化して、未反応の金属膜を除去することによってドレイン拡散層(703、704)上のシリサイド層711、およびソース拡散層(709、710a、710b)上のシリサイド層712を形成する。
【0196】
図68に示されるように、ライナーシリコン窒化膜713を成膜し、その後シリコン酸化膜714を成膜し、CMPにおいてシリコン酸化膜を平坦化する。ライナー窒化膜はコンタクト形成時のエッチングストッパーとして使用する。
【0197】
図69に示されるように、平面状シリコン層上のソース拡散層、ゲート上、柱状シリコン層上部のドレイン拡散層上にコンタクト(715、716、716a、716b、717a、717b)を形成する。
【0198】
上記のように本実施例においては、ゲート形成工程における製造工程数を減らすことができ、製造時のゲート配線の形成が容易になる。
【実施例8】
【0199】
本実施例はゲート電極およびゲート配線と柱状シリコン層底部のドレイン拡散層間の寄生容量を低減するSGTの実施例について示す。
【0200】
図70は本発明を用いたCMOSインバーターの等価回路である。CMOSインバーターの回路動作は実施例2と同様であるので、ここでは省略する。
【0201】
図71は本発明を用いたCMOSインバーターの平面図である。図72(a)、(b)は図71におけるカットラインA−A’とB−B’の断面図である。本実施例においては、ゲート電極(808、808a、808b)やゲート配線(808c、808d)とドレイン拡散層(803、804)との間にシリコン酸化膜820が存在する特徴を持つ。この構造により、ゲート電極やゲート配線とドレイン拡散層間の絶縁膜が厚くなるため、ゲートとドレイン拡散層との寄生容量が減少する。特に、ゲート絶縁膜としてHigh−k膜が使われる場合には、High−k膜の比誘電率が大きいためゲートとドレイン拡散層間の寄生容量は大きくなる。このため、High−k膜と比べて比誘電率の低いシリコン酸化膜をゲート配線とドレイン拡散層間に挿入することにより寄生容量を大きく低減することができる。図71および図72を参照して本発明について説明する。
【0202】
埋め込み酸化膜層801の上に平面状シリコン層802が形成され、平面状シリコン層802はN+ドレイン拡散層803およびP+ドレイン拡散層804からなり、N+ドレイン拡散層803とP+ドレイン拡散層804の表面にはドレイン拡散層抵抗を下げるためにシリサイド層811が形成され、このシリサイド層811によってN+ドレイン拡散層803とP+ドレイン拡散層804は互いに直接接続されている。このため、N+ドレイン拡散層803とP+ドレイン拡散層804を接続するためのコンタクトや素子分離が必要ないので、インバーターの占有面積を小さくすることができる。また、素子分離は平面状シリコン層802を分離するだけで形成することができるので、工程数が少なく、最小加工寸法で素子分離を形成することができる。N+ドレイン拡散層803上に形成される柱状シリコン層805によってNMOSトランジスタQn91が形成され、P+ドレイン拡散層804上に形成される柱状シリコン層(806a、806b)によってPMOSトランジスタQp91およびQp92が形成されている。柱状シリコン層(805、806a、806b)を取り囲むようにHfO2などのHigh−k膜によりゲート絶縁膜807が形成され、それを取り囲むようにTaNやTiNなどの金属膜によりゲート電極(808、808a、808b)が形成されている。ゲート電極とドレイン拡散層間にはシリコン酸化膜820が存在するため、ゲートとドレイン拡散層間の寄生容量を低減することができる。NMOSを形成する柱状シリコン層805の上部にN+ソース拡散層809が、PMOSを形成する柱状シリコン層(806a、806b)の上部にP+ソース拡散層(810a、810b)が形成され、ソース拡散層(809、810a、810b)上にはシリサイド膜812が形成されている。これらの素子を覆うようにコンタクトストッパーとしてシリコン窒化膜813が形成され、さらにシリコン窒化膜813上に層間シリコン酸化膜814が形成され、平坦化されたシリコン酸化膜814を貫通するようにコンタクト(815、816、816a、816b、817a、817b)が形成されている。なお、シリコン窒化膜13に応力を持たせることにより、柱状シリコン層のチャネル部に応力を加え、モビリティーを向上させることができる。特に、NMOS上には引っ張り応力を持つシリコン窒化膜を、PMOS上には圧縮応力を持つシリコン窒化膜を別々に形成することにより、NMOSとPMOSにおいて共にモビリティーを向上させることも可能である。
【0203】
N+ドレイン拡散層803とP+ドレイン拡散層804の境界に形成されたコンタクト815は配線層を通して出力端子Vout9に接続され、Qn91を形成する柱状シリコン層805の上部に形成されたコンタクト816は配線層を通して接地電位Vss9に接続され、Qp91およびQp92を形成する柱状シリコン層(806a、806b)の上部に形成されたコンタクト(816a、816b)は配線層を通して電源電位Vcc9に接続され、柱状シリコン層805を取り囲むゲート電極から延在するゲート配線808c上に形成されるコンタクト817aおよび柱状シリコン層(806a、806b)を取り囲むゲート電極から延在するゲート配線808d上に形成されるコンタクト817bは配線層を通して入力端子Vin9に接続されることによりインバーターを形成する。
【0204】
以下に本発明の半導体装置を形成するための製造方法の一例を図73〜図90を参照して説明する。各図において(a)はA−A’間の平面図、(b)は断面図を示している。
【0205】
柱状シリコン層の犠牲酸化工程までは実施例1の製造工程と同一であるので、犠牲酸化工程以降の工程について以下に示す。
図73に示されるように、柱状シリコン層を犠牲酸化し、チャネル部になる柱状シリコン層表面を平坦化する。犠牲酸化膜819は不純物注入時のスルー酸化膜として用いることもできる。
【0206】
図74に示されるように、レジストマスクを用いて、イオン注入等によりAsやPなどの不純物を導入してN+ドレイン拡散層803を形成し、BやBF2などの不純物を導入してP+ドレイン拡散層804を形成する。このとき、柱状シリコン層上部の窒化膜818を柱状シリコン層上部への不純物注入防止用のストッパーとして使用する。その後の熱処理後に、埋め込み酸化膜1まで不純物が拡散し、さらに柱状シリコン層の下部まで不純物が拡散するように注入条件および熱処理条件を設定する。
【0207】
図75に示されるように、シリコン酸化膜820を200〜500nm程度の膜厚で成膜して柱状シリコン層間を埋め込む。
【0208】
図76に示されるように、CMPによりシリコン酸化膜820を平坦化し、シリコン窒化膜818でCMPをストップする。窒化膜818をCMPストッパーとして使用することにより、再現性よくCMP研磨量を制御することができる。なお、CMPのストッパー膜としては、シリコン窒化膜以外にも、CMPのストッパー膜として機能するものであれば、他の膜を使用することができる。
【0209】
図77に示されるように、シリコン酸化膜820をエッチバックして、柱状シリコン層のチャネルとなる部分を露出する。このときにドレイン拡散層(803、804)の上にシリコン酸化膜820を5〜50nm程度の厚さだけ残しておく。
【0210】
図78に示されるように、ゲート絶縁膜としてHfO2などのHigh−k膜807をCVD法もしくはALD法により1〜5nm程度の厚さで成膜する。その後、ゲート導電膜としてTiNやTaNなどの金属膜880を10〜60nm程度の厚さで成膜する。ゲート導電膜880とドレイン拡散層(803、804)の間にはゲート絶縁膜807より比誘電率の低いシリコン酸化膜820が挿入されているため、両者の寄生容量は小さくなる。
【0211】
図79に示されるように、シリコン酸化膜821を成膜して柱状シリコン層間を埋め込む。
【0212】
図80に示されるように、CMPによりシリコン酸化膜821、柱状シリコン層上部のゲート導電膜、High−k膜を研磨し、ゲート上面を平坦化する。ゲート上部をCMPによって平坦化することにより、良好なゲート形状を実現でき、ゲート長のバラつきを抑制することができる。CMP時においては、柱状シリコン層上部の窒化膜818をCMPのストッパーとして使用する。窒化膜818をCMPストッパーとして使用することにより、再現性よくCMP研磨量を制御することができる。なお、CMPのストッパー膜としては、シリコン窒化膜以外にも、CMPのストッパー膜として機能するものであれば、他の膜を使用することができる。
【0213】
図81に示されるように、ゲート長を決定するために、ゲート導電膜およびシリコン酸化膜821をエッチバックして、ゲート電極(808、808a、808b)を形成する。このときに、ゲート導電膜(808、808a、808b)とシリコン酸化膜821をなるべく同じレートでエッチングし、なおかつ窒化膜818に対して高選択比を取るようなエッチング条件を使用する。ゲート導電膜(808、808a、808b)とシリコン酸化膜821を同じレートでエッチングすることにより、両者の上面段差を抑えることができるため、次工程以降においてシリコン窒化膜サイドウォールの形成が容易になる。
【0214】
図82に示されるように、シリコン窒化膜822を成膜する。
【0215】
図83に示されるように、シリコン窒化膜822をエッチバックして、メタルゲートの上部にシリコン窒化膜サイドウォール823を形成する。このとき、ゲート上に残るシリコン窒化膜サイドウォール823がちょうどゲートを覆うようにシリコン窒化膜成膜量とエッチバック量を設定する。この窒化膜サイドウォールで覆われた部分のゲートはエッチング時に保護されるため、ゲート電極を所望の膜厚で自己整合的に形成することができ、占有面積を縮小およびゲートと拡散層間の寄生容量を低減することができる。なお、ここでは、サイドウォール用の保護膜として、シリコン窒化膜を用いたが、これ以外にも、サイドウォール用の保護膜として機能する保護膜であれば、例えば、シリコン酸化膜のようなものも用いることができる。
【0216】
図84に示されるように、メタルゲート上に残存するシリコン酸化膜821をウェットエッチにて除去した後、レジストまたは多層レジストを塗布し、リソグラフィーによりゲート配線パターンをレジスト824により形成する。
【0217】
図85に示されるように、レジストマスクを用いて、ゲート底部およびゲート下のHigh−k膜、シリコン酸化膜を反応性イオンエッチングによりエッチングする。これによりゲート電極(808、808a、808b)及びゲート配線(808c、808d)が形成される。
【0218】
図86に示されるように、柱状シリコン上部のシリコン窒化膜818および窒化膜サイドウォール823をウェット処理により除去する。
【0219】
図87に示されるように、シリコン窒化膜825を10〜50nm程度の膜厚で成膜する。
【0220】
図88に示されるように、窒化膜825をエッチバックして、柱状シリコン層上面および平面状シリコン層上面を露出させて、柱状シリコン層上部の側壁およびゲート側壁を窒化膜825で覆う構造にする。この構造により以下の効果が生じる。
【0221】
第1に、ゲート電極(808、808a、808b)と柱状シリコン層上部が窒化膜825により分離されるため、過剰に形成されたシリサイドによるゲート電極と柱状シリコン層上部間のショート、およびゲート電極とドレイン拡散層間のショートを防止できる。
【0222】
第2に、柱状シリコン上部の側壁を窒化膜で覆うことにより、図89のシリサイド化工程において、柱状シリコン層の側壁から過剰にシリサイド化するのを防ぐことができる。柱状シリコン層上部においてシリサイド層が過剰に形成され、シリサイド層がソース拡散層の接合部に近づくと、接合リークを増加させる要因になるため、シリサイド層が過剰に形成されないよう制御する必要がある。
【0223】
第3に、次工程のイオン注入時において、High−k膜807が上記窒化膜825により覆われるので、後工程におけるHigh−k膜へのウェット処理によるダメージや、不純物注入によるダメージを防ぐことができる。
【0224】
また、このシリコン窒化膜825がシリコン酸化膜である場合には、洗浄・剥離工程やシリサイド前処理に使用されるフッ酸によりウェットエッチされてしまうので、シリコン窒化膜のようにフッ酸に溶けない膜であることが好ましい。また、窒化膜の膜厚は薄すぎると、High−k膜807を完全に保護することができなく、厚すぎると、ゲート側壁に成膜された膜厚分だけ占有面積が増加する。なお、ここでは、保護膜として、シリコン窒化膜を用いたが、これ以外にも、保護膜として機能する保護膜であれば、例えば、シリコン窒化膜とシリコン酸化膜の積層構造の膜を用いることもできる。
【0225】
図89に示されるように、イオン注入等により、柱状シリコン層805の上部にN+ソース拡散層809を形成する。同様に柱状シリコン層(806a、806b)の上部にP+ソース拡散層(810a、810b)を形成する。その後、NiもしくはCo等の金属膜をスパッタし、熱処理を加えることでソースドレイン表面をシリサイド化して、未反応の金属膜を除去することによってドレイン拡散層上のシリサイド層811、およびソース拡散層上のシリサイド層812を形成する。
【0226】
図90に示されるように、ライナーシリコン窒化膜813を成膜し、その後シリコン酸化膜814を成膜し、CMPにおいてシリコン酸化膜を平坦化する。その後、平面状シリコン層上のソース拡散層、ゲート上、柱状シリコン層上部のドレイン拡散層上にコンタクト(815、816、816a、816b、817a、817b)を形成する。
【0227】
本実施例においては、上記実施例で述べた効果に加えて、絶縁膜をゲート絶縁膜とドレイン拡散層間に挿入することにより、ゲート電極やゲート配線とドレイン拡散層間の絶縁膜が厚くなるため、ゲートとドレイン拡散層との寄生容量が減少する。特に、シリコン酸化膜などの比誘電率の比較的低い絶縁膜をゲート絶縁膜とドレイン拡散層間に挿入することにより寄生容量を大きく低減することができる。
【実施例9】
【0228】
本実施例は実施例7におけるゲート形成工程を簡略化と、実施例8におけるゲート配線と柱状シリコン層底部のドレイン拡散層間の寄生容量を低減するSGTの構造を同時に行った場合の実施例について示す。
【0229】
図91は本発明を用いたCMOSインバーターの等価回路である。CMOSインバーターの回路動作は実施例2と同様であるので、ここでは省略する。
【0230】
図92は本発明を用いたCMOSインバーターの平面図である。図93(a)、(b)は図92におけるカットラインA−A’とB−B’の断面図である。本実施例においては、柱状シリコン層を取り囲むゲート電極(908、908a、908b)とこれらのゲート電極より延在するゲート配線(908c、908d)の上面の高さが同一である特徴を持ち、すなわち、ゲート電極とゲート配線が一体的に形成され、その一体的に形成されたゲート電極およびゲート配線の上面全面が基板に平行な面に形成され、さらにゲート電極(908、908a、908b)やゲート配線(908c、908d)とドレイン拡散層(903、904)との間にシリコン酸化膜などの絶縁膜920が存在する特徴を持つ。
【0231】
本実施例に示すCMOSインバーターは以下に示すような製造方法を用いて形成することができる。
【0232】
まず、実施例8の製造方法(図73〜図77)において示さるように、柱状シリコン層の形成後、柱状シリコン層を埋め込むようにシリコン酸化膜を成膜し、続いてシリコン酸化膜をCMPにより平坦化し、続いてシリコン酸化膜をエッチバックすることにより、所望の膜厚だけドレイン拡散層にシリコン酸化膜を形成する。
【0233】
その後、実施例7の製造方法(図56〜図69)おいてに示されたと同様にして、柱状シリコン層の形成後に柱状シリコン層を埋め込むようにゲート導電膜を成膜し、続いてゲート導電膜をCMPにより平坦化し、続いてゲート導電膜をエッチバックし、続いてゲート電極膜厚を決めるためのシリコン窒化膜を成膜及びエッチバックしてゲート電極を自己整合的に形成するためのシリコン窒化膜サイドウォールを形成し、続いてゲート配線パターンのリソグラフィー及びエッチングを行うことにより、ゲート電極とゲート電極より延在するゲート配線が一体的に形成され、その一体的に形成されたゲート電極及びゲート配線の上面全面が基板に平行な面に形成されているゲート電極構造を形成する。さらにその後、柱状シリコン層の側壁を保護するためのシリコン窒化膜を形成し、続いて柱状シリコン層上部の拡散層を形成し、続いて平面状シリコン層表面及び柱状シリコン層上部にシリサイド層を形成し、続いてコンタクトを形成する。
【0234】
本実施例においては、ゲート形成工程における製造工程数を減らすことができ、製造時のゲート配線の形成が容易になる。さらに、絶縁膜をゲート絶縁膜とドレイン拡散層間に挿入することにより、ゲート電極やゲート配線とドレイン拡散層間の絶縁膜が厚くなるため、ゲートとドレイン拡散層との寄生容量が減少する。特に、シリコン酸化膜などの比誘電率の比較的低い絶縁膜をゲート絶縁膜とドレイン拡散層間に挿入することにより寄生容量を大きく低減することができる。
【実施例10】
【0235】
本実施例においては、実施例7と同様のゲート形成方法を用いてSGTが形成されるが、ゲートの構造がゲート絶縁膜側の薄い金属膜と表面側のポリシリコンの積層構造である点において実施例7とは異なっている。
【0236】
上記のゲート構造によって、ゲート絶縁膜側の薄い金属膜によりゲート電極の空乏化が抑制され、また、ゲート電極およびゲート配線の表面がポリシリコンであるため、従来のポリシリコンゲートを持つトランジスタと同一の製造ラインで製造することが可能である。
【0237】
図94は本発明を用いたCMOSインバーターの等価回路である。CMOSインバーターの回路動作は実施例2と同様であるので、ここでは省略する。
【0238】
図95は本発明を用いたCMOSインバーターの平面図である。図96(a)、(b)は図95におけるカットラインA−A’とB−B’の断面図である。本実施例においては、柱状シリコン層を取り囲むゲート電極(1008、1008a、1008b)とこれらのゲート電極より延在するゲート配線(1008c、1008d)の上面の高さが同一であり、すなわち、ゲート電極とゲート配線が一体的に形成され、その一体的に形成されたゲート電極およびゲート配線の上面全面が基板に平行な面に形成され、薄い金属膜とポリシリコンの積層構造である特徴を持つ。以下に図95および図96を参照して本発明について説明する。
【0239】
埋め込み酸化膜層1001の上に平面状シリコン層1002が形成され、平面状シリコン層1002はN+ドレイン拡散層1003およびP+ドレイン拡散層1004からなり、N+ドレイン拡散層1003とP+ドレイン拡散層1004の表面にはドレイン拡散層抵抗を下げるためにシリサイド層1011が形成され、このシリサイド層1011によってN+ドレイン拡散層1003とP+ドレイン拡散層1004は互いに直接接続されている。このため、N+ドレイン拡散層1003とP+ドレイン拡散層1004を接続するためのコンタクトや素子分離が必要ないので、インバーターの占有面積を小さくすることができる。また、素子分離は平面状シリコン層1002を分離するだけで形成することができるので、工程数が少なく、最小加工寸法で素子分離を形成することができる。N+ドレイン拡散層1003上に形成される柱状シリコン層1005によってNMOSトランジスタQn111が形成され、P+ドレイン拡散層1004上に形成される柱状シリコン層(1006a、1006b)によってPMOSトランジスタQp111およびQp112が形成されている。柱状シリコン層(1005、1006a、1006b)を取り囲むようにHfO2などのHigh−k膜によりゲート絶縁膜1007が形成され、それを取り囲むようにTaNやTiNなどの薄い金属膜1040とポリシリコン1029との積層構造であるゲート電極(1008、1008a、1008b)が形成されている。NMOSを形成する柱状シリコン層1005の上部にN+ソース拡散層1009が、PMOSを形成する柱状シリコン層(1006a、1006b)の上部にP+ソース拡散層(1010a、1010b)が形成され、ソース拡散層(1009、1010a、1010b)上にはシリサイド膜1012が形成されている。これらの素子を覆うようにコンタクトストッパーとしてシリコン窒化膜1013が形成され、さらにシリコン窒化膜1013上に層間シリコン酸化膜1014が形成され、平坦化されたシリコン酸化膜1014を貫通するようにコンタクト(1015、1016、1016a、1016b、1017a、1017b)が形成されている。
【0240】
N+ドレイン拡散層1003とP+ドレイン拡散層1004の境界に形成されたコンタクト1015は配線層を通して出力端子Vout11に接続され、Qn111を形成する柱状シリコン層1005の上部に形成されたコンタクト1016は配線層を通して接地電位Vss11に接続され、Qp111およびQp112を形成する柱状シリコン層(1006a、1006b)の上部に形成されたコンタクト(1016a、1016b)は配線層を通して電源電位Vcc11に接続され、柱状シリコン層1005を取り囲むゲート電極から延在するゲート配線1008c上に形成されるコンタクト1017aおよび柱状シリコン層(1006a、1006b)を取り囲むゲート電極から延在するゲート配線1008d上に形成されるコンタクト1017bは配線層を通して入力端子Vin11に接続されることによりインバーターを形成する。
【0241】
以下に本発明の半導体装置を形成するための製造方法の一例を図97〜図110を参照して説明する。各図において(a)は平面図、(b)はA−A’間の断面図を示している。ゲート導電膜の成膜工程までは実施例2の製造工程と同一であるので、ゲート導電膜の成膜工程より以下に示す。
【0242】
図97に示されるように、ゲート絶縁膜としてHfO2などのHigh−k膜1007をCVD法もしくはALD法により1〜5nm程度の厚さで成膜する。続いて、ゲート導電膜としてTiNやTaNなどの薄い金属膜1040を1〜10nm程度の厚さで成膜し、その後、ポリシリコン1029を柱状シリコン層が埋め込まれるように成膜する。
【0243】
図98に示されるように、CMPによりポリシリコン1029及び薄い金属膜1040を研磨して平坦化する。ゲート上部をCMPによって平坦化することにより、良好なゲート形状を実現でき、ゲート長のバラつきを抑制することができる。また、柱状シリコン層上部の窒化膜1018にてCMPをストップする。窒化膜1018をCMPストッパーとして使用することにより、再現性よくCMP研磨量を制御することができる。CMPのストッパー膜としては、シリコン窒化膜以外にも、CMPのストッパー膜として機能するものであれば、他の膜を使用することができる。
【0244】
図99に示されるように、ゲート長を決定するために、ポリシリコン1029および薄い金属膜1040をエッチバックする。この工程により、ゲート長を決定する。
【0245】
図100に示されるように、表面にシリコン窒化膜1022を成膜する。
【0246】
図101に示されるように、シリコン窒化膜1022をエッチバックして、メタルゲートの上部にシリコン窒化膜サイドウォール1023を形成する。このシリコン窒化膜サイドウォールを形成することにより、ゲート上に残るシリコン窒化膜サイドウォール1023の膜厚分のゲート電極を柱状シリコン層の周囲に自己整合的に形成することができるので、所望のゲート電極膜厚になるように、シリコン窒化膜1023の膜厚とエッチバック量を調整することができる。なお、ここでは、サイドウォール用の保護膜として、シリコン窒化膜を用いたが、これ以外にも、サイドウォール用の保護膜として機能する保護膜であれば、例えば、シリコン酸化膜のようなものも用いることができる。
【0247】
図102に示されるように、レジストまたは多層レジストを塗布し、リソグラフィーによりゲート配線パターンをレジスト1024により形成する。
【0248】
図103に示されるように、レジストマスクを用いて、ゲート底部およびゲート下のHigh−k膜を反応性イオンエッチングによりエッチングする。これによりゲート電極(1008、1008a、1008b)及びゲート配線(1008c、1008d)が形成される。
【0249】
図104に示されるように、柱状シリコン上部のシリコン窒化膜1018およびシリコン窒化膜サイドウォール1023をウェット処理により除去する。
【0250】
図105に示されるように、表面にシリコン窒化膜1025を10〜50nm程度成膜する。
【0251】
図106に示されるように、シリコン窒化膜1025をエッチバックして、柱状シリコン層上面および平面状シリコン層上面を露出させて、柱状シリコン層上部の側壁およびゲート側壁をシリコン窒化膜1025で覆う構造にする。この構造により以下の効果が生じる。
【0252】
第1に、ゲート電極(1008、1008a、1008b)と柱状シリコン層上部、およびゲート電極(1008、1008a、1008b)とドレイン拡散層(1003、1004)が窒化膜1025により分離されるため、過剰に形成されたシリサイドによるゲート電極と柱状シリコン層上部間のショート、およびゲート電極とドレイン拡散層間のショートを防止できる。
【0253】
第2に、柱状シリコン上部の側壁を窒化膜で覆うことにより、図108のシリサイド化工程において、柱状シリコン層の側壁から過剰にシリサイド化するのを防ぐことができる。柱状シリコン層上部においてシリサイド層が過剰に形成され、シリサイド層がソース拡散層の接合部に近づくと、接合リークを増加させる要因になるため、シリサイド層が過剰に形成されないよう制御する必要がある。
【0254】
第3に、次工程のイオン注入時において、High−k膜1007が上記窒化膜1025により覆われるので、後工程におけるHigh−k膜へのウェット処理によるダメージや、不純物注入によるダメージを防ぐことができる。
【0255】
第4に、ゲート電極の一部である薄い金属膜1040を上記窒化膜1025で覆うことによって、金属膜が表面に露出されないので、従来のポリシリコンゲートを持つトランジスタと同じ製造ラインにおいて、製造することが可能になる。
【0256】
また、このシリコン窒化膜1025がシリコン酸化膜である場合には、洗浄・剥離工程やシリサイド前処理に使用されるフッ酸によりウェットエッチされてしまうので、シリコン窒化膜のようにフッ酸に溶けない膜であることが好ましい。また、窒化膜の膜厚は薄すぎると、High−k膜を完全に保護することができなく、厚すぎると、ゲート側壁に成膜された膜厚分だけ占有面積が増加する。なお、ここでは、保護膜として、シリコン窒化膜を用いたが、これ以外にも、保護膜として機能する保護膜であれば、例えば、シリコン窒化膜とシリコン酸化膜の積層構造の膜を用いることもできる。
【0257】
図107に示されるように、イオン注入等により、柱状シリコン層1005の上部にN+ソース拡散層1009を形成する。同様に柱状シリコン層(1006a、1006b)の上部にP+ソース拡散層(1010a、1010b)を形成する。
【0258】
図108に示されるように、NiもしくはCo等の金属膜をスパッタし、熱処理を加えることでソースドレイン表面、およびポリシリコンであるゲート電極の上面をシリサイド化して、未反応の金属膜を除去することによってドレイン拡散層(1003、1004)上のシリサイド層1011、ソース拡散層(1009、1010a、1010b)上のシリサイド層1012、およびゲート電極上のシリサイド層1041を形成する。
【0259】
図109に示されるように、ライナーシリコン窒化膜1013を成膜し、その後シリコン酸化膜1014を成膜し、CMPにおいてシリコン酸化膜を平坦化する。ライナー窒化膜はコンタクト形成時のエッチングストッパーとして使用する。
【0260】
図110に示されるように、平面状シリコン層上のソース拡散層、ゲート上、柱状シリコン層上部のドレイン拡散層上にコンタクト(1015、1016、1016a、1016b、1017a、1017b)を形成する。
【0261】
上記のように本実施例においては、ゲート絶縁膜側の薄い金属膜と表面側のポリシリコンの積層構造であるゲート構造によって、ゲート絶縁膜側の薄い金属膜によりゲート電極の空乏化が抑制され、また、ゲート電極およびゲート配線の表面がポリシリコンであるため、従来のポリシリコンゲートを用いたトランジスタと同じ製造ラインにて製造することができる。
【実施例11】
【0262】
本実施例は実施例10のように、ゲート電極が薄い金属膜とポリシリコンの積層構造で形成されており、さらに実施例8におけるゲート配線と柱状シリコン層底部のドレイン拡散層間の寄生容量を低減することができるSGTの構造の実施例について示す。
【0263】
図111は本発明を用いたCMOSインバーターの等価回路である。CMOSインバーターの回路動作は実施例2と同様であるので、ここでは省略する。
【0264】
図112は本発明を用いたCMOSインバーターの平面図である。図113(a)、(b)は図112におけるカットラインA−A’とB−B’の断面図である。本実施例においては、柱状シリコン層を取り囲むゲート電極(1108、1108a、1108b)とこれらのゲート電極より延在するゲート配線(1108c、1108d)の上面の高さが同一である特徴を持ち、すなわち、ゲート電極とゲート配線が一体的に形成され、その一体的に形成されたゲート電極およびゲート配線の上面全面が基板に平行な面に形成される。また、ゲート電極およびゲート配線は薄い金属膜とポリシリコンの積層構造からなる。さらに、ゲート電極(1108、1108a、1108b)やゲート配線(1108c、1108d)とドレイン拡散層(1103、1104)との間にシリコン酸化膜などの絶縁膜1120が存在する特徴を持つ。
【0265】
本実施例に示すCMOSインバーターは以下に示すような製造方法を用いて形成することができる。
【0266】
まず、実施例8の製造方法(図73〜図77)において示さるように、柱状シリコン層の形成後、柱状シリコン層を埋め込むようにシリコン酸化膜を成膜し、続いてシリコン酸化膜をCMPにより平坦化し、続いてシリコン酸化膜をエッチバックすることにより、所望の膜厚だけドレイン拡散層にシリコン酸化膜を形成し、ゲート電極とゲート電極間の寄生容量を低減するインバーター構造を形成する。
【0267】
その後、実施例10の製造方法(図97〜図110)おいてに示されたと同様にして、柱状シリコン層の形成後に柱状シリコン層を埋め込むように薄い金属膜とポリシリコンの積層構造よりなるゲート導電膜を成膜し、続いてゲート導電膜をCMPにより平坦化し、続いてゲート導電膜をエッチバックし、続いてゲート電極膜厚を決めるためのシリコン窒化膜を成膜及びエッチバックしてゲート電極を自己整合的に形成するためのシリコン窒化膜サイドウォールを形成し、続いてゲート配線パターンのリソグラフィー及びエッチングを行うことにより、薄い金属膜とポリシリコン膜の積層構造よりなるゲート電極とゲート電極より延在するゲート配線が一体的に形成され、その一体的に形成されたゲート電極及びゲート配線の上面全面が基板に平行な面に形成されているゲート電極構造を形成する。さらにその後、柱状シリコン層の側壁を保護するためのシリコン窒化膜を形成し、続いて柱状シリコン層上部の拡散層を形成し、続いて平面状シリコン層表面及び柱状シリコン層上部にシリサイド層を形成し、続いてコンタクトを形成する。
【0268】
本実施例においては、ゲート絶縁膜側の薄い金属膜1140と表面側のポリシリコン1129の積層構造であるゲート構造によって、ゲート絶縁膜側の薄い金属膜によりゲート電極の空乏化が抑制され、また、ゲート電極およびゲート配線の表面がポリシリコンであるため、従来のポリシリコンゲートを用いたトランジスタと同じ製造ラインにて製造することができる。さらに、絶縁膜1120をゲート絶縁膜とドレイン拡散層間に挿入することにより、ゲート電極やゲート配線とドレイン拡散層間の絶縁膜が厚くなるため、ゲートとドレイン拡散層との寄生容量が減少する。特に、シリコン酸化膜などの比誘電率の比較的低い絶縁膜をゲート絶縁膜とドレイン拡散層間に挿入することにより寄生容量を大きく低減することができる。
【実施例12】
【0269】
SGTにおいてゲートによるチャネルの制御性を向上させて、ショートチャネル効果を十分に抑制するには、柱状半導体層柱の寸法をゲート長に比べて十分に小さく形成しなければならない。柱状半導体層の寸法を小さく形成するには、ドライエッチング時に寸法をシュリンクする方法や、柱状半導体層形成後に犠牲酸化を行う方法などにより、比較的容易に寸法を縮小できる。このため、最小加工寸法より小さい寸法を持つ柱状半導体層を形成することはそれほど困難ではないため、実際のSGTにおいては、柱状半導体層は最小加工寸法より小さく形成されることが多い。
【0270】
上記のように径の小さい柱状半導体層、特に50nm以下の柱状半導体層柱状シリコン層においては、柱状半導体層の上部拡散層に形成されるシリサイド層と拡散層との界面の面積が小さくなるため、界面抵抗が増加する。特にシリサイド層との界面面積の小さい柱状半導体層上部の拡散層においてはソースドレイン寄生抵抗の主要因になり、トランジスタ特性を劣化させる一因となる。
【0271】
また、柱状シリコン層の径を最小加工寸法で作成されたコンタクトよりも小さく形成する場合には、柱状半導体層上部に形成されるコンタクトと柱状半導体上面との接触面積がコンタクトの底面積より小さい柱状半導体層上面の面積になるため、コンタクト抵抗が大きくなる。
【0272】
さらに、SGTを形成する場合、製造工程削減のため柱状半導体層の上部と下部の拡散層上に同時にコンタクトを形成することが望ましいが、その場合、柱状半導体層上部に形成されるコンタクトに対しては、柱状半導体層下部に形成されるコンタクトと比べると、柱状半導体層の高さ以上のオーバーエッチが行われる。このため、柱状シリコン層上部に形成されるコンタクトにおいて、コンタクトエッチング時にオーバーエッチが過剰に行われることにより、ゲートとコンタクト間のショートが生じやすい構造になる。
【0273】
本実施例においては、上記のような柱状半導体層の径が小さい、特に50nm以下であるSGT、さらには柱状半導体層の径が最小加工寸法より小さい構造を持つSGTにおいて上記の問題点を解決するSGTの構造および製造方法を提供する。
【0274】
図114は本発明を用いたCMOSインバーターの等価回路である。以下に、CMOSインバーターの回路動作について説明する。入力信号Vin13はNMOSであるQn131およびPMOSであるQp131およびQp132のゲートに印加される。Vin13が“1”のとき、NMOSであるQn131はON状態、PMOSであるQp131およびQp132はOFF状態となり、Vout13は“0”になる。逆に、Vin13が“0”のとき、NMOSであるQn131はOFF状態、PMOSであるQp131およびQp132はON状態となり、Vout13は“1”になる。以上のように、CMOSインバーターは入力値であるVin13の信号に対して、出力値であるVout13の信号は反対の値をとるように動作する。
【0275】
図115は本発明を用いたCMOSインバーターの平面図である。以下に図115のCMOSインバーターの平面図について簡単に説明する。埋め込み酸化膜層1200の上に平面状シリコン層が形成され、平面状シリコン層はN+注入領域においては下部N+拡散層1201であり、P+注入領域においては下部P+拡散層1211である。平面状シリコン層表面にはソースドレイン領域の寄生抵抗低減のため下部シリサイド層1203が形成され、下部シリサイド層1203により下部N+拡散層1201と下部P+拡散層1211が接続される。下部N+拡散層1201上にはNMOSトランジスタであるQn131が、下部P+拡散層1211上にはPMOSトランジスタであるQp131およびQp132が形成される。それぞれのトランジスタのゲート電極より延在するゲート配線(1208a、1208b)上に形成されるコンタクト(1209a、1209b)は入力配線Vin13に接続され、下部シリサイド層1203上に形成されるコンタクト1209cは出力配線Vout13に接続され、NMOSトランジスタであるQn131を形成する柱状シリコン層の上部拡散層上に形成されるコンタクト1209dは接地電位配線Vss13に接続され、PMOSトランジスタであるQp131およびQp132を形成する柱状シリコン層の上部拡散層上に形成されるコンタクト1209eは電源電位配線Vcc13に接続されることによりインバーターを構成する。
【0276】
図116(a)、(b)に図115のカットラインA−A’およびB−B’における断面構造を示す。以下に図115、図116を参照してCMOSインバーターの構造について説明する。
【0277】
埋め込み酸化膜層1200の上に平面状シリコン層が形成され、平面状シリコン層は下部N+拡散層1201および下部P+拡散層1211からなり、下部N+拡散層1201と下部P+拡散層1211の表面には下部エピタキシャルシリコン層1202が形成され、その表面には下部シリサイド層1203が形成され、この下部シリサイド層1203によって下部N+拡散層1201と下部P+拡散層1211は互いに直接接続されている。下部N+拡散層1201上に形成される柱状シリコン層1204によってNMOSトランジスタQn131が形成され、下部P+拡散層1211上に形成される柱状シリコン層1214aおよび1214bによってPMOSトランジスタQp131がおよびQp132が形成されている。柱状シリコン層(1204、1214a、1214b)を取り囲むようにゲート絶縁膜1207が形成され、それを取り囲むようにゲート電極1208が形成されている。柱状シリコン層上部には上部エピタキシャルシリコン層(1205、1215)が形成され、第1の絶縁膜1210を介してゲート電極1208と絶縁されている。一定間隔以下で隣接する柱状シリコン層(1214a、1214b)の上部に形成されるエピタキシャルシリコン層は互いに接続される。NMOSであるQn121上に形成される上部エピタキシャルシリコン層1205は上部N+拡散層であり、PMOSであるQp121およびQp122上に形成される上部エピタキシャルシリコン層1215は上部P+拡散層1215であり、それぞれの上部エピタキシャルシリコン層上にはソースドレイン領域の寄生抵抗低減のため上部シリサイド層1206が形成されている。柱状シリコン層の径が小さい場合には柱状シリコン層上部においてシリサイド層と拡散層の界面抵抗はソースドレイン寄生抵抗の主要因になるため、両者の界面の面積はなるべく大きいことが望ましい。上部シリサイド層1206は上部エピタキシャルシリコン層の表面に形成されるように設定することにより、シリサイド層と拡散層の界面の面積が大きくなり、界面抵抗は減少する。柱状シリコン層上部のエピタキシャルシリコン層(1205、1215)上に形成されるコンタクト(1209d、1209e)は完全にエピタキシャルシリコン層上に形成される。コンタクトエッチングにおいてはエピタキシャルシリコン層やその表面に形成されるシリサイド層とシリコン酸化膜の選択比が大きい条件を用いるため、コンタクトの形成時にオーバーエッチが行われても、エピタキシャルシリコン層やシリサイド層はほとんどエッチングされないため、コンタクトとゲート間のショートは発生しない。
【0278】
以下に本発明の半導体装置を形成するための製造方法の一例を図117〜図122を参照して説明する。各図において(a)は平面図、(b)はA−A’間の断面図を示している。
【0279】
ゲート形成後のシリコン窒化膜エッチバック工程までは実施例2と同一であるので、図35と同一工程であるシリコン窒化膜成膜工程から示す。
【0280】
図117に示されるように、ゲート形成後にシリコン窒化膜1222を成膜する。
【0281】
図118に示されるように、シリコン窒化膜1222をエッチバックして柱状シリコン層の上部拡散層および下部拡散層を露出する。エッチバック後にゲート電極上部のシリコン窒化膜1210が存在しなければ、ゲート電極上部と次工程で形成されるエピタキシャルシリコン層が接触してしまう。ゲート電極上部にシリコン窒化膜1210を残すためには、図117において成膜するシリコン窒化膜1222の膜厚をゲート電極の膜厚より厚くする必要がある。この場合には、エッチバック後においてもゲート電極上部にシリコン窒化膜を残すことができる。
【0282】
図119に示されるように、シリコンを柱状シリコン層上部と下部の拡散層上に選択的にエピタキシャル成長させて、一定間隔以内で隣接する柱状シリコン層上部の拡散層に形成されるエピタキシャルシリコン層が互いに接続されるようにエピタキシャルシリコン層(1223、1224)を形成する。このとき、エピタキシャルシリコン層の直径が後工程で形成されるコンタクト径よりも大きく設定されることにより、コンタクトとゲート間がショートしない構造にすることができる。また、エピタキシャルシリコン層1223が隣接する柱状シリコン層(1214a、1214b)において共通化されることで、各柱状シリコン層における上部拡散層の寄生抵抗をさらに低減することができる。
【0283】
図120に示されるように、柱状シリコン層の上部拡散層を形成するために、イオン注入などにより不純物を注入する。AsやPを注入することにより上部N+拡散層1205を形成し、BやBF2を注入することにより上部P+拡散層1215を形成する。
【0284】
図121に示されるように、CoやNiなどの金属をスパッタして、熱処理を行うことにより、ソースドレイン拡散層を選択的にシリサイド化して、下部シリサイド層1203および上部シリサイド層1206を形成する。このときに、エピタキシャルシリコン層全体をシリサイド化せずに、エピタキシャルシリコン層の一部をシリサイド化することによって、上部シリサイド層1206と上部拡散層との界面の面積が柱状シリコン層の上面より大きくなるため、界面抵抗が減少し、ソースドレイン寄生抵抗を低減することができる。また、エピタキシャルシリコン層が複数の柱状シリコン層により共通化されている場合には、各柱状シリコン層における上部拡散層とシリサイド層の界面面積はさらに増加するため、界面抵抗の減少は大きく、寄生抵抗はさらに低減される。
【0285】
図122に示されるように、層間膜であるシリコン酸化膜形成後にコンタクト(1209a〜1209e)を形成する。このときに、柱状シリコン層上部に形成されるコンタクト(1209d、1209e)は完全に上部エピタキシャルシリコン層上に形成されるため、コンタクトの形成時にオーバーエッチが行われても、コンタクトとゲート間のショートは発生しない構造になる。
【0286】
本実施例においてはNMOSとPMOSでともにエピタキシャルシリコン層を形成した場合を示しているが、例えばNMOSにはエピタキシャルシリコン層をPMOSにはエピタキシャルシリコンゲルマニウム層を形成することにより、PMOSにおいてチャネル部に応力を加えて、移動度を向上させることも可能である。
【0287】
上記のように柱状シリコン層の径が小さいSGTにおいては、本発明を用いることにより以下の効果を生じる。
【0288】
上部シリサイド層と上部拡散層の界面の抵抗に関して、エピタキシャルシリコン層(1205、1215)がない場合には、上部シリサイド層1206と上部拡散層の接触面積が柱状シリコン層上面の面積しかないが、図116においては上部シリサイド層1206とエピタキシャルシリコン層である上部拡散層(1205、1215)の接触面積は柱状シリコン層の上面の面積より大きいエピタキシャルシリコン層の面積になるので、接触抵抗は小さくなる。さらに、図116のPMOSのようにエピタキシャルシリコン層が複数の柱状シリコン層間で接続されている場合には、1個の柱状シリコン層あたりのシリサイド層と上部拡散層との界面抵抗はさらに小さくなる。このため、エピタキシャルシリコン層を形成することによって、ソースドレイン寄生抵抗の主要因であるシリサイド層と上部拡散層の接触抵抗が大幅に減少するため、SGTの性能を向上することができる。
【0289】
また、柱状シリコン層の径が最小加工寸法より小さい場合には以下の効果を生じる。ただし、コンタクト底部は最小加工寸法で形成されるとする。
【0290】
第1に、柱状シリコン層上部のコンタクト抵抗に関して、エピタキシャルシリコン層(1205、1215)がない場合には、コンタクトの接触面積はコンタクトより小さい柱状シリコン層上部の大きさにより決まる。一方、図116のSGT構造のようにコンタクトより柱状シリコン層上部の面積が小さい場合には、コンタクトの接触面積は柱状シリコン層上部の大きさにより決まる。このため、柱状シリコン層がコンタクトより小さい場合には、エピタキシャルシリコン層を形成して、コンタクト寸法より柱状シリコン層上部の寸法を大きくすることにより、柱状シリコン層上部に形成されるコンタクトのコンタクト抵抗を低減することができる。
【0291】
さらに、SGTにおけるコンタクト形成に関して、製造工程削減のためには柱状シリコン層の上部拡散層と下部拡散層に形成されるコンタクトを同時に形成することが望ましい。この場合、上部拡散層に形成されるコンタクトに対しては、柱状シリコン層高さ以上のオーバーエッチが行われることになる。エピタキシャルシリコン層(1205、1215)がない場合には、柱状シリコン層の上部拡散層に形成されるコンタクトにおいて過剰なオーバーエッチが行われると、ゲートとコンタクトのショートが発生しやすい構造になっている。図に示してはいないが、このショートはコンタクトストッパー用のライナー窒化膜を形成することにより緩和することができるが、根本的な解決にはならない。一方、図116においては、コンタクトは完全にエピタキシャルシリコン層上に形成されており、コンタクトエッチングにおいてはエピタキシャルシリコン層やその表面に形成されるシリサイド層とシリコン酸化膜の選択比が大きい条件を用いるため、コンタクトとゲートがショートすることはない。
【0292】
以上のように、本実施例を用いることにより従来のSGTに比べて、コンタクト抵抗の低減、ソースドレイン寄生抵抗の低減、コンタクトとゲート間ショートの抑制が実現できる。
【0293】
本実施例においては、PMOSを形成している隣接する柱状シリコン層の上部拡散層が互いに接続されている例を示した。エピタキシャルシリコン層の成膜条件や膜厚を調整することによって、特定間隔以下で隣接する柱状シリコン層の上部拡散層のみを自己整合的に接続できる。このような構造にすることによって、上部拡散層におけるシリコンとシリサイドとの界面面積が増えるため、界面抵抗を低減することができる。また、このような構造を持つ場合には、すべての柱状シリコン層上部にコンタクトを形成する必要はなく、コンタクトのレイアウトも容易になる。
【0294】
上記の実施例においては、トランジスタによって形成される回路を含む半導体装置及びその製造方法として、簡単のために回路構成の単純なトランジスタのドレイン同士が接続されるインバーターを含む半導体装置及びその製造方法を例として説明したが、本発明が他の任意のトランジスタによって形成される回路を含む半導体装置及びその製造方法にも適用可能であることは、当業者に明らかであるであろう。
【0295】
また、上記の実施例においては、トランジスタを形成する基板として、SOI基板を例として説明したが、本発明が、基板上に絶縁膜が形成され、該絶縁膜上に平面状半導体層が形成された、他の任意の基板を用いて実施可能であることは、当業者に明らかであろう。
【図面の簡単な説明】
【0296】
【図1】本発明の第1の実施例のCMOSインバーターの等価回路図である。
【図2】本発明の第1の実施例のCMOSインバーターの平面図である。
【図3】本発明の第1の実施例のCMOSインバーターの断面図である。
【図4】本発明の第1の実施例の製造工程の一部である。
【図5】本発明の第1の実施例の製造工程の一部である。
【図6】本発明の第1の実施例の製造工程の一部である。
【図7】本発明の第1の実施例の製造工程の一部である。
【図8】本発明の第1の実施例の製造工程の一部である。
【図9】本発明の第1の実施例の製造工程の一部である。
【図10】本発明の第1の実施例の製造工程の一部である。
【図11】本発明の第1の実施例の製造工程の一部である。
【図12】本発明の第1の実施例の製造工程の一部である。
【図13】本発明の第1の実施例の製造工程の一部である。
【図14】本発明の第1の実施例の製造工程の一部である。
【図15】本発明の第1の実施例の製造工程の一部である。
【図16】本発明の第1の実施例の製造工程の一部である。
【図17】本発明の第1の実施例の製造工程の一部である。
【図18】本発明の第1の実施例の製造工程の一部である。
【図19】本発明の第1の実施例の製造工程の一部である。
【図20】本発明の第1の実施例の製造工程の一部である。
【図21】本発明の第1の実施例の製造工程の一部である。
【図22】本発明の第1の実施例の製造工程の一部である。
【図23】本発明の第1の実施例の製造工程の一部である。
【図24】本発明の第1の実施例の製造工程の一部である。
【図25】本発明の第1の実施例の製造工程の一部である。
【図26】本発明の第1の実施例の製造工程の一部である。
【図27】本発明の第1の実施例の製造工程の一部である。
【図28】本発明の第1の実施例の製造工程の一部である。
【図29】本発明の第1の実施例の製造工程の一部である。
【図30】本発明の第1の実施例の製造工程の一部である。
【図31】本発明の第1の実施例の製造工程の一部である。
【図32】本発明の第2の実施例のCMOSインバーターの等価回路図である。
【図33】本発明の第2の実施例のCMOSインバーターの平面図である。
【図34】本発明の第2の実施例のCMOSインバーターの断面図である。
【図35】本発明の第2の実施例の製造工程の一部である。
【図36】本発明の第2の実施例の製造工程の一部である。
【図37】本発明の第2の実施例の製造工程の一部である。
【図38】本発明の第2の実施例の製造工程の一部である。
【図39】本発明の第2の実施例の製造工程の一部である。
【図40】本発明の第1の実施例の他のCMOSインバーターの等価回路図である。
【図41】本発明の第1の実施例の他のCMOSインバーターの平面図である。
【図42】本発明の第1の実施例の他のCMOSインバーターの断面図である。
【図43】本発明の第3の実施例のCMOSインバーターの等価回路図である。
【図44】本発明の第3の実施例のCMOSインバーターの平面図である。
【図45】本発明の第3の実施例のCMOSインバーターの断面図である。
【図46】本発明の第4の実施例のCMOSインバーターの平面図である。
【図47】本発明の第5の実施例のNMOSインバーターの等価回路図である。
【図48】本発明の第5の実施例のNMOSインバーターの平面図である。
【図49】本発明の第6の実施例のNMOSインバーターの断面図である。
【図50】本発明の第6の実施例のNMOSインバーターの等価回路図である。
【図51】本発明の第6の実施例のNMOSインバーターの平面図である。
【図52】本発明の第6の実施例のNMOSインバーターの断面図である。
【図53】本発明の第7の実施例のCMOSインバーターの等価回路図である。
【図54】本発明の第7の実施例のCMOSインバーターの平面図である。
【図55】本発明の第7の実施例のCMOSインバーターの断面図である。
【図56】本発明の第7の実施例の製造工程の一部である。
【図57】本発明の第7の実施例の製造工程の一部である。
【図58】本発明の第7の実施例の製造工程の一部である。
【図59】本発明の第7の実施例の製造工程の一部である。
【図60】本発明の第7の実施例の製造工程の一部である。
【図61】本発明の第7の実施例の製造工程の一部である。
【図62】本発明の第7の実施例の製造工程の一部である。
【図63】本発明の第7の実施例の製造工程の一部である。
【図64】本発明の第7の実施例の製造工程の一部である。
【図65】本発明の第7の実施例の製造工程の一部である。
【図66】本発明の第7の実施例の製造工程の一部である。
【図67】本発明の第7の実施例の製造工程の一部である。
【図68】本発明の第7の実施例の製造工程の一部である。
【図69】本発明の第7の実施例の製造工程の一部である。
【図70】本発明の第8の実施例のCMOSインバーターの等価回路図である。
【図71】本発明の第8の実施例のCMOSインバーターの平面図である。
【図72】本発明の第8の実施例のCMOSインバーターの断面図である。
【図73】本発明の第8の実施例の製造工程の一部である。
【図74】本発明の第8の実施例の製造工程の一部である。
【図75】本発明の第8の実施例の製造工程の一部である。
【図76】本発明の第8の実施例の製造工程の一部である。
【図77】本発明の第8の実施例の製造工程の一部である。
【図78】本発明の第8の実施例の製造工程の一部である。
【図79】本発明の第8の実施例の製造工程の一部である。
【図80】本発明の第8の実施例の製造工程の一部である。
【図81】本発明の第8の実施例の製造工程の一部である。
【図82】本発明の第8の実施例の製造工程の一部である。
【図83】本発明の第8の実施例の製造工程の一部である。
【図84】本発明の第8の実施例の製造工程の一部である。
【図85】本発明の第8の実施例の製造工程の一部である。
【図86】本発明の第8の実施例の製造工程の一部である。
【図87】本発明の第8の実施例の製造工程の一部である。
【図88】本発明の第8の実施例の製造工程の一部である。
【図89】本発明の第8の実施例の製造工程の一部である。
【図90】本発明の第8の実施例の製造工程の一部である。
【図91】本発明の第9の実施例のCMOSインバーターの等価回路図である。
【図92】本発明の第9の実施例のCMOSインバーターの平面図である。
【図93】本発明の第9の実施例のCMOSインバーターの断面図である。
【図94】本発明の第10の実施例のCMOSインバーターの等価回路図である。
【図95】本発明の第10の実施例のCMOSインバーターの平面図である。
【図96】本発明の第10の実施例のCMOSインバーターの断面図である。
【図97】本発明の第10の実施例の製造工程の一部である。
【図98】本発明の第10の実施例の製造工程の一部である。
【図99】本発明の第10の実施例の製造工程の一部である。
【図100】本発明の第10の実施例の製造工程の一部である。
【図101】本発明の第10の実施例の製造工程の一部である。
【図102】本発明の第10の実施例の製造工程の一部である。
【図103】本発明の第10の実施例の製造工程の一部である。
【図104】本発明の第10の実施例の製造工程の一部である。
【図105】本発明の第10の実施例の製造工程の一部である。
【図106】本発明の第10の実施例の製造工程の一部である。
【図107】本発明の第10の実施例の製造工程の一部である。
【図108】本発明の第10の実施例の製造工程の一部である。
【図109】本発明の第10の実施例の製造工程の一部である。
【図110】本発明の第10の実施例の製造工程の一部である。
【図111】本発明の第11の実施例のCMOSインバーターの等価回路図である。
【図112】本発明の第11の実施例のCMOSインバーターの平面図である。
【図113】本発明の第11の実施例のCMOSインバーターの断面図である。
【図114】本発明の第12の実施例のCMOSインバーターの等価回路図である。
【図115】本発明の第12の実施例のCMOSインバーターの平面図である。
【図116】本発明の第12の実施例のCMOSインバーターの断面図である。
【図117】本発明の第12の実施例の製造工程の一部である。
【図118】本発明の第12の実施例の製造工程の一部である。
【図119】本発明の第12の実施例の製造工程の一部である。
【図120】本発明の第12の実施例の製造工程の一部である。
【図121】本発明の第12の実施例の製造工程の一部である。
【図122】本発明の第12の実施例の製造工程の一部である。
【図123】縦型トランジスタの従来例である。
【図124】縦型トランジスタの従来例である。
【図125】従来の縦型トランジスタの製造方法である。
【図126】従来の縦型トランジスタの製造方法である。
【図127】従来の縦型トランジスタの製造方法である。
【図128(a)】縦型トランジスタの従来例である。
【図128(b)】縦型トランジスタの従来例である。
【図128(c)】縦型トランジスタの従来例である。
【図128(d)】縦型トランジスタの従来例である。
【図128(e)】縦型トランジスタの従来例である。
【図129】従来の縦型トランジスタの製造方法である。
【符号の説明】
【0297】
1、101、201、301、401、451、501、601、701、801、901、1001、1101、1200:埋め込み酸化膜
2、102、202、302、402、452、502、602、702、802、902、1002、1102:平面状シリコン層
3、103、203、303、503、603、703、803、903、1003、1103、1201、1312、1503、1507、1523、1527、1542、1545、1562、1565、1572:N+ドレイン拡散層
4、104、204、304、704、804、904、1004、1104、1211、1310、1504、1508、1524、1528、1546、1562、1566、1573:P+ドレイン拡散層
5、105、205、305、505、605、705、805、905、1005、1105、1204、1510、1530、1548、1568、1575、1606、1509、1529、1547、1567、1574:NMOS柱状シリコン層
6a、106a、206a、306a、706a、806a、906a、1006a、1106a、1214a、6b、106b、206b、306b、706b、806b、906b、1006b、1106b、1214b、1305、1510、1530、1548、1568、1575:PMOS柱状シリコン層
505、605:駆動NMOS柱状シリコン層
506、606:負荷NMOS柱状シリコン層
7、107、207、307、507、607、707、807、907、1007、1107、1207:ゲート絶縁膜
8、108、208、308、408、458、708、808、908、1008、1108:NMOSゲート電極
8a、108a、208a、308a、408a、458a、708a、808a、908a、1008a、1108a、8b、108b、208b、308b、408b、458b、708b、808b、908b、1008b、1108b:PMOSゲート電極
8c、108c、208c、308c,508c、608c、708c、808c、908c、1008c、1108c、8d、108d、208d、308d、408d、708d、808d、908d、1008d、1108d、408e、458e:ゲート配線
9、109、209、309、509a、609a、509b、609b、709、809、909、1009、1109、1205、1311、1511、1531、1549、1511、1531、1549、1569、1576:N+ソース拡散層
10a、110a、210a、310a、710a、810a、910a、1010a、1110a、10b、110b、210b、310b、710b、810b、910b、1010b、1110b、1215、1309、1512、1532、1550、1570、1577:P+ソース拡散層
11、111、211、311、511、611、711、811、911、1011、1111、1203:ドレイン部シリサイド
12、112、212、312、512、612、712、812、912、1012、1112、1206:ソース部シリサイド
1210:第1の絶縁膜
13、113、213、312、513、613、713、813、913、1013、1113:シリコン窒化膜
14、114、214、314、514、614、714、814、914、1014、1114:シリコン酸化膜
15、115、215、315、415、465、515、715、815、915、1015、1115、1209c:ドレイン拡散層上コンタクト
16、116、216、316、416、466、516、616、616a、716、816、916、1016、1116、1209d:NMOSソース拡散層上コンタクト
16a、116a、216c、316a、416a、466a、716a、816a、916a、1016a、1116a、16b、116b、216b、416b、466b、716b、816b、916b、1016b、1116b、1209e:PMOSソース拡散層上コンタクト
316c:長方形形状コンタクト
17a、117a、217a、317c、417c、467c、517a、617a、717a、817a、917a、1017a、1117a、17b、117b、217b、317b、717b、817b、917b、1017b、1117b、1209a、1209b:ゲート配線上コンタクト
18、718、818、1018:シリコン窒化膜ハードマスク
19、819:犠牲酸化膜
20:注入用レジスト
40:シリサイド領域形成用レジスト
21、821:シリコン酸化膜
22、722、822、1022:ゲート形成用シリコン窒化膜
23、723、823、1023:シリコン窒化膜サイドウォール
24、724、824、1024:ゲートレジスト
25、725、825、1025:シリコン窒化膜
527:ソースゲート共通コンタクト
628:ドレインゲート共通コンタクト
80、729、880:ゲート導電膜
30a、130a、230a、330a、530a、630a、730a、830a、930a、1030a、1130a、30b、130b、230b、330b、430b、530b、630b、730b、830b、930b、1030b、1130b:入力端子用配線
31、131、231、331、431、531、631、731、831、931、1031、1131:出力端子用配線
32、132、232、332、432、532、632、732、832、932、1032、1132:接地配線
33、133、233、333、433、533、633、733、833、933、1033、1133:電源配線
508a、608a:駆動NMOSゲート電極
508b、608b:負荷NMOSゲート電極
1029、1129:ポリシリコン膜
1040、1140:薄い金属膜
1041、1141:ゲート上シリサイド
1223、1224:エピタキシャルシリコン層
1301:シリコン基板
1302、1302、1502、1522:Nウェル
1303、1501、1521、1541:Pウェル
1304、1505、1525、1551:LOCOS
1308、1506、1526、1544、1564、1578:ゲート電極
1401、1411、1421、1607:柱状シリコン層
1405、1415、1425:ゲート配線
1404、1414、1424:ゲート配線用レジスト
1402、1412、1422、1605:ゲート絶縁膜
1403、1413、1423:ゲート電極
1601、1603:シリコン酸化膜
1602:ゲート導電体
1604:コンタクトホール
Qn11、Qn21、Qn31、Qn41、Qn51、Qn81、Qn91、Qn101、Qn111、Qn121、Qn131:NMOSトランジスタ
Qp11、Qp21、Qp31、Qp41、Qp51、Qp81、Qp91、Qp101、Qp111、Qp121、Qp131、Qp12、Qp22、Qp32、Qp42、Qp52、Qp82、Qp92、Qp102、Qp112、Qp122、Qp132:PMOSトランジスタ
QD1、QD2:駆動NMOSトランジスタ
QL1、QL2:負荷NMOSトランジスタ
【技術分野】
【0001】
本発明は半導体装置およびその製造方法に関し、特に柱状半導体を有し、その側壁をチャネル領域とし、ゲート電極がチャネル領域を取り囲むように形成された縦型MOSトランジスタであるSGT(Surrounding Gate Transistor)の構造およびその製造方法に関する。
【背景技術】
【0002】
半導体装置の高集積化、高性能化を実現するため、半導体基板の表面に柱状半導体を形成し、その側壁に柱状半導体層を取り囲むように形成されたゲートを有する縦型トランジスタSGTが提案された(例えば、特許文献1および特許文献2)。SGTはソース、ゲート、ドレインが垂直方向に配置されるため、従来のプレーナー型トランジスタに比べて占有面積を大幅に縮小することができる。また、ゲートがチャネル領域を取り囲んでいるため、柱状半導体寸法を縮小するにつれて、ゲートによるチャネル制御性を効果的に向上させることができ、急峻なサブスレッショルド特性が得られる。さらに、柱状半導体が完全空乏化するように柱状半導体濃度と寸法を設定することにより、チャネル領域の電界緩和によるモビリティーの向上が期待できる。このため、SGTを用いると従来のプレーナー型トランジスタに比べて、高集積化と高性能化を同時に実現することができる。
【0003】
SGTの形成方法として主に以下の2つの方法がある。第1のSGT形成方法は特許文献1の方法であり、先に柱状半導体層をエッチングにより形成した後、柱状半導体層上にゲート絶縁膜およびゲート導電膜を所望の膜厚だけ成膜して、ゲート電極をエッチングにより形成する方法である。第2のSGT形成方法は特許文献2の方法であり、先にゲート導電膜を成膜して、このゲート導電幕を貫通するようにコンタクトホールを形成し、コンタクトホールの内側にゲート絶縁膜および柱状半導体層を成膜して形成する方法である。以下にこれらの2つの方法を使用した従来例について、トランジスタによって形成される回路を含む半導体装置及びその製造方法として、簡単のために回路構成の単純なインバーターを含む半導体装置及びその製造方法を例として説明する。
【0004】
まず、第1の方法をとっている特許文献1のSGTの従来例について説明する。特許文献1のSGTを用いて設計したCMOSインバーターの等価回路を図123(a)に、CMOSインバーターのレイアウトを図123(b)に、図123(b)のレイアウトにおけるA−A’のカットラインの断面構造を図123(c)に示す。図123(b)、(c)を参照すると、Si基板1301上にNウェル1302およびPウェル1303が形成され、Si基板表面にはNウェル領域にPMOSを形成する柱状シリコン層1305が形成され、Pウェル領域にNMOSを形成する柱状シリコン層1306が形成され、それぞれの柱状シリコン層を取り囲むようにゲート1308が形成される。PMOSを形成する柱状半導体の底部に形成されるP+ドレイン拡散層1310およびNMOSを形成する柱状半導体の底部に形成されるN+ドレイン拡散層1312は出力端子Vout14に接続され、PMOSを形成する柱状シリコン層上部に形成されるソース拡散層1309は電源電位Vcc14に接続され、NMOSを形成する柱状シリコン層上部に形成されるソース拡散層1311は接地電位Vss14に接続され、PMOSとNMOSの共通のゲート1308は入力端子Vin14に接続されることによりCMOSインバーターを形成する。
【0005】
上記従来例においてはソース、ゲート、ドレインが垂直方向に配置されるため、トランジスタ自体の占有面積は従来のプレーナー型トランジスタより小さい。しかし、素子分離をLOCOSで形成しているため、素子分離幅が大きくなり、集積回路における面積効率が低く、SGTによる面積縮小の効果を十分に生かすことができない。また、このSGT構造においては、ドレイン拡散層(1310、1312)を低抵抗化することが必要であるが、低抵抗化のためにドレイン拡散層(1310、1312)をコンタクトで裏打ちする場合には、ドレイン拡散層上のほとんどの領域にコンタクトを形成しなくてはならないので、第1層配線の引き回しの自由度が著しく制限される。
【0006】
また、以下に特許文献1におけるSGTを用いたDRAMのNMOSセンスアンプの例を示す。図124(a)はNMOSセンスアンプの等価回路図であり、図124(b)はNMOSセンスアンプの平面図であり、図124(c)は図124(b)の平面図におけるA−A’のカットラインの断面構造である。
図124(a)を参照すると、NMOSであるQn151およびQn152によってフリップフロップが形成され、NMOSであるQn151およびQn152はそれぞれビット線であるBLおよびBLBに接続される。また、Qn151およびQn152はセンスアンプを活性化するためのNMOSであるQn153に接続され、Qn153のソースは接地電位であるVss15に接続される。
【0007】
図124(b)、(c)を参照すると、Si基板1321上にPウェル1322が形成され、Si基板表面には複数の柱状シリコン層(1323〜1328)が形成される。2つの柱状シリコン層(1327、1328)によってセンスアンプを構成するNMOSであるQn151が形成され、他の2つの柱状シリコン層(1324、1325)によってセンスアンプを構成する他のNMOSであるQn152が形成される。それぞれの柱状シリコン層の外周にゲート絶縁膜1329およびゲート電極1330が形成される。また、それぞれの柱状シリコン層の下部、上部にはそれぞれソース、ドレインとなるN型拡散層(1331、1332)が形成される。対を成すビット線BL1333およびBLB1334は、多結晶シリコン膜によってそれぞれMOSトランジスタQn151、Qn152のドレイン拡散層、即ち柱状シリコン層上部のN+拡散層1332上に形成されるコンタクトにより接続される。トランジスタQn152のゲート電極1330は図124(b)のレイアウトで左斜め上にある柱状シリコン層1323の上部まで取り出され、コンタクトを経由してビット線BL1333に接続されている。トランジスタQn151のゲート電極1330は図124(b)のレイアウトで右斜め下にある柱状シリコン層1326の上部まで取り出され、コンタクトを経由してビット線BLB1334に接続されている。柱状シリコン層(1323、1326)はMOSトランジスタを形成するために設けられているのではなく、ビット線をゲート電極に接続する際のビット線コンタクトを確実にするための台座として設けられている。柱状シリコン層の底部に形成されたソース拡散層1331は共通のソースノードであり、コンタクト1335によって、接地電位であるVss15に接続される。また、図には示していないが、同じビット線に沿って、PMOSよりなるPMOSセンスアンプが同様の構造とレイアウトにより形成される。
【0008】
上記のセンスアンプにおいては、接地配線に接続されるコンタクト1335から隣接するトランジスタまでのソース拡散層1331の距離が長くなるので、コンタクトによるソース拡散層1331の裏打ちが必須である。しかし、このような複雑なレイアウトの回路においてはソース拡散層をコンタクトで裏打ちすることが困難であるので、ソース拡散層の寄生抵抗が高くなり、回路性能が劣化してしまう。
【0009】
これらのSGTの従来例における柱状シリコン層およびゲート電極形成プロセスフローの概要を図125に示す。以下にこのプロセスフローについて説明する。図125(a)において、シリコン基板上に柱状シリコン層1401をエッチングすることにより形成する。図125(b)において、ゲート絶縁膜1402を成膜する。図125(c)において、ゲート導電膜1403を成膜する。図125(d)において、ゲート配線用のレジスト1404を、柱状シリコン層を取り囲むゲート導電膜と接するように形成する。図125(e)において、ゲートエッチを行う。この工程において、SGTのゲート電極およびゲート配線1405を形成する。図125(f)において、レジストを剥離する。
【0010】
このSGT形成方法においては、図125(d)においてレジスト1404を柱状シリコン層の側壁のゲート導電膜とちょうど接するように形成しなくてはいけないので、ゲート配線形成のプロセスマージンが小さく、安定して製造することは困難である。この点に関して、以下に説明する。
【0011】
図126に図125(d)においてゲート配線レジスト1404が右にズレた場合の工程図を示す。図126(d)は露光のアライメント時にレジストが右にズレた場合である。このとき、レジスト1414と柱状シリコン層1411の側壁の間にスペースが生じる。図126(e)において、ゲートエッチを行う。図126(f)において、レジストを剥離する。この場合、SGTのゲート電極1413とゲート配線1415は断線してしまう。
【0012】
続いて、図127に図125(d)においてゲート配線レジスト1404が左にズレた場合の工程図を示す。図127(d)は露光のアライメント時にレジストが左にズレた場合である。このとき、レジスト1424と柱状シリコン層1421上部のゲート電極の間で重なり部1426が生じる。図127(e)において、ゲートエッチを行う。図127(f)において、レジストを剥離する。この場合、SGTのゲート電極1423はレジストが形成される側で形状異常1427が生じてしまう。
【0013】
上記のような、アライメント起因のレジストのズレはウェハー上の様々なパターンやウェハー上の位置によっては必ず生じてしまうため、このSGT形成方法においてはゲート配線形成のプロセスマージンが極端に小さくなる。
【0014】
次に、第2の方法の方法を用いている特許文献2のSGTの従来例について説明する。特許文献2のSGTを用いて設計したCMOSインバーターの断面構造を図128(a)〜(e)に示した。図128(a)に示されるように、Si基板上にNウェル1502およびPウェル1501が形成され、Si基板表面にはNウェル領域にP+拡散層1504が形成され、Pウェル領域にN+拡散層1503が形成され、P+拡散層1504とN+拡散層1503はLOCOS1505により分離されている。P+拡散層1504上にはPMOSを形成する柱状シリコン層1510が形成され、N+拡散層上にはNMOSを形成する柱状シリコン層1509が形成され、それぞれの柱状シリコン層を取り囲むようにゲート1506が形成される。図には示されていないが、PMOSを形成する柱状シリコン層下部の拡散層1504は電源電位に接続され、NMOSを形成する柱状シリコン層下部の拡散層1503は接地電位に接続され、ゲート電極1506は入力電位に接続される。また、NMOSおよびPMOSを形成する柱状シリコン層上部の拡散層(1512、1511)は配線層1513に接続され、配線層1513は出力電位に接続される。
【0015】
図128(a)の構造のSGTにおいては特許文献1のSGT構造と同様にLOCOSで素子分離を行うため、素子分離幅が大きくなり、集積回路における面積効率が低く、SGTによる面積縮小の効果を十分に生かすことができない。
【0016】
図128(b)の従来例においても図128(a)と同様の構成にてインバーターが形成されている。図128(b)においては、NMOSおよびPMOSのシリコン層上部の拡散層1531と1532をシリサイド層1533によって接続し、シリサイド層1533上に形成されたコンタクトを通して配線層1534に接続される。
【0017】
この構造においては、NMOSとPMOSのシリコン層上部の拡散層をシリサイド層1533により接続しているため、配線層のレイアウトが容易になる。しかし、インバーターの面積に関しては、柱状シリコン層下部の拡散層(1523、1524)と素子分離1525の面積によって決まってしまうので、図128(a)と比べて小さくすることはできない。また、製造工程を追加してシリサイド層の形成およびパターニングを行うため、製造工程数が多くなってしまう。また、図128(a)、(b)のインバーターともに特許文献1のSGTと同様に、ソース拡散層における寄生抵抗が大きく、回路性能が劣化する要因となる。
【0018】
図128(c)、(d)においてはインバーターの構成が図128(a)、(b)の場合と異なるため、以下に図128(c)を例に説明する。
【0019】
図128(c)を参照して、Si基板にPウェル1541が形成され、Si基板表面にはN+拡散層1542が形成され、N+拡散層表面にはシリサイド層1543が形成される。また、N+拡散層1542及びシリサイド層1543はLOCOS1551により分離されている。シリサイド層1543上にはPMOSを形成する柱状シリコン層1548およびNMOSを形成する柱状シリコン層1547が形成され、それぞれの柱状シリコン層を取り囲むようにゲート1544が形成される。図には示されていないが、シリサイド層1543は出力電位に接続され、ゲート電極1544は入力電位に接続され、PMOSを形成する柱状シリコン層上部の拡散層1550は電源電位に接続され、NMOSを形成する柱状シリコン層下部の拡散層1549は接地電位に接続される。このインバーターにおいては、図128(a)、(b)と異なり、出力電位が基板側に出力される。
【0020】
図128(c)の構造においては、出力電位が基板側に出力されるため、柱状シリコン層1548底部のP+拡散層領域1546および柱状シリコン層1547底部のN+拡散層領域1545がシリサイド層1543を介して接続される構造になっており、P+拡散層1546とN+拡散層1545を分離するための素子分離が必要ないので、図128(a)、(b)のインバーターと比べるとインバーターの占有面積は小さくなる。
【0021】
しかし、この構造では、柱状シリコン層底部のシリサイド層1543を形成した後で、トランジスタを形成しなければならない。通常、シリサイド層は耐熱性が低く、特に65nm世代以降の微細なデバイスに採用されているニッケルシリサイド(NiSi)の場合には、その耐熱性は500〜600℃程度である。このため、トランジスタ形成に必要な1000℃程度の不純物活性化熱処理が加わるとシリサイド層は過剰反応してしまい高抵抗化やリーク電流の増加の原因となる。したがって、この従来例の構造においては実際には安定して製造することは困難である。さらに、柱状シリコン層底部にシリサイド層1543が存在しているため、柱状シリコン層の成長時においてシリコンをエピタキシャル成長により形成することができないので、トランジスタ特性が著しく低下してしまう。
【0022】
図128(d)の従来例においても、(c)のインバーターと同様に出力電位が基板側に形成されている。この従来例では、柱状シリコン層1568底部のP+拡散層領域1566とSi基板上のN+拡散層1562の界面にシリサイド層1563を形成することにより、NMOSを形成する柱状シリコン層1567底部のN+拡散層1565と基板上のN+拡散層1562が接続しているため、N+拡散層とP+拡散層を分離するための素子分離が必要ないので、インバーターの占有面積は小さくなる。しかし、この従来例においても、図128(b)と同様にシリサイド層形成後にトランジスタが形成されるため、シリサイド層の耐熱性の問題のため、安定して製造することは困難である。さらに、図128(c)の場合と同様に、PMOS柱状シリコン層底部にシリサイド層1563が存在しているため、PMOSの柱状シリコン層の成長時においてシリコンをエピタキシャル成長により形成することができないので、トランジスタ特性が著しく低下してしまう。
【0023】
図128(e)には、図128(a)〜(d)と同様の製造方法を用いてSOI基板上に形成されたSGTのインバーターについて記述している非特許文献1における従来例を示す。この従来例においては、インバーターがSOI基板上に形成されるため、ウェルを形成する必要がなく、素子分離幅を縮小することができるので、同様のインバーター構造を持つ図128(a)、(b)に比べると、素子分離幅の縮小分だけインバーターの占有面積を縮小することができる。
【0024】
以下にこのインバーターについて説明する。図128(e)に示されるように、埋め込み酸化膜1571上にN+ソース拡散層1572およびP+ソース拡散層1573が形成され、N+ソース拡散層1572上にはNMOSを形成する柱状シリコン層1574が形成され、P+ソース拡散層上にはPMOSを形成する柱状シリコン層1575が形成される。また、NMOSを形成する柱状シリコン層1574の上部にはN+ドレイン拡散層1576が形成され、PMOSを形成する柱状シリコン層1575上にはP+ドレイン拡散層1577が形成される。それぞれの柱状シリコン層の周囲にはゲート1578が形成される。N+ソース拡散層1572は配線層1579から延びるコンタクトを経由して接地電位に接続され、P+ソース拡散層1573は配線層1580から延びるコンタクトを経由して電源電位に接続され、NMOSおよびPMOSを形成する柱状シリコン層上部の拡散層(1576、1577)は配線層1581から延びるコンタクトを経由して出力電位に接続される。
【0025】
本従来例においては、図128(a)、(b)と同様に、出力電位が配線側に形成されるため、基板側に素子分離が必要になる。しかし、SOI基板を使用しているため、ウェルを形成する必要がないので、ソース拡散層(1572、1573)をエッチングにより分離するだけで素子分離幅を形成することができる。このため、素子分離にLOCOSを用いた図128(a)、(b)のインバーターよりも素子分離幅の縮小分だけ占有面積を縮小することができる。しかし、この従来例についても、ソース拡散層における寄生抵抗が大きく、回路性能が劣化する要因となる。
【0026】
以上より、図128(a)〜(e)に示したいずれのインバーターにおいても、ソース拡散層の寄生抵抗による回路性能の低下を避けることができない。
【0027】
図128(a)〜(e)に示されたSGTにおける柱状シリコン層およびゲート電極形成プロセスフローの概要を図129に示す。以下にこのプロセスフローについて説明する。
【0028】
図129(a)において、シリコン基板上にシリコン酸化膜1601、ゲート導電体1602、シリコン酸化膜1603の順で成膜する。図129(b)において、シリコン酸化膜1603、ゲート導電体1602、シリコン酸化膜1601を貫通するようにコンタクトホール1604を形成する。図129(c)において、コンタクトホールの内壁にゲート絶縁膜1605を形成する。図129(d)において、エピタキシャル成長によりシリコンをコンタクトホール内に成膜して、柱状シリコン層1606を形成する。図129(e)において、柱状シリコン層上部を分離する。
【0029】
このSGT形成方法において、柱状シリコン層を形成するためのコンタクトホールとゲート配線パターンを同一のリソグラフィー工程において形成する場合には、ゲートのパターニングが複雑になり、SGTのゲート電極の膜厚を薄く形成することが非常に困難であるためゲート電極が占める面積は大きくなる。また、柱状シリコン層を形成するためのコンタクトホールとゲート配線パターンを別々のリソグラフィー工程で形成する場合には、両工程における重ね合わせのズレや寸法のズレを考慮して、柱状シリコン層を取り囲むゲート電極が占めるの面積を必要以上に大きく形成しなくてはならない。よっていずれの場合においても、ゲート電極の占める面積は実際に必要な面積より増えるため、回路の占有面積が増加することになる。
【0030】
上記の2つのSGT形成方法において最も異なる点として、以下の点が挙げられる。
【0031】
第1の方法においては、柱状シリコン層は単結晶であるシリコン基板をエッチングすることにより形成されているため、犠牲酸化や水素アニール(非特許文献2)等の表面処理を行うことによってエッチング等によって生じるチャネル部の欠陥や凹凸を回復させることが容易である。このため、チャネル部において高いキャリア移動度を実現することができ、高性能なトランジスタ特性が得られやすい。
【0032】
一方、第2の方法においては、柱状シリコン層はコンタクトホールの中にエピタキシャル成長されたシリコンによって形成されているが、一般的にはコンタクトホールの側壁にはエッチング時に形成される凹凸が存在しており、このような凹凸を除去することは困難である。したがって、コンタクトホール側壁に形成されるチャネル部表面にも凹凸が転写されるため、キャリアの移動度は低くなり、高性能なトランジスタを形成するのは困難である。また、現在製造されている65nm世代のLSIのコンタクトホールサイズは80nm程度であり、今後さらにコンタクトホールが微細化していくことを考慮すると、このような微細なコンタクトホールの底部からエピタキシャルシリコンを十分な歩留まりで成膜することは難しい。
【0033】
【特許文献1】特開平2−188966号公報
【特許文献2】特開平7−99311号公報
【非特許文献1】S.Maeda et al.、“Impact of a Vertical Φ−Shape Transistor Cell for 1 Gbit DRAM and Beyond”、IEEE TRANSACTION ON ELECTRON DEVICES、1995年12月、VOL.42、NO.12、pp.2117−2124
【非特許文献2】Y.−K Choi et al.,“FinFET Process Refinements for Improved Mobility and Gate Work Function Engineering”、International Electron Device Meeting Technical Digest,2002年、p.259
【発明の開示】
【発明が解決しようとする課題】
【0034】
したがって、高集積化かつ高性能で高い歩留まりのSGTの実現には、第1の方法によるSGTの構造及び形成方法が、第2の方法によるSGTの構造及び形成方法に比べて優れているが、第1の方法によるSGTの構造及び形成方法においては、以下の課題がある。
【0035】
第1に、素子の面積縮小及び面積効率のよい素子分離を実現し、回路の占有面積を低減すること。第2に、トランジスタの性能を向上するために、ソースドレイン部の寄生容量及び寄生抵抗を低減すること。第3に、ゲート配線の形成において広いプロセスマージンを持つプロセスを実現すること。
【0036】
本発明は上記の問題点を鑑みてなされたもので、従来のSGTに比べてより高集積化かつ高性能化が可能なSGTおよびその製造方法を提案することを目的とする。
【課題を解決するための手段】
【0037】
本発明の第1の態様は、基板上の絶縁膜上に平面状半導体層及び複数の前記平面状半導体層上の柱状半導体層を形成する工程と、前記平面状半導体層を素子に分離する工程と、 前記平面状半導体層に不純物領域を形成する工程と、前記平面状半導体層及び前記基板上の絶縁膜上に、所定の高さまで第3の絶縁膜を形成する工程と、前記柱状半導体層及び前記第3の絶縁膜上に第1の絶縁膜を形成する工程と、前記第1の絶縁膜上に、前記柱状半導体層が埋没するように導電膜を形成する工程と、前記第1の絶縁膜及び前記導電膜をエッチバックし、前記第1の絶縁膜及び前記導電膜を所望の高さに形成する工程と、前記導電膜、前記第1の絶縁膜及び前記第3の絶縁膜を選択的にエッチングにより除去し、一体化したゲート電極及びゲート配線を形成する工程と、前記柱状半導体層の各々の上部に、前記柱状半導体層の各々の下部の平面状半導体層に形成された不純物領域と同じ導電型の不純物領域を形成する工程と、前記複数の柱状半導体層の各々に対応する複数のMOSトランジスタのうち、第1のMOSトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部と第2のMOSトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部とを接続する第1のシリサイド層を形成する工程とを含むことを特徴とする半導体装置の製造方法を提供するものである。
【0038】
好ましくは、前記平面状半導体層及び前記基板上の絶縁膜上に、所定の高さまで第3の絶縁膜を形成する工程は、前記基板上の絶縁膜及び前記平面上半導体層上に、前記柱状半導体層が埋没するように第3の絶縁膜を形成する工程と、前記第3の絶縁膜上面を平坦化する工程と、前記第3の絶縁膜をエッチバックし、所定の高さに形成する工程とを含む。
【0039】
好ましくは、前記第1の絶縁膜及び前記導電膜をエッチバックし、前記第1の絶縁膜及び前記導電膜を所望の長さに形成する工程の前処理工程として、前記導電膜上面を平坦化する工程を更に含む。
【0040】
本発明の第2の態様は、基板上の絶縁膜上に平面状半導体層、複数の前記平面状半導体層上の柱状半導体層及び前記複数の柱状半導体層上のストッパー膜を形成する工程と、前記平面状半導体層を素子に分離する工程と、前記平面状半導体層に不純物領域を形成する工程と、前記基板上の絶縁膜及び前記平面上半導体層上に、前記柱状半導体層が埋没するように第3の絶縁膜を形成する工程と、上面を前記ストッパー膜をストッパーとしてCMPにより平坦化する工程と、前記第3の絶縁膜をエッチバックし、所定の高さに形成する工程と、その後に表面の少なくとも一部に第1の絶縁膜を形成する工程と、前記第1の絶縁膜上に導電膜を形成する工程と、前記第1の絶縁膜上に、前記柱状半導体層が埋没するように導電膜を形成する工程と、その後に上面を前記ストッパー膜をストッパーとしてCMPにより平坦化する工程と、前記第1の絶縁膜及び前記導電膜をエッチバックし、前記第1の絶縁膜及び前記導電膜を所望の長さに形成する工程と、前記導電膜、前記第1の絶縁膜及び第3の絶縁膜を選択的にエッチングにより除去し、一体化したゲート電極及びゲート配線を形成する工程と、前記柱状半導体層の各々の上部に、前記柱状半導体層の各々の下部の平面状半導体層に形成された不純物領域と同じ導電型の不純物領域を形成する工程と、前記複数の柱状半導体層の各々に対応する複数のMOSトランジスタのうち、第1のMOSトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部と第2のMOSトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部とを接続する第1のシリサイド層を形成する工程とを含むことを特徴とする半導体装置の製造方法を提供するものである。
【0041】
好ましくは、前記導電膜及び前記第1の絶縁膜を選択的にエッチングにより除去し、一体化したゲート電極及びゲート配線を形成する工程は、表面に第1の保護膜を形成する工程と、前記第1の保護膜をエッチバックし、前記所望の長さに形成された柱状半導体層側面の前記導電膜及び前記第1の絶縁膜の上部に所望の膜厚の第1の保護膜サイドウォールを形成する工程と、前記導電膜、前記第1の絶縁膜及び前記第3の絶縁膜を選択的にエッチングにより除去し、一体化したゲート電極及びゲート配線を形成し、前記第1の保護膜サイドウォールの保護によって、前記一体化したゲート電極及びゲート配線の少なくとも一部を前記所望の膜厚に形成する工程とを含む。
【0042】
本発明の第3の態様は、基板上の絶縁膜上に平面状半導体層及び複数の前記平面状半導体層上の柱状半導体層を形成する工程と、前記平面状半導体層を素子に分離する工程と、前記平面状半導体層に不純物領域を形成する工程と、前記平面状半導体層及び前記基板上の絶縁膜上に、所定の高さまで第3の絶縁膜を形成する工程と、前記柱状半導体層及び前記第3の絶縁膜上に第1の絶縁膜を形成する工程と、前記第1の絶縁膜上に薄い導電膜を形成する工程と、前記薄い導電膜上に、前記柱状半導体層が埋没するようにポリシリコン層を形成する工程と、前記第1の絶縁膜、薄い導電膜及びポリシリコン層をエッチバックし、前記第1の絶縁膜、薄い導電膜及びポリシリコン層を所望の長さに形成する工程と、前記第3の絶縁膜、前記第1の絶縁膜、薄い導電膜及びポリシリコン層を選択的にエッチングにより除去し、一体化したゲート電極及びゲート配線を形成する工程と、前記柱状半導体層の各々の上部に、前記柱状半導体層の各々の下部の平面状半導体層に形成された不純物領域と同じ導電型の不純物領域を形成する工程と、前記複数の柱状半導体層の各々に対応する複数のMOSトランジスタのうち、第1のMOSトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部と第2のMOSトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部とを接続する第1のシリサイド層を形成する工程とを含むことを特徴とする半導体装置の製造方法を提供するものである。
【0043】
好ましくは、前記平面状半導体層及び前記基板上の絶縁膜上に、所定の高さまで第3の絶縁膜を形成する工程は、前記基板上の絶縁膜及び前記平面上半導体層上に、前記柱状半導体層が埋没するように第3の絶縁膜を形成する工程と、前記第3の絶縁膜上面を平坦化する工程と、前記第3の絶縁膜をエッチバックし、所定の高さに形成する工程とを含む。
【0044】
好ましくは、前記第1の絶縁膜、薄い導電膜及びポリシリコン層をエッチバックし、前記第1の絶縁膜、薄い導電膜及びポリシリコン層を所望の長さに形成する工程の前処理工程として、前記ポリシリコン層上面を平坦化する工程を更に含む。
【0045】
本発明の第4の態様は、基板上の絶縁膜上に平面状半導体層、複数の前記平面状半導体層上の柱状半導体層及び前記複数の柱状半導体層上のストッパー膜を形成する工程と、前記平面状半導体層を素子に分離する工程と、前記平面状半導体層に不純物領域を形成する工程と、前記基板上の絶縁膜及び前記平面上半導体層上に、前記柱状半導体層が埋没するように第3の絶縁膜を形成する工程と、上面を前記ストッパー膜をストッパーとしてCMPにより平坦化する工程と、前記第3の絶縁膜をエッチバックし、所定の高さに形成する工程と、その後に表面の少なくとも一部に第1の絶縁膜を形成する工程と、前記第1の絶縁膜上に薄い導電膜を形成する工程と、前記薄い導電膜上に、前記柱状半導体層が埋没するようにポリシリコン層を形成する工程と、その後に上面を前記ストッパー膜をストッパーとしてCMPにより平坦化する工程と、前記第1の絶縁膜、薄い導電膜及びポリシリコン層をエッチバックし、前記第1の絶縁膜、薄い導電膜及びポリシリコン層を所望の長さに形成する工程と、前記第1の絶縁膜、薄い導電膜及びポリシリコン層を選択的にエッチングにより除去し、一体化したゲート電極及びゲート配線を形成する工程と、前記柱状半導体層の各々の上部に、前記柱状半導体層の各々の下部の平面状半導体層に形成された不純物領域と同じ導電型の不純物領域を形成する工程と、前記複数の柱状半導体層の各々に対応する複数のMOSトランジスタのうち、第1のMOSトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部と第2のMOSトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部とを接続する第1のシリサイド層を形成する工程とを含むことを特徴とする半導体装置の製造方法を提供するものである。
【0046】
好ましくは、前記第1の絶縁膜、薄い導電膜及びポリシリコン層を選択的にエッチングにより除去し、一体化したゲート電極及びゲート配線を形成する工程は、表面に第1の保護膜を形成する工程と、前記第1の保護膜をエッチバックし、前記所望の長さに形成された柱状半導体層側面の前記第1の絶縁膜、薄い導電膜及びポリシリコン層の上部に所望の膜厚の第1の保護膜サイドウォールを形成する工程と、前記第3の絶縁膜、前記第1の絶縁膜、薄い導電膜及びポリシリコン層を選択的にエッチングにより除去し、一体化したゲート電極及びゲート配線を形成し、前記第1の保護膜サイドウォールの保護によって、前記一体化したしたゲート電極及びゲート配線の少なくとも一部を前記所望の膜厚に形成する工程とを含む。
【0047】
好ましくは、前記一体化したゲート電極及びゲート配線の表面にシリサイド層を形成する工程を更に含む。
【0048】
本発明の第5の態様は、基板上の絶縁膜上に平面状半導体層、複数の前記平面状半導体層上の柱状半導体層を形成する工程と、前記平面状半導体層を素子に分離する工程と、前記平面状半導体層に不純物領域を形成する工程と、その後に表面の少なくとも一部に第1の絶縁膜を形成する工程と、前記第1の絶縁膜上に、前記柱状半導体層が埋没するように導電膜を形成する工程と、前記第1の絶縁膜及び前記導電膜をエッチバックし、前記第1の絶縁膜及び前記導電膜を所望の長さに形成する工程と、前記導電膜及び前記第1の絶縁膜を選択的にエッチングにより除去し、一体化したゲート電極及びゲート配線を形成する工程と、前記柱状半導体層の各々の上部に、前記柱状半導体層の各々の下部の平面状半導体層に形成された不純物領域と同じ導電型の不純物領域を形成する工程と、前記複数の柱状半導体層の各々に対応する複数のMOSトランジスタのうち、第1のMOSトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部と第2のMOSトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部とを接続する第1のシリサイド層を形成する工程とを含むことを特徴とする半導体装置の製造方法を提供するものである。
【0049】
好ましくは、前記第1の絶縁膜及び前記導電膜をエッチバックし、前記第1の絶縁膜及び前記導電膜を所望の長さに形成する工程の前処理工程として、前記導電膜上面を平坦化する工程を更に含む。
【0050】
本発明の第6の態様は、基板上の絶縁膜上に平面状半導体層、複数の前記平面状半導体層上の柱状半導体層及び前記複数の柱状半導体層上のストッパー膜を形成する工程と、前記平面状半導体層を素子に分離する工程と、前記平面状半導体層に不純物領域を形成する工程と、その後に表面の少なくとも一部に第1の絶縁膜を形成する工程と、前記第1の絶縁膜上に、前記柱状半導体層が埋没するように導電膜を形成する工程と、その後に上面を前記ストッパー膜をストッパーとしてCMPにより平坦化する工程と、前記第1の絶縁膜及び前記導電膜をエッチバックし、前記第1の絶縁膜及び前記導電膜を所望の長さに形成する工程と、前記導電膜及び前記第1の絶縁膜を選択的にエッチングにより除去し、一体化したゲート電極及びゲート配線を形成する工程と、前記柱状半導体層の各々の上部に、前記柱状半導体層の各々の下部の平面状半導体層に形成された不純物領域と同じ導電型の不純物領域を形成する工程と、前記複数の柱状半導体層の各々に対応する複数のMOSトランジスタのうち、第1のMOSトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部と第2のMOSトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部とを接続する第1のシリサイド層を形成する工程とを含むことを特徴とする半導体装置の製造方法を提供するものである。
【0051】
好ましくは、前記導電膜及び前記第1の絶縁膜を選択的にエッチングにより除去し、一体化したゲート電極及びゲート配線を形成する工程は、表面に第1の保護膜を形成する工程と、前記第1の保護膜をエッチバックし、前記所望の長さに形成された柱状半導体層側面の前記導電膜及び前記第1の絶縁膜の上部に所望の膜厚の第1の保護膜サイドウォールを形成する工程と、前記導電膜及び前記第1の絶縁膜を選択的にエッチングにより除去し、一体化したゲート電極及びゲート配線を形成し、前記第1の保護膜サイドウォールの保護によって、前記一体化したゲート電極及びゲート配線の少なくとも一部を前記所望の膜厚に形成する工程とを含む。
【0052】
本発明の第7の態様は、基板上の絶縁膜上に平面状半導体層及び複数の前記平面状半導体層上の柱状半導体層を形成する工程と、前記平面状半導体層を素子に分離する工程と、前記平面状半導体層に不純物領域を形成する工程と、その後に表面の少なくとも一部に第1の絶縁膜を形成する工程と、前記第1の絶縁膜上に薄い導電膜を形成する工程と、前記薄い導電膜上に、前記柱状半導体層が埋没するようにポリシリコン層を形成する工程と、前記第1の絶縁膜、薄い導電膜及びポリシリコン層をエッチバックし、前記第1の絶縁膜、薄い導電膜及びポリシリコン層を所望の長さに形成する工程と、前記第1の絶縁膜、薄い導電膜及びポリシリコン層を選択的にエッチングにより除去し、一体化したゲート電極及びゲート配線を形成する工程と、前記柱状半導体層の各々の上部に、前記柱状半導体層の各々の下部の平面状半導体層に形成された不純物領域と同じ導電型の不純物領域を形成する工程と、前記複数の柱状半導体層の各々に対応する複数のMOSトランジスタのうち、第1のMOSトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部と第2のMOSトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部とを接続する第1のシリサイド層を形成する工程とを含むことを特徴とする半導体装置の製造方法を提供するものである。
【0053】
好ましくは、前記第1の絶縁膜、薄い導電膜及びポリシリコン層をエッチバックし、前記第1の絶縁膜、薄い導電膜及びポリシリコン層を所望の長さに形成する工程の前処理工程として、前記ポリシリコン層上面を平坦化する工程を更に含む。
【0054】
本発明の第8の態様は、基板上の絶縁膜上に平面状半導体層、複数の前記平面状半導体層上の柱状半導体層及び前記複数の柱状半導体層上のストッパー膜を形成する工程と、前記平面状半導体層を素子に分離する工程と、前記平面状半導体層に不純物領域を形成する工程と、その後に表面の少なくとも一部に第1の絶縁膜を形成する工程と、前記第1の絶縁膜上に薄い導電膜を形成する工程と、前記薄い導電膜上に、前記柱状半導体層が埋没するようにポリシリコン層を形成する工程と、その後に上面を前記ストッパー膜をストッパーとしてCMPにより平坦化する工程と、前記第1の絶縁膜、薄い導電膜及びポリシリコン層をエッチバックし、前記第1の絶縁膜、薄い導電膜及びポリシリコン層を所望の長さに形成する工程と、前記第1の絶縁膜、薄い導電膜及びポリシリコン層を選択的にエッチングにより除去し、一体化したゲート電極及びゲート配線を形成する工程と、前記柱状半導体層の各々の上部に、前記柱状半導体層の各々の下部の平面状半導体層に形成された不純物領域と同じ導電型の不純物領域を形成する工程と、前記複数の柱状半導体層の各々に対応する複数のMOSトランジスタのうち、第1のMOSトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部と第2のMOSトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部とを接続する第1のシリサイド層を形成する工程とを含むことを特徴とする半導体装置の製造方法を提供するものである。
【0055】
好ましくは、前記第1の絶縁膜、薄い導電膜及びポリシリコン層を選択的にエッチングにより除去し、一体化したゲート電極及びゲート配線を形成する工程は、表面に第1の保護膜を形成する工程と、前記第1の保護膜をエッチバックし、前記所望の長さに形成された柱状半導体層側面の前記第1の絶縁膜、薄い導電膜及びポリシリコン層の上部に所望の膜厚の第1の保護膜サイドウォールを形成する工程と、前記第1の絶縁膜、薄い導電膜及びポリシリコン層を選択的にエッチングにより除去し、一体化したゲート電極及びゲート配線を形成し、前記第1の保護膜サイドウォールの保護によって、前記一体化したゲート電極及びゲート配線の少なくとも一部を前記所望の膜厚に形成する工程とを含む。
【0056】
好ましくは、前記一体化したゲート電極及びゲート配線の表面にシリサイド層を形成する工程を更に含む。
【0057】
本発明の第9の態様は、基板上の絶縁膜上に平面状半導体層及び複数の前記平面状半導体層上の柱状半導体層を形成する工程と、前記平面状半導体層を素子に分離する工程と、前記平面状半導体層に不純物領域を形成する工程と、前記平面状半導体層及び前記基板上の絶縁膜上に、所定の高さまで第3の絶縁膜を形成する工程と、前記柱状半導体層及び前記第3の絶縁膜上に第1の絶縁膜を形成する工程と、前記第1の絶縁膜上に導電膜を形成する工程と、前記第1の絶縁膜及び前記導電膜をエッチバックし、前記柱状半導体層側面の前記第1の絶縁膜及び前記導電膜を所望の長さに形成し、ゲート電極を形成する工程と、前記導電膜、前記第1の絶縁膜及び前記第3の絶縁膜を選択的にエッチングにより除去し、前記ゲート電極及び前記ゲート電極から延在するゲート配線を形成する工程と、前記柱状半導体層の各々の上部に、前記柱状半導体層の各々の下部の平面状半導体層に形成された不純物領域と同じ導電型の不純物領域を形成する工程と、前記複数の柱状半導体層の各々に対応する複数のMOSトランジスタのうち、第1のMOSトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部と第2のMOSトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部とを接続する第1のシリサイド層を形成する工程とを含むことを特徴とする半導体装置の製造方法を提供するものである。
【0058】
好ましくは、前記平面状半導体層及び前記基板上の絶縁膜上に、所定の高さまで第3の絶縁膜を形成する工程は、前記基板上の絶縁膜及び前記平面上半導体層上に、前記柱状半導体層が埋没するように第3の絶縁膜を形成する工程と、前記第3の絶縁膜上面を平坦化する工程と、前記第3の絶縁膜をエッチバックし、第3の絶縁膜を前記柱状半導体層側壁に形成されるゲート電極下端付近の高さに形成する工程と含む。
【0059】
好ましくは、前記第1の絶縁膜及び前記導電膜をエッチバックし、前記柱状半導体層側面の前記導電膜を所望の長さに形成し、ゲート電極を形成する工程は、前記導電膜上に、前記柱状半導体層が埋没するように第2の絶縁膜を形成する工程と、前記第2の絶縁膜上面を平坦化する工程と、前記第1の絶縁膜、前記第2の絶縁膜及び前記導電膜をエッチバックし、前記柱状半導体層側面の前記導電膜を所望の長さに形成し、ゲート電極を形成する工程とを含む。
【0060】
本発明の第10の態様は、基板上の絶縁膜上に平面状半導体層、複数の前記平面状半導体層上の柱状半導体層及び前記複数の柱状半導体層上のストッパー膜を形成する工程と、前記平面状半導体層を素子に分離する工程と、前記平面状半導体層に不純物領域を形成する工程と、前記基板上の絶縁膜及び前記平面上半導体層上に、前記柱状半導体層が埋没するように第3の絶縁膜を形成する工程と、上面を前記ストッパー膜をストッパーとしてCMPにより平坦化する工程と、前記第3の絶縁膜をエッチバック所定の高さに形成する工程と、その後に表面の少なくとも一部に第1の絶縁膜を形成する工程と、前記第1の絶縁膜上に導電膜を形成する工程と、前記導電膜上に、前記柱状半導体層が埋没するように第2の絶縁膜を形成する工程と、上面を前記ストッパー膜をストッパーとしてCMPにより平坦化する工程と、前記第1の絶縁膜、前記第2の絶縁膜及び前記導電膜をエッチバックし、前記柱状半導体層側面の前記導電膜及び前記第1の絶縁膜、並びに前記第2の絶縁膜を所望の長さに形成し、ゲート電極を形成する工程と、前記第2の絶縁膜をエッチングにより除去する工程と、前記導電膜、前記第1の絶縁膜及び前記第3の絶縁膜を選択的にエッチングにより除去し、ゲート電極及び前記ゲート電極から延在するゲート配線を形成する工程と、前記柱状半導体層の各々の上部に、前記柱状半導体層の各々の下部の平面状半導体層に形成された不純物領域と同じ導電型の不純物領域を形成する工程と、前記複数の柱状半導体層の各々に対応する複数のMOSトランジスタのうち、第1のMOSトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部と第2のMOSトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部とを接続する第1のシリサイド層を形成する工程とを含むことを特徴とする半導体装置の製造方法を提供するものである。
【0061】
好ましくは、前記導電膜、前記第1の絶縁膜及び前記第3の絶縁膜を選択的にエッチングにより除去し、ゲート電極及び前記ゲート電極から延在するゲート配線を形成する工程は、前記柱状半導体層側面の前記導電膜及び前記第1の絶縁膜、並びに前記第2の絶縁膜を所望の長さに形成し、ゲート電極を形成する工程の後に表面の少なくとも一部に第1の保護膜を形成する工程と、前記第1の保護膜をエッチバックし、前記所望の長さに形成された柱状半導体層側面の導電膜及び第1の絶縁膜の上部に所望の膜厚の第1の保護膜サイドウォールを形成する工程と、前記第1の保護膜サイドウォールによって前記所望の長さに形成された柱状半導体層側面の導電膜及び第1の絶縁膜を保護しつつ、前記導電膜、前記第1の絶縁膜及び前記第3の絶縁膜を選択的にエッチングにより除去し、ゲート電極及び前記ゲート電極から延在するゲート配線を形成する工程とを含む。
【0062】
本発明の第11の態様は、基板上の絶縁膜上に平面状半導体層及び複数の前記平面状半導体層上の柱状半導体層を形成する工程と、前記平面状半導体層を素子に分離する工程と、前記平面状半導体層に不純物領域を形成する工程と、その後に表面の少なくとも一部に第1の絶縁膜を形成する工程と、前記第1の絶縁膜上にゲート電極の厚さの導電膜を形成する工程と、前記第1の絶縁膜及び前記導電膜をエッチバックし、前記柱状半導体層側面の前記第1の絶縁膜及び前記導電膜を所望の長さに形成し、ゲート電極を形成する工程と、前記導電膜及び前記第1の絶縁膜を選択的にエッチングにより除去し、ゲート電極及び前記ゲート電極から延在するゲート配線を形成する工程と、前記柱状半導体層の各々の上部に、前記柱状半導体層の各々の下部の平面状半導体層に形成された不純物領域と同じ導電型の不純物領域を形成する工程と、前記複数の柱状半導体層の各々に対応する複数のMOSトランジスタのうち、第1のMOSトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部と第2のMOSトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部とを接続する第1のシリサイド層を形成する工程とを含むことを特徴とする半導体装置の製造方法を提供するものである。
【0063】
好ましくは、前記柱状半導体層側面の前記第1の絶縁膜及び前記導電膜を所望の長さに形成し、ゲート電極を形成する工程は、前記導電膜上に、前記柱状半導体層が埋没するように第2の絶縁膜を形成する工程と、前記第2の絶縁膜上面を平坦化する工程と、前記第1の絶縁膜、前記導電膜及び前記第2の絶縁膜をエッチバックし、前記柱状半導体層側面の前記第1の絶縁膜、前記導電膜及び前記第2の絶縁膜を所望の長さに形成し、ゲート電極を形成する工程とを含む。
【0064】
本発明の第12の態様は、基板上の絶縁膜上に平面状半導体層、複数の前記平面状半導体層上の柱状半導体層及び前記複数の柱状半導体層上のストッパー膜を形成する工程と、前記平面状半導体層を素子に分離する工程と、前記平面状半導体層に不純物領域を形成する工程と、その後に表面の少なくとも一部に第1の絶縁膜を形成する工程と、前記第1の絶縁膜上にゲート電極の厚さの導電膜を形成する工程と、前記導電膜上に、前記柱状半導体層が埋没するように第2の絶縁膜を形成する工程と、その後に上面を前記ストッパー膜をストッパーとしてCMPにより平坦化する工程と、前記第1の絶縁膜、前記第2の絶縁膜及び前記導電膜をエッチバックし、前記柱状半導体層側面の前記第1の絶縁膜、前記第2の絶縁膜及び前記導電膜を所望の長さに形成し、ゲート電極を形成する工程と、前記第2の絶縁膜をエッチングにより除去する工程と、前記導電膜及び前記第1の絶縁膜を選択的にエッチングにより除去し、ゲート電極及び前記ゲート電極から延在するゲート配線を形成する工程と、前記柱状半導体層の各々の上部に、前記柱状半導体層の各々の下部の平面状半導体層に形成された不純物領域と同じ導電型の不純物領域を形成する工程と、前記複数の柱状半導体層の各々に対応する複数のMOSトランジスタのうち、第1のMOSトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部と第2のMOSトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部とを接続する第1のシリサイド層を形成する工程とを含むことを特徴とする半導体装置の製造方法を提供するものである。
【0065】
好ましくは、前記導電膜及び前記第1の絶縁膜を選択的にエッチングにより除去し、ゲート電極及び前記ゲート電極から延在するゲート配線を形成する工程は、前記柱状半導体層側面の前記導電膜及び前記第1の絶縁膜を所望の長さに形成し、ゲート電極を形成する工程の後に表面の少なくとも一部に第1の保護膜を形成する工程と、前記第1の保護膜をエッチバックし、前記所望の長さに形成された柱状半導体層側面の導電膜及び第1の絶縁膜の上部に所望の膜厚の第1の保護膜サイドウォールを形成する工程と、前記第1の保護膜サイドウォールによって前記所望の長さに形成された柱状半導体層側面の導電膜及び第1の絶縁膜を保護しつつ、前記導電膜及び前記第1の絶縁膜を選択的にエッチングにより除去し、ゲート電極及び前記ゲート電極から延在するゲート配線を形成する工程とを含む。
【0066】
好ましくは、前記ゲート電極及びゲート配線を形成する工程の後に表面の少なくとも一部に第2の保護膜を形成する工程と、前記第2の保護膜をエッチバックし、前記柱状半導体層の各々の上部に形成される不純物領域となる領域の上面及び前記平面状半導体層上面を露出させ、前記柱状半導体層の各々の側壁及びゲート壁面を前記シリコン窒化膜で覆う工程とを、前記柱状半導体層の各々の上部に、前記柱状半導体層の各々の下部の平面状半導体層に形成された不純物領域と同じ導電型の不純物領域を形成する工程の前処理として行う。
【0067】
好ましくは、前記柱状半導体層の各々の上部に形成された不純物領域の表面に第2のシリサイド層を形成する工程を更に含む。
【0068】
好ましくは、前記ゲート電極及びゲート配線を形成する工程の後に表面の少なくとも一部に第2の保護膜を形成する工程と、前記第2の保護膜をエッチバックし、前記柱状半導体層の各々の上部に形成される不純物領域となる領域の上面及び前記平面状半導体層上面を露出させ、前記柱状半導体層の各々の側壁及びゲート壁面を前記シリコン窒化膜で覆う工程とを、前記柱状半導体層の各々の上部に形成された不純物領域の表面に第2のシリサイド層を形成する工程の前処理として行う。
【0069】
好ましくは、前記第1のシリサイド層は、前記第1のMOSトランジスタの平面状半導体層に形成された不純物領域と前記第2のMOSトランジスタの平面状半導体層に形成された不純物領域を含む前記平面状半導体層表面であって、前記第1のMOSトランジスタの平面状半導体層に形成された不純物領域及び前記第2のMOSトランジスタの平面状半導体層に形成された不純物領域に対するコンタクトが形成される領域、及び該コンタクトが形成される領域に加えて、前記平面状半導体層上の前記柱状半導体層を含む第1のMOSトランジスタ構造及び前記柱状半導体層を含む第2のMOSトランジスタ構造、並びに前記第1のゲート電極及び前記第2のゲート電極から延在するゲート配線が形成されていない領域の少なくとも一部に形成されている。
【0070】
好ましくは、前記平面状半導体層に不純物領域を形成する工程は、前記平面状半導体層に選択的に第1の導電型の不純物領域及び第2の導電型の不純物領域を形成する工程である。
【0071】
好ましくは、前記第1の導電型の不純物領域及び第2の導電型の不純物領域は隣接して形成され、該隣接境界上にコンタクトが形成される。
【発明の効果】
【0072】
本発明の構成により、SGTにおいて、狭い素子分離を容易に可能とする基板上に絶縁膜が形成された基板の採用、トランジスタ同士を接続するシリサイド層の安定的な形成、ゲート電極の柱状半導体層の周囲への自己整合的な所望の膜厚での形成が同時に可能となった。これにより、素子の面積縮小及び面積効率のよい素子分離、回路の占有面積の低減、微細化に伴って増加する寄生抵抗、寄生容量の低減、回路設計の自由度の増大を同時に実現することができる。すなわち、基板上に絶縁膜が形成された基板上に形成された平面状半導体層に形成された拡散層においてトランジスタ同士を接続する構造において、平面状半導体層の上部にシリサイド層を形成することにより、安定したシリサイド層を形成することができる。このシリサイド層によって、微細化に伴って増加する抵抗を減少させることができる。特に、異なる導電型のトランジスタを接続する場合には、シリサイド層によって異なる導電型の拡散層を直接接続することができるので、トランジスタ同士を近接して配置することができ、従来のSGTよりインバーター等の回路の占有面積を著しく縮小することができる。また、シリサイド層によって微細化に伴って増加する抵抗を減少させることができるので、トランジスタを必ずしも最近接に配置する必要がなく、回路設計の自由度が増す。さらに、基板上に絶縁膜が形成された基板を用いたことよりドレイン又はソース拡散層の寄生容量が低減する。
【0073】
本発明の製造方法によれば、ゲート電極を柱状シリコン層の周囲に自己整合的に所望の膜厚だけ形成することができるため、異なるゲート電極を持つ柱状シリコン層同士を密に配置することが可能になり、回路の占有面積を縮小することができる。また、ゲート配線を形成するために十分なプロセスマージンを持つプロセスを構築することができるので、これまでSGTで課題とされてきたゲート配線の形成が容易になる。
【発明を実施するための最良の形態】
【0074】
以下の実施例においては、トランジスタによって形成される回路を含む半導体装置及びその製造方法として、簡単のために回路構成の単純なインバーターを含む半導体装置及びその製造方法を例として説明するが、本発明が他の任意のトランジスタによって形成される回路を含む半導体装置及びその製造方法にも適用可能であることは、当業者に明らかであるであろう。
【実施例1】
【0075】
図1は本発明を用いたCMOSインバーターの等価回路である。以下に、CMOSインバーターの回路動作について説明する。入力信号Vin1はNMOSであるQn11およびPMOSであるQp11およびQp12の両方のゲートに印加される。Vin1が“1”のとき、NMOSであるQn11はON状態、PMOSであるQp11およびQp12はOFF状態となり、Vout1は“0”になる。逆に、Vin1が“0”のとき、NMOSであるQn11はOFF状態、PMOSであるQp11およびQp12はON状態となり、Vout1は“1”になる。以上のように、CMOSインバーターは入力値であるVin1の信号に対して、出力値であるVout1の信号は反対の値をとるように動作する。
【0076】
図2は本発明を用いたCMOSインバーターの平面図である。図3(a)、(b)は図2におけるカットラインA−A’とB−B’の断面図である。図2および図3を参照して本発明について説明する。
【0077】
埋め込み酸化膜層1の上に平面状シリコン層2が形成され、平面状シリコン層2はN+ドレイン拡散層3およびP+ドレイン拡散層4からなり、N+ドレイン拡散層3とP+ドレイン拡散層4の境界付近の表面にはN+ドレイン拡散層3とP+ドレイン拡散層4を互いに直接接続させるためのシリサイド層が形成される。このため、N+ドレイン拡散層3とP+ドレイン拡散層4を接続するためのコンタクトや素子分離が必要ないので、インバーターの占有面積を小さくすることができる。また、素子分離は平面状シリコン層2を分離するだけで形成することができるので、工程数が少なく、最小加工寸法で素子分離を形成することができる。N+ドレイン拡散層3に形成される柱状シリコン層5によってNMOSトランジスタQn11が形成され、P+ドレイン拡散層4に形成される柱状シリコン層(6a、6b)によってPMOSトランジスタQp11およびQp12が形成されている。柱状シリコン層(5、6a、6b)を取り囲むようにHfO2などのHigh−k膜によりゲート絶縁膜7が形成され、それを取り囲むようにTaNやTiNなどの金属膜によりゲート電極(8、8a、8b)が形成されている。NMOSを形成する柱状シリコン層5の上部にN+ソース拡散層9が、PMOSを形成する柱状シリコン層(6a、6b)の上部にP+ソース拡散層(10a、10b)が形成される。これらの素子を覆うようにコンタクトストッパーとしてシリコン窒化膜13が形成され、さらにシリコン窒化膜13上に層間シリコン酸化膜14が形成され、平坦化されたシリコン酸化膜14を貫通するようにコンタクト(15、16、16a、16b、17a、17b)が形成されている。なお、シリコン窒化膜13に応力を持たせることにより、柱状シリコン層のチャネル部に応力を加え、モビリティーを向上させることができる。特に、NMOS上には引っ張り応力を持つシリコン窒化膜を、PMOS上には圧縮応力を持つシリコン窒化膜を別々に形成することにより、NMOSとPMOSにおいて共にモビリティーを向上させることも可能である。
【0078】
N+ドレイン拡散層3とP+ドレイン拡散層4の境界に形成されたコンタクト15は配線層を通して出力端子Vout1に接続され、Qn11を形成する柱状シリコン層5の上部に形成されたコンタクト16は配線層を通して接地電位Vss1に接続され、Qp11およびQp12を形成する柱状シリコン層(6a、6b)の上部に形成されたコンタクト(16a、16b)は配線層を通して電源電位Vcc1に接続され、柱状シリコン層5を取り囲むゲート電極から延在するゲート配線8c上に形成されるコンタクト17aおよび柱状シリコン層(6a、6b)を取り囲むゲート電極から延在するゲート配線8d上に形成されるコンタクト17bは配線層を通して入力端子Vin1に接続されることによりインバーターを形成する。
【0079】
上記柱状シリコン層のチャネル部は不純物がドープされていないか、不純物濃度が1e-17cm-3以下であることが好ましい。不純物濃度がこれ以上高くなると不純物の統計的なゆらぎによるトランジスタの特性バラつきが大きくなるためである。トランジスタのしきい値調整はゲート材料の仕事関数を調整すること等により行うことができる。なお、High−k膜はシリコン酸化膜やシリコン窒化膜などでもよく、金属ゲート電極はシリサイド化されたポリシリコン膜でもよい。
【0080】
柱状シリコン層底部のドレイン拡散層領域(3、4)が埋め込み酸化膜層1まで形成されるように不純物分布を設定し、トランジスタ動作時に柱状シリコン層内部が完全に空乏化するように柱状シリコン層の寸法や、不純物濃度を設定することが好ましい。上記のようにドレイン拡散層領域(3,4)の不純物分布を設定することにより、動作状態によらず柱状シリコン層内部はフローティングボディ構造になり、また上記のように柱状シリコン層の寸法や不純物濃度を設定することにより、トランジスタ動作時には柱状シリコン層内部は完全空乏化するため、柱状シリコン内部の電界が緩和され、モビリティーを向上することができる。また、ドレイン拡散層領域(3、4)の不純物を埋め込み酸化膜1まで拡散させることによって、ドレイン拡散層容量の底面成分が大幅に減少し、トータルのドレイン拡散層の寄生容量を低減することができる。なお、不純物は柱状シリコン層の底部を覆うように拡散されていてもよい。
【0081】
ゲートへのコンタクト(17a、17b)を埋め込み酸化膜上に形成されたゲート配線(8c、8d)上に形成することにより、ドレイン拡散層(3、4)とゲートの対向面積を減らすことができるため、ゲート−ドレイン間の寄生容量を低減することができる。図2のレイアウトにおいては、ゲート配線とドレイン拡散層(3、4)との対向面積を低減するために、ゲート配線(8c,8d)へのコンタクト(17a,17b)をNMOSとPMOSにおいて別々に埋め込み酸化膜1上に形成している。
【0082】
ドレイン拡散層上に形成されたコンタクト15は、N+拡散層3とP+拡散層4との境界に形成されるのが好ましい。この理由は、N+拡散層とP+拡散層との境界から柱状シリコン層(5、6a)までの間には、柱状シリコン層と注入領域間の重ね合わせマージン分の距離を設ける必要があるが、境界上にコンタクトを形成することにより、このスペースを有効に活用することができるためである。このため、インバーター回路の占有面積を縮小することができる。
【0083】
以下に本発明の半導体装置を形成するための製造方法の一例を図4〜図31を参照して説明する。各図において(a)は平面図、(b)はA−A’間の断面図を示している。
【0084】
図4は埋め込み酸化膜1上に不純物がドープされていないSOI層2aが形成されているSOI基板である。まず、SOI層2a上に膜厚50〜100nm程度のシリコン窒化膜18を成膜する。
【0085】
図5に示されるように、レジストまたは多層レジストをマスクにして、反応性イオンエッチングにより窒化膜18およびSOI層2aをエッチングして、柱状シリコン層(5、6a、6b)を形成する。柱状シリコン層の直径は10〜50nm程度、高さは50〜200nm程度とする。このとき、柱状シリコン層の下部に平面状シリコン層2を10〜100nm程度の厚さで形成する。
【0086】
図6に示されるように、レジストマスクまたは多層レジストをマスクとして、反応性イオンエッチングにより平面状シリコン層2をエッチングして分離する。本発明において、素子分離は平面状シリコン層を分離するだけで形成することができるので、工程数が少なく、最小加工寸法で狭い素子分離幅を形成することができる。
【0087】
図7に示されるように、柱状シリコン層を犠牲酸化し、チャネル部になる柱状シリコン層表面を平坦化する。犠牲酸化膜19は不純物注入時のスルー酸化膜として用いることもできる。
【0088】
図8に示されるように、レジストマスク20を用いて、平面状シリコン層2にイオン注入等によりAsやPなどの不純物を導入してN+ドレイン拡散層3を形成する。このとき、柱状シリコン層上部の窒化膜18を柱状シリコン層上部への不純物注入防止用のストッパーとして使用する。
【0089】
図9に示されるように、同様にBやBF2などの不純物を導入して、P+ドレイン拡散層4を形成する。その後の熱処理後に、埋め込み酸化膜1まで不純物が拡散するように平面状シリコン層2の膜厚や不純物の注入条件、熱処理条件を設定する。
【0090】
図10に示されるように、犠牲酸化膜19を除去して、シリコン表面を露出する。
【0091】
図11に示されるように、ゲート絶縁膜としてHfO2などのHigh−k膜7をCVD法もしくはALD法により1〜5nm程度の厚さで成膜する。
【0092】
図12に示されるように、ゲート導電膜としてTiNやTaNなどのゲート導電膜80を10〜60nm程度の厚さで成膜する。
【0093】
図13に示されるように、シリコン酸化膜21を成膜して柱状シリコン層間を埋め込む。
【0094】
図14に示されるように、CMPによりシリコン酸化膜21、柱状シリコン層上部のゲート導電膜、High−k膜を研磨し、ゲート上面を平坦化する。ゲート上部をCMPによって平坦化することにより、良好なゲート形状を実現でき、ゲート長のバラつきを抑制することができる。CMP時においては、柱状シリコン層上部の窒化膜18をCMPのストッパーとして使用する。窒化膜18をCMPストッパーとして使用することにより、再現性よくCMP研磨量を制御することができる。なお、CMPのストッパー膜としては、シリコン窒化膜以外にも、CMPのストッパー膜として機能するものであれば、他の膜を使用することができ、そのような膜をSOI層2a上に予め成膜しておくこともできる。
【0095】
図15に示されるように、ゲート長を決定するために、ゲート導電膜80およびシリコン酸化膜21をエッチバックして、ゲート電極(8、8a、8b)を形成する。このときに、ゲート導電膜80とシリコン酸化膜21をなるべく同じレートでエッチングし、なおかつ窒化膜18に対して高選択比を取るようなエッチング条件を使用する。ゲート導電膜80とシリコン酸化膜21を同じレートでエッチングすることにより、両者の上面段差を抑えることができるため、次工程以降においてシリコン窒化膜サイドウォール23の形成が容易になる。
【0096】
図16に示されるように、シリコン窒化膜22を成膜する。
【0097】
図17に示されるように、シリコン窒化膜22をエッチバックして、メタルゲートの上部にシリコン窒化膜サイドウォール23を形成する。このとき、ゲート上に残るシリコン窒化膜サイドウォール23がちょうどゲートを覆うようにシリコン窒化膜成膜量とエッチバック量を設定する。この窒化膜サイドウォールで覆われた部分のゲートはエッチング時に保護されるため、ゲート電極を所望の膜厚で自己整合的に形成することができ、占有面積を縮小およびゲートと拡散層間の寄生容量を低減することができる。なお、ここでは、サイドウォール用の保護膜として、シリコン窒化膜を用いたが、これ以外にも、サイドウォール用の保護膜として機能する保護膜であれば、例えば、シリコン酸化膜のようなものも用いることができる。
【0098】
図18に示されるように、メタルゲート上に残存するシリコン酸化膜21をウェットエッチにて除去した後、レジストまたは多層レジストを塗布し、リソグラフィーによりゲート配線パターンをレジスト24により形成する。
【0099】
図19に示されるように、レジストマスクを用いて、ゲート底部およびゲート下のHigh−k膜を反応性イオンエッチングによりエッチングする。これによりゲート配線(8c、8d)が形成される。上記のように、柱状シリコン層の上部にハードマスクであるシリコン窒化膜を形成した構造を用いて、ゲート上面をCMPによって平坦化する工程と、ゲート長を決めるためのエッチングと、ゲート電極保護用の窒化膜サイドウォールの形成と、ゲート配線のパターニングと、ゲート配線を形成するためのエッチングを順次行うことにより、良好なゲート形状で寸法バラつきの小さいゲートを形成することができ、さらにゲート配線を自由に形成することができる。また、ゲート電極の膜厚を自己整合的に制御することができるため、占有面積の縮小およびゲートと拡散層間の寄生抵抗の削減が可能である。
【0100】
図20に示されるように、柱状シリコン上部のシリコン窒化膜18および窒化膜サイドウォール23をウェット処理により除去する。
【0101】
図21に示されるように、シリコン窒化膜25を10〜50nm程度の膜厚で成膜する。
【0102】
図22に示されるように、窒化膜25をエッチバックして、ソース拡散層領域(9、10a、10b)の上面およびドレイン拡散層領域(3、4)表面を露出させ、柱状シリコン層の側壁およびゲート側壁を窒化膜25で覆う構造にする。このような構造にすることにより、High−k膜7が上記窒化膜25により覆われるので、後工程におけるHigh−k膜7へのウェット処理によるダメージや、不純物注入によるダメージを防ぐことができる。このとき、窒化膜の膜厚は薄すぎると、High−k膜7へのダメージを完全に防ぎきれず、厚すぎるとゲート側壁に成膜された膜厚分だけ占有面積が増加するので、最適な膜厚を選択する必要がある。なお、ここでは、保護膜として、シリコン窒化膜を用いたが、これ以外にも、保護膜として機能する保護膜であれば、例えば、シリコン窒化膜とシリコン酸化膜の積層構造の膜を用いることもできる。
【0103】
図23に示されるように、レジスト20によるパターニングを行い、イオン注入等により柱状シリコン層5の上部にN+ソース拡散層9を形成する。
【0104】
図24に示されるように、同様に柱状シリコン層(6a、6b)の上部にP+ソース拡散層(10a、10b)を形成する。
【0105】
図25に示されるように、シリサイド化しない箇所を保護するためのシリコン酸化膜30を10〜50nm程度の膜厚で形成する。
【0106】
図26に示されるように、リソグラフィーによりレジスト40をパターニングして、シリサイドを形成するN+拡散層とP+拡散層の境界領域に溝パターンを形成する。
【0107】
図27に示されるように、レジストにより形成された溝底部のシリコン酸化膜30をエッチングしてドレイン拡散層表面を露出する。
【0108】
図28に示されるように、NiもしくはCo等の金属膜をスパッタし、熱処理を加えることにより、酸化膜を除去した箇所をシリサイド化して、未反応の金属膜を除去することによってN+拡散層とP+拡散層の境界付近のシリサイド層11を形成する。
【0109】
図29に示されるように、表面を覆う酸化膜30をウェットエッチにより除去する。
【0110】
図30に示されるように、ライナーシリコン窒化膜13を成膜し、その後シリコン酸化膜14を成膜し、CMPにおいてシリコン酸化膜14を平坦化する。ライナー窒化膜13はコンタクト形成時のエッチングストッパーとして使用する。
【0111】
図31に示されるように、平面状シリコン層上のソース拡散層、ゲート上、柱状シリコン層上部のドレイン拡散層上にコンタクト(15、16、16a、16b、17a、17b)を形成する。
【0112】
本実施例においては、N+拡散層とP+拡散層を平面状シリコン層2上において直接接続するために、N+拡散層とP+拡散層の境界付近をシリサイド化したが、通常コンタクトの底部にはコンタクトのバリアメタルの一部であるTiとSiが反応したTiSi層等のシリサイド層が形成されるため、N+拡散層とP+拡散層の境界上に必ずコンタクトが形成される場合には、コンタクト底部に形成されるシリサイド層により平面状シリコン層2上におけるN+拡散層とP+拡散層の直接接続を行うことができるため、シリサイド層11を形成しなくてもよい。
【0113】
本実施例においては、ゲート電極が柱状シリコン層の周囲に自己整合的に所望の膜厚だけ形成することができるため、異なるゲート電極を持つ柱状シリコン層同士を密に配置することが可能になり、回路の占有面積を縮小することができる。また、ゲート配線を形成するために十分なプロセスマージンを持つプロセスを構築することができるので、これまでSGTで課題とされてきたゲート配線の形成が容易になる。
【0114】
本実施例に示したインバーター回路においては従来例である図128(c)、(d)の場合と同様に、出力電位Vout1を基板側に形成しているが、回路内において素子分離を形成する必要がないため、回路占有面積を縮小することができる。また、従来例の図128(c)、(d)においてはシリサイドの耐熱性の問題で安定して製造することが困難であるが、本実施例においては、トランジスタを形成した後でシリサイド層11を平面状シリコン層2上に形成することにより、N+拡散層3とP+拡散層4を接続させているので、シリサイドの耐熱性についての問題はない。
【0115】
本実施例に示したインバーター回路において素子分離は平面状シリコン層2をエッチングして埋め込み酸化膜層1上で分離することにより形成されるため、容易にリソグラフィーによって決まる最小加工寸法幅の素子分離を形成することができる。したがって、本発明のSGT構造を用いると、各回路同士を最小寸法の間隔で配置することができるので、チップ面積縮小の効果が大きい。
【0116】
また、本実施例においては、平面状シリコン層に形成されるドレイン拡散層上にシリサイド層が形成されており、ドレイン拡散層の抵抗が低下するので、ドレイン拡散層による寄生抵抗の影響が小さくなる。このため、ドレイン拡散層上へのコンタクト数の削減や、ドレイン拡散層の配線層としての使用などが可能になり、レイアウト設計の自由度が大きくなる。
【0117】
平面状シリコン層2が厚すぎる場合には、ゲート配線のエッチング時に、平面状シリコン層2の端部における埋め込み酸化膜層1との段差が大きくなり、ゲート配線を所望の形状および寸法にエッチングするのが困難になる。したがって、平面状シリコン層2の膜厚はできるだけ小さいことが望ましい。
【0118】
また、本実施例の構造においては、ドレイン拡散層上のシリサイド層11は平面状シリコン層2の底部まで到達していない。これは、ドレイン拡散層(3,4)とシリサイド層11の界面の抵抗はソースドレイン寄生抵抗の主要因の一つであるため、ドレイン拡散層とシリサイド層の界面の面積をなるべく大きくするためである。
【0119】
ゲート配線を所望の形状および寸法に安定してエッチングするためには、平面状シリコン層2の膜厚は100nmより薄くすることが好ましいが、シリサイドと拡散層の界面面積を確保しつつ、ゲート加工を容易にするためには、平面状シリコン層2の膜厚は20〜40nmであることが、更に好ましい。
【0120】
一般に、シリサイド層11の膜厚は10nm〜30nm程度であるが、ドレイン拡散層とシリサイド層の界面面積を確実に確保するためには、10nm〜20nmであることが好ましい。
【0121】
ゲート電極及び配線の膜厚は、SGTの集積回路の占有面積を小さくするためにできるだけ小さくすることが好ましいが、ゲート配線のシート抵抗が回路への支障を来たさないためには、最低でも10nm程度の膜厚が必要である。したがって、ゲート配線膜厚は10nm〜50nm程度であることが好ましく、高密度なSGTの集積回路を形成するためには、10nm〜30nmであることが更に好ましい。
【0122】
上記の構造は、ドレイン拡散層上のシリサイド層11が平面状シリコン層2の底部まで到達していないものであったが、ゲート配線露光時のパターニングや、その後のゲート配線エッチング時の段差部におけるエッチングやゲート寸法の制御の容易性を重視し、図41、42に示されるように、平面状シリコン層の厚さをできるだけ小さくし(好ましくは、10〜30nm程度)、シリサイド層211が埋め込み酸化膜まで形成される構造とすることもできる。
【実施例2】
【0123】
本実施例は平面状シリコン層に形成されるドレイン拡散層の全面、および柱状シリコン層上部のソース拡散層においてシリサイド層が形成される構造を持つSGTによりCMOSインバーターを構成した実施例である。平面状シリコン層に形成されるドレイン拡散層の全面にシリサイド層を形成することにより、ドレイン拡散層の寄生抵抗を低減することができる。また、柱状シリコン層上部のソース拡散層にシリサイド層を形成することによりソース拡散層の寄生抵抗を低減することができる。ドレイン拡散層およびソース拡散層に形成されるシリサイド層は同一工程において自己整合的にドレイン拡散層およびソース拡散層にのみ形成することが可能である。
【0124】
図32は本発明を用いたCMOSインバーターの等価回路である。以下に、CMOSインバーターの回路動作について説明する。入力信号Vin2はNMOSであるQn21およびPMOSであるQp21およびQp22の両方のゲートに印加される。Vin2が“1”のとき、NMOSであるQn21はON状態、PMOSであるQp21およびQp22はOFF状態となり、Vout2は“0”になる。逆に、Vin2が“0”のとき、NMOSであるQn21はOFF状態、PMOSであるQp21およびQp22はON状態となり、Vout2は“1”になる。以上のように、CMOSインバーターは入力値であるVin2の信号に対して、出力値であるVout2の信号は反対の値をとるように動作する。
【0125】
図33は本発明を用いたCMOSインバーターの平面図である。図34(a)、(b)は図33におけるカットラインA−A’とB−B’の断面図である。図33および図34を参照して本発明について説明する。
【0126】
埋め込み酸化膜層101の上に平面状シリコン層102が形成され、平面状シリコン層102はN+ドレイン拡散層103およびP+ドレイン拡散層104からなり、N+ドレイン拡散層103とP+ドレイン拡散層104の表面にはドレイン拡散層抵抗を下げるためにシリサイド層111が形成され、このシリサイド層111によってN+ドレイン拡散層103とP+ドレイン拡散層104は互いに直接接続されている。このため、N+ドレイン拡散層103とP+ドレイン拡散層104を接続するためのコンタクトや素子分離が必要ないので、インバーターの占有面積を小さくすることができる。また、素子分離は平面状シリコン層102を分離するだけで形成することができるので、工程数が少なく、最小加工寸法で素子分離を形成することができる。N+ドレイン拡散層103に形成される柱状シリコン層105によってNMOSトランジスタQn21が形成され、P+ドレイン拡散層104に形成される柱状シリコン層(106a、106b)によってPMOSトランジスタQp21およびQp22が形成されている。柱状シリコン層(105、106a、106b)を取り囲むようにHfO2などのHigh−k膜によりゲート絶縁膜107が形成され、それを取り囲むようにTaNやTiNなどの金属膜によりゲート電極(108、108a、108b)が形成されている。NMOSを形成する柱状シリコン層105の上部にN+ソース拡散層109が、PMOSを形成する柱状シリコン層(106a、106b)の上部にP+ソース拡散層(110a、110b)が形成され、ソース拡散層(109、110a、110b)上にはシリサイド膜112が形成されている。これらの素子を覆うようにコンタクトストッパーとしてシリコン窒化膜113が形成され、さらにシリコン窒化膜113上に層間シリコン酸化膜114が形成され、平坦化されたシリコン酸化膜114を貫通するようにコンタクト(115、116、116a、116b、117a、117b)が形成されている。なお、シリコン窒化膜113に応力を持たせることにより、柱状シリコン層のチャネル部に応力を加え、モビリティーを向上させることができる。特に、NMOS上には引っ張り応力を持つシリコン窒化膜を、PMOS上には圧縮応力を持つシリコン窒化膜を別々に形成することにより、NMOSとPMOSにおいて共にモビリティーを向上させることも可能である。
【0127】
N+ドレイン拡散層103とP+ドレイン拡散層104の境界に形成されたコンタクト115は配線層を通して出力端子Vout2に接続され、Qn21を形成する柱状シリコン層105の上部に形成されたコンタクト116は配線層を通して接地電位Vss2に接続され、Qp21およびQp22を形成する柱状シリコン層(106a、106b)の上部に形成されたコンタクト(116a、116b)は配線層を通して電源電位Vcc2に接続され、柱状シリコン層105を取り囲むゲート電極から延在するゲート配線108c上に形成されるコンタクト117aおよび柱状シリコン層(106a、106b)を取り囲むゲート電極から延在するゲート配線108d上に形成されるコンタクト117bは配線層を通して入力端子Vin2に接続されることによりインバーターを形成する。
【0128】
上記柱状シリコン層のチャネル部は不純物がドープされていないか、不純物濃度が1e-17cm-3以下であることが好ましい。不純物濃度がこれ以上高くなると不純物の統計的なゆらぎによるトランジスタの特性バラつきが大きくなるためである。トランジスタのしきい値調整はゲート材料の仕事関数を調整すること等により行うことができる。なお、High−k膜はシリコン酸化膜やシリコン窒化膜などでもよく、金属ゲート電極はシリサイド化されたポリシリコン膜でもよい。
【0129】
柱状シリコン層底部のドレイン拡散層領域(103、104)が埋め込み酸化膜層101まで形成されるように不純物分布を設定し、トランジスタ動作時に柱状シリコン層内部が完全に空乏化するように柱状シリコン層の寸法や、不純物濃度を設定することが好ましい。上記のようにドレイン拡散層領域(103,104)の不純物分布を設定することにより、その動作状態によらず柱状シリコン層内部はフローティングボディ構造になり、また上記のように柱状シリコン層の寸法や不純物濃度を設定することにより、トランジスタ動作時には柱状シリコン層内部は完全空乏化するため、柱状シリコン内部の電界が緩和され、モビリティーを向上することができる。また、ドレイン拡散層領域(103、104)の不純物を埋め込み酸化膜101まで拡散させることによって、ドレイン拡散層容量の底面成分が大幅に減少し、トータルのドレイン拡散層の寄生容量を低減することができる。なお、不純物は柱状シリコン層の底部を覆うように拡散されていてもよい。
【0130】
ゲートへのコンタクト(117a、117b)を埋め込み酸化膜上に形成されたゲート配線(108c、108d)上に形成することにより、ドレイン拡散層(103、104)とゲートの対向面積を減らすことができるため、ゲート−ドレイン間の寄生容量を低減することができる。図33のレイアウトにおいては、ゲート配線とドレイン拡散層(103、104)との対向面積を低減するために、ゲート配線(108c,108d)へのコンタクト(117a,117b)をNMOSとPMOSにおいて別々に埋め込み酸化膜101上に形成している。
【0131】
ドレイン拡散層上に形成されたコンタクト115は、N+拡散層103とP+拡散層104との境界に形成されるのが好ましい。この理由は、N+拡散層とP+拡散層との境界から柱状シリコン層(105、106a)までの間には、柱状シリコン層と注入領域間の重ね合わせマージン分の距離を設ける必要があるが、境界上にコンタクトを形成することにより、このスペースを有効に活用することができるためである。このため、インバーター回路の占有面積を縮小することができる。
【0132】
以下に本発明の半導体装置を形成するための製造方法の一例を図35〜図39を参照して説明する。各図において(a)は平面図、(b)はA−A’間の断面図を示している。
【0133】
ゲート形成後までは実施例1の製造工程と同一であるので、ゲート形成後の工程について以下に示す。
【0134】
図35に示されるように、シリコン窒化膜125を10〜50nm程度成膜する。
【0135】
図36に示されるように、窒化膜125をエッチバックして、ソース拡散層領域(109、110a、110b)の上面およびドレイン拡散層領域(103、104)表面を露出させ、柱状シリコン層の側壁およびゲート側壁を窒化膜125で覆う。この構造により以下の効果が生じる。
【0136】
第1に、ゲート電極(108、108a、108b)と柱状シリコン層上部、およびゲート電極(108、108a、108b)とドレイン拡散層(103、104)が窒化膜125により分離されるため、過剰に形成されたシリサイドによるゲート電極と柱状シリコン層上部間のショート、およびゲート電極とドレイン拡散層間のショートを防止できる。
【0137】
第2に、柱状シリコン上部の側壁を窒化膜で覆うことにより、図38のシリサイド化工程において、柱状シリコン層の側壁から過剰にシリサイド化するのを防ぐことができる。柱状シリコン層上部においてシリサイド層が過剰に形成され、シリサイド層がソース拡散層の接合部に近づくと、接合リークを増加させる要因になるため、シリサイド層が過剰に形成されないよう制御する必要がある。
【0138】
第3に、次工程のイオン注入時において、High−k膜107が上記窒化膜125により覆われるので、後工程におけるHigh−k膜へのウェット処理によるダメージや、不純物注入によるダメージを防ぐことができる。
【0139】
したがって、この保護のためのシリコン窒化膜の形成工程は、過剰なシリサイド化防止とダメージ防止の目的を含むので、その一方の過剰なシリサイド化を防止のために、後述のイオン注入工程の後且つソースドレイン表面のシリサイド化工程の前に行うこともできる。
【0140】
このシリコン窒化膜125がシリコン酸化膜である場合には、洗浄・剥離工程やシリサイド前処理に使用されるフッ酸によりウェットエッチされてしまうので、シリコン窒化膜のようにフッ酸に溶けない膜であることが好ましい。また、窒化膜の膜厚は薄すぎると、High−k膜107を完全に保護することができなく、厚すぎると、ゲート側壁に成膜された膜厚分だけ占有面積が増加する。なお、ここでは、保護膜として、シリコン窒化膜を用いたが、これ以外にも、保護膜として機能する保護膜であれば、例えば、シリコン窒化膜とシリコン酸化膜の積層構造の膜を用いることもできる。
【0141】
図37に示されるように、レジストによるパターニングを行い、イオン注入等により柱状シリコン層105の上部にN+ソース拡散層109を形成する。同様に柱状シリコン層(106a、106b)の上部にP+ソース拡散層(110a、110b)を形成する。
【0142】
図38に示されるように、NiもしくはCo等の金属膜をスパッタし、熱処理を加えることでソースドレイン表面をシリサイド化して、未反応の金属膜を除去することによってドレイン拡散層(103、104)上のシリサイド層111、およびソース拡散層(109,110a,110b)上のシリサイド層112を形成する。
【0143】
図39に示されるように、ライナーシリコン窒化膜113を成膜し、その後シリコン酸化膜114を成膜し、CMPにおいてシリコン酸化膜114を平坦化する。続いて、平面状シリコン層上のソース拡散層、ゲート上、柱状シリコン層上部のドレイン拡散層上にコンタクト(115、116、116a、116b、117a、117b)を形成する。ここで、ライナー窒化膜113はコンタクト形成時のエッチングストッパーとして使用する。
【0144】
本実施例においては、ゲート電極が柱状シリコン層の周囲に自己整合的に所望の膜厚だけ形成することができるため、異なるゲート電極を持つ柱状シリコン層同士を密に配置することが可能になり、回路の占有面積を縮小することができる。また、ゲート配線を形成するために十分なプロセスマージンを持つプロセスを構築することができるので、これまでSGTで課題とされてきたゲート配線の形成が容易になる。
【0145】
また、本実施例においては、平面状シリコン層に形成されるドレイン拡散層上の全面にシリサイド層が形成されており、ドレイン拡散層の抵抗が著しく低下するので、ドレイン拡散層による寄生抵抗の影響が非常に小さくなる。このため、ドレイン拡散層上へのコンタクト数の削減や、ドレイン拡散層の配線層としての使用などが可能になり、レイアウト設計の自由度が大きくなる。
【実施例3】
【0146】
本実施例は柱状シリコン層上部に形成されるコンタクトが複数の柱状シリコン層で共有される構造を持つSGTの実施例である。
【0147】
図43は本発明を用いたCMOSインバーターの等価回路である。CMOSインバーターの回路動作は実施例2と同様であるので、ここでは省略する。
【0148】
図44は本発明を用いたCMOSインバーターの平面図である。図45(a)、(b)は図44におけるカットラインA−A’とB−B’の断面図である。
【0149】
本実施例において実施例2と異なる点は、本実施例においてはPMOSであるQp41、Qp42を形成している隣接する2つの柱状シリコン層(306a、306b)上部のソース拡散層が共通の長方形コンタクト316cにより接続されている点である。特に、隣接する柱状シリコン層の間隔が最小コンタクト寸法より小さい場合には、すべての柱状シリコン層上部に通常のコンタクトを形成することは困難であるが、この方法により容易にコンタクトを形成することができる。その他の構成については実施例2の場合と同様であるので、ここでは省略する。
【実施例4】
【0150】
本実施例においては、ゲート配線へのコンタクトの形成方法を変更することによって、CMOSインバーターの占有面積を縮小したレイアウトを示す。
【0151】
図46に本実施例におけるCMOSインバーターの平面図を示す。図46(a)では、NMOSであるQn51とPMOSであるQp51およびQp52のゲート408および408a、408bをゲート配線408eにより接続して、ゲートへのコンタクトを削減することにより、インバーターの占有面積を縮小している。さらに、ドレイン拡散層とゲートの寄生容量を低減するために、ゲート配線408eと平面状シリコン層402の対向面積がなるべく小さくなるように、ゲート配線408eは埋め込み酸化膜401上に形成されるように平面状シリコン層402の形状を変更している。
【0152】
図46(b)では、ゲートへのコンタクト467cをゲート配線458e上に形成することにより、さらにインバーターの占有面積を縮小している。
【実施例5】
【0153】
本実施例は、柱状シリコン層上部に形成されるソース拡散層とゲート電極への接続を同一のコンタクトにより構成するSGTについてのものであり、E型NMOSインバーターを例に説明する。
【0154】
図47は本発明を用いたE型NMOSインバーターの等価回路図である。以下に、E型NMOSインバーターの動作回路について説明する。負荷NMOSであるQL1のゲートとソースが互いに接続されている。入力信号Vin6はドライバNMOSであるQD1のゲートに印加される。Vin6が“1”のとき、ドライバNMOSであるQD1はON状態、負荷NMOSであるQL1もON状態となるが、ドライバNMOSであるQD1の駆動能力のほうが大きいため、Vout6は“0”になる。逆に、Vin6が“0”のとき、ドライバNMOSであるQD1はOFF状態、負荷NMOSであるQL1はON状態となり、Vout6は“1”になる。以上のように、E型NMOSインバーターは入力値であるVin6の信号に対して、出力値であるVout6の信号は反対の値をとるように動作する。
【0155】
図48は本発明を用いたE型NMOSインバーターの平面図の一例である。図49(a)、(b)は図48におけるカットラインA−A’とB−B’の断面図である。図48および図49を参照して本発明について説明する。
【0156】
埋め込み酸化膜層501上に平面状シリコン層502が形成され、平面状シリコン層502はN+ドレイン拡散層503からなり、N+ドレイン拡散層503の表面にはドレイン拡散層抵抗を下げるためにシリサイド層511が形成されている。N+ドレイン拡散層503上に形成される柱状シリコン層505によってNMOS駆動トランジスタQD1が形成され、同様にN+ドレイン拡散層503上に形成される柱状シリコン層506によってNMOS負荷トランジスタQL1が形成されている。柱状シリコン層(505、506)を取り囲むようにHfO2などのHigh−k膜によりゲート絶縁膜507が形成され、TaNやTiNなどの金属膜によりゲート電極(508a、508b)が形成されている。駆動NMOSを形成する柱状シリコン層505の上部にN+ソース拡散層509aが、負荷NMOSを形成する柱状シリコン層506の上部にN+ソース拡散層509bが形成される。それぞれのソース拡散層上にはシリサイド膜512が形成されている。これらの素子を覆うようにコンタクトストッパーとしてシリコン窒化膜513が形成され、さらにシリコン窒化膜513上に層間シリコン酸化膜514が形成され、平坦化されたシリコン酸化膜514を貫通するようにコンタクト(515、516、517a、527、)が形成されている。
【0157】
駆動NMOSであるQD1のゲートに接続するコンタクト517aは配線層を通じて入力端子Vin6に接続され、駆動NMOSであるQD1を形成する柱状シリコン層505の上部に形成されたコンタクト516は配線層を通じて接地電位Vss6に接続され、負荷NMOSであるQL1のゲート配線508cと柱状シリコン層上部のソース拡散層509bには同一のコンタクト527により配線層を通じて電源電位Vcc6に接続される。また、ドレインN+拡散層503に形成されるコンタクト515が出力端子Vout6に接続されることにより、E型NMOSインバーターが形成される。
【0158】
上記の例では、N+ドレイン拡散層503の表面の全面にシリサイド層511が形成されているが、シリサイド層511は、N+ドレイン拡散層503の表面の一部(駆動トランジスタQD1と負荷トランジスタQL1の間)に形成することもできる。
【0159】
本実施例の半導体装置を形成するための製造方法は、実施例1、2と同様であるので省略する。
【0160】
本実施例においては、負荷NMOSであるQL1のゲート電極から延在するゲート配線508cと柱状シリコン層上部のソース拡散層509bへのコンタクトを同一の共通コンタクト527にて形成している。このため、コンタクトの数を削減することができ、インバーター等の面積を縮小することができる。
【0161】
また、本実施例においては、平面状シリコン層に形成されるドレイン拡散層上にシリサイド層が形成されており、ドレイン拡散層の抵抗が低下するので、ドレイン拡散層による寄生抵抗の影響が小さくなる。このため、ドレイン拡散層上へのコンタクト数の削減や、ドレイン拡散層の配線層としての使用などが可能になり、レイアウト設計の自由度が大きくなる。
【0162】
なお、本実施例においては、E型NMOSインバーターにおけるゲート配線とソース拡散層への共通コンタクトの例を取り上げたが、上記の共通コンタクトはE型NMOSインバーターに限定されるものではなく、通常のCMOSを用いた回路においても用いることができる。
【実施例6】
【0163】
本実施例は、柱状シリコン層底部に形成されるドレイン拡散層とゲート電極への接続を同一のコンタクトにより構成するSGTについてのものであり、D型NMOSインバーターを例に説明する。
【0164】
図50は本発明を用いたD型NMOSインバーターの等価回路図である。以下に、D型NMOSインバーターの動作回路について説明する。負荷NMOSであるQL2はディプリーション型のトランジスタであり、そのドレインとゲートが互いに接続されている。入力信号Vin7はドライバNMOSであるQD2のゲートに印加される。Vin7が“1”のとき、ドライバNMOSであるQD2はON状態、負荷NMOSであるQL2もON状態となるが、ドライバNMOSであるQD2のほうが駆動能力が高いため、Vout7は“0”になる。逆に、Vin7が“0”のとき、ドライバNMOSであるQD2はOFF状態、負荷NMOSであるQL2はON状態となり、Vout7は“1”になる。以上のように、D型NMOSインバーターは入力値であるVin7の信号に対して、出力値であるVout7の信号は反対の値をとるように動作する。
【0165】
図51は本発明を用いたD型NMOSインバーターの平面図の一例である。図52(a)、(b)は図51におけるカットラインA−A’とB−B’の断面図である。図51および図52を参照して本発明について説明する。
【0166】
埋め込み酸化膜層601上に平面状シリコン層602が形成され、平面状シリコン層602はN+ドレイン拡散層603からなり、N+ドレイン拡散層603の表面にはドレイン拡散層抵抗を下げるためにシリサイド層611が形成されている。N+ドレイン拡散層603上に形成される柱状シリコン層605によってNMOS駆動トランジスタQD2が形成され、同様にN+ドレイン拡散層603上に形成される柱状シリコン層606によってNMOS負荷トランジスタQL2が形成されている。柱状シリコン層(605、606)を取り囲むようにHfO2などのHigh−k膜によりゲート絶縁膜607が形成され、それを取り囲むようにTaNやTiNなどの金属膜によりゲート電極(608a、608b)が形成されている。駆動NMOSを形成する柱状シリコン層605の上部にN+ソース拡散層609aが、負荷NMOSを形成する柱状シリコン層606の上部にN+ソース拡散層609bが形成される。それぞれのソース拡散層上にはシリサイド膜612が形成されている。これらの素子を覆うようにコンタクトストッパーとしてシリコン窒化膜613が形成され、さらにシリコン窒化膜613上に層間シリコン酸化膜614が形成され、平坦化されたシリコン酸化膜614を貫通するようにコンタクト(616、616a、617a、6128)が形成されている。
【0167】
駆動NMOSであるQD2のゲートに接続するコンタクト617aは配線層を通じて入力端子Vin7に接続され、駆動NMOSであるQD2を形成する柱状シリコン層605の上部に形成されたコンタクト616は配線層を通じて接地電位Vss7に接続され、負荷NMOSであるQL2のゲート配線608cとドレイン拡散層603には同一のコンタクト628により出力端子Vout7に接続される。また、負荷NMOSを形成する柱状シリコン層上部のソースN+拡散層609bに形成されるコンタクト616aが電源電位Vcc7に接続されることにより、D型NMOSインバーターが形成される。
【0168】
上記の例では、N+ドレイン拡散層603の表面の全面にシリサイド層611が形成されているが、シリサイド層611は、N+ドレイン拡散層603の表面の一部(駆動トランジスタQD2と負荷トランジスタQL2の間)に形成することもできる。
【0169】
本実施例の半導体装置を形成するための製造方法は、実施例1、2と同様であるので省略する。
【0170】
本実施例においては、負荷NMOSであるQL2のゲート電極から延在するゲート配線608cとドレイン拡散層603へのコンタクトを同一の共通コンタクト628にて形成している。このため、コンタクトの数を削減することができ、インバーター等の面積を縮小することができる。
【0171】
また、本実施例においては、平面状シリコン層に形成されるドレイン拡散層上にシリサイド層が形成されており、ドレイン拡散層の抵抗が低下するので、ドレイン拡散層による寄生抵抗の影響が小さくなる。このため、ドレイン拡散層上へのコンタクト数の削減や、ドレイン拡散層の配線層としての使用などが可能になり、レイアウト設計の自由度が大きくなる。
【0172】
なお、本実施例においては、D型NMOSインバーターにおけるゲート配線とドレイン拡散層への共通コンタクトの例を取り上げたが、上記の共通コンタクトはD型NMOSインバーターに限定されるものではなく、通常のCMOSを用いた回路においても用いることができる。
【実施例7】
【0173】
本実施例は、ゲート形成工程を簡略化することができる実施例について示す。
【0174】
図53は本発明を用いたCMOSインバーターの等価回路である。CMOSインバーターの回路動作は実施例2と同様であるので、ここでは省略する。
【0175】
図54は本発明を用いたCMOSインバーターの平面図である。図55(a)、(b)は図54におけるカットラインA−A’とB−B’の断面図である。本実施例においては、柱状シリコン層を取り囲むゲート電極(708、708a、708b)とこれらのゲート電極より延在するゲート配線(708c、708d)の上面の高さが同一である特徴を持つ。すなわち、ゲート電極とゲート配線が一体的に形成され、その一体的に形成されたゲート電極およびゲート配線の上面全面が基板に平行な面に形成されている。本実施例においては、ゲート形成工程における製造工程数を減らすことができ、製造時のゲート配線の形成が容易になる。図54および図55を参照して本発明について説明する。
【0176】
埋め込み酸化膜層701の上に平面状シリコン層702が形成され、平面状シリコン層702はN+ドレイン拡散層703およびP+ドレイン拡散層704からなり、N+ドレイン拡散層703とP+ドレイン拡散層704の表面にはドレイン拡散層抵抗を下げるためにシリサイド層711が形成され、このシリサイド層711によってN+ドレイン拡散層703とP+ドレイン拡散層704は互いに直接接続されている。このため、N+ドレイン拡散層703とP+ドレイン拡散層704を接続するためのコンタクトや素子分離が必要ないので、インバーターの占有面積を小さくすることができる。また、素子分離は平面状シリコン層702を分離するだけで形成することができるので、工程数が少なく、最小加工寸法で素子分離を形成することができる。N+ドレイン拡散層703に形成される柱状シリコン層705によってNMOSトランジスタQn81が形成され、P+ドレイン拡散層704に形成される柱状シリコン層(706a、706b)によってPMOSトランジスタQp81およびQp82が形成されている。柱状シリコン層(705、706a、706b)を取り囲むようにHfO2などのHigh−k膜によりゲート絶縁膜707が形成され、それを取り囲むようにTaNやTiNなどの金属膜によりゲート電極(708、708a、708b)が形成されている。NMOSを形成する柱状シリコン層705の上部にN+ソース拡散層709が、PMOSを形成する柱状シリコン層(706a、706b)の上部にP+ソース拡散層(710a、710b)が形成され、ソース拡散層(709、710a、710b)上にはシリサイド膜712が形成されている。これらの素子を覆うようにコンタクトストッパーとしてシリコン窒化膜713が形成され、さらにシリコン窒化膜713上に層間シリコン酸化膜714が形成され、平坦化されたシリコン酸化膜714を貫通するようにコンタクト(715、716、716a、716b、717a、717b)が形成されている。なお、シリコン窒化膜713に応力を持たせることにより、柱状シリコン層のチャネル部に応力を加え、モビリティーを向上させることができる。特に、NMOS上には引っ張り応力を持つシリコン窒化膜を、PMOS上には圧縮応力を持つシリコン窒化膜を別々に形成することにより、NMOSとPMOSにおいて共にモビリティーを向上させることも可能である。
【0177】
N+ドレイン拡散層703とP+ドレイン拡散層704の境界に形成されたコンタクト715は配線層を通して出力端子Vout8に接続され、Qn81を形成する柱状シリコン層705の上部に形成されたコンタクト716は配線層を通して接地電位Vss8に接続され、Qp81およびQp82を形成する柱状シリコン層(706a、706b)の上部に形成されたコンタクト(716a、716b)は配線層を通して電源電位Vcc8に接続され、柱状シリコン層705を取り囲むゲート電極から延在するゲート配線708c上に形成されるコンタクト717aおよび柱状シリコン層(706a、706b)を取り囲むゲート電極から延在するゲート配線708d上に形成されるコンタクト717bは配線層を通して入力端子Vin8に接続されることによりインバーターを形成する。
【0178】
以下に本発明の半導体装置を形成するための製造方法の一例を図56〜図69を参照して説明する。各図において(a)はA−A’間の平面図、(b)は断面図を示している。
【0179】
ゲート絶縁膜の成膜工程までは実施例2の製造工程と同一であるので、ゲート導電膜の成膜工程より以下に示す。
【0180】
図56に示されるように、ゲート絶縁膜としてHfO2などのHigh−k膜707をCVD法もしくはALD法により1〜5nm程度の厚さで成膜した後、ゲート導電膜としてTiNやTaNなどの金属膜729を100〜400nm程度の厚さで成膜する。成膜においては、被覆性が要求される初期段階においては、CVD法やALD法によって成膜を行い、その後成膜レートの早いスパッタにより成膜を行うことにより効率よく成膜を行うことができる。
【0181】
図57に示されるように、CMPによりゲート導電膜729を平坦化する。ゲート上部をCMPによって平坦化することにより、良好なゲート形状を実現でき、ゲート長のバラつきを抑制することができる。また、柱状シリコン層上部の窒化膜718にてCMPをストップする。窒化膜718をCMPストッパーとして使用することにより、再現性よくCMP研磨量を制御することができる。なお、CMPのストッパー膜としては、シリコン窒化膜以外にも、CMPのストッパー膜として機能するものであれば、他の膜を使用することもできる。
【0182】
図58に示されるように、ゲート長を決定するために、ゲート導電膜729をエッチバックする。
【0183】
図59に示されるように、シリコン窒化膜722を成膜する。
【0184】
図60に示されるように、シリコン窒化膜722をエッチバックして、メタルゲートの上部にシリコン窒化膜サイドウォール723を形成する。このシリコン窒化膜サイドウォールを形成することにより、ゲート上に残るシリコン窒化膜サイドウォール723の膜厚分のゲート電極を柱状シリコン層の周囲に自己整合的に形成することができるので、所望のゲート電極膜厚になるように、シリコン窒化膜723の膜厚とエッチバック量を調整する。なお、ここでは、サイドウォール用の保護膜として、シリコン窒化膜を用いたが、これ以外にも、サイドウォール用の保護膜として機能する保護膜であれば、例えば、シリコン酸化膜のようなものも用いることができる。
【0185】
図61に示されるように、レジストまたは多層レジストを塗布し、リソグラフィーによりゲート配線パターンをレジスト724により形成する。
【0186】
図62に示されるように、レジストマスクを用いて、ゲート底部およびゲート下のHigh−k膜を反応性イオンエッチングによりエッチングする。これによりゲート電極(708、708a、708b)及びゲート配線(708c、708d)が形成される。
【0187】
図63に示されるように、柱状シリコン上部のシリコン窒化膜718およびシリコン窒化膜サイドウォール723をウェット処理により除去する。
【0188】
図64に示されるように、シリコン窒化膜725を10〜50nm程度成膜する。
【0189】
図65に示されるように、シリコン窒化膜725をエッチバックして、柱状シリコン層上面および平面状シリコン層上面を露出させて、柱状シリコン層上部の側壁およびゲート側壁をシリコン窒化膜725で覆う構造にする。この構造により以下の効果が生じる。
【0190】
第1に、ゲート電極(708、708a、708b)と柱状シリコン層上部、およびゲート電極(708、708a、708b)とドレイン拡散層(703、704)が窒化膜725により分離されるため、過剰に形成されたシリサイドによるゲート電極と柱状シリコン層上部間のショート、およびゲート電極とドレイン拡散層間のショートを防止できる。
【0191】
第2に、柱状シリコン上部の側壁を窒化膜で覆うことにより、図67のシリサイド化工程において、柱状シリコン層の側壁から過剰にシリサイド化するのを防ぐことができる。柱状シリコン層上部においてシリサイド層が過剰に形成され、シリサイド層がソース拡散層の接合部に近づくと、接合リークを増加させる要因になるため、シリサイド層が過剰に形成されないよう制御する必要がある。
【0192】
第3に、次工程のイオン注入時において、High−k膜707が上記窒化膜725により覆われるので、後工程におけるHigh−k膜へのウェット処理によるダメージや、不純物注入によるダメージを防ぐことができる。
【0193】
また、このシリコン窒化膜725がシリコン酸化膜である場合には、洗浄・剥離工程やシリサイド前処理に使用されるフッ酸によりウェットエッチされてしまうので、シリコン窒化膜のようにフッ酸に溶けない膜であることが好ましい。また、窒化膜の膜厚は薄すぎると、High−k膜を完全に保護することができなく、厚すぎると、ゲート側壁に成膜された膜厚分だけ占有面積が増加する。なお、ここでは、保護膜として、シリコン窒化膜を用いたが、これ以外にも、保護膜として機能する保護膜であれば、例えば、シリコン窒化膜とシリコン酸化膜の積層構造の膜を用いることもできる。
【0194】
図66に示されるように、イオン注入等により、柱状シリコン層705の上部にN+ソース拡散層709を形成する。同様に柱状シリコン層(706a、706b)の上部にP+ソース拡散層(710a、710b)を形成する。
【0195】
図67に示されるように、NiもしくはCo等の金属膜をスパッタし、熱処理を加えることでソースドレイン表面をシリサイド化して、未反応の金属膜を除去することによってドレイン拡散層(703、704)上のシリサイド層711、およびソース拡散層(709、710a、710b)上のシリサイド層712を形成する。
【0196】
図68に示されるように、ライナーシリコン窒化膜713を成膜し、その後シリコン酸化膜714を成膜し、CMPにおいてシリコン酸化膜を平坦化する。ライナー窒化膜はコンタクト形成時のエッチングストッパーとして使用する。
【0197】
図69に示されるように、平面状シリコン層上のソース拡散層、ゲート上、柱状シリコン層上部のドレイン拡散層上にコンタクト(715、716、716a、716b、717a、717b)を形成する。
【0198】
上記のように本実施例においては、ゲート形成工程における製造工程数を減らすことができ、製造時のゲート配線の形成が容易になる。
【実施例8】
【0199】
本実施例はゲート電極およびゲート配線と柱状シリコン層底部のドレイン拡散層間の寄生容量を低減するSGTの実施例について示す。
【0200】
図70は本発明を用いたCMOSインバーターの等価回路である。CMOSインバーターの回路動作は実施例2と同様であるので、ここでは省略する。
【0201】
図71は本発明を用いたCMOSインバーターの平面図である。図72(a)、(b)は図71におけるカットラインA−A’とB−B’の断面図である。本実施例においては、ゲート電極(808、808a、808b)やゲート配線(808c、808d)とドレイン拡散層(803、804)との間にシリコン酸化膜820が存在する特徴を持つ。この構造により、ゲート電極やゲート配線とドレイン拡散層間の絶縁膜が厚くなるため、ゲートとドレイン拡散層との寄生容量が減少する。特に、ゲート絶縁膜としてHigh−k膜が使われる場合には、High−k膜の比誘電率が大きいためゲートとドレイン拡散層間の寄生容量は大きくなる。このため、High−k膜と比べて比誘電率の低いシリコン酸化膜をゲート配線とドレイン拡散層間に挿入することにより寄生容量を大きく低減することができる。図71および図72を参照して本発明について説明する。
【0202】
埋め込み酸化膜層801の上に平面状シリコン層802が形成され、平面状シリコン層802はN+ドレイン拡散層803およびP+ドレイン拡散層804からなり、N+ドレイン拡散層803とP+ドレイン拡散層804の表面にはドレイン拡散層抵抗を下げるためにシリサイド層811が形成され、このシリサイド層811によってN+ドレイン拡散層803とP+ドレイン拡散層804は互いに直接接続されている。このため、N+ドレイン拡散層803とP+ドレイン拡散層804を接続するためのコンタクトや素子分離が必要ないので、インバーターの占有面積を小さくすることができる。また、素子分離は平面状シリコン層802を分離するだけで形成することができるので、工程数が少なく、最小加工寸法で素子分離を形成することができる。N+ドレイン拡散層803上に形成される柱状シリコン層805によってNMOSトランジスタQn91が形成され、P+ドレイン拡散層804上に形成される柱状シリコン層(806a、806b)によってPMOSトランジスタQp91およびQp92が形成されている。柱状シリコン層(805、806a、806b)を取り囲むようにHfO2などのHigh−k膜によりゲート絶縁膜807が形成され、それを取り囲むようにTaNやTiNなどの金属膜によりゲート電極(808、808a、808b)が形成されている。ゲート電極とドレイン拡散層間にはシリコン酸化膜820が存在するため、ゲートとドレイン拡散層間の寄生容量を低減することができる。NMOSを形成する柱状シリコン層805の上部にN+ソース拡散層809が、PMOSを形成する柱状シリコン層(806a、806b)の上部にP+ソース拡散層(810a、810b)が形成され、ソース拡散層(809、810a、810b)上にはシリサイド膜812が形成されている。これらの素子を覆うようにコンタクトストッパーとしてシリコン窒化膜813が形成され、さらにシリコン窒化膜813上に層間シリコン酸化膜814が形成され、平坦化されたシリコン酸化膜814を貫通するようにコンタクト(815、816、816a、816b、817a、817b)が形成されている。なお、シリコン窒化膜13に応力を持たせることにより、柱状シリコン層のチャネル部に応力を加え、モビリティーを向上させることができる。特に、NMOS上には引っ張り応力を持つシリコン窒化膜を、PMOS上には圧縮応力を持つシリコン窒化膜を別々に形成することにより、NMOSとPMOSにおいて共にモビリティーを向上させることも可能である。
【0203】
N+ドレイン拡散層803とP+ドレイン拡散層804の境界に形成されたコンタクト815は配線層を通して出力端子Vout9に接続され、Qn91を形成する柱状シリコン層805の上部に形成されたコンタクト816は配線層を通して接地電位Vss9に接続され、Qp91およびQp92を形成する柱状シリコン層(806a、806b)の上部に形成されたコンタクト(816a、816b)は配線層を通して電源電位Vcc9に接続され、柱状シリコン層805を取り囲むゲート電極から延在するゲート配線808c上に形成されるコンタクト817aおよび柱状シリコン層(806a、806b)を取り囲むゲート電極から延在するゲート配線808d上に形成されるコンタクト817bは配線層を通して入力端子Vin9に接続されることによりインバーターを形成する。
【0204】
以下に本発明の半導体装置を形成するための製造方法の一例を図73〜図90を参照して説明する。各図において(a)はA−A’間の平面図、(b)は断面図を示している。
【0205】
柱状シリコン層の犠牲酸化工程までは実施例1の製造工程と同一であるので、犠牲酸化工程以降の工程について以下に示す。
図73に示されるように、柱状シリコン層を犠牲酸化し、チャネル部になる柱状シリコン層表面を平坦化する。犠牲酸化膜819は不純物注入時のスルー酸化膜として用いることもできる。
【0206】
図74に示されるように、レジストマスクを用いて、イオン注入等によりAsやPなどの不純物を導入してN+ドレイン拡散層803を形成し、BやBF2などの不純物を導入してP+ドレイン拡散層804を形成する。このとき、柱状シリコン層上部の窒化膜818を柱状シリコン層上部への不純物注入防止用のストッパーとして使用する。その後の熱処理後に、埋め込み酸化膜1まで不純物が拡散し、さらに柱状シリコン層の下部まで不純物が拡散するように注入条件および熱処理条件を設定する。
【0207】
図75に示されるように、シリコン酸化膜820を200〜500nm程度の膜厚で成膜して柱状シリコン層間を埋め込む。
【0208】
図76に示されるように、CMPによりシリコン酸化膜820を平坦化し、シリコン窒化膜818でCMPをストップする。窒化膜818をCMPストッパーとして使用することにより、再現性よくCMP研磨量を制御することができる。なお、CMPのストッパー膜としては、シリコン窒化膜以外にも、CMPのストッパー膜として機能するものであれば、他の膜を使用することができる。
【0209】
図77に示されるように、シリコン酸化膜820をエッチバックして、柱状シリコン層のチャネルとなる部分を露出する。このときにドレイン拡散層(803、804)の上にシリコン酸化膜820を5〜50nm程度の厚さだけ残しておく。
【0210】
図78に示されるように、ゲート絶縁膜としてHfO2などのHigh−k膜807をCVD法もしくはALD法により1〜5nm程度の厚さで成膜する。その後、ゲート導電膜としてTiNやTaNなどの金属膜880を10〜60nm程度の厚さで成膜する。ゲート導電膜880とドレイン拡散層(803、804)の間にはゲート絶縁膜807より比誘電率の低いシリコン酸化膜820が挿入されているため、両者の寄生容量は小さくなる。
【0211】
図79に示されるように、シリコン酸化膜821を成膜して柱状シリコン層間を埋め込む。
【0212】
図80に示されるように、CMPによりシリコン酸化膜821、柱状シリコン層上部のゲート導電膜、High−k膜を研磨し、ゲート上面を平坦化する。ゲート上部をCMPによって平坦化することにより、良好なゲート形状を実現でき、ゲート長のバラつきを抑制することができる。CMP時においては、柱状シリコン層上部の窒化膜818をCMPのストッパーとして使用する。窒化膜818をCMPストッパーとして使用することにより、再現性よくCMP研磨量を制御することができる。なお、CMPのストッパー膜としては、シリコン窒化膜以外にも、CMPのストッパー膜として機能するものであれば、他の膜を使用することができる。
【0213】
図81に示されるように、ゲート長を決定するために、ゲート導電膜およびシリコン酸化膜821をエッチバックして、ゲート電極(808、808a、808b)を形成する。このときに、ゲート導電膜(808、808a、808b)とシリコン酸化膜821をなるべく同じレートでエッチングし、なおかつ窒化膜818に対して高選択比を取るようなエッチング条件を使用する。ゲート導電膜(808、808a、808b)とシリコン酸化膜821を同じレートでエッチングすることにより、両者の上面段差を抑えることができるため、次工程以降においてシリコン窒化膜サイドウォールの形成が容易になる。
【0214】
図82に示されるように、シリコン窒化膜822を成膜する。
【0215】
図83に示されるように、シリコン窒化膜822をエッチバックして、メタルゲートの上部にシリコン窒化膜サイドウォール823を形成する。このとき、ゲート上に残るシリコン窒化膜サイドウォール823がちょうどゲートを覆うようにシリコン窒化膜成膜量とエッチバック量を設定する。この窒化膜サイドウォールで覆われた部分のゲートはエッチング時に保護されるため、ゲート電極を所望の膜厚で自己整合的に形成することができ、占有面積を縮小およびゲートと拡散層間の寄生容量を低減することができる。なお、ここでは、サイドウォール用の保護膜として、シリコン窒化膜を用いたが、これ以外にも、サイドウォール用の保護膜として機能する保護膜であれば、例えば、シリコン酸化膜のようなものも用いることができる。
【0216】
図84に示されるように、メタルゲート上に残存するシリコン酸化膜821をウェットエッチにて除去した後、レジストまたは多層レジストを塗布し、リソグラフィーによりゲート配線パターンをレジスト824により形成する。
【0217】
図85に示されるように、レジストマスクを用いて、ゲート底部およびゲート下のHigh−k膜、シリコン酸化膜を反応性イオンエッチングによりエッチングする。これによりゲート電極(808、808a、808b)及びゲート配線(808c、808d)が形成される。
【0218】
図86に示されるように、柱状シリコン上部のシリコン窒化膜818および窒化膜サイドウォール823をウェット処理により除去する。
【0219】
図87に示されるように、シリコン窒化膜825を10〜50nm程度の膜厚で成膜する。
【0220】
図88に示されるように、窒化膜825をエッチバックして、柱状シリコン層上面および平面状シリコン層上面を露出させて、柱状シリコン層上部の側壁およびゲート側壁を窒化膜825で覆う構造にする。この構造により以下の効果が生じる。
【0221】
第1に、ゲート電極(808、808a、808b)と柱状シリコン層上部が窒化膜825により分離されるため、過剰に形成されたシリサイドによるゲート電極と柱状シリコン層上部間のショート、およびゲート電極とドレイン拡散層間のショートを防止できる。
【0222】
第2に、柱状シリコン上部の側壁を窒化膜で覆うことにより、図89のシリサイド化工程において、柱状シリコン層の側壁から過剰にシリサイド化するのを防ぐことができる。柱状シリコン層上部においてシリサイド層が過剰に形成され、シリサイド層がソース拡散層の接合部に近づくと、接合リークを増加させる要因になるため、シリサイド層が過剰に形成されないよう制御する必要がある。
【0223】
第3に、次工程のイオン注入時において、High−k膜807が上記窒化膜825により覆われるので、後工程におけるHigh−k膜へのウェット処理によるダメージや、不純物注入によるダメージを防ぐことができる。
【0224】
また、このシリコン窒化膜825がシリコン酸化膜である場合には、洗浄・剥離工程やシリサイド前処理に使用されるフッ酸によりウェットエッチされてしまうので、シリコン窒化膜のようにフッ酸に溶けない膜であることが好ましい。また、窒化膜の膜厚は薄すぎると、High−k膜807を完全に保護することができなく、厚すぎると、ゲート側壁に成膜された膜厚分だけ占有面積が増加する。なお、ここでは、保護膜として、シリコン窒化膜を用いたが、これ以外にも、保護膜として機能する保護膜であれば、例えば、シリコン窒化膜とシリコン酸化膜の積層構造の膜を用いることもできる。
【0225】
図89に示されるように、イオン注入等により、柱状シリコン層805の上部にN+ソース拡散層809を形成する。同様に柱状シリコン層(806a、806b)の上部にP+ソース拡散層(810a、810b)を形成する。その後、NiもしくはCo等の金属膜をスパッタし、熱処理を加えることでソースドレイン表面をシリサイド化して、未反応の金属膜を除去することによってドレイン拡散層上のシリサイド層811、およびソース拡散層上のシリサイド層812を形成する。
【0226】
図90に示されるように、ライナーシリコン窒化膜813を成膜し、その後シリコン酸化膜814を成膜し、CMPにおいてシリコン酸化膜を平坦化する。その後、平面状シリコン層上のソース拡散層、ゲート上、柱状シリコン層上部のドレイン拡散層上にコンタクト(815、816、816a、816b、817a、817b)を形成する。
【0227】
本実施例においては、上記実施例で述べた効果に加えて、絶縁膜をゲート絶縁膜とドレイン拡散層間に挿入することにより、ゲート電極やゲート配線とドレイン拡散層間の絶縁膜が厚くなるため、ゲートとドレイン拡散層との寄生容量が減少する。特に、シリコン酸化膜などの比誘電率の比較的低い絶縁膜をゲート絶縁膜とドレイン拡散層間に挿入することにより寄生容量を大きく低減することができる。
【実施例9】
【0228】
本実施例は実施例7におけるゲート形成工程を簡略化と、実施例8におけるゲート配線と柱状シリコン層底部のドレイン拡散層間の寄生容量を低減するSGTの構造を同時に行った場合の実施例について示す。
【0229】
図91は本発明を用いたCMOSインバーターの等価回路である。CMOSインバーターの回路動作は実施例2と同様であるので、ここでは省略する。
【0230】
図92は本発明を用いたCMOSインバーターの平面図である。図93(a)、(b)は図92におけるカットラインA−A’とB−B’の断面図である。本実施例においては、柱状シリコン層を取り囲むゲート電極(908、908a、908b)とこれらのゲート電極より延在するゲート配線(908c、908d)の上面の高さが同一である特徴を持ち、すなわち、ゲート電極とゲート配線が一体的に形成され、その一体的に形成されたゲート電極およびゲート配線の上面全面が基板に平行な面に形成され、さらにゲート電極(908、908a、908b)やゲート配線(908c、908d)とドレイン拡散層(903、904)との間にシリコン酸化膜などの絶縁膜920が存在する特徴を持つ。
【0231】
本実施例に示すCMOSインバーターは以下に示すような製造方法を用いて形成することができる。
【0232】
まず、実施例8の製造方法(図73〜図77)において示さるように、柱状シリコン層の形成後、柱状シリコン層を埋め込むようにシリコン酸化膜を成膜し、続いてシリコン酸化膜をCMPにより平坦化し、続いてシリコン酸化膜をエッチバックすることにより、所望の膜厚だけドレイン拡散層にシリコン酸化膜を形成する。
【0233】
その後、実施例7の製造方法(図56〜図69)おいてに示されたと同様にして、柱状シリコン層の形成後に柱状シリコン層を埋め込むようにゲート導電膜を成膜し、続いてゲート導電膜をCMPにより平坦化し、続いてゲート導電膜をエッチバックし、続いてゲート電極膜厚を決めるためのシリコン窒化膜を成膜及びエッチバックしてゲート電極を自己整合的に形成するためのシリコン窒化膜サイドウォールを形成し、続いてゲート配線パターンのリソグラフィー及びエッチングを行うことにより、ゲート電極とゲート電極より延在するゲート配線が一体的に形成され、その一体的に形成されたゲート電極及びゲート配線の上面全面が基板に平行な面に形成されているゲート電極構造を形成する。さらにその後、柱状シリコン層の側壁を保護するためのシリコン窒化膜を形成し、続いて柱状シリコン層上部の拡散層を形成し、続いて平面状シリコン層表面及び柱状シリコン層上部にシリサイド層を形成し、続いてコンタクトを形成する。
【0234】
本実施例においては、ゲート形成工程における製造工程数を減らすことができ、製造時のゲート配線の形成が容易になる。さらに、絶縁膜をゲート絶縁膜とドレイン拡散層間に挿入することにより、ゲート電極やゲート配線とドレイン拡散層間の絶縁膜が厚くなるため、ゲートとドレイン拡散層との寄生容量が減少する。特に、シリコン酸化膜などの比誘電率の比較的低い絶縁膜をゲート絶縁膜とドレイン拡散層間に挿入することにより寄生容量を大きく低減することができる。
【実施例10】
【0235】
本実施例においては、実施例7と同様のゲート形成方法を用いてSGTが形成されるが、ゲートの構造がゲート絶縁膜側の薄い金属膜と表面側のポリシリコンの積層構造である点において実施例7とは異なっている。
【0236】
上記のゲート構造によって、ゲート絶縁膜側の薄い金属膜によりゲート電極の空乏化が抑制され、また、ゲート電極およびゲート配線の表面がポリシリコンであるため、従来のポリシリコンゲートを持つトランジスタと同一の製造ラインで製造することが可能である。
【0237】
図94は本発明を用いたCMOSインバーターの等価回路である。CMOSインバーターの回路動作は実施例2と同様であるので、ここでは省略する。
【0238】
図95は本発明を用いたCMOSインバーターの平面図である。図96(a)、(b)は図95におけるカットラインA−A’とB−B’の断面図である。本実施例においては、柱状シリコン層を取り囲むゲート電極(1008、1008a、1008b)とこれらのゲート電極より延在するゲート配線(1008c、1008d)の上面の高さが同一であり、すなわち、ゲート電極とゲート配線が一体的に形成され、その一体的に形成されたゲート電極およびゲート配線の上面全面が基板に平行な面に形成され、薄い金属膜とポリシリコンの積層構造である特徴を持つ。以下に図95および図96を参照して本発明について説明する。
【0239】
埋め込み酸化膜層1001の上に平面状シリコン層1002が形成され、平面状シリコン層1002はN+ドレイン拡散層1003およびP+ドレイン拡散層1004からなり、N+ドレイン拡散層1003とP+ドレイン拡散層1004の表面にはドレイン拡散層抵抗を下げるためにシリサイド層1011が形成され、このシリサイド層1011によってN+ドレイン拡散層1003とP+ドレイン拡散層1004は互いに直接接続されている。このため、N+ドレイン拡散層1003とP+ドレイン拡散層1004を接続するためのコンタクトや素子分離が必要ないので、インバーターの占有面積を小さくすることができる。また、素子分離は平面状シリコン層1002を分離するだけで形成することができるので、工程数が少なく、最小加工寸法で素子分離を形成することができる。N+ドレイン拡散層1003上に形成される柱状シリコン層1005によってNMOSトランジスタQn111が形成され、P+ドレイン拡散層1004上に形成される柱状シリコン層(1006a、1006b)によってPMOSトランジスタQp111およびQp112が形成されている。柱状シリコン層(1005、1006a、1006b)を取り囲むようにHfO2などのHigh−k膜によりゲート絶縁膜1007が形成され、それを取り囲むようにTaNやTiNなどの薄い金属膜1040とポリシリコン1029との積層構造であるゲート電極(1008、1008a、1008b)が形成されている。NMOSを形成する柱状シリコン層1005の上部にN+ソース拡散層1009が、PMOSを形成する柱状シリコン層(1006a、1006b)の上部にP+ソース拡散層(1010a、1010b)が形成され、ソース拡散層(1009、1010a、1010b)上にはシリサイド膜1012が形成されている。これらの素子を覆うようにコンタクトストッパーとしてシリコン窒化膜1013が形成され、さらにシリコン窒化膜1013上に層間シリコン酸化膜1014が形成され、平坦化されたシリコン酸化膜1014を貫通するようにコンタクト(1015、1016、1016a、1016b、1017a、1017b)が形成されている。
【0240】
N+ドレイン拡散層1003とP+ドレイン拡散層1004の境界に形成されたコンタクト1015は配線層を通して出力端子Vout11に接続され、Qn111を形成する柱状シリコン層1005の上部に形成されたコンタクト1016は配線層を通して接地電位Vss11に接続され、Qp111およびQp112を形成する柱状シリコン層(1006a、1006b)の上部に形成されたコンタクト(1016a、1016b)は配線層を通して電源電位Vcc11に接続され、柱状シリコン層1005を取り囲むゲート電極から延在するゲート配線1008c上に形成されるコンタクト1017aおよび柱状シリコン層(1006a、1006b)を取り囲むゲート電極から延在するゲート配線1008d上に形成されるコンタクト1017bは配線層を通して入力端子Vin11に接続されることによりインバーターを形成する。
【0241】
以下に本発明の半導体装置を形成するための製造方法の一例を図97〜図110を参照して説明する。各図において(a)は平面図、(b)はA−A’間の断面図を示している。ゲート導電膜の成膜工程までは実施例2の製造工程と同一であるので、ゲート導電膜の成膜工程より以下に示す。
【0242】
図97に示されるように、ゲート絶縁膜としてHfO2などのHigh−k膜1007をCVD法もしくはALD法により1〜5nm程度の厚さで成膜する。続いて、ゲート導電膜としてTiNやTaNなどの薄い金属膜1040を1〜10nm程度の厚さで成膜し、その後、ポリシリコン1029を柱状シリコン層が埋め込まれるように成膜する。
【0243】
図98に示されるように、CMPによりポリシリコン1029及び薄い金属膜1040を研磨して平坦化する。ゲート上部をCMPによって平坦化することにより、良好なゲート形状を実現でき、ゲート長のバラつきを抑制することができる。また、柱状シリコン層上部の窒化膜1018にてCMPをストップする。窒化膜1018をCMPストッパーとして使用することにより、再現性よくCMP研磨量を制御することができる。CMPのストッパー膜としては、シリコン窒化膜以外にも、CMPのストッパー膜として機能するものであれば、他の膜を使用することができる。
【0244】
図99に示されるように、ゲート長を決定するために、ポリシリコン1029および薄い金属膜1040をエッチバックする。この工程により、ゲート長を決定する。
【0245】
図100に示されるように、表面にシリコン窒化膜1022を成膜する。
【0246】
図101に示されるように、シリコン窒化膜1022をエッチバックして、メタルゲートの上部にシリコン窒化膜サイドウォール1023を形成する。このシリコン窒化膜サイドウォールを形成することにより、ゲート上に残るシリコン窒化膜サイドウォール1023の膜厚分のゲート電極を柱状シリコン層の周囲に自己整合的に形成することができるので、所望のゲート電極膜厚になるように、シリコン窒化膜1023の膜厚とエッチバック量を調整することができる。なお、ここでは、サイドウォール用の保護膜として、シリコン窒化膜を用いたが、これ以外にも、サイドウォール用の保護膜として機能する保護膜であれば、例えば、シリコン酸化膜のようなものも用いることができる。
【0247】
図102に示されるように、レジストまたは多層レジストを塗布し、リソグラフィーによりゲート配線パターンをレジスト1024により形成する。
【0248】
図103に示されるように、レジストマスクを用いて、ゲート底部およびゲート下のHigh−k膜を反応性イオンエッチングによりエッチングする。これによりゲート電極(1008、1008a、1008b)及びゲート配線(1008c、1008d)が形成される。
【0249】
図104に示されるように、柱状シリコン上部のシリコン窒化膜1018およびシリコン窒化膜サイドウォール1023をウェット処理により除去する。
【0250】
図105に示されるように、表面にシリコン窒化膜1025を10〜50nm程度成膜する。
【0251】
図106に示されるように、シリコン窒化膜1025をエッチバックして、柱状シリコン層上面および平面状シリコン層上面を露出させて、柱状シリコン層上部の側壁およびゲート側壁をシリコン窒化膜1025で覆う構造にする。この構造により以下の効果が生じる。
【0252】
第1に、ゲート電極(1008、1008a、1008b)と柱状シリコン層上部、およびゲート電極(1008、1008a、1008b)とドレイン拡散層(1003、1004)が窒化膜1025により分離されるため、過剰に形成されたシリサイドによるゲート電極と柱状シリコン層上部間のショート、およびゲート電極とドレイン拡散層間のショートを防止できる。
【0253】
第2に、柱状シリコン上部の側壁を窒化膜で覆うことにより、図108のシリサイド化工程において、柱状シリコン層の側壁から過剰にシリサイド化するのを防ぐことができる。柱状シリコン層上部においてシリサイド層が過剰に形成され、シリサイド層がソース拡散層の接合部に近づくと、接合リークを増加させる要因になるため、シリサイド層が過剰に形成されないよう制御する必要がある。
【0254】
第3に、次工程のイオン注入時において、High−k膜1007が上記窒化膜1025により覆われるので、後工程におけるHigh−k膜へのウェット処理によるダメージや、不純物注入によるダメージを防ぐことができる。
【0255】
第4に、ゲート電極の一部である薄い金属膜1040を上記窒化膜1025で覆うことによって、金属膜が表面に露出されないので、従来のポリシリコンゲートを持つトランジスタと同じ製造ラインにおいて、製造することが可能になる。
【0256】
また、このシリコン窒化膜1025がシリコン酸化膜である場合には、洗浄・剥離工程やシリサイド前処理に使用されるフッ酸によりウェットエッチされてしまうので、シリコン窒化膜のようにフッ酸に溶けない膜であることが好ましい。また、窒化膜の膜厚は薄すぎると、High−k膜を完全に保護することができなく、厚すぎると、ゲート側壁に成膜された膜厚分だけ占有面積が増加する。なお、ここでは、保護膜として、シリコン窒化膜を用いたが、これ以外にも、保護膜として機能する保護膜であれば、例えば、シリコン窒化膜とシリコン酸化膜の積層構造の膜を用いることもできる。
【0257】
図107に示されるように、イオン注入等により、柱状シリコン層1005の上部にN+ソース拡散層1009を形成する。同様に柱状シリコン層(1006a、1006b)の上部にP+ソース拡散層(1010a、1010b)を形成する。
【0258】
図108に示されるように、NiもしくはCo等の金属膜をスパッタし、熱処理を加えることでソースドレイン表面、およびポリシリコンであるゲート電極の上面をシリサイド化して、未反応の金属膜を除去することによってドレイン拡散層(1003、1004)上のシリサイド層1011、ソース拡散層(1009、1010a、1010b)上のシリサイド層1012、およびゲート電極上のシリサイド層1041を形成する。
【0259】
図109に示されるように、ライナーシリコン窒化膜1013を成膜し、その後シリコン酸化膜1014を成膜し、CMPにおいてシリコン酸化膜を平坦化する。ライナー窒化膜はコンタクト形成時のエッチングストッパーとして使用する。
【0260】
図110に示されるように、平面状シリコン層上のソース拡散層、ゲート上、柱状シリコン層上部のドレイン拡散層上にコンタクト(1015、1016、1016a、1016b、1017a、1017b)を形成する。
【0261】
上記のように本実施例においては、ゲート絶縁膜側の薄い金属膜と表面側のポリシリコンの積層構造であるゲート構造によって、ゲート絶縁膜側の薄い金属膜によりゲート電極の空乏化が抑制され、また、ゲート電極およびゲート配線の表面がポリシリコンであるため、従来のポリシリコンゲートを用いたトランジスタと同じ製造ラインにて製造することができる。
【実施例11】
【0262】
本実施例は実施例10のように、ゲート電極が薄い金属膜とポリシリコンの積層構造で形成されており、さらに実施例8におけるゲート配線と柱状シリコン層底部のドレイン拡散層間の寄生容量を低減することができるSGTの構造の実施例について示す。
【0263】
図111は本発明を用いたCMOSインバーターの等価回路である。CMOSインバーターの回路動作は実施例2と同様であるので、ここでは省略する。
【0264】
図112は本発明を用いたCMOSインバーターの平面図である。図113(a)、(b)は図112におけるカットラインA−A’とB−B’の断面図である。本実施例においては、柱状シリコン層を取り囲むゲート電極(1108、1108a、1108b)とこれらのゲート電極より延在するゲート配線(1108c、1108d)の上面の高さが同一である特徴を持ち、すなわち、ゲート電極とゲート配線が一体的に形成され、その一体的に形成されたゲート電極およびゲート配線の上面全面が基板に平行な面に形成される。また、ゲート電極およびゲート配線は薄い金属膜とポリシリコンの積層構造からなる。さらに、ゲート電極(1108、1108a、1108b)やゲート配線(1108c、1108d)とドレイン拡散層(1103、1104)との間にシリコン酸化膜などの絶縁膜1120が存在する特徴を持つ。
【0265】
本実施例に示すCMOSインバーターは以下に示すような製造方法を用いて形成することができる。
【0266】
まず、実施例8の製造方法(図73〜図77)において示さるように、柱状シリコン層の形成後、柱状シリコン層を埋め込むようにシリコン酸化膜を成膜し、続いてシリコン酸化膜をCMPにより平坦化し、続いてシリコン酸化膜をエッチバックすることにより、所望の膜厚だけドレイン拡散層にシリコン酸化膜を形成し、ゲート電極とゲート電極間の寄生容量を低減するインバーター構造を形成する。
【0267】
その後、実施例10の製造方法(図97〜図110)おいてに示されたと同様にして、柱状シリコン層の形成後に柱状シリコン層を埋め込むように薄い金属膜とポリシリコンの積層構造よりなるゲート導電膜を成膜し、続いてゲート導電膜をCMPにより平坦化し、続いてゲート導電膜をエッチバックし、続いてゲート電極膜厚を決めるためのシリコン窒化膜を成膜及びエッチバックしてゲート電極を自己整合的に形成するためのシリコン窒化膜サイドウォールを形成し、続いてゲート配線パターンのリソグラフィー及びエッチングを行うことにより、薄い金属膜とポリシリコン膜の積層構造よりなるゲート電極とゲート電極より延在するゲート配線が一体的に形成され、その一体的に形成されたゲート電極及びゲート配線の上面全面が基板に平行な面に形成されているゲート電極構造を形成する。さらにその後、柱状シリコン層の側壁を保護するためのシリコン窒化膜を形成し、続いて柱状シリコン層上部の拡散層を形成し、続いて平面状シリコン層表面及び柱状シリコン層上部にシリサイド層を形成し、続いてコンタクトを形成する。
【0268】
本実施例においては、ゲート絶縁膜側の薄い金属膜1140と表面側のポリシリコン1129の積層構造であるゲート構造によって、ゲート絶縁膜側の薄い金属膜によりゲート電極の空乏化が抑制され、また、ゲート電極およびゲート配線の表面がポリシリコンであるため、従来のポリシリコンゲートを用いたトランジスタと同じ製造ラインにて製造することができる。さらに、絶縁膜1120をゲート絶縁膜とドレイン拡散層間に挿入することにより、ゲート電極やゲート配線とドレイン拡散層間の絶縁膜が厚くなるため、ゲートとドレイン拡散層との寄生容量が減少する。特に、シリコン酸化膜などの比誘電率の比較的低い絶縁膜をゲート絶縁膜とドレイン拡散層間に挿入することにより寄生容量を大きく低減することができる。
【実施例12】
【0269】
SGTにおいてゲートによるチャネルの制御性を向上させて、ショートチャネル効果を十分に抑制するには、柱状半導体層柱の寸法をゲート長に比べて十分に小さく形成しなければならない。柱状半導体層の寸法を小さく形成するには、ドライエッチング時に寸法をシュリンクする方法や、柱状半導体層形成後に犠牲酸化を行う方法などにより、比較的容易に寸法を縮小できる。このため、最小加工寸法より小さい寸法を持つ柱状半導体層を形成することはそれほど困難ではないため、実際のSGTにおいては、柱状半導体層は最小加工寸法より小さく形成されることが多い。
【0270】
上記のように径の小さい柱状半導体層、特に50nm以下の柱状半導体層柱状シリコン層においては、柱状半導体層の上部拡散層に形成されるシリサイド層と拡散層との界面の面積が小さくなるため、界面抵抗が増加する。特にシリサイド層との界面面積の小さい柱状半導体層上部の拡散層においてはソースドレイン寄生抵抗の主要因になり、トランジスタ特性を劣化させる一因となる。
【0271】
また、柱状シリコン層の径を最小加工寸法で作成されたコンタクトよりも小さく形成する場合には、柱状半導体層上部に形成されるコンタクトと柱状半導体上面との接触面積がコンタクトの底面積より小さい柱状半導体層上面の面積になるため、コンタクト抵抗が大きくなる。
【0272】
さらに、SGTを形成する場合、製造工程削減のため柱状半導体層の上部と下部の拡散層上に同時にコンタクトを形成することが望ましいが、その場合、柱状半導体層上部に形成されるコンタクトに対しては、柱状半導体層下部に形成されるコンタクトと比べると、柱状半導体層の高さ以上のオーバーエッチが行われる。このため、柱状シリコン層上部に形成されるコンタクトにおいて、コンタクトエッチング時にオーバーエッチが過剰に行われることにより、ゲートとコンタクト間のショートが生じやすい構造になる。
【0273】
本実施例においては、上記のような柱状半導体層の径が小さい、特に50nm以下であるSGT、さらには柱状半導体層の径が最小加工寸法より小さい構造を持つSGTにおいて上記の問題点を解決するSGTの構造および製造方法を提供する。
【0274】
図114は本発明を用いたCMOSインバーターの等価回路である。以下に、CMOSインバーターの回路動作について説明する。入力信号Vin13はNMOSであるQn131およびPMOSであるQp131およびQp132のゲートに印加される。Vin13が“1”のとき、NMOSであるQn131はON状態、PMOSであるQp131およびQp132はOFF状態となり、Vout13は“0”になる。逆に、Vin13が“0”のとき、NMOSであるQn131はOFF状態、PMOSであるQp131およびQp132はON状態となり、Vout13は“1”になる。以上のように、CMOSインバーターは入力値であるVin13の信号に対して、出力値であるVout13の信号は反対の値をとるように動作する。
【0275】
図115は本発明を用いたCMOSインバーターの平面図である。以下に図115のCMOSインバーターの平面図について簡単に説明する。埋め込み酸化膜層1200の上に平面状シリコン層が形成され、平面状シリコン層はN+注入領域においては下部N+拡散層1201であり、P+注入領域においては下部P+拡散層1211である。平面状シリコン層表面にはソースドレイン領域の寄生抵抗低減のため下部シリサイド層1203が形成され、下部シリサイド層1203により下部N+拡散層1201と下部P+拡散層1211が接続される。下部N+拡散層1201上にはNMOSトランジスタであるQn131が、下部P+拡散層1211上にはPMOSトランジスタであるQp131およびQp132が形成される。それぞれのトランジスタのゲート電極より延在するゲート配線(1208a、1208b)上に形成されるコンタクト(1209a、1209b)は入力配線Vin13に接続され、下部シリサイド層1203上に形成されるコンタクト1209cは出力配線Vout13に接続され、NMOSトランジスタであるQn131を形成する柱状シリコン層の上部拡散層上に形成されるコンタクト1209dは接地電位配線Vss13に接続され、PMOSトランジスタであるQp131およびQp132を形成する柱状シリコン層の上部拡散層上に形成されるコンタクト1209eは電源電位配線Vcc13に接続されることによりインバーターを構成する。
【0276】
図116(a)、(b)に図115のカットラインA−A’およびB−B’における断面構造を示す。以下に図115、図116を参照してCMOSインバーターの構造について説明する。
【0277】
埋め込み酸化膜層1200の上に平面状シリコン層が形成され、平面状シリコン層は下部N+拡散層1201および下部P+拡散層1211からなり、下部N+拡散層1201と下部P+拡散層1211の表面には下部エピタキシャルシリコン層1202が形成され、その表面には下部シリサイド層1203が形成され、この下部シリサイド層1203によって下部N+拡散層1201と下部P+拡散層1211は互いに直接接続されている。下部N+拡散層1201上に形成される柱状シリコン層1204によってNMOSトランジスタQn131が形成され、下部P+拡散層1211上に形成される柱状シリコン層1214aおよび1214bによってPMOSトランジスタQp131がおよびQp132が形成されている。柱状シリコン層(1204、1214a、1214b)を取り囲むようにゲート絶縁膜1207が形成され、それを取り囲むようにゲート電極1208が形成されている。柱状シリコン層上部には上部エピタキシャルシリコン層(1205、1215)が形成され、第1の絶縁膜1210を介してゲート電極1208と絶縁されている。一定間隔以下で隣接する柱状シリコン層(1214a、1214b)の上部に形成されるエピタキシャルシリコン層は互いに接続される。NMOSであるQn121上に形成される上部エピタキシャルシリコン層1205は上部N+拡散層であり、PMOSであるQp121およびQp122上に形成される上部エピタキシャルシリコン層1215は上部P+拡散層1215であり、それぞれの上部エピタキシャルシリコン層上にはソースドレイン領域の寄生抵抗低減のため上部シリサイド層1206が形成されている。柱状シリコン層の径が小さい場合には柱状シリコン層上部においてシリサイド層と拡散層の界面抵抗はソースドレイン寄生抵抗の主要因になるため、両者の界面の面積はなるべく大きいことが望ましい。上部シリサイド層1206は上部エピタキシャルシリコン層の表面に形成されるように設定することにより、シリサイド層と拡散層の界面の面積が大きくなり、界面抵抗は減少する。柱状シリコン層上部のエピタキシャルシリコン層(1205、1215)上に形成されるコンタクト(1209d、1209e)は完全にエピタキシャルシリコン層上に形成される。コンタクトエッチングにおいてはエピタキシャルシリコン層やその表面に形成されるシリサイド層とシリコン酸化膜の選択比が大きい条件を用いるため、コンタクトの形成時にオーバーエッチが行われても、エピタキシャルシリコン層やシリサイド層はほとんどエッチングされないため、コンタクトとゲート間のショートは発生しない。
【0278】
以下に本発明の半導体装置を形成するための製造方法の一例を図117〜図122を参照して説明する。各図において(a)は平面図、(b)はA−A’間の断面図を示している。
【0279】
ゲート形成後のシリコン窒化膜エッチバック工程までは実施例2と同一であるので、図35と同一工程であるシリコン窒化膜成膜工程から示す。
【0280】
図117に示されるように、ゲート形成後にシリコン窒化膜1222を成膜する。
【0281】
図118に示されるように、シリコン窒化膜1222をエッチバックして柱状シリコン層の上部拡散層および下部拡散層を露出する。エッチバック後にゲート電極上部のシリコン窒化膜1210が存在しなければ、ゲート電極上部と次工程で形成されるエピタキシャルシリコン層が接触してしまう。ゲート電極上部にシリコン窒化膜1210を残すためには、図117において成膜するシリコン窒化膜1222の膜厚をゲート電極の膜厚より厚くする必要がある。この場合には、エッチバック後においてもゲート電極上部にシリコン窒化膜を残すことができる。
【0282】
図119に示されるように、シリコンを柱状シリコン層上部と下部の拡散層上に選択的にエピタキシャル成長させて、一定間隔以内で隣接する柱状シリコン層上部の拡散層に形成されるエピタキシャルシリコン層が互いに接続されるようにエピタキシャルシリコン層(1223、1224)を形成する。このとき、エピタキシャルシリコン層の直径が後工程で形成されるコンタクト径よりも大きく設定されることにより、コンタクトとゲート間がショートしない構造にすることができる。また、エピタキシャルシリコン層1223が隣接する柱状シリコン層(1214a、1214b)において共通化されることで、各柱状シリコン層における上部拡散層の寄生抵抗をさらに低減することができる。
【0283】
図120に示されるように、柱状シリコン層の上部拡散層を形成するために、イオン注入などにより不純物を注入する。AsやPを注入することにより上部N+拡散層1205を形成し、BやBF2を注入することにより上部P+拡散層1215を形成する。
【0284】
図121に示されるように、CoやNiなどの金属をスパッタして、熱処理を行うことにより、ソースドレイン拡散層を選択的にシリサイド化して、下部シリサイド層1203および上部シリサイド層1206を形成する。このときに、エピタキシャルシリコン層全体をシリサイド化せずに、エピタキシャルシリコン層の一部をシリサイド化することによって、上部シリサイド層1206と上部拡散層との界面の面積が柱状シリコン層の上面より大きくなるため、界面抵抗が減少し、ソースドレイン寄生抵抗を低減することができる。また、エピタキシャルシリコン層が複数の柱状シリコン層により共通化されている場合には、各柱状シリコン層における上部拡散層とシリサイド層の界面面積はさらに増加するため、界面抵抗の減少は大きく、寄生抵抗はさらに低減される。
【0285】
図122に示されるように、層間膜であるシリコン酸化膜形成後にコンタクト(1209a〜1209e)を形成する。このときに、柱状シリコン層上部に形成されるコンタクト(1209d、1209e)は完全に上部エピタキシャルシリコン層上に形成されるため、コンタクトの形成時にオーバーエッチが行われても、コンタクトとゲート間のショートは発生しない構造になる。
【0286】
本実施例においてはNMOSとPMOSでともにエピタキシャルシリコン層を形成した場合を示しているが、例えばNMOSにはエピタキシャルシリコン層をPMOSにはエピタキシャルシリコンゲルマニウム層を形成することにより、PMOSにおいてチャネル部に応力を加えて、移動度を向上させることも可能である。
【0287】
上記のように柱状シリコン層の径が小さいSGTにおいては、本発明を用いることにより以下の効果を生じる。
【0288】
上部シリサイド層と上部拡散層の界面の抵抗に関して、エピタキシャルシリコン層(1205、1215)がない場合には、上部シリサイド層1206と上部拡散層の接触面積が柱状シリコン層上面の面積しかないが、図116においては上部シリサイド層1206とエピタキシャルシリコン層である上部拡散層(1205、1215)の接触面積は柱状シリコン層の上面の面積より大きいエピタキシャルシリコン層の面積になるので、接触抵抗は小さくなる。さらに、図116のPMOSのようにエピタキシャルシリコン層が複数の柱状シリコン層間で接続されている場合には、1個の柱状シリコン層あたりのシリサイド層と上部拡散層との界面抵抗はさらに小さくなる。このため、エピタキシャルシリコン層を形成することによって、ソースドレイン寄生抵抗の主要因であるシリサイド層と上部拡散層の接触抵抗が大幅に減少するため、SGTの性能を向上することができる。
【0289】
また、柱状シリコン層の径が最小加工寸法より小さい場合には以下の効果を生じる。ただし、コンタクト底部は最小加工寸法で形成されるとする。
【0290】
第1に、柱状シリコン層上部のコンタクト抵抗に関して、エピタキシャルシリコン層(1205、1215)がない場合には、コンタクトの接触面積はコンタクトより小さい柱状シリコン層上部の大きさにより決まる。一方、図116のSGT構造のようにコンタクトより柱状シリコン層上部の面積が小さい場合には、コンタクトの接触面積は柱状シリコン層上部の大きさにより決まる。このため、柱状シリコン層がコンタクトより小さい場合には、エピタキシャルシリコン層を形成して、コンタクト寸法より柱状シリコン層上部の寸法を大きくすることにより、柱状シリコン層上部に形成されるコンタクトのコンタクト抵抗を低減することができる。
【0291】
さらに、SGTにおけるコンタクト形成に関して、製造工程削減のためには柱状シリコン層の上部拡散層と下部拡散層に形成されるコンタクトを同時に形成することが望ましい。この場合、上部拡散層に形成されるコンタクトに対しては、柱状シリコン層高さ以上のオーバーエッチが行われることになる。エピタキシャルシリコン層(1205、1215)がない場合には、柱状シリコン層の上部拡散層に形成されるコンタクトにおいて過剰なオーバーエッチが行われると、ゲートとコンタクトのショートが発生しやすい構造になっている。図に示してはいないが、このショートはコンタクトストッパー用のライナー窒化膜を形成することにより緩和することができるが、根本的な解決にはならない。一方、図116においては、コンタクトは完全にエピタキシャルシリコン層上に形成されており、コンタクトエッチングにおいてはエピタキシャルシリコン層やその表面に形成されるシリサイド層とシリコン酸化膜の選択比が大きい条件を用いるため、コンタクトとゲートがショートすることはない。
【0292】
以上のように、本実施例を用いることにより従来のSGTに比べて、コンタクト抵抗の低減、ソースドレイン寄生抵抗の低減、コンタクトとゲート間ショートの抑制が実現できる。
【0293】
本実施例においては、PMOSを形成している隣接する柱状シリコン層の上部拡散層が互いに接続されている例を示した。エピタキシャルシリコン層の成膜条件や膜厚を調整することによって、特定間隔以下で隣接する柱状シリコン層の上部拡散層のみを自己整合的に接続できる。このような構造にすることによって、上部拡散層におけるシリコンとシリサイドとの界面面積が増えるため、界面抵抗を低減することができる。また、このような構造を持つ場合には、すべての柱状シリコン層上部にコンタクトを形成する必要はなく、コンタクトのレイアウトも容易になる。
【0294】
上記の実施例においては、トランジスタによって形成される回路を含む半導体装置及びその製造方法として、簡単のために回路構成の単純なトランジスタのドレイン同士が接続されるインバーターを含む半導体装置及びその製造方法を例として説明したが、本発明が他の任意のトランジスタによって形成される回路を含む半導体装置及びその製造方法にも適用可能であることは、当業者に明らかであるであろう。
【0295】
また、上記の実施例においては、トランジスタを形成する基板として、SOI基板を例として説明したが、本発明が、基板上に絶縁膜が形成され、該絶縁膜上に平面状半導体層が形成された、他の任意の基板を用いて実施可能であることは、当業者に明らかであろう。
【図面の簡単な説明】
【0296】
【図1】本発明の第1の実施例のCMOSインバーターの等価回路図である。
【図2】本発明の第1の実施例のCMOSインバーターの平面図である。
【図3】本発明の第1の実施例のCMOSインバーターの断面図である。
【図4】本発明の第1の実施例の製造工程の一部である。
【図5】本発明の第1の実施例の製造工程の一部である。
【図6】本発明の第1の実施例の製造工程の一部である。
【図7】本発明の第1の実施例の製造工程の一部である。
【図8】本発明の第1の実施例の製造工程の一部である。
【図9】本発明の第1の実施例の製造工程の一部である。
【図10】本発明の第1の実施例の製造工程の一部である。
【図11】本発明の第1の実施例の製造工程の一部である。
【図12】本発明の第1の実施例の製造工程の一部である。
【図13】本発明の第1の実施例の製造工程の一部である。
【図14】本発明の第1の実施例の製造工程の一部である。
【図15】本発明の第1の実施例の製造工程の一部である。
【図16】本発明の第1の実施例の製造工程の一部である。
【図17】本発明の第1の実施例の製造工程の一部である。
【図18】本発明の第1の実施例の製造工程の一部である。
【図19】本発明の第1の実施例の製造工程の一部である。
【図20】本発明の第1の実施例の製造工程の一部である。
【図21】本発明の第1の実施例の製造工程の一部である。
【図22】本発明の第1の実施例の製造工程の一部である。
【図23】本発明の第1の実施例の製造工程の一部である。
【図24】本発明の第1の実施例の製造工程の一部である。
【図25】本発明の第1の実施例の製造工程の一部である。
【図26】本発明の第1の実施例の製造工程の一部である。
【図27】本発明の第1の実施例の製造工程の一部である。
【図28】本発明の第1の実施例の製造工程の一部である。
【図29】本発明の第1の実施例の製造工程の一部である。
【図30】本発明の第1の実施例の製造工程の一部である。
【図31】本発明の第1の実施例の製造工程の一部である。
【図32】本発明の第2の実施例のCMOSインバーターの等価回路図である。
【図33】本発明の第2の実施例のCMOSインバーターの平面図である。
【図34】本発明の第2の実施例のCMOSインバーターの断面図である。
【図35】本発明の第2の実施例の製造工程の一部である。
【図36】本発明の第2の実施例の製造工程の一部である。
【図37】本発明の第2の実施例の製造工程の一部である。
【図38】本発明の第2の実施例の製造工程の一部である。
【図39】本発明の第2の実施例の製造工程の一部である。
【図40】本発明の第1の実施例の他のCMOSインバーターの等価回路図である。
【図41】本発明の第1の実施例の他のCMOSインバーターの平面図である。
【図42】本発明の第1の実施例の他のCMOSインバーターの断面図である。
【図43】本発明の第3の実施例のCMOSインバーターの等価回路図である。
【図44】本発明の第3の実施例のCMOSインバーターの平面図である。
【図45】本発明の第3の実施例のCMOSインバーターの断面図である。
【図46】本発明の第4の実施例のCMOSインバーターの平面図である。
【図47】本発明の第5の実施例のNMOSインバーターの等価回路図である。
【図48】本発明の第5の実施例のNMOSインバーターの平面図である。
【図49】本発明の第6の実施例のNMOSインバーターの断面図である。
【図50】本発明の第6の実施例のNMOSインバーターの等価回路図である。
【図51】本発明の第6の実施例のNMOSインバーターの平面図である。
【図52】本発明の第6の実施例のNMOSインバーターの断面図である。
【図53】本発明の第7の実施例のCMOSインバーターの等価回路図である。
【図54】本発明の第7の実施例のCMOSインバーターの平面図である。
【図55】本発明の第7の実施例のCMOSインバーターの断面図である。
【図56】本発明の第7の実施例の製造工程の一部である。
【図57】本発明の第7の実施例の製造工程の一部である。
【図58】本発明の第7の実施例の製造工程の一部である。
【図59】本発明の第7の実施例の製造工程の一部である。
【図60】本発明の第7の実施例の製造工程の一部である。
【図61】本発明の第7の実施例の製造工程の一部である。
【図62】本発明の第7の実施例の製造工程の一部である。
【図63】本発明の第7の実施例の製造工程の一部である。
【図64】本発明の第7の実施例の製造工程の一部である。
【図65】本発明の第7の実施例の製造工程の一部である。
【図66】本発明の第7の実施例の製造工程の一部である。
【図67】本発明の第7の実施例の製造工程の一部である。
【図68】本発明の第7の実施例の製造工程の一部である。
【図69】本発明の第7の実施例の製造工程の一部である。
【図70】本発明の第8の実施例のCMOSインバーターの等価回路図である。
【図71】本発明の第8の実施例のCMOSインバーターの平面図である。
【図72】本発明の第8の実施例のCMOSインバーターの断面図である。
【図73】本発明の第8の実施例の製造工程の一部である。
【図74】本発明の第8の実施例の製造工程の一部である。
【図75】本発明の第8の実施例の製造工程の一部である。
【図76】本発明の第8の実施例の製造工程の一部である。
【図77】本発明の第8の実施例の製造工程の一部である。
【図78】本発明の第8の実施例の製造工程の一部である。
【図79】本発明の第8の実施例の製造工程の一部である。
【図80】本発明の第8の実施例の製造工程の一部である。
【図81】本発明の第8の実施例の製造工程の一部である。
【図82】本発明の第8の実施例の製造工程の一部である。
【図83】本発明の第8の実施例の製造工程の一部である。
【図84】本発明の第8の実施例の製造工程の一部である。
【図85】本発明の第8の実施例の製造工程の一部である。
【図86】本発明の第8の実施例の製造工程の一部である。
【図87】本発明の第8の実施例の製造工程の一部である。
【図88】本発明の第8の実施例の製造工程の一部である。
【図89】本発明の第8の実施例の製造工程の一部である。
【図90】本発明の第8の実施例の製造工程の一部である。
【図91】本発明の第9の実施例のCMOSインバーターの等価回路図である。
【図92】本発明の第9の実施例のCMOSインバーターの平面図である。
【図93】本発明の第9の実施例のCMOSインバーターの断面図である。
【図94】本発明の第10の実施例のCMOSインバーターの等価回路図である。
【図95】本発明の第10の実施例のCMOSインバーターの平面図である。
【図96】本発明の第10の実施例のCMOSインバーターの断面図である。
【図97】本発明の第10の実施例の製造工程の一部である。
【図98】本発明の第10の実施例の製造工程の一部である。
【図99】本発明の第10の実施例の製造工程の一部である。
【図100】本発明の第10の実施例の製造工程の一部である。
【図101】本発明の第10の実施例の製造工程の一部である。
【図102】本発明の第10の実施例の製造工程の一部である。
【図103】本発明の第10の実施例の製造工程の一部である。
【図104】本発明の第10の実施例の製造工程の一部である。
【図105】本発明の第10の実施例の製造工程の一部である。
【図106】本発明の第10の実施例の製造工程の一部である。
【図107】本発明の第10の実施例の製造工程の一部である。
【図108】本発明の第10の実施例の製造工程の一部である。
【図109】本発明の第10の実施例の製造工程の一部である。
【図110】本発明の第10の実施例の製造工程の一部である。
【図111】本発明の第11の実施例のCMOSインバーターの等価回路図である。
【図112】本発明の第11の実施例のCMOSインバーターの平面図である。
【図113】本発明の第11の実施例のCMOSインバーターの断面図である。
【図114】本発明の第12の実施例のCMOSインバーターの等価回路図である。
【図115】本発明の第12の実施例のCMOSインバーターの平面図である。
【図116】本発明の第12の実施例のCMOSインバーターの断面図である。
【図117】本発明の第12の実施例の製造工程の一部である。
【図118】本発明の第12の実施例の製造工程の一部である。
【図119】本発明の第12の実施例の製造工程の一部である。
【図120】本発明の第12の実施例の製造工程の一部である。
【図121】本発明の第12の実施例の製造工程の一部である。
【図122】本発明の第12の実施例の製造工程の一部である。
【図123】縦型トランジスタの従来例である。
【図124】縦型トランジスタの従来例である。
【図125】従来の縦型トランジスタの製造方法である。
【図126】従来の縦型トランジスタの製造方法である。
【図127】従来の縦型トランジスタの製造方法である。
【図128(a)】縦型トランジスタの従来例である。
【図128(b)】縦型トランジスタの従来例である。
【図128(c)】縦型トランジスタの従来例である。
【図128(d)】縦型トランジスタの従来例である。
【図128(e)】縦型トランジスタの従来例である。
【図129】従来の縦型トランジスタの製造方法である。
【符号の説明】
【0297】
1、101、201、301、401、451、501、601、701、801、901、1001、1101、1200:埋め込み酸化膜
2、102、202、302、402、452、502、602、702、802、902、1002、1102:平面状シリコン層
3、103、203、303、503、603、703、803、903、1003、1103、1201、1312、1503、1507、1523、1527、1542、1545、1562、1565、1572:N+ドレイン拡散層
4、104、204、304、704、804、904、1004、1104、1211、1310、1504、1508、1524、1528、1546、1562、1566、1573:P+ドレイン拡散層
5、105、205、305、505、605、705、805、905、1005、1105、1204、1510、1530、1548、1568、1575、1606、1509、1529、1547、1567、1574:NMOS柱状シリコン層
6a、106a、206a、306a、706a、806a、906a、1006a、1106a、1214a、6b、106b、206b、306b、706b、806b、906b、1006b、1106b、1214b、1305、1510、1530、1548、1568、1575:PMOS柱状シリコン層
505、605:駆動NMOS柱状シリコン層
506、606:負荷NMOS柱状シリコン層
7、107、207、307、507、607、707、807、907、1007、1107、1207:ゲート絶縁膜
8、108、208、308、408、458、708、808、908、1008、1108:NMOSゲート電極
8a、108a、208a、308a、408a、458a、708a、808a、908a、1008a、1108a、8b、108b、208b、308b、408b、458b、708b、808b、908b、1008b、1108b:PMOSゲート電極
8c、108c、208c、308c,508c、608c、708c、808c、908c、1008c、1108c、8d、108d、208d、308d、408d、708d、808d、908d、1008d、1108d、408e、458e:ゲート配線
9、109、209、309、509a、609a、509b、609b、709、809、909、1009、1109、1205、1311、1511、1531、1549、1511、1531、1549、1569、1576:N+ソース拡散層
10a、110a、210a、310a、710a、810a、910a、1010a、1110a、10b、110b、210b、310b、710b、810b、910b、1010b、1110b、1215、1309、1512、1532、1550、1570、1577:P+ソース拡散層
11、111、211、311、511、611、711、811、911、1011、1111、1203:ドレイン部シリサイド
12、112、212、312、512、612、712、812、912、1012、1112、1206:ソース部シリサイド
1210:第1の絶縁膜
13、113、213、312、513、613、713、813、913、1013、1113:シリコン窒化膜
14、114、214、314、514、614、714、814、914、1014、1114:シリコン酸化膜
15、115、215、315、415、465、515、715、815、915、1015、1115、1209c:ドレイン拡散層上コンタクト
16、116、216、316、416、466、516、616、616a、716、816、916、1016、1116、1209d:NMOSソース拡散層上コンタクト
16a、116a、216c、316a、416a、466a、716a、816a、916a、1016a、1116a、16b、116b、216b、416b、466b、716b、816b、916b、1016b、1116b、1209e:PMOSソース拡散層上コンタクト
316c:長方形形状コンタクト
17a、117a、217a、317c、417c、467c、517a、617a、717a、817a、917a、1017a、1117a、17b、117b、217b、317b、717b、817b、917b、1017b、1117b、1209a、1209b:ゲート配線上コンタクト
18、718、818、1018:シリコン窒化膜ハードマスク
19、819:犠牲酸化膜
20:注入用レジスト
40:シリサイド領域形成用レジスト
21、821:シリコン酸化膜
22、722、822、1022:ゲート形成用シリコン窒化膜
23、723、823、1023:シリコン窒化膜サイドウォール
24、724、824、1024:ゲートレジスト
25、725、825、1025:シリコン窒化膜
527:ソースゲート共通コンタクト
628:ドレインゲート共通コンタクト
80、729、880:ゲート導電膜
30a、130a、230a、330a、530a、630a、730a、830a、930a、1030a、1130a、30b、130b、230b、330b、430b、530b、630b、730b、830b、930b、1030b、1130b:入力端子用配線
31、131、231、331、431、531、631、731、831、931、1031、1131:出力端子用配線
32、132、232、332、432、532、632、732、832、932、1032、1132:接地配線
33、133、233、333、433、533、633、733、833、933、1033、1133:電源配線
508a、608a:駆動NMOSゲート電極
508b、608b:負荷NMOSゲート電極
1029、1129:ポリシリコン膜
1040、1140:薄い金属膜
1041、1141:ゲート上シリサイド
1223、1224:エピタキシャルシリコン層
1301:シリコン基板
1302、1302、1502、1522:Nウェル
1303、1501、1521、1541:Pウェル
1304、1505、1525、1551:LOCOS
1308、1506、1526、1544、1564、1578:ゲート電極
1401、1411、1421、1607:柱状シリコン層
1405、1415、1425:ゲート配線
1404、1414、1424:ゲート配線用レジスト
1402、1412、1422、1605:ゲート絶縁膜
1403、1413、1423:ゲート電極
1601、1603:シリコン酸化膜
1602:ゲート導電体
1604:コンタクトホール
Qn11、Qn21、Qn31、Qn41、Qn51、Qn81、Qn91、Qn101、Qn111、Qn121、Qn131:NMOSトランジスタ
Qp11、Qp21、Qp31、Qp41、Qp51、Qp81、Qp91、Qp101、Qp111、Qp121、Qp131、Qp12、Qp22、Qp32、Qp42、Qp52、Qp82、Qp92、Qp102、Qp112、Qp122、Qp132:PMOSトランジスタ
QD1、QD2:駆動NMOSトランジスタ
QL1、QL2:負荷NMOSトランジスタ
【特許請求の範囲】
【請求項1】
基板上の絶縁膜上に平面状半導体層及び複数の前記平面状半導体層上の柱状半導体層を形成する工程と、
前記平面状半導体層を素子に分離する工程と、
前記平面状半導体層に不純物領域を形成する工程と、
前記平面状半導体層及び前記基板上の絶縁膜上に、所定の高さまで第3の絶縁膜を形成する工程と、
前記柱状半導体層及び前記第3の絶縁膜上に第1の絶縁膜を形成する工程と、
前記第1の絶縁膜上に、前記柱状半導体層が埋没するように導電膜を形成する工程と、
前記第1の絶縁膜及び前記導電膜をエッチバックし、前記第1の絶縁膜及び前記導電膜を所望の高さに形成する工程と、
前記導電膜、前記第1の絶縁膜及び前記第3の絶縁膜を選択的にエッチングにより除去し、一体化したゲート電極及びゲート配線を形成する工程と、
前記柱状半導体層の各々の上部に、前記柱状半導体層の各々の下部の平面状半導体層に形成された不純物領域と同じ導電型の不純物領域を形成する工程と、
前記複数の柱状半導体層の各々に対応する複数のMOSトランジスタのうち、第1のMOSトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部と第2のMOSトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部とを接続する第1のシリサイド層を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項2】
前記平面状半導体層及び前記基板上の絶縁膜上に、所定の高さまで第3の絶縁膜を形成する工程は、
前記基板上の絶縁膜及び前記平面上半導体層上に、前記柱状半導体層が埋没するように第3の絶縁膜を形成する工程と、
前記第3の絶縁膜上面を平坦化する工程と、
前記第3の絶縁膜をエッチバックし、所定の高さに形成する工程と、
を含むことを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項3】
前記第1の絶縁膜及び前記導電膜をエッチバックし、前記第1の絶縁膜及び前記導電膜を所望の長さに形成する工程の前処理工程として、前記導電膜上面を平坦化する工程を更に含むことを特徴とする請求項1又は2に記載の半導体装置の製造方法。
【請求項4】
基板上の絶縁膜上に平面状半導体層、複数の前記平面状半導体層上の柱状半導体層及び前記複数の柱状半導体層上のストッパー膜を形成する工程と、
前記平面状半導体層を素子に分離する工程と、
前記平面状半導体層に不純物領域を形成する工程と、
前記基板上の絶縁膜及び前記平面上半導体層上に、前記柱状半導体層が埋没するように第3の絶縁膜を形成する工程と、
上面を前記ストッパー膜をストッパーとしてCMPにより平坦化する工程と、
前記第3の絶縁膜をエッチバックし、所定の高さに形成する工程と、
その後に表面の少なくとも一部に第1の絶縁膜を形成する工程と、
前記第1の絶縁膜上に導電膜を形成する工程と、
前記第1の絶縁膜上に、前記柱状半導体層が埋没するように導電膜を形成する工程と、
その後に上面を前記ストッパー膜をストッパーとしてCMPにより平坦化する工程と、
前記第1の絶縁膜及び前記導電膜をエッチバックし、前記第1の絶縁膜及び前記導電膜を所望の長さに形成する工程と、
前記導電膜、前記第1の絶縁膜及び第3の絶縁膜を選択的にエッチングにより除去し、一体化したゲート電極及びゲート配線を形成する工程と、
前記柱状半導体層の各々の上部に、前記柱状半導体層の各々の下部の平面状半導体層に形成された不純物領域と同じ導電型の不純物領域を形成する工程と、
前記複数の柱状半導体層の各々に対応する複数のMOSトランジスタのうち、第1のMOSトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部と第2のMOSトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部とを接続する第1のシリサイド層を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項5】
前記導電膜及び前記第1の絶縁膜を選択的にエッチングにより除去し、一体化したゲート電極及びゲート配線を形成する工程は、
表面に第1の保護膜を形成する工程と、
前記第1の保護膜をエッチバックし、前記所望の長さに形成された柱状半導体層側面の前記導電膜及び前記第1の絶縁膜の上部に所望の膜厚の第1の保護膜サイドウォールを形成する工程と、
前記導電膜、前記第1の絶縁膜及び前記第3の絶縁膜を選択的にエッチングにより除去し、一体化したゲート電極及びゲート配線を形成し、前記第1の保護膜サイドウォールの保護によって、前記一体化したゲート電極及びゲート配線の少なくとも一部を前記所望の膜厚に形成する工程と、
を含むことを特徴とする請求項1乃至4のいずれか1項に記載の半導体装置の製造方法。
【請求項6】
基板上の絶縁膜上に平面状半導体層及び複数の前記平面状半導体層上の柱状半導体層を形成する工程と、
前記平面状半導体層を素子に分離する工程と、
前記平面状半導体層に不純物領域を形成する工程と、
前記平面状半導体層及び前記基板上の絶縁膜上に、所定の高さまで第3の絶縁膜を形成する工程と、
前記柱状半導体層及び前記第3の絶縁膜上に第1の絶縁膜を形成する工程と、
前記第1の絶縁膜上に薄い導電膜を形成する工程と、
前記薄い導電膜上に、前記柱状半導体層が埋没するようにポリシリコン層を形成する工程と、
前記第1の絶縁膜、薄い導電膜及びポリシリコン層をエッチバックし、前記第1の絶縁膜、薄い導電膜及びポリシリコン層を所望の長さに形成する工程と、
前記第3の絶縁膜、前記第1の絶縁膜、薄い導電膜及びポリシリコン層を選択的にエッチングにより除去し、一体化したゲート電極及びゲート配線を形成する工程と、
前記柱状半導体層の各々の上部に、前記柱状半導体層の各々の下部の平面状半導体層に形成された不純物領域と同じ導電型の不純物領域を形成する工程と、
前記複数の柱状半導体層の各々に対応する複数のMOSトランジスタのうち、第1のMOSトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部と第2のMOSトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部とを接続する第1のシリサイド層を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項7】
前記平面状半導体層及び前記基板上の絶縁膜上に、所定の高さまで第3の絶縁膜を形成する工程は、
前記基板上の絶縁膜及び前記平面上半導体層上に、前記柱状半導体層が埋没するように第3の絶縁膜を形成する工程と、
前記第3の絶縁膜上面を平坦化する工程と、
前記第3の絶縁膜をエッチバックし、所定の高さに形成する工程と、
を含むことを特徴とする請求項6に記載の半導体装置の製造方法。
【請求項8】
前記第1の絶縁膜、薄い導電膜及びポリシリコン層をエッチバックし、前記第1の絶縁膜、薄い導電膜及びポリシリコン層を所望の長さに形成する工程の前処理工程として、前記ポリシリコン層上面を平坦化する工程を更に含むことを特徴とする請求項6又は7に記載の半導体装置の製造方法。
【請求項9】
基板上の絶縁膜上に平面状半導体層、複数の前記平面状半導体層上の柱状半導体層及び前記複数の柱状半導体層上のストッパー膜を形成する工程と、
前記平面状半導体層を素子に分離する工程と、
前記平面状半導体層に不純物領域を形成する工程と、
前記基板上の絶縁膜及び前記平面上半導体層上に、前記柱状半導体層が埋没するように第3の絶縁膜を形成する工程と、
上面を前記ストッパー膜をストッパーとしてCMPにより平坦化する工程と、
前記第3の絶縁膜をエッチバックし、所定の高さに形成する工程と、
その後に表面の少なくとも一部に第1の絶縁膜を形成する工程と、
前記第1の絶縁膜上に薄い導電膜を形成する工程と、
前記薄い導電膜上に、前記柱状半導体層が埋没するようにポリシリコン層を形成する工程と、
その後に上面を前記ストッパー膜をストッパーとしてCMPにより平坦化する工程と、
前記第1の絶縁膜、薄い導電膜及びポリシリコン層をエッチバックし、前記第1の絶縁膜、薄い導電膜及びポリシリコン層を所望の長さに形成する工程と、
前記第1の絶縁膜、薄い導電膜及びポリシリコン層を選択的にエッチングにより除去し、一体化したゲート電極及びゲート配線を形成する工程と、
前記柱状半導体層の各々の上部に、前記柱状半導体層の各々の下部の平面状半導体層に形成された不純物領域と同じ導電型の不純物領域を形成する工程と、
前記複数の柱状半導体層の各々に対応する複数のMOSトランジスタのうち、第1のMOSトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部と第2のMOSトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部とを接続する第1のシリサイド層を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項10】
前記第1の絶縁膜、薄い導電膜及びポリシリコン層を選択的にエッチングにより除去し、一体化したゲート電極及びゲート配線を形成する工程は、
表面に第1の保護膜を形成する工程と、
前記第1の保護膜をエッチバックし、前記所望の長さに形成された柱状半導体層側面の前記第1の絶縁膜、薄い導電膜及びポリシリコン層の上部に所望の膜厚の第1の保護膜サイドウォールを形成する工程と、
前記第3の絶縁膜、前記第1の絶縁膜、薄い導電膜及びポリシリコン層を選択的にエッチングにより除去し、一体化したゲート電極及びゲート配線を形成し、前記第1の保護膜サイドウォールの保護によって、前記一体化したゲート電極及びゲート配線の少なくとも一部を前記所望の膜厚に形成する工程と、
を含むことを特徴とする請求項6乃至9のいずれか1項に記載の半導体装置の製造方法。
【請求項11】
前記一体化したゲート電極及びゲート配線の表面にシリサイド層を形成する工程を更に含むことを特徴とする請求項6乃至9のいずれか1項に記載の半導体装置の製造方法。
【請求項12】
基板上の絶縁膜上に平面状半導体層、複数の前記平面状半導体層上の柱状半導体層を形成する工程と、
前記平面状半導体層を素子に分離する工程と、
前記平面状半導体層に不純物領域を形成する工程と、
その後に表面の少なくとも一部に第1の絶縁膜を形成する工程と、
前記第1の絶縁膜上に、前記柱状半導体層が埋没するように導電膜を形成する工程と、
前記第1の絶縁膜及び前記導電膜をエッチバックし、前記第1の絶縁膜及び前記導電膜を所望の長さに形成する工程と、
前記導電膜及び前記第1の絶縁膜を選択的にエッチングにより除去し、一体化したゲート電極及びゲート配線を形成する工程と、
前記柱状半導体層の各々の上部に、前記柱状半導体層の各々の下部の平面状半導体層に形成された不純物領域と同じ導電型の不純物領域を形成する工程と、
前記複数の柱状半導体層の各々に対応する複数のMOSトランジスタのうち、第1のMOSトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部と第2のMOSトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部とを接続する第1のシリサイド層を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項13】
前記第1の絶縁膜及び前記導電膜をエッチバックし、前記第1の絶縁膜及び前記導電膜を所望の長さに形成する工程の前処理工程として、前記導電膜上面を平坦化する工程を更に含むことを特徴とする請求項12に記載の半導体装置の製造方法。
【請求項14】
基板上の絶縁膜上に平面状半導体層、複数の前記平面状半導体層上の柱状半導体層及び前記複数の柱状半導体層上のストッパー膜を形成する工程と、
前記平面状半導体層を素子に分離する工程と、
前記平面状半導体層に不純物領域を形成する工程と、
その後に表面の少なくとも一部に第1の絶縁膜を形成する工程と、
前記第1の絶縁膜上に、前記柱状半導体層が埋没するように導電膜を形成する工程と、
その後に上面を前記ストッパー膜をストッパーとしてCMPにより平坦化する工程と、
前記第1の絶縁膜及び前記導電膜をエッチバックし、前記第1の絶縁膜及び前記導電膜を所望の長さに形成する工程と、
前記導電膜及び前記第1の絶縁膜を選択的にエッチングにより除去し、一体化したゲート電極及びゲート配線を形成する工程と、
前記柱状半導体層の各々の上部に、前記柱状半導体層の各々の下部の平面状半導体層に形成された不純物領域と同じ導電型の不純物領域を形成する工程と、
前記複数の柱状半導体層の各々に対応する複数のMOSトランジスタのうち、第1のMOSトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部と第2のMOSトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部とを接続する第1のシリサイド層を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項15】
前記導電膜及び前記第1の絶縁膜を選択的にエッチングにより除去し、一体化したゲート電極及びゲート配線を形成する工程は、
表面に第1の保護膜を形成する工程と、
前記第1の保護膜をエッチバックし、前記所望の長さに形成された柱状半導体層側面の前記導電膜及び前記第1の絶縁膜の上部に所望の膜厚の第1の保護膜サイドウォールを形成する工程と、
前記導電膜及び前記第1の絶縁膜を選択的にエッチングにより除去し、一体化したゲート電極及びゲート配線を形成し、前記第1の保護膜サイドウォールの保護によって、前記一体化したゲート電極及びゲート配線の少なくとも一部を前記所望の膜厚に形成する工程と、
を含むことを特徴とする請求項12乃至14のいずれか1項に記載の半導体装置の製造方法。
【請求項16】
基板上の絶縁膜上に平面状半導体層及び複数の前記平面状半導体層上の柱状半導体層を形成する工程と、
前記平面状半導体層を素子に分離する工程と、
前記平面状半導体層に不純物領域を形成する工程と、
その後に表面の少なくとも一部に第1の絶縁膜を形成する工程と、
前記第1の絶縁膜上に薄い導電膜を形成する工程と、
前記薄い導電膜上に、前記柱状半導体層が埋没するようにポリシリコン層を形成する工程と、
前記第1の絶縁膜、薄い導電膜及びポリシリコン層をエッチバックし、前記第1の絶縁膜、薄い導電膜及びポリシリコン層を所望の長さに形成する工程と、
前記第1の絶縁膜、薄い導電膜及びポリシリコン層を選択的にエッチングにより除去し、一体化したゲート電極及びゲート配線を形成する工程と、
前記柱状半導体層の各々の上部に、前記柱状半導体層の各々の下部の平面状半導体層に形成された不純物領域と同じ導電型の不純物領域を形成する工程と、
前記複数の柱状半導体層の各々に対応する複数のMOSトランジスタのうち、第1のMOSトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部と第2のMOSトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部とを接続する第1のシリサイド層を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項17】
前記第1の絶縁膜、薄い導電膜及びポリシリコン層をエッチバックし、前記第1の絶縁膜、薄い導電膜及びポリシリコン層を所望の長さに形成する工程の前処理工程として、前記ポリシリコン層上面を平坦化する工程を更に含むことを特徴とする請求項16に記載の半導体装置の製造方法。
【請求項18】
基板上の絶縁膜上に平面状半導体層、複数の前記平面状半導体層上の柱状半導体層及び前記複数の柱状半導体層上のストッパー膜を形成する工程と、
前記平面状半導体層を素子に分離する工程と、
前記平面状半導体層に不純物領域を形成する工程と、
その後に表面の少なくとも一部に第1の絶縁膜を形成する工程と、
前記第1の絶縁膜上に薄い導電膜を形成する工程と、
前記薄い導電膜上に、前記柱状半導体層が埋没するようにポリシリコン層を形成する工程と、
その後に上面を前記ストッパー膜をストッパーとしてCMPにより平坦化する工程と、
前記第1の絶縁膜、薄い導電膜及びポリシリコン層をエッチバックし、前記第1の絶縁膜、薄い導電膜及びポリシリコン層を所望の長さに形成する工程と、
前記第1の絶縁膜、薄い導電膜及びポリシリコン層を選択的にエッチングにより除去し、一体化したゲート電極及びゲート配線を形成する工程と、
前記柱状半導体層の各々の上部に、前記柱状半導体層の各々の下部の平面状半導体層に形成された不純物領域と同じ導電型の不純物領域を形成する工程と、
前記複数の柱状半導体層の各々に対応する複数のMOSトランジスタのうち、第1のMOSトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部と第2のMOSトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部とを接続する第1のシリサイド層を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項19】
前記第1の絶縁膜、薄い導電膜及びポリシリコン層を選択的にエッチングにより除去し、一体化したゲート電極及びゲート配線を形成する工程は、
表面に第1の保護膜を形成する工程と、
前記第1の保護膜をエッチバックし、前記所望の長さに形成された柱状半導体層側面の前記第1の絶縁膜、薄い導電膜及びポリシリコン層の上部に所望の膜厚の第1の保護膜サイドウォールを形成する工程と、
前記第1の絶縁膜、薄い導電膜及びポリシリコン層を選択的にエッチングにより除去し、一体化したゲート電極及びゲート配線を形成し、前記第1の保護膜サイドウォールの保護によって、前記一体化したゲート電極及びゲート配線の少なくとも一部を前記所望の膜厚に形成する工程と、
を含むことを特徴とする請求項16乃至18のいずれか1項に記載の半導体装置の製造方法。
【請求項20】
前記一体化したゲート電極及びゲート配線の表面にシリサイド層を形成する工程を更に含むことを特徴とする請求項16至18のいずれか1項に記載の半導体装置の製造方法。
【請求項21】
基板上の絶縁膜上に平面状半導体層及び複数の前記平面状半導体層上の柱状半導体層を形成する工程と、
前記平面状半導体層を素子に分離する工程と、
前記平面状半導体層に不純物領域を形成する工程と、
前記平面状半導体層及び前記基板上の絶縁膜上に、所定の高さまで第3の絶縁膜を形成する工程と、
前記柱状半導体層及び前記第3の絶縁膜上に第1の絶縁膜を形成する工程と、
前記第1の絶縁膜上に導電膜を形成する工程と、
前記第1の絶縁膜及び前記導電膜をエッチバックし、前記柱状半導体層側面の前記第1の絶縁膜及び前記導電膜を所望の長さに形成し、ゲート電極を形成する工程と、
前記導電膜、前記第1の絶縁膜及び前記第3の絶縁膜を選択的にエッチングにより除去し、前記ゲート電極及び前記ゲート電極から延在するゲート配線を形成する工程と、
前記柱状半導体層の各々の上部に、前記柱状半導体層の各々の下部の平面状半導体層に形成された不純物領域と同じ導電型の不純物領域を形成する工程と、
前記複数の柱状半導体層の各々に対応する複数のMOSトランジスタのうち、第1のMOSトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部と第2のMOSトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部とを接続する第1のシリサイド層を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項22】
前記平面状半導体層及び前記基板上の絶縁膜上に、所定の高さまで第3の絶縁膜を形成する工程は、
前記基板上の絶縁膜及び前記平面上半導体層上に、前記柱状半導体層が埋没するように第3の絶縁膜を形成する工程と、
前記第3の絶縁膜上面を平坦化する工程と、
前記第3の絶縁膜をエッチバックし、第3の絶縁膜を前記柱状半導体層側壁に形成されるゲート電極下端付近の高さに形成する工程と、
を含むことを特徴とする請求項21に記載の半導体装置の製造方法。
【請求項23】
前記第1の絶縁膜及び前記導電膜をエッチバックし、前記柱状半導体層側面の前記導電膜を所望の長さに形成し、ゲート電極を形成する工程は、
前記導電膜上に、前記柱状半導体層が埋没するように第2の絶縁膜を形成する工程と、
前記第2の絶縁膜上面を平坦化する工程と、
前記第1の絶縁膜、前記第2の絶縁膜及び前記導電膜をエッチバックし、前記柱状半導体層側面の前記導電膜を所望の長さに形成し、ゲート電極を形成する工程と、
を含むことを特徴とする請求項21又は22に記載の半導体装置の製造方法。
【請求項24】
基板上の絶縁膜上に平面状半導体層、複数の前記平面状半導体層上の柱状半導体層及び前記複数の柱状半導体層上のストッパー膜を形成する工程と、
前記平面状半導体層を素子に分離する工程と、
前記平面状半導体層に不純物領域を形成する工程と、
前記基板上の絶縁膜及び前記平面上半導体層上に、前記柱状半導体層が埋没するように第3の絶縁膜を形成する工程と、
上面を前記ストッパー膜をストッパーとしてCMPにより平坦化する工程と、
前記第3の絶縁膜をエッチバック所定の高さに形成する工程と、
その後に表面の少なくとも一部に第1の絶縁膜を形成する工程と、
前記第1の絶縁膜上に導電膜を形成する工程と、
前記導電膜上に、前記柱状半導体層が埋没するように第2の絶縁膜を形成する工程と、
上面を前記ストッパー膜をストッパーとしてCMPにより平坦化する工程と、
前記第1の絶縁膜、前記第2の絶縁膜及び前記導電膜をエッチバックし、前記柱状半導体層側面の前記導電膜及び前記第1の絶縁膜、並びに前記第2の絶縁膜を所望の長さに形成し、ゲート電極を形成する工程と、
前記第2の絶縁膜をエッチングにより除去する工程と、
前記導電膜、前記第1の絶縁膜及び前記第3の絶縁膜を選択的にエッチングにより除去し、ゲート電極及び前記ゲート電極から延在するゲート配線を形成する工程と、
前記柱状半導体層の各々の上部に、前記柱状半導体層の各々の下部の平面状半導体層に形成された不純物領域と同じ導電型の不純物領域を形成する工程と、
前記複数の柱状半導体層の各々に対応する複数のMOSトランジスタのうち、第1のMOSトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部と第2のMOSトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部とを接続する第1のシリサイド層を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項25】
前記導電膜、前記第1の絶縁膜及び前記第3の絶縁膜を選択的にエッチングにより除去し、ゲート電極及び前記ゲート電極から延在するゲート配線を形成する工程は、
前記柱状半導体層側面の前記導電膜及び前記第1の絶縁膜、並びに前記第2の絶縁膜を所望の長さに形成し、ゲート電極を形成する工程の後に表面の少なくとも一部に第1の保護膜を形成する工程と、
前記第1の保護膜をエッチバックし、前記所望の長さに形成された柱状半導体層側面の導電膜及び第1の絶縁膜の上部に所望の膜厚の第1の保護膜サイドウォールを形成する工程と、
前記第1の保護膜サイドウォールによって前記所望の長さに形成された柱状半導体層側面の導電膜及び第1の絶縁膜を保護しつつ、前記導電膜、前記第1の絶縁膜及び前記第3の絶縁膜を選択的にエッチングにより除去し、ゲート電極及び前記ゲート電極から延在するゲート配線を形成する工程と、
を含むことを特徴とする請求項21乃至24のいずれか1項に記載の半導体装置の製造方法。
【請求項26】
基板上の絶縁膜上に平面状半導体層及び複数の前記平面状半導体層上の柱状半導体層を形成する工程と、
前記平面状半導体層を素子に分離する工程と、
前記平面状半導体層に不純物領域を形成する工程と、
その後に表面の少なくとも一部に第1の絶縁膜を形成する工程と、
前記第1の絶縁膜上にゲート電極の厚さの導電膜を形成する工程と、
前記第1の絶縁膜及び前記導電膜をエッチバックし、前記柱状半導体層側面の前記第1の絶縁膜及び前記導電膜を所望の長さに形成し、ゲート電極を形成する工程と、
前記導電膜及び前記第1の絶縁膜を選択的にエッチングにより除去し、ゲート電極及び前記ゲート電極から延在するゲート配線を形成する工程と、
前記柱状半導体層の各々の上部に、前記柱状半導体層の各々の下部の平面状半導体層に形成された不純物領域と同じ導電型の不純物領域を形成する工程と、
前記複数の柱状半導体層の各々に対応する複数のMOSトランジスタのうち、第1のMOSトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部と第2のMOSトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部とを接続する第1のシリサイド層を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項27】
前記柱状半導体層側面の前記第1の絶縁膜及び前記導電膜を所望の長さに形成し、ゲート電極を形成する工程は、
前記導電膜上に、前記柱状半導体層が埋没するように第2の絶縁膜を形成する工程と、
前記第2の絶縁膜上面を平坦化する工程と、
前記第1の絶縁膜、前記導電膜及び前記第2の絶縁膜をエッチバックし、前記柱状半導体層側面の前記第1の絶縁膜、前記導電膜及び前記第2の絶縁膜を所望の長さに形成し、ゲート電極を形成する工程と、
を含むことを特徴とする請求項26に記載の半導体装置の製造方法。
【請求項28】
基板上の絶縁膜上に平面状半導体層、複数の前記平面状半導体層上の柱状半導体層及び前記複数の柱状半導体層上のストッパー膜を形成する工程と、
前記平面状半導体層を素子に分離する工程と、
前記平面状半導体層に不純物領域を形成する工程と、
その後に表面の少なくとも一部に第1の絶縁膜を形成する工程と、
前記第1の絶縁膜上にゲート電極の厚さの導電膜を形成する工程と、
前記導電膜上に、前記柱状半導体層が埋没するように第2の絶縁膜を形成する工程と、
その後に上面を前記ストッパー膜をストッパーとしてCMPにより平坦化する工程と、
前記第1の絶縁膜、前記第2の絶縁膜及び前記導電膜をエッチバックし、前記柱状半導体層側面の前記第1の絶縁膜、前記第2の絶縁膜及び前記導電膜を所望の長さに形成し、ゲート電極を形成する工程と、
前記第2の絶縁膜をエッチングにより除去する工程と、
前記導電膜及び前記第1の絶縁膜を選択的にエッチングにより除去し、ゲート電極及び前記ゲート電極から延在するゲート配線を形成する工程と、
前記柱状半導体層の各々の上部に、前記柱状半導体層の各々の下部の平面状半導体層に形成された不純物領域と同じ導電型の不純物領域を形成する工程と、
前記複数の柱状半導体層の各々に対応する複数のMOSトランジスタのうち、第1のMOSトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部と第2のMOSトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部とを接続する第1のシリサイド層を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項29】
前記導電膜及び前記第1の絶縁膜を選択的にエッチングにより除去し、ゲート電極及び前記ゲート電極から延在するゲート配線を形成する工程は、
前記柱状半導体層側面の前記導電膜及び前記第1の絶縁膜を所望の長さに形成し、ゲート電極を形成する工程の後に表面の少なくとも一部に第1の保護膜を形成する工程と、
前記第1の保護膜をエッチバックし、前記所望の長さに形成された柱状半導体層側面の導電膜及び第1の絶縁膜の上部に所望の膜厚の第1の保護膜サイドウォールを形成する工程と、
前記第1の保護膜サイドウォールによって前記所望の長さに形成された柱状半導体層側面の導電膜及び第1の絶縁膜を保護しつつ、前記導電膜及び前記第1の絶縁膜を選択的にエッチングにより除去し、ゲート電極及び前記ゲート電極から延在するゲート配線を形成する工程と、
を含むことを特徴とする請求項26乃至28のいずれか1項に記載の半導体装置の製造方法。
【請求項30】
前記ゲート電極及びゲート配線を形成する工程の後に表面の少なくとも一部に第2の保護膜を形成する工程と、
前記第2の保護膜をエッチバックし、前記柱状半導体層の各々の上部に形成される不純物領域となる領域の上面及び前記平面状半導体層上面を露出させ、前記柱状半導体層の各々の側壁及びゲート壁面を前記シリコン窒化膜で覆う工程と、
を前記柱状半導体層の各々の上部に、前記柱状半導体層の各々の下部の平面状半導体層に形成された不純物領域と同じ導電型の不純物領域を形成する工程の前処理として行うことを特徴とする請求項1乃至29のいずれか1項に記載の半導体装置の製造方法。
【請求項31】
前記柱状半導体層の各々の上部に形成された不純物領域の表面に第2のシリサイド層を形成する工程を更に含むことを特徴とする請求項1乃至29のいずれか1項に記載の半導体装置の製造方法。
【請求項32】
前記ゲート電極及びゲート配線を形成する工程の後に表面の少なくとも一部に第2の保護膜を形成する工程と、
前記第2の保護膜をエッチバックし、前記柱状半導体層の各々の上部に形成される不純物領域となる領域の上面及び前記平面状半導体層上面を露出させ、前記柱状半導体層の各々の側壁及びゲート壁面を前記シリコン窒化膜で覆う工程と、
を前記柱状半導体層の各々の上部に形成された不純物領域の表面に第2のシリサイド層を形成する工程の前処理として行うことを特徴とする請求項31に記載の半導体装置の製造方法。
【請求項33】
前記第1のシリサイド層は、前記第1のMOSトランジスタの平面状半導体層に形成された不純物領域と前記第2のMOSトランジスタの平面状半導体層に形成された不純物領域を含む前記平面状半導体層表面であって、前記第1のMOSトランジスタの平面状半導体層に形成された不純物領域及び前記第2のMOSトランジスタの平面状半導体層に形成された不純物領域に対するコンタクトが形成される領域、及び該コンタクトが形成される領域に加えて、前記平面状半導体層上の前記柱状半導体層を含む第1のMOSトランジスタ構造及び前記柱状半導体層を含む第2のMOSトランジスタ構造、並びに前記第1のゲート電極及び前記第2のゲート電極から延在するゲート配線が形成されていない領域の少なくとも一部に形成されていることを特徴とする請求項1乃至29のいずれか1項に記載の半導体装置の製造方法。
【請求項34】
前記平面状半導体層に不純物領域を形成する工程は、前記平面状半導体層に選択的に第1の導電型の不純物領域及び第2の導電型の不純物領域を形成する工程であることを特徴とする請求項1乃至29のいずれか1項に記載の半導体装置の製造方法。
【請求項35】
前記第1の導電型の不純物領域及び第2の導電型の不純物領域は隣接して形成され、該隣接境界上にコンタクトが形成されることを特徴とする請求項34に記載の半導体装置の製造方法。
【請求項1】
基板上の絶縁膜上に平面状半導体層及び複数の前記平面状半導体層上の柱状半導体層を形成する工程と、
前記平面状半導体層を素子に分離する工程と、
前記平面状半導体層に不純物領域を形成する工程と、
前記平面状半導体層及び前記基板上の絶縁膜上に、所定の高さまで第3の絶縁膜を形成する工程と、
前記柱状半導体層及び前記第3の絶縁膜上に第1の絶縁膜を形成する工程と、
前記第1の絶縁膜上に、前記柱状半導体層が埋没するように導電膜を形成する工程と、
前記第1の絶縁膜及び前記導電膜をエッチバックし、前記第1の絶縁膜及び前記導電膜を所望の高さに形成する工程と、
前記導電膜、前記第1の絶縁膜及び前記第3の絶縁膜を選択的にエッチングにより除去し、一体化したゲート電極及びゲート配線を形成する工程と、
前記柱状半導体層の各々の上部に、前記柱状半導体層の各々の下部の平面状半導体層に形成された不純物領域と同じ導電型の不純物領域を形成する工程と、
前記複数の柱状半導体層の各々に対応する複数のMOSトランジスタのうち、第1のMOSトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部と第2のMOSトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部とを接続する第1のシリサイド層を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項2】
前記平面状半導体層及び前記基板上の絶縁膜上に、所定の高さまで第3の絶縁膜を形成する工程は、
前記基板上の絶縁膜及び前記平面上半導体層上に、前記柱状半導体層が埋没するように第3の絶縁膜を形成する工程と、
前記第3の絶縁膜上面を平坦化する工程と、
前記第3の絶縁膜をエッチバックし、所定の高さに形成する工程と、
を含むことを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項3】
前記第1の絶縁膜及び前記導電膜をエッチバックし、前記第1の絶縁膜及び前記導電膜を所望の長さに形成する工程の前処理工程として、前記導電膜上面を平坦化する工程を更に含むことを特徴とする請求項1又は2に記載の半導体装置の製造方法。
【請求項4】
基板上の絶縁膜上に平面状半導体層、複数の前記平面状半導体層上の柱状半導体層及び前記複数の柱状半導体層上のストッパー膜を形成する工程と、
前記平面状半導体層を素子に分離する工程と、
前記平面状半導体層に不純物領域を形成する工程と、
前記基板上の絶縁膜及び前記平面上半導体層上に、前記柱状半導体層が埋没するように第3の絶縁膜を形成する工程と、
上面を前記ストッパー膜をストッパーとしてCMPにより平坦化する工程と、
前記第3の絶縁膜をエッチバックし、所定の高さに形成する工程と、
その後に表面の少なくとも一部に第1の絶縁膜を形成する工程と、
前記第1の絶縁膜上に導電膜を形成する工程と、
前記第1の絶縁膜上に、前記柱状半導体層が埋没するように導電膜を形成する工程と、
その後に上面を前記ストッパー膜をストッパーとしてCMPにより平坦化する工程と、
前記第1の絶縁膜及び前記導電膜をエッチバックし、前記第1の絶縁膜及び前記導電膜を所望の長さに形成する工程と、
前記導電膜、前記第1の絶縁膜及び第3の絶縁膜を選択的にエッチングにより除去し、一体化したゲート電極及びゲート配線を形成する工程と、
前記柱状半導体層の各々の上部に、前記柱状半導体層の各々の下部の平面状半導体層に形成された不純物領域と同じ導電型の不純物領域を形成する工程と、
前記複数の柱状半導体層の各々に対応する複数のMOSトランジスタのうち、第1のMOSトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部と第2のMOSトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部とを接続する第1のシリサイド層を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項5】
前記導電膜及び前記第1の絶縁膜を選択的にエッチングにより除去し、一体化したゲート電極及びゲート配線を形成する工程は、
表面に第1の保護膜を形成する工程と、
前記第1の保護膜をエッチバックし、前記所望の長さに形成された柱状半導体層側面の前記導電膜及び前記第1の絶縁膜の上部に所望の膜厚の第1の保護膜サイドウォールを形成する工程と、
前記導電膜、前記第1の絶縁膜及び前記第3の絶縁膜を選択的にエッチングにより除去し、一体化したゲート電極及びゲート配線を形成し、前記第1の保護膜サイドウォールの保護によって、前記一体化したゲート電極及びゲート配線の少なくとも一部を前記所望の膜厚に形成する工程と、
を含むことを特徴とする請求項1乃至4のいずれか1項に記載の半導体装置の製造方法。
【請求項6】
基板上の絶縁膜上に平面状半導体層及び複数の前記平面状半導体層上の柱状半導体層を形成する工程と、
前記平面状半導体層を素子に分離する工程と、
前記平面状半導体層に不純物領域を形成する工程と、
前記平面状半導体層及び前記基板上の絶縁膜上に、所定の高さまで第3の絶縁膜を形成する工程と、
前記柱状半導体層及び前記第3の絶縁膜上に第1の絶縁膜を形成する工程と、
前記第1の絶縁膜上に薄い導電膜を形成する工程と、
前記薄い導電膜上に、前記柱状半導体層が埋没するようにポリシリコン層を形成する工程と、
前記第1の絶縁膜、薄い導電膜及びポリシリコン層をエッチバックし、前記第1の絶縁膜、薄い導電膜及びポリシリコン層を所望の長さに形成する工程と、
前記第3の絶縁膜、前記第1の絶縁膜、薄い導電膜及びポリシリコン層を選択的にエッチングにより除去し、一体化したゲート電極及びゲート配線を形成する工程と、
前記柱状半導体層の各々の上部に、前記柱状半導体層の各々の下部の平面状半導体層に形成された不純物領域と同じ導電型の不純物領域を形成する工程と、
前記複数の柱状半導体層の各々に対応する複数のMOSトランジスタのうち、第1のMOSトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部と第2のMOSトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部とを接続する第1のシリサイド層を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項7】
前記平面状半導体層及び前記基板上の絶縁膜上に、所定の高さまで第3の絶縁膜を形成する工程は、
前記基板上の絶縁膜及び前記平面上半導体層上に、前記柱状半導体層が埋没するように第3の絶縁膜を形成する工程と、
前記第3の絶縁膜上面を平坦化する工程と、
前記第3の絶縁膜をエッチバックし、所定の高さに形成する工程と、
を含むことを特徴とする請求項6に記載の半導体装置の製造方法。
【請求項8】
前記第1の絶縁膜、薄い導電膜及びポリシリコン層をエッチバックし、前記第1の絶縁膜、薄い導電膜及びポリシリコン層を所望の長さに形成する工程の前処理工程として、前記ポリシリコン層上面を平坦化する工程を更に含むことを特徴とする請求項6又は7に記載の半導体装置の製造方法。
【請求項9】
基板上の絶縁膜上に平面状半導体層、複数の前記平面状半導体層上の柱状半導体層及び前記複数の柱状半導体層上のストッパー膜を形成する工程と、
前記平面状半導体層を素子に分離する工程と、
前記平面状半導体層に不純物領域を形成する工程と、
前記基板上の絶縁膜及び前記平面上半導体層上に、前記柱状半導体層が埋没するように第3の絶縁膜を形成する工程と、
上面を前記ストッパー膜をストッパーとしてCMPにより平坦化する工程と、
前記第3の絶縁膜をエッチバックし、所定の高さに形成する工程と、
その後に表面の少なくとも一部に第1の絶縁膜を形成する工程と、
前記第1の絶縁膜上に薄い導電膜を形成する工程と、
前記薄い導電膜上に、前記柱状半導体層が埋没するようにポリシリコン層を形成する工程と、
その後に上面を前記ストッパー膜をストッパーとしてCMPにより平坦化する工程と、
前記第1の絶縁膜、薄い導電膜及びポリシリコン層をエッチバックし、前記第1の絶縁膜、薄い導電膜及びポリシリコン層を所望の長さに形成する工程と、
前記第1の絶縁膜、薄い導電膜及びポリシリコン層を選択的にエッチングにより除去し、一体化したゲート電極及びゲート配線を形成する工程と、
前記柱状半導体層の各々の上部に、前記柱状半導体層の各々の下部の平面状半導体層に形成された不純物領域と同じ導電型の不純物領域を形成する工程と、
前記複数の柱状半導体層の各々に対応する複数のMOSトランジスタのうち、第1のMOSトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部と第2のMOSトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部とを接続する第1のシリサイド層を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項10】
前記第1の絶縁膜、薄い導電膜及びポリシリコン層を選択的にエッチングにより除去し、一体化したゲート電極及びゲート配線を形成する工程は、
表面に第1の保護膜を形成する工程と、
前記第1の保護膜をエッチバックし、前記所望の長さに形成された柱状半導体層側面の前記第1の絶縁膜、薄い導電膜及びポリシリコン層の上部に所望の膜厚の第1の保護膜サイドウォールを形成する工程と、
前記第3の絶縁膜、前記第1の絶縁膜、薄い導電膜及びポリシリコン層を選択的にエッチングにより除去し、一体化したゲート電極及びゲート配線を形成し、前記第1の保護膜サイドウォールの保護によって、前記一体化したゲート電極及びゲート配線の少なくとも一部を前記所望の膜厚に形成する工程と、
を含むことを特徴とする請求項6乃至9のいずれか1項に記載の半導体装置の製造方法。
【請求項11】
前記一体化したゲート電極及びゲート配線の表面にシリサイド層を形成する工程を更に含むことを特徴とする請求項6乃至9のいずれか1項に記載の半導体装置の製造方法。
【請求項12】
基板上の絶縁膜上に平面状半導体層、複数の前記平面状半導体層上の柱状半導体層を形成する工程と、
前記平面状半導体層を素子に分離する工程と、
前記平面状半導体層に不純物領域を形成する工程と、
その後に表面の少なくとも一部に第1の絶縁膜を形成する工程と、
前記第1の絶縁膜上に、前記柱状半導体層が埋没するように導電膜を形成する工程と、
前記第1の絶縁膜及び前記導電膜をエッチバックし、前記第1の絶縁膜及び前記導電膜を所望の長さに形成する工程と、
前記導電膜及び前記第1の絶縁膜を選択的にエッチングにより除去し、一体化したゲート電極及びゲート配線を形成する工程と、
前記柱状半導体層の各々の上部に、前記柱状半導体層の各々の下部の平面状半導体層に形成された不純物領域と同じ導電型の不純物領域を形成する工程と、
前記複数の柱状半導体層の各々に対応する複数のMOSトランジスタのうち、第1のMOSトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部と第2のMOSトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部とを接続する第1のシリサイド層を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項13】
前記第1の絶縁膜及び前記導電膜をエッチバックし、前記第1の絶縁膜及び前記導電膜を所望の長さに形成する工程の前処理工程として、前記導電膜上面を平坦化する工程を更に含むことを特徴とする請求項12に記載の半導体装置の製造方法。
【請求項14】
基板上の絶縁膜上に平面状半導体層、複数の前記平面状半導体層上の柱状半導体層及び前記複数の柱状半導体層上のストッパー膜を形成する工程と、
前記平面状半導体層を素子に分離する工程と、
前記平面状半導体層に不純物領域を形成する工程と、
その後に表面の少なくとも一部に第1の絶縁膜を形成する工程と、
前記第1の絶縁膜上に、前記柱状半導体層が埋没するように導電膜を形成する工程と、
その後に上面を前記ストッパー膜をストッパーとしてCMPにより平坦化する工程と、
前記第1の絶縁膜及び前記導電膜をエッチバックし、前記第1の絶縁膜及び前記導電膜を所望の長さに形成する工程と、
前記導電膜及び前記第1の絶縁膜を選択的にエッチングにより除去し、一体化したゲート電極及びゲート配線を形成する工程と、
前記柱状半導体層の各々の上部に、前記柱状半導体層の各々の下部の平面状半導体層に形成された不純物領域と同じ導電型の不純物領域を形成する工程と、
前記複数の柱状半導体層の各々に対応する複数のMOSトランジスタのうち、第1のMOSトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部と第2のMOSトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部とを接続する第1のシリサイド層を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項15】
前記導電膜及び前記第1の絶縁膜を選択的にエッチングにより除去し、一体化したゲート電極及びゲート配線を形成する工程は、
表面に第1の保護膜を形成する工程と、
前記第1の保護膜をエッチバックし、前記所望の長さに形成された柱状半導体層側面の前記導電膜及び前記第1の絶縁膜の上部に所望の膜厚の第1の保護膜サイドウォールを形成する工程と、
前記導電膜及び前記第1の絶縁膜を選択的にエッチングにより除去し、一体化したゲート電極及びゲート配線を形成し、前記第1の保護膜サイドウォールの保護によって、前記一体化したゲート電極及びゲート配線の少なくとも一部を前記所望の膜厚に形成する工程と、
を含むことを特徴とする請求項12乃至14のいずれか1項に記載の半導体装置の製造方法。
【請求項16】
基板上の絶縁膜上に平面状半導体層及び複数の前記平面状半導体層上の柱状半導体層を形成する工程と、
前記平面状半導体層を素子に分離する工程と、
前記平面状半導体層に不純物領域を形成する工程と、
その後に表面の少なくとも一部に第1の絶縁膜を形成する工程と、
前記第1の絶縁膜上に薄い導電膜を形成する工程と、
前記薄い導電膜上に、前記柱状半導体層が埋没するようにポリシリコン層を形成する工程と、
前記第1の絶縁膜、薄い導電膜及びポリシリコン層をエッチバックし、前記第1の絶縁膜、薄い導電膜及びポリシリコン層を所望の長さに形成する工程と、
前記第1の絶縁膜、薄い導電膜及びポリシリコン層を選択的にエッチングにより除去し、一体化したゲート電極及びゲート配線を形成する工程と、
前記柱状半導体層の各々の上部に、前記柱状半導体層の各々の下部の平面状半導体層に形成された不純物領域と同じ導電型の不純物領域を形成する工程と、
前記複数の柱状半導体層の各々に対応する複数のMOSトランジスタのうち、第1のMOSトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部と第2のMOSトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部とを接続する第1のシリサイド層を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項17】
前記第1の絶縁膜、薄い導電膜及びポリシリコン層をエッチバックし、前記第1の絶縁膜、薄い導電膜及びポリシリコン層を所望の長さに形成する工程の前処理工程として、前記ポリシリコン層上面を平坦化する工程を更に含むことを特徴とする請求項16に記載の半導体装置の製造方法。
【請求項18】
基板上の絶縁膜上に平面状半導体層、複数の前記平面状半導体層上の柱状半導体層及び前記複数の柱状半導体層上のストッパー膜を形成する工程と、
前記平面状半導体層を素子に分離する工程と、
前記平面状半導体層に不純物領域を形成する工程と、
その後に表面の少なくとも一部に第1の絶縁膜を形成する工程と、
前記第1の絶縁膜上に薄い導電膜を形成する工程と、
前記薄い導電膜上に、前記柱状半導体層が埋没するようにポリシリコン層を形成する工程と、
その後に上面を前記ストッパー膜をストッパーとしてCMPにより平坦化する工程と、
前記第1の絶縁膜、薄い導電膜及びポリシリコン層をエッチバックし、前記第1の絶縁膜、薄い導電膜及びポリシリコン層を所望の長さに形成する工程と、
前記第1の絶縁膜、薄い導電膜及びポリシリコン層を選択的にエッチングにより除去し、一体化したゲート電極及びゲート配線を形成する工程と、
前記柱状半導体層の各々の上部に、前記柱状半導体層の各々の下部の平面状半導体層に形成された不純物領域と同じ導電型の不純物領域を形成する工程と、
前記複数の柱状半導体層の各々に対応する複数のMOSトランジスタのうち、第1のMOSトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部と第2のMOSトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部とを接続する第1のシリサイド層を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項19】
前記第1の絶縁膜、薄い導電膜及びポリシリコン層を選択的にエッチングにより除去し、一体化したゲート電極及びゲート配線を形成する工程は、
表面に第1の保護膜を形成する工程と、
前記第1の保護膜をエッチバックし、前記所望の長さに形成された柱状半導体層側面の前記第1の絶縁膜、薄い導電膜及びポリシリコン層の上部に所望の膜厚の第1の保護膜サイドウォールを形成する工程と、
前記第1の絶縁膜、薄い導電膜及びポリシリコン層を選択的にエッチングにより除去し、一体化したゲート電極及びゲート配線を形成し、前記第1の保護膜サイドウォールの保護によって、前記一体化したゲート電極及びゲート配線の少なくとも一部を前記所望の膜厚に形成する工程と、
を含むことを特徴とする請求項16乃至18のいずれか1項に記載の半導体装置の製造方法。
【請求項20】
前記一体化したゲート電極及びゲート配線の表面にシリサイド層を形成する工程を更に含むことを特徴とする請求項16至18のいずれか1項に記載の半導体装置の製造方法。
【請求項21】
基板上の絶縁膜上に平面状半導体層及び複数の前記平面状半導体層上の柱状半導体層を形成する工程と、
前記平面状半導体層を素子に分離する工程と、
前記平面状半導体層に不純物領域を形成する工程と、
前記平面状半導体層及び前記基板上の絶縁膜上に、所定の高さまで第3の絶縁膜を形成する工程と、
前記柱状半導体層及び前記第3の絶縁膜上に第1の絶縁膜を形成する工程と、
前記第1の絶縁膜上に導電膜を形成する工程と、
前記第1の絶縁膜及び前記導電膜をエッチバックし、前記柱状半導体層側面の前記第1の絶縁膜及び前記導電膜を所望の長さに形成し、ゲート電極を形成する工程と、
前記導電膜、前記第1の絶縁膜及び前記第3の絶縁膜を選択的にエッチングにより除去し、前記ゲート電極及び前記ゲート電極から延在するゲート配線を形成する工程と、
前記柱状半導体層の各々の上部に、前記柱状半導体層の各々の下部の平面状半導体層に形成された不純物領域と同じ導電型の不純物領域を形成する工程と、
前記複数の柱状半導体層の各々に対応する複数のMOSトランジスタのうち、第1のMOSトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部と第2のMOSトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部とを接続する第1のシリサイド層を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項22】
前記平面状半導体層及び前記基板上の絶縁膜上に、所定の高さまで第3の絶縁膜を形成する工程は、
前記基板上の絶縁膜及び前記平面上半導体層上に、前記柱状半導体層が埋没するように第3の絶縁膜を形成する工程と、
前記第3の絶縁膜上面を平坦化する工程と、
前記第3の絶縁膜をエッチバックし、第3の絶縁膜を前記柱状半導体層側壁に形成されるゲート電極下端付近の高さに形成する工程と、
を含むことを特徴とする請求項21に記載の半導体装置の製造方法。
【請求項23】
前記第1の絶縁膜及び前記導電膜をエッチバックし、前記柱状半導体層側面の前記導電膜を所望の長さに形成し、ゲート電極を形成する工程は、
前記導電膜上に、前記柱状半導体層が埋没するように第2の絶縁膜を形成する工程と、
前記第2の絶縁膜上面を平坦化する工程と、
前記第1の絶縁膜、前記第2の絶縁膜及び前記導電膜をエッチバックし、前記柱状半導体層側面の前記導電膜を所望の長さに形成し、ゲート電極を形成する工程と、
を含むことを特徴とする請求項21又は22に記載の半導体装置の製造方法。
【請求項24】
基板上の絶縁膜上に平面状半導体層、複数の前記平面状半導体層上の柱状半導体層及び前記複数の柱状半導体層上のストッパー膜を形成する工程と、
前記平面状半導体層を素子に分離する工程と、
前記平面状半導体層に不純物領域を形成する工程と、
前記基板上の絶縁膜及び前記平面上半導体層上に、前記柱状半導体層が埋没するように第3の絶縁膜を形成する工程と、
上面を前記ストッパー膜をストッパーとしてCMPにより平坦化する工程と、
前記第3の絶縁膜をエッチバック所定の高さに形成する工程と、
その後に表面の少なくとも一部に第1の絶縁膜を形成する工程と、
前記第1の絶縁膜上に導電膜を形成する工程と、
前記導電膜上に、前記柱状半導体層が埋没するように第2の絶縁膜を形成する工程と、
上面を前記ストッパー膜をストッパーとしてCMPにより平坦化する工程と、
前記第1の絶縁膜、前記第2の絶縁膜及び前記導電膜をエッチバックし、前記柱状半導体層側面の前記導電膜及び前記第1の絶縁膜、並びに前記第2の絶縁膜を所望の長さに形成し、ゲート電極を形成する工程と、
前記第2の絶縁膜をエッチングにより除去する工程と、
前記導電膜、前記第1の絶縁膜及び前記第3の絶縁膜を選択的にエッチングにより除去し、ゲート電極及び前記ゲート電極から延在するゲート配線を形成する工程と、
前記柱状半導体層の各々の上部に、前記柱状半導体層の各々の下部の平面状半導体層に形成された不純物領域と同じ導電型の不純物領域を形成する工程と、
前記複数の柱状半導体層の各々に対応する複数のMOSトランジスタのうち、第1のMOSトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部と第2のMOSトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部とを接続する第1のシリサイド層を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項25】
前記導電膜、前記第1の絶縁膜及び前記第3の絶縁膜を選択的にエッチングにより除去し、ゲート電極及び前記ゲート電極から延在するゲート配線を形成する工程は、
前記柱状半導体層側面の前記導電膜及び前記第1の絶縁膜、並びに前記第2の絶縁膜を所望の長さに形成し、ゲート電極を形成する工程の後に表面の少なくとも一部に第1の保護膜を形成する工程と、
前記第1の保護膜をエッチバックし、前記所望の長さに形成された柱状半導体層側面の導電膜及び第1の絶縁膜の上部に所望の膜厚の第1の保護膜サイドウォールを形成する工程と、
前記第1の保護膜サイドウォールによって前記所望の長さに形成された柱状半導体層側面の導電膜及び第1の絶縁膜を保護しつつ、前記導電膜、前記第1の絶縁膜及び前記第3の絶縁膜を選択的にエッチングにより除去し、ゲート電極及び前記ゲート電極から延在するゲート配線を形成する工程と、
を含むことを特徴とする請求項21乃至24のいずれか1項に記載の半導体装置の製造方法。
【請求項26】
基板上の絶縁膜上に平面状半導体層及び複数の前記平面状半導体層上の柱状半導体層を形成する工程と、
前記平面状半導体層を素子に分離する工程と、
前記平面状半導体層に不純物領域を形成する工程と、
その後に表面の少なくとも一部に第1の絶縁膜を形成する工程と、
前記第1の絶縁膜上にゲート電極の厚さの導電膜を形成する工程と、
前記第1の絶縁膜及び前記導電膜をエッチバックし、前記柱状半導体層側面の前記第1の絶縁膜及び前記導電膜を所望の長さに形成し、ゲート電極を形成する工程と、
前記導電膜及び前記第1の絶縁膜を選択的にエッチングにより除去し、ゲート電極及び前記ゲート電極から延在するゲート配線を形成する工程と、
前記柱状半導体層の各々の上部に、前記柱状半導体層の各々の下部の平面状半導体層に形成された不純物領域と同じ導電型の不純物領域を形成する工程と、
前記複数の柱状半導体層の各々に対応する複数のMOSトランジスタのうち、第1のMOSトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部と第2のMOSトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部とを接続する第1のシリサイド層を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項27】
前記柱状半導体層側面の前記第1の絶縁膜及び前記導電膜を所望の長さに形成し、ゲート電極を形成する工程は、
前記導電膜上に、前記柱状半導体層が埋没するように第2の絶縁膜を形成する工程と、
前記第2の絶縁膜上面を平坦化する工程と、
前記第1の絶縁膜、前記導電膜及び前記第2の絶縁膜をエッチバックし、前記柱状半導体層側面の前記第1の絶縁膜、前記導電膜及び前記第2の絶縁膜を所望の長さに形成し、ゲート電極を形成する工程と、
を含むことを特徴とする請求項26に記載の半導体装置の製造方法。
【請求項28】
基板上の絶縁膜上に平面状半導体層、複数の前記平面状半導体層上の柱状半導体層及び前記複数の柱状半導体層上のストッパー膜を形成する工程と、
前記平面状半導体層を素子に分離する工程と、
前記平面状半導体層に不純物領域を形成する工程と、
その後に表面の少なくとも一部に第1の絶縁膜を形成する工程と、
前記第1の絶縁膜上にゲート電極の厚さの導電膜を形成する工程と、
前記導電膜上に、前記柱状半導体層が埋没するように第2の絶縁膜を形成する工程と、
その後に上面を前記ストッパー膜をストッパーとしてCMPにより平坦化する工程と、
前記第1の絶縁膜、前記第2の絶縁膜及び前記導電膜をエッチバックし、前記柱状半導体層側面の前記第1の絶縁膜、前記第2の絶縁膜及び前記導電膜を所望の長さに形成し、ゲート電極を形成する工程と、
前記第2の絶縁膜をエッチングにより除去する工程と、
前記導電膜及び前記第1の絶縁膜を選択的にエッチングにより除去し、ゲート電極及び前記ゲート電極から延在するゲート配線を形成する工程と、
前記柱状半導体層の各々の上部に、前記柱状半導体層の各々の下部の平面状半導体層に形成された不純物領域と同じ導電型の不純物領域を形成する工程と、
前記複数の柱状半導体層の各々に対応する複数のMOSトランジスタのうち、第1のMOSトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部と第2のMOSトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部とを接続する第1のシリサイド層を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項29】
前記導電膜及び前記第1の絶縁膜を選択的にエッチングにより除去し、ゲート電極及び前記ゲート電極から延在するゲート配線を形成する工程は、
前記柱状半導体層側面の前記導電膜及び前記第1の絶縁膜を所望の長さに形成し、ゲート電極を形成する工程の後に表面の少なくとも一部に第1の保護膜を形成する工程と、
前記第1の保護膜をエッチバックし、前記所望の長さに形成された柱状半導体層側面の導電膜及び第1の絶縁膜の上部に所望の膜厚の第1の保護膜サイドウォールを形成する工程と、
前記第1の保護膜サイドウォールによって前記所望の長さに形成された柱状半導体層側面の導電膜及び第1の絶縁膜を保護しつつ、前記導電膜及び前記第1の絶縁膜を選択的にエッチングにより除去し、ゲート電極及び前記ゲート電極から延在するゲート配線を形成する工程と、
を含むことを特徴とする請求項26乃至28のいずれか1項に記載の半導体装置の製造方法。
【請求項30】
前記ゲート電極及びゲート配線を形成する工程の後に表面の少なくとも一部に第2の保護膜を形成する工程と、
前記第2の保護膜をエッチバックし、前記柱状半導体層の各々の上部に形成される不純物領域となる領域の上面及び前記平面状半導体層上面を露出させ、前記柱状半導体層の各々の側壁及びゲート壁面を前記シリコン窒化膜で覆う工程と、
を前記柱状半導体層の各々の上部に、前記柱状半導体層の各々の下部の平面状半導体層に形成された不純物領域と同じ導電型の不純物領域を形成する工程の前処理として行うことを特徴とする請求項1乃至29のいずれか1項に記載の半導体装置の製造方法。
【請求項31】
前記柱状半導体層の各々の上部に形成された不純物領域の表面に第2のシリサイド層を形成する工程を更に含むことを特徴とする請求項1乃至29のいずれか1項に記載の半導体装置の製造方法。
【請求項32】
前記ゲート電極及びゲート配線を形成する工程の後に表面の少なくとも一部に第2の保護膜を形成する工程と、
前記第2の保護膜をエッチバックし、前記柱状半導体層の各々の上部に形成される不純物領域となる領域の上面及び前記平面状半導体層上面を露出させ、前記柱状半導体層の各々の側壁及びゲート壁面を前記シリコン窒化膜で覆う工程と、
を前記柱状半導体層の各々の上部に形成された不純物領域の表面に第2のシリサイド層を形成する工程の前処理として行うことを特徴とする請求項31に記載の半導体装置の製造方法。
【請求項33】
前記第1のシリサイド層は、前記第1のMOSトランジスタの平面状半導体層に形成された不純物領域と前記第2のMOSトランジスタの平面状半導体層に形成された不純物領域を含む前記平面状半導体層表面であって、前記第1のMOSトランジスタの平面状半導体層に形成された不純物領域及び前記第2のMOSトランジスタの平面状半導体層に形成された不純物領域に対するコンタクトが形成される領域、及び該コンタクトが形成される領域に加えて、前記平面状半導体層上の前記柱状半導体層を含む第1のMOSトランジスタ構造及び前記柱状半導体層を含む第2のMOSトランジスタ構造、並びに前記第1のゲート電極及び前記第2のゲート電極から延在するゲート配線が形成されていない領域の少なくとも一部に形成されていることを特徴とする請求項1乃至29のいずれか1項に記載の半導体装置の製造方法。
【請求項34】
前記平面状半導体層に不純物領域を形成する工程は、前記平面状半導体層に選択的に第1の導電型の不純物領域及び第2の導電型の不純物領域を形成する工程であることを特徴とする請求項1乃至29のいずれか1項に記載の半導体装置の製造方法。
【請求項35】
前記第1の導電型の不純物領域及び第2の導電型の不純物領域は隣接して形成され、該隣接境界上にコンタクトが形成されることを特徴とする請求項34に記載の半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図44】
【図45】
【図46】
【図47】
【図48】
【図49】
【図50】
【図51】
【図52】
【図53】
【図54】
【図55】
【図56】
【図57】
【図58】
【図59】
【図60】
【図61】
【図62】
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【図64】
【図65】
【図66】
【図67】
【図68】
【図69】
【図70】
【図71】
【図72】
【図73】
【図74】
【図75】
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【図80】
【図81】
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【図83】
【図84】
【図85】
【図86】
【図87】
【図88】
【図89】
【図90】
【図91】
【図92】
【図93】
【図94】
【図95】
【図96】
【図97】
【図98】
【図99】
【図100】
【図101】
【図102】
【図103】
【図104】
【図105】
【図106】
【図107】
【図108】
【図109】
【図110】
【図111】
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【図113】
【図114】
【図115】
【図116】
【図117】
【図118】
【図119】
【図120】
【図121】
【図122】
【図123】
【図124】
【図125】
【図126】
【図127】
【図128(a)】
【図128(b)】
【図128(c)】
【図128(d)】
【図128(e)】
【図129】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
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【図20】
【図21】
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【図39】
【図40】
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【図54】
【図55】
【図56】
【図57】
【図58】
【図59】
【図60】
【図61】
【図62】
【図63】
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【図66】
【図67】
【図68】
【図69】
【図70】
【図71】
【図72】
【図73】
【図74】
【図75】
【図76】
【図77】
【図78】
【図79】
【図80】
【図81】
【図82】
【図83】
【図84】
【図85】
【図86】
【図87】
【図88】
【図89】
【図90】
【図91】
【図92】
【図93】
【図94】
【図95】
【図96】
【図97】
【図98】
【図99】
【図100】
【図101】
【図102】
【図103】
【図104】
【図105】
【図106】
【図107】
【図108】
【図109】
【図110】
【図111】
【図112】
【図113】
【図114】
【図115】
【図116】
【図117】
【図118】
【図119】
【図120】
【図121】
【図122】
【図123】
【図124】
【図125】
【図126】
【図127】
【図128(a)】
【図128(b)】
【図128(c)】
【図128(d)】
【図128(e)】
【図129】
【公開番号】特開2009−182317(P2009−182317A)
【公開日】平成21年8月13日(2009.8.13)
【国際特許分類】
【出願番号】特願2008−199993(P2008−199993)
【出願日】平成20年8月1日(2008.8.1)
【出願人】(506240584)日本ユニサンティスエレクトロニクス株式会社 (30)
【Fターム(参考)】
【公開日】平成21年8月13日(2009.8.13)
【国際特許分類】
【出願日】平成20年8月1日(2008.8.1)
【出願人】(506240584)日本ユニサンティスエレクトロニクス株式会社 (30)
【Fターム(参考)】
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