【課題】論理合成時に必要となるタイミング制約ファイルのフォルスパス設定を容易にさせて、ＬＳＩの設計期間の短縮とチップコストの削減とを可能にするとともに、非同期チェック時における漏れによる作業ミスの発生を防止した論理回路を提供し、かかる論理回路からゲートレベル回路を生成する半導体設計支援装置および半導体設計支援方法を提供する。
【解決手段】ＬＳＩのデバッグ機能部分のＲＴＬ論理回路において、ＦＦから外部出力端子３０とのパスや同一クロックソースを持つＦＦ間のパスのうち、データ遅延時間の調整が必要のないパスについて、フォルスパスを指定するために、フォルスパスであることを明示するダミーモジュール３１を挿入する。そして、半導体設計支援装置１００にダミーモジュール３１が挿入されたＲＴＬ論理回路を読み込んでゲートレベル回路を生成する。 （もっと読む）

【課題】複数の遅延素子及びセレクタを用いた煩雑な遅延時間の調整作業が必要であった。
【解決手段】複数の機能素子からなるモジュールを定義する第１の定義工程と、前記モジュールにおける基準であるモジュール基準位置に基づき、第２の複数の機能素子の位置を定義する第２の工程と、ゲートアレイ上で、前記モジュールを配置する配置工程と、前記ゲートアレイにおける基準であるゲートアレイ基準位置と前記モジュールにおける前記モジュール基準位置との間での位置関係、及び、前記モジュール基準位置と前記第２の複数の機能素子の位置との間での位置関係から、前記ゲートアレイにおける、前記ゲートアレイ基準位置に基づく前記第２の複数の機能素子の位置を算出する算出工程とを含む。 （もっと読む）

【課題】本発明は、同一種類マクロブロックを複数使用する際に、迂回配線を防止して配線長を低減できる集積回路のレイアウト設計支援装置を提供する。
【解決手段】集積回路のレイアウト設計支援装置であって、端子座標算出制御部（４）と、レイアウト処理制御部（６）とを含む構成とした。端子座標算出制御部（４）は、複数種類のマクロブロックに含まれる複数の同一種類マクロブロックを異なる種類の各マクロブロックとみなして、各マクロブロックの各マクロ端子の最適座標位置を各々算出する。レイアウト処理制御部（６）は、端子座標算出制御部（４）にて算出された各マクロ端子位置に基づいて、各前記マクロ端子に関連する種々の配線レイアウト処理を行う。 （もっと読む）

【課題】電源配線における局所的な電流集中を防止すること。
【解決手段】本発明に係る半導体装置の設計方法は、（Ａ）クロック分配の対象となるセル群１０，１２を配置するステップと、（Ｂ）上記（Ａ）ステップの後、クロックを駆動するための複数のクロックドライバセル２０を、各クロックドライバセルが他のクロックドライバセルを囲む所定の大きさの禁止領域３０に重ならないように配置するステップと、を有する。 （もっと読む）

【課題】ブロック間のクロストークをより適切に評価して適切な設計を実現する。
【解決手段】複数のブロック11,12,13を有する半導体集積回路10を設計するための集積回路設計装置70であって、各ブロックの、隣接するブロックの隣接境界部分に仮想ノイズ源91,92,93を設定する仮想ノイズ源設定部74と、仮想ノイズ源91,92,93からの影響を考慮して各ブロックの設計を行うブロック設計部71と、設計した複数の階層ブロックを組み上げる組上げ設計部72と、を備える。 （もっと読む）

【課題】外部部品との間で受け渡す信号の遅延時間に制約がある入出力端子を備えた半導体集積回路において、前記制約を満たしつつ、入出力端子付近の配置混雑や配線混雑を回避できる半導体集積回路を提供する。
【解決手段】Ｉ／Ｏセル１０、２０の内部に、スタンダードセルを配置できるスタンダードセル配置領域１３、２３を設け、本来、Ｉ／Ｏセルと最終段レジスタまたは初段レジスタとの間に配置するために予め用意されていたスタンダードセル１２、２２を、そのスタンダードセル配置領域１３、２３内に配置指定する。 （もっと読む）

【課題】集積回路を設計するための集積回路設計装置に関し、
【解決手段】本発明は、入力手段により設計者から複数の階層毎にブロックを設定し、配置することにより集積回路の設計を行う集積回路設計装置であって、前記複数階層毎に設定されたブロックを所定階層に配置するブロック配置処理部と、前記所定階層とは異なる階層のブロックを前記所定階層上に設定されるブロックに仮想配置する領域割付処理部と、前記所定階層及び前記所定階層に対して下位となり、仮想配置される下位階層のブロックの配置状態を評価するブロック評価処理部とを有し、前記ブロック評価処理部は、前記下位階層のブロックの面積が前記所定階層のブロックの面積に占める割合を算出し、算出された前記下位階層のブロックの面積が前記所定階層に配置されるブロックの面積に占める割合を図形により表示することを特徴とする。 （もっと読む）

【課題】機能ブロックにおける端子に配線を接続する際、電源・アナログ配線等の配線を行う場合には、基準幅超の接続幅を持たせた配線を行う必要があり、この配線に対しての検証方法が目視で行うチェックでしかないため、検証漏れを起こす可能性がある。
【解決手段】機能ブロックのレイアウトライブラリに端子付加情報I0として配線幅情報、配線間隔情報、Via数情報、入出力情報、抵抗値情報を記述した情報を付加し、情報を付加した機能ブロックのレイアウトライブラリL2を自動配置配線レイアウトツール10上で使用して配置配線を行い、自動配置配線レイアウトツール10上で機能ブロックの端子に対する配線の実配線幅、実配線間隔、実Via数、入出力、実抵抗値を機能ブロックのレイアウトライブラリL2に付加した所定の情報と比較し、実情報が所定の情報を満たせているか否かを判定する。この方法により、目視チェックによる見落とし確認ミス等を防止すると同時に工数を削減できる。 （もっと読む）

【課題】電源網解析でＩＲドロップ違反や許容電流値超過違反が発生しないようにし、電源網解析でのイタレーションの発生を無くし、ＴＡＴ短縮を図ることができる半導体集積回路のレイアウト方法を提供する。
【解決手段】コアエリア部分の消費電流算出（Ｓ１）、マクロ毎、階層ブロック毎の消費電流算出（Ｓ３）、単位エリアの定義（Ｓ４）、単位エリアの最大供給電流算出（Ｓ５）、最低限必要な単位エリア数算出（Ｓ６）、最低限必要な単位エリア数拡大（Ｓ８）、コアエリア面積の算出（Ｓ９）、コアエリアサイズの設定（Ｓ１０）、フロアプラン（Ｓ１１）、マクロ、階層ブロックの配置（Ｓ１２）、電源配線（Ｓ１３）、セル配置（Ｓ１４）、電源網解析（Ｓ１５）の各工程を順に行う。 （もっと読む）

【課題】マクロセルの配置を自動化するとともに、設計工数と設計コストを削減する。
【解決手段】半導体レイアウト設計装置は、演算処理装置１と、表示装置２と、ネットリスト記憶装置３と、ライブラリ情報記憶装置４と、フロアプラン情報記憶装置５と、テクノロジ情報記憶装置６と、フロアプラン評価結果記憶装置７とを備える。ブロックごとに、他のブロックに向かう力線ベクトルを求めて合成力線ベクトルを算出し、その合成力線ベクトルのｘ成分の大きさとｙ成分の大きさとを比較した結果により、ブロック内のマクロセルの配置を決定するため、他の配線の妨げにならないような効率的なマクロセルの配置を行うことができる。このため、マクロセルの配線を大幅にやり直す頻度が少なくなり、設計工数と設計コストの削減が図れる。 （もっと読む）

【課題】階層レイアウト設計法によるＬＳＩの開発設計において、ＴＡＴを十分に短縮すること。
【解決手段】フラットの物理設計データに基づいて、配置・配線処理とタイミング解析処理を行い（ステップＳ１）、タイミングエラーが発生したパスを抽出する（ステップＳ２）。抽出されたパスを含む領域を階層レイアウトブロック（ＨＬＢ）に分割し（ステップＳ３〜Ｓ７）、ＨＬＢごとにタイミング制約を分割する（ステップＳ８）。分割されたタイミング制約に基づいて、ＨＬＢごとにレイアウトを行い（ステップＳ９〜Ｓ１１）、レイアウト済みのＨＬＢのデータを結合してフラットの物理設計データを生成する（ステップＳ１２）。 （もっと読む）

【課題】本発明は、集積回路を複数のブロックに分割して設計を行うときに、集積回路全体で最適化する必要がある回路系について、その最適化を効率的に実行できるようにする新たな集積回路設計技術の提供を目的とする。
【解決手段】ブロックレベルのネットリストとチップレベルのネットリストとを分離し、チップレベルのネットリストについてはブロックを意識しない形で作成できるようにして、チップレベルのネットリストに記述される配置先ブロックの決められていない回路素子についてその配置先ブロックを決定すると、その情報に基づいて、チップレベルのネットリストをブロックレベルのネットリストに反映させることで、最終的なネットリストを作成する。チップ全体で最適化する必要がある回路系について、ブロックを意識しない形でネットリストを作成できることから、その最適化を効率的に実行できるようになる。 （もっと読む）

【課題】高速動作が可能な半導体集積回路の物理設計を行う際に、品質の高いフロアプランを短時間で生成すること。
【解決手段】ＲＴＬデータを論理合成（ステップＳ２１）してゲートレベルのネットリストを得る。ゲートレベルのネットリストに対して仮配線ＳＴＡ（ステップＳ２２）を行い、タイミング情報を得る。ゲートレベルのネットリストおよびタイミング情報に基づいて、閉じたタイミンググループを構成する単位をフロアプランモジュールとして定義する（ステップＳ２３）。フロアプランモジュールに基づいてゲートレベルのネットリストを再構築し（ステップＳ２４）、フロアプランを行う（ステップＳ２５）。フロアプランモジュールごとにクロックバッファを設け、各フロアプランモジュール内の局所的なクロックスキューが最小になるようなクロックトポロジを構築する（ステップＳ２６）。 （もっと読む）

【課題】機能ブロックにおける端子に配線を接続する際、電源・アナログ配線などの場合には、基準幅超の接続幅をもたせた配線を行う必要があり、この配線に対しての検証方法が目視で行うチェックでしかないため、検証漏れを起こす可能性がある。
【解決手段】機能ブロックのレイアウトライブラリに端子付加情報Ｉ０として基準幅超の接続幅ＷＡ１を記述した接続幅情報Ｉ１を付加し、接続幅情報Ｉ１を付加した機能ブロックＩＰ１のレイアウトライブラリＬ２を自動配置配線レイアウトツール１０上で使用して配置配線を行い、自動配置配線レイアウトツール１０上で、機能ブロックＩＰ１の端子に対する配線の実接続幅ＷＢ１を接続幅情報Ｉ１における基準幅超の接続幅ＷＡ１と比較し、実接続幅ＷＢ１が基準幅超の接続幅ＷＡ１以上か否かを判定する。この方法により、目視チェックによる見落とし、確認ミス等を防止すると同時に、工数を削減できる。 （もっと読む）

【課題】クロックゲートにおけるタイミング制約を満足すると同時に、所望のクロックツリー全体を合成することができる論理回路の設計方法および設計支援装置を提供する。
【解決手段】第１の複数のフリップフロップとクロックゲートとの間に第１のタイミング制約を課して、第１の複数のフリップフロップ、イネーブル論理回路、および、クロックゲートの配置を実施し、実施した第１の複数のフリップフロップ、イネーブル論理回路、および、クロックゲートの配置に基づいたタイミング解析を行い、クロックツリーに含まれる、クロックゲートから第２の複数のフリップフロップの間のサブツリーの部分に許容される最大遅延時間を把握し、把握した最大遅延時間を制約条件として、サブツリーの構築を行い、その後、構築したサブツリーを維持したままクロックツリーの構築を行う。 （もっと読む）

【課題】ネットリストのみの情報からレイアウト可能性を判断することができるレイアウト評価装置を提供する。
【解決手段】上記課題を解決するために、レイアウト評価装置１０に、第１の個別指標値を生成する第１の個別指標値生成部１１と、第２の個別指標値を生成する第２の個別指標値生成部１２と、第２の個別指標値から第２の指標値を算出する評価式であって第２の指標値とそのブロックサイズとが相関関係を持つ評価式を生成する相関関係抽出部１３と、第２の指標値とそのブロックサイズとが相関関係を有する範囲を特定し、第２の個別指標値に換えて第１の個別指標値を評価式に与えて得る第１の指標値が相関範囲に含まれる場合にレイアウト可能と判断するレイアウト評価部１４と、を備える。 （もっと読む）

【課題】高精度に動作検証を行うことができる。
【解決手段】パターンマッチング検証システム１５によって干渉パターン情報１７が出力され、物理検証システム１６によって、干渉パターン情報１７とデザインルール１１とがコンパイルされることによって干渉パターン情報１７に適用されるデザインルールが抽出され、デザインルールを参照して、比較セルリスト１３と干渉パターン情報１７との間にてデザインルールの検証が行われる。これにより、物理検証システムにおいて、比較セルリストに関するデータを読み飛ばされずにレイアウトデータの物理検証を行うことが可能となる。 （もっと読む）

【課題】回路オーバヘッドが少なく、テクノロジ依存性が小さく、一般的なＳｏＣ設計フローと親和性高く、合理的な設計フローの構築を図る。
【解決手段】抽出された寄生素子を考慮したタイミングが正しくないと判定されたとき、エラー個所にスキュー低減回路を挿入するステップS26が、遅延時間が可変な第１の遅延時間可変クロックドライバを介してクロックを分配する第１の部分クロックツリーと、第２のクロックドライバを介してクロックを分配する第２の部分クロックツリーとを抽出するステップS261、第１の部分クロックツリーから出力される第１のクロックと第２の部分クロックツリーから出力される第２のクロックとの到着時間差を求めるステップS262、および、該第１および第２のクロックの到着時間差が所定のスキュー値を満たしていない場合には、第１の遅延時間可変クロックドライバの遅延時間を変更するステップS263,S264を備えるように構成する。 （もっと読む）

【課題】階層設計レイアウトにおいて、端子位置を最適な位置に決定することにより、設計品質の向上および設計期間の短縮化を図ること。
【解決手段】階層設計レイアウト装置２００は、取得部２０１により第１のネットリスト２１１を取得する。抽出部２０２により第１のネットリスト２１１から第２のネットリスト２１２を抽出する。フロアプラン実行部２０３によりフロアプランを実行する。仮配置処理実行部２０４により仮配置処理を実行する。設定部２０５により配線禁止領域を設定する。ＣＴＳ処理部２０６によりＣＴＳ処理をする。仮配線処理実行部２０７により仮配線処理を実行する。仮決定部２０８により端子位置を仮決定する。最適化処理部２０９により端子位置の最適化処理を実行する。階層レイアウト部２１０により下位階層ブロックごとのレイアウト処理を実行するとともに上位階層のレイアウト処理を実行する。 （もっと読む）

【課題】複数のデザインの合併デザインを表す集積回路に対する複数のデザインを合併する方法を提供する。
【解決手段】本発明は、第１の当事者が第１の集積回路のための第１のデザインを第２の集積回路のための第２のデザインを有する第２の当事者に提供し、それによって第１のデザインが第２のデザイン内に組み込まれることになる方法である。本方法は、第１の当事者の第１のデザインの知的所有権と第２の当事者の第２のデザインの知的所有権とを他の当事者から保護し、同時に第１のデザインと第２のデザインの統合を行うことができることを保証する機構を提供する。 （もっと読む）