【課題】 階層構造を有するレイアウトパターンデータに対して、フラットなレイアウトパターンデータの最適化の結果、新たに挿入されたセルに、階層構造を示すインスタンスを一義的に付与できるセルインスタンス生成方法を提供する。
【解決手段】 ステップＳ１においてる階層構造展開処理により、階層構造を持つレイアウトパターンデータ１００が、フラットなレイアウトパターンデータ１０１に展開される。ステップＳ２における最適化処理により、フラットなレイアウトパターンデータ（最適化済）１０２が生成される。この処理によって、新規セルが挿入される。ステップＳ３における階層構造インスタンス付与処理により、新規挿入セルに対して、階層構造を持つインスタンスが付与され階層構造インスタンス付与後のフラットなレイアウトパターンデータ（最適化済）１０３が生成される。 （もっと読む）

【課題】 近年の大規模、高性能ＬＳＩ設計において、ディレイおよびレイアウトを考慮したフロアプランを短期間で設計する。
【解決手段】 ブロック間ネットのディレイ予算値を算出して、その予算値とブロック間ネットルールのディレイ特性から、各ブロック間ネットのディレイ予算値を守れる最大配線長を求め、各ブロック間ネットルールのディレイ特性と最大配線長を反映した評価関数を設定し、この評価関数を用いて自動でフロアプランを行う。 （もっと読む）

【課題】 レイアウト情報から抽出した物理情報を、階層構造を保持しながら、階層回路情報に反映し、物理情報付階層回路情報を生成することにより、精度を保持しつつ階層構造の回路情報に反映させ、回路シミュレーションの高速化、データ量削減を実現する。
【解決手段】 本発明は、レイアウト情報から寄生素子、寄生カップリング素子、デバイスの形状パラメータ、デバイスの性能、特性、など各素子、セルなどの単位ユニットにおける物理的状態についての情報すなわち物理情報を抽出する物理情報抽出工程と、階層構造を保持しながら、前記物理情報を階層で構成された回路情報に反映させ、階層回路情報を得る物理情報反映工程とを含む。 （もっと読む）

【課題】 ＬＳＩ階層設計におけるスタティックノイズチェックおいて、共通部分のデータ量を少なくし、設計作業やDAの負担を軽減する。
【解決手段】 同一のサブチップから構成される複数のコアが存在する場合、そのうちの１つのコアのコアレベルの設計データとチップレベルの設計データによりチップ全体のスタティックノイズチェックデータを作成する （もっと読む）

【課題】液晶表示装置用の液晶アレイパターンを効率良く短時間で整列配置できるパターンレイアウト方法を提供する。
【解決手段】整列対象セル群の配線情報を配置して、見本セル群と整列対象セル群のセル名とを比較して一致か確認する。見本セルの見本座標と整列対象セル群の座標に基づいて整列対象セル群を見本座標に整列する。液晶アレイパターンのパターンレイアウトが効率的にできる。液晶アレイパターンの設計時間の短期間化を実現できる。横展開設計時のＣＡＤ上に描画された液晶アレイパターンの整列配置を効率的にできる。
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【課題】基本セルの大型化に伴う配置配線の効率悪化を抑制する。
【解決手段】並列接続された多数のｐＭＯＳトランジスタ１２ａ〜１２ｇを備えるＣＭＯＳインバータ１０の基本セルを、ｎＭＯＳトランジスタ１１とｐＭＯＳトランジスタの一つ（１２ａ）とを備える主セル部１５と、ｐＭＯＳトランジスタ１２ｂ〜１２ｇをそれぞれ１つずつ備える従属セル部１６ａ〜１６ｆとからなる下位セル構造を有して構成する。各従属セル部１６ａ〜１６ｆは、主セル部１５から延伸されるＣＭＯＳインバータ１０の出力信号配線１９の経路に沿って同主セル部１５から順次隣接するように配置され、出力信号配線１９の経路形状に応じて基本セルの全体形状が可変とされる。 （もっと読む）

【課題】 プログラマブル回路内の複数の接続切り替え回路の回路規模を削減する。
【解決手段】 それぞれデータ処理を行う複数のデータ処理回路の構成を記述した第１機能記述、及び複数のデータ処理回路間の接続関係を切り替える複数の接続切り替え回路の構成を記述した第２機能記述をデータ記憶装置２から取得する第１取得部１１、複数の接続切り替え回路のそれぞれが複数のデータ処理回路間を接続可能な範囲を設定する接続範囲設定記述を含む設定データをデータ記憶装置２から取得する第２取得部１２、及び設定データを第１及び第２機能記述に設定し、設定後の第１及び第２機能記述をデータ記憶装置２に格納する設定部１３を備える。 （もっと読む）

【課題】 供給電圧及び電力消費を調整する。
【解決手段】 プログラム可能なロジックデバイス（ｐｒｏｇｒａｍｍａｂｌｅ ｌｏｇｉｃ ｄｅｖｉｃｅ）｛ピーエルデー（ＰＬＤ）｝は該ピーエルデー内の回路の少なくとも１部分（ブロック、サブブロック、又は領域の様な）の供給電圧を制御する回路を有する。該回路は又該ピーエルデー内のノイズをフイルターする。該供給電圧を制御することは、速度及び電力消費の様な、種々の性能特性をトレードオフすることを可能にする。 （もっと読む）

【課題】 階層化設計手法で設計される集積回路のホールドエラー及びセットアップエラーを確実に解消し得るタイミングエラー修正方法を提供する。
【解決手段】 最上位階層に複数の同一レイアウトブロックを含む集積回路のレイアウトにタイミング調整用セルを挿入してタイミングエラーを修正するタイミングエラー修正方法であって、各レイアウトブロック１ａ，１ｂを構成するセルにおいて、タイミングエラーが発生するまでの余裕度を各レイアウトブロックで対応するセルの最悪条件に揃え、各余裕度の範囲でタイミング調整用セルｃｄ６〜ｃｄ９を挿入してタイミングエラーを調整する。 （もっと読む）

【課題】物理設計単位として矩形形状に加えて非矩形形状を扱い可能としてチップの小型化とコスト低減を図る。
【解決手段】フロアプラン処理部２８は、チップ３８内に非矩形領域を含む複数の回路ブロック４０，４２を配置するフロアプランを作成する。配置処理部３０はフロアプランに適合するようにチップ３８内に非矩形領域をもつ複数の非矩形回路ブロックの各々を複数の矩形形状に分割して配置する。配線処理部３２は複数の回路ブロックを相互に配線する。非矩形領域は、複数の分割矩形領域４０−１，４０−２の集合体で構成され、複数の矩形領域の対角頂点ａ１，ａ２及びｂ１，ｂ２を示す２次元座標値の集合を示すデータ構造を有する。回路ブロックに配置するセルについても非矩形領域を導入する。
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【課題】 半導体集積回路の階層設計におけるリセット信号の設計を容易化する。
【解決手段】 複数の回路ブロックをそれぞれ独立して設計する下位階層設計において、回路ブロック毎に、リセット信号の非活性遷移をクロック信号に同期させてフリップフロップに伝搬させるリセット調整回路をリセット入力端子の直後に挿入し（ステップＳ１０）、リセット調整回路からフリップフロップまでのリセット信号のパスに対して、クロック信号を基準としたタイミング調整を実施する（ステップＳ２０）。半導体集積回路の全体を設計する上位階層設計において、回路ブロックのリセット入力端子にそれぞれ規定されるリセット信号のセットアップ時間およびホールド時間に基づいて、リセット信号の信号パスに対してクロック信号を基準としたタイミング調整を実施する（ステップＳ３０）。 （もっと読む）

【課題】半導体集積回路の設計におけるクロックスキューのばらつきに対するシミュレーションを、クロックツリー全体をシミュレーションするのと等価で且つ効率的（現実的）な回路規模で行なえるようにする。
【解決手段】全体乱数列生成部１０２は、製造ばらつきとして回路全体の全体乱数列１１４を生成し、信号パス乱数列抽出部１０３は、回路全体を分割して作った部分回路に用いる信号パス乱数列１１５を全体乱数列１１４から抽出する。回路シミュレーション部１０４は、各部分回路と対応する信号パス乱数列１１５を用いてモンテカルロ解析を実行して、所望の回路特性分布１１７を得る。これにより、分割された回路特性分布同士の間に相関関係を維持できる上に、クロックスキュー分布計算等に用いることができると共に、回路シミュレーション対象の回路規模を小さくすることができる。 （もっと読む）

【課題】 ゲートシミュレーションを可能にしつつ、機能ブロック（ＩＰ）の回路情報を秘匿にすることができるシミュレーションモデルを提供することを課題とする。
【解決手段】 機能ブロックを用いた電子回路の回路情報を含むネットリストを生成するステップ（Ｓ１０８））と、ネットリストを基に回路情報を削除し、機能ブロックの入出力間の論理情報及び遅延情報を含むタイミング検証を行うためのゲートシミュレーションモデルを生成するステップ（Ｓ１０９）とを有するシミュレーションモデル生成方法が提供される。 （もっと読む）

【課題】 設計者の手作業によることなく、機能検証用回路データを基に多電源レイアウト用回路データを容易に作成することを可能とした多電源レイアウト用回路データ作成装置及びその回路データ作成方法を提供する。
【解決手段】 多電源レイアウト用回路データ作成装置３において、複数の電源を備えたＬＳＩの設計における機能検証処理に用いられた機能検証用回路データ１と、各電源と各回路ブロックとの対応関係を示す電源／回路ブロック対応データ２を入力するデータ入力手段４と、これらのデータを用いて前記機能検証用回路データを電源系統別階層ブロックに再構成し、多電源レイアウト用回路データとしてデータ作成を行うための、電源系統別階層構成作成手段５及び端子／回路接続再構成手段６と、作成された多電源レイアウト用回路データを出力するデータ出力手段７とを設ける。 （もっと読む）

【課題】 レイアウトの自由度が高いＢＩＳＴ内蔵ＤＲＡＭ混載ＡＳＩＣを提供する。
【解決手段】 本発明によるＤＲＡＭ混載ＡＳＩＣでは，ＤＲＡＭマクロ２に，ＤＲＡＭコア１２と，そのＤＲＡＭコア１２を検査するＢＩＳＴ回路１５とが組み込まれている。かかるＤＲＡＭ混載ＡＳＩＣによれば，ＤＲＡＭマクロ２の入力端子５，出力端子６の近傍にＢＩＳＴ回路１５を配置しなければならないという制約を排除することができ，レイアウトの自由度を有効に向上することができる。 （もっと読む）

【課題】 層、ユニット、または基本寸法によって、あるいはそれらの組み合わせによって、集積回路（ＩＣ）設計を選択的にスケーリングするための、方法、システム、およびプログラム製品が開示される。
【解決手段】 階層構造が保持されるように、初期プロセスでの歩留まりを向上させるため、設計期間中に、プロセスおよび歩留まりのフィードバックを行う製造システムと結び付いたフィードバックループ内で、選択的スケーリング技法を適用することができる。本発明によって、マスクレス作製などの新しい技法が実施される場合に、歩留まりの改善にあたって設計者を介在させる必要性がなくなる。 （もっと読む）

【課題】 高いスキルを必要とせずに、高い精度で集積回路からネットリストや回路図を作成可能な、集積回路診断システム、方法、およびプログラムを提供する。
【解決手段】 本発明は、集積回路の診断のための方法、システム、及びプログラムを提供する。具体的には、集積化路の各関連回路層について１つ以上の画像を捕捉する。画像に基づき、コンポーネント・ネットリストを作成する。更に、コンポーネント・ネットリストに階層的合成ルールを適用することで、論理ネットリストを作成する。コンポーネント・ネットリストおよび／または論理ネットリストを参照ネットリストと比較して集積回路を診断できる。更に、コンポーネント・ネットリストまたは論理ネットリストに基づき回路図を作成する。回路図では、ネットリストから求められたポート、電力、もしくはコンポーネント・ピン接続情報またはそれら全てに従い、コンポーネントが配置される。更に、回路図の表示ができ、その場合、配線接続を選択的に表示して、ユーザが回路コンポーネントの知的な配置に役立てることができる。
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【課題】 トランジスタ特性のばらつき等のばらつきの影響を受けにくく、クロックスキューを低減できる半導体集積回路設計方法を提供する。
【解決手段】 セル配置情報に基づき、同一クロックネットに接続される複数のフリップフロップを、クロックスキューが所定閾値以下に収束することが推定できる回路規模、形状の第１のグループに分割し、グループ毎にＦＦを駆動するグループ化バッファを追加して第１のクロックツリーを生成し、グループ化バッファとハードマクロの前段に遅延素子を挿入し、第１のグループ間等の信号の接続を調べ、信号接続の度合いが大きい順に第１のグループ、または第１のグループとハードマクロとを組み合わせて第２のグループとし、第２のグループにクロックを供給しているセルを駆動する中継バッファを前段に追加して、クロックネットのクロックソースと第１のグループの遅延素子との間に第２のクロックツリーを生成するようにした。 （もっと読む）

【課題】 特にシステムＬＳＩなどにおいて、高速化を実現することが可能な半導体装置の設計方法および半導体装置を提供する。
【解決手段】 各機能ブロック１０ａ，１０ｂのそれぞれにクロックパルス発生器１１ａ，１１ｂより複数のクロック信号が供給され、機能ブロック１０ａ，１０ｂ単位で階層化された半導体チップのネットリストに対し、機能ブロック１０ａ，１０ｂ単位の階層を展開し、同一クロック信号が供給される回路を抽出および階層化することで、クロックドメイン単位の回路ブロック１２ａ，１２ｂを含むネットリストを構築し、回路ブロック１２ａ，１２ｂの単位で半導体チップ内の配置配線を行う。これによって、１１ａ，１１ｂよりのクロックレイテンシが小さくなり、高速化が可能になる。 （もっと読む）

【課題】回路面積の小さく、配線長の短い、高性能な半導体集積回路を提供する。
【解決手段】多層構造で構成される半導体集積回路であって、複数の半導体層にそれぞれ形成された複数のトランジスタによって、複数の信号線の間をそれぞれスイッチングするスイッチブロックと、複数の半導体層のそれぞれに形成され、複数の信号線のそれぞれに接続された複数の論理ブロックとを備える。第１スイッチブロックは、複数の信号線の間の接続形態を変更することができるプログラマブルスイッチブロックである。 （もっと読む）