【課題】 レイアウトにおいて、デカップリングキャパシタが他の機能セルの配置に障害となるのを防止し、且つ、デカップリングキャパシタの配置領域をより確実に確保する。
【解決手段】 特定の機能を実現する機能部を備える機能セルのライブラリ１１を用いて配置配線処理を行う半導体集積回路３０の設計方法であって、ライブラリ１１が、機能セルの一部または全部について、対応する機能セルの機能部と、一方の端子が第１電位の第１電源配線に、他方の端子が第２電位の第２電源配線に接続されるキャパシタと、を有するキャパシタ付機能セルを含んで構成され、半導体集積回路３０を構成する機能セルの内、キャパシタ付機能セルを用いるか否かを設定する判定対象セルの夫々について、キャパシタ付機能セルの配置判定指標を求め、配置判定指標が所定のキャパシタ配置条件を満たす判定対象セルについて、対応するキャパシタ付機能セルを用いて配置配線処理を行う。 （もっと読む）

【課題】ＬＳＩチップ全体のレイアウトパターン設計が決定される前の段階で精度の高いダミーパターンの発生と被覆率の検証を行い、最終段階での検証による後戻りによって設計期間が長期化するのを防ぐための手法を提供する。
【解決手段】半導体集積回路のセルインスタンスごとにダミーパターンを含むレイアウトの被覆率を算出し、被覆率が基準値未満のとき前記セルインスタンスとそれの周辺のセルインスタンスとを結合した拡張セルインスタンスのレイアウトパターンを仮決定し、周辺セルインスタンスにダミーパターンを生成したレイアウトパターンに基づいて拡張セルインスタンスに係る被覆率を算出し、算出された被覆率が基準値に達したらそれを拡張セルインスタンスのレイアウトパターンとして確定し、そのようにして得られる各セルインスタンスまた拡張セルインスタンスのレイアウトパターンを結合して最終のレイアウトを得るレイアウトパターン設計方法。 （もっと読む）

【課題】集積回路を設計するための集積回路設計装置に関し、集積回路の設計を効率よく行える集積回路設計装置を提供することを目的とする。
【解決手段】本発明は、チップ領域を分割した領域である複数の実装ブロック毎に、実装ブロックを分割した仮想配置領域であるコートを入力手段により設計者から設定し、配置することにより集積回路の設計を行う集積回路設計装置であって、コートをいずれかの実装ブロックに配置するブロック配置処理部と、論理回路を機能毎にまとめたブロックである機能ブロックを、実装ブロック上に配置されたコート上に配置する領域割付処理部と、実装ブロックにおけるコートの配置状態を評価するブロック評価処理部とを有し、評価処理部は、機能ブロックの面積が実装ブロックに配置されたコートの面積に占める割合を算出し、算出された機能ブロックとコートとの面積の割合をコート毎に図形により表示する。 （もっと読む）

【課題】半導体集積回路装置のメモリセルの特性抽出、仕様文書の作成等の手間を軽減できるようにする。
【解決手段】メモリセルを有する半導体集積回路装置において、メモリセルは同一であり、メモリセルを構成するｐチャネルＭＩＳＦＥＴとｎチャネルＭＩＳＦＥＴがそれぞれ形成されるウェル領域に対する給電部を共通セルトポロジーで構成する。要するに、メモリセルの基体電位を固定または可変にする場合に固定型回路と可変型回路が共通セルトポロジーとして設計される。これによって、メモリセルの特性抽出、仕様文書の作成等の手間を軽減することができる。 （もっと読む）

【課題】ハードマクロが、その上層の配線から受ける影響を最小限に抑え、ハードマクロ上を効率的に使った配線を実現する。
【解決手段】半導体集積回路（２８）のレイアウトを、以下の方法で実行する。まず、記憶部（６）から半導体集積回路（２８）の回路情報（３２）を読み込む。そして、予めハードマクロ（２１）（３１）に設定された配線配置可能方向条件を読み込んで、ハードマクロ（２１）（３１）上の所定の領域において配置が可能な配線の方向条件を決定する。そのうえで、回路情報（３２）と方向条件とに基づいて配線処理を行う。この配線処理は、ハードマクロ（２１）（３１）上を配置する配線のうち、方向条件を満たす配線を配置する。 （もっと読む）

【課題】集積回路設計レイアウト用のルーティング方法。
【解決手段】レイアウトは、設計ネットリストとライブラリセルを備えることが出来る。マルチレベルグローバルルーティングは、各ネットにトポロジカルワイヤを生成することが出来る。設計には、領域志向グラフベースのディテールルーティングを実行することが出来る。ディテールルーティング後のルーティング最適化を実施し、更にルーティング品質を改善することが出来る。幾つかの方法は、いつも又はある時シングルスレッドでも良く、及び／又はある時又はいつもマルチスレッドでも良い。 （もっと読む）

【課題】メモリ階層内の物理的な場所まで考慮でき、個別アクセスの物理的な電力負荷まで考慮でき、きめ細かな電力の最適化を実現可能な集積装置およびそのレイアウト方法、並びにプログラムを提供する。
【解決手段】集積装置１においては、データ処理装置２とメモリマクロ３−０〜３−３が、メモリアドレスと消費電力が相関関係を持つようにレイアウトされ、アクセス回数多いデータを消費電力の小さい領域（近く）に置くことで低消費電力化を実現するように構成されている。 （もっと読む）

【課題】ダミーパターンを利用することで、モニタ項目を削減することなく、且つスクライブ領域の幅を広げることなく、且つモニタ結果に誤差が含まれる事を防止して、ＴＥＧパターンを形成できる半導体集積回路を提供する。
【解決手段】この半導体集積回路は、チップ内に形成された複数の機能モジュールと、チップ内の所定の機能モジュール２の周辺の空き領域３に形成され、収差モニタ機能を有する機能性ダミーパターン５とを備え、機能性ダミーパターン５は、平面視で帯状のメタル部Ｂと帯状の絶縁膜部Ｌとがそれぞれ周期的に繰り返されて形成される。 （もっと読む）

【課題】ラッツネストが表示されたときに、階層モジュール、ハードマクロの端子がチップに配置される適切な位置を検討することができる半導体集積回路のフロアプラン編集装置を提供すること。
【解決手段】本発明では、最短経路検索処理を実行することにより、Ｍ個の経路の中から、フリップフロップ数Ｎが最も小さい経路を選択経路として検索する。その結果、ラッツネスト（第１端子、第２端子及び選択経路）と、文字列（論理ゲート素子数ｍ、最小フリップフロップ数Ｎ）とを表示装置に表示する。このときに、設計者は、最も小さいフリップフロップ数Ｎにより、端子間の遅延とクロックサイクルとを考慮することができる。このため、階層モジュール、ハードマクロがチップに配置される適切な位置を検討することができる。 （もっと読む）

【課題】チップエリア上のそれぞれのエリアに最適なダミーパターンサイズとダミーパターン配置の指定をＥＢ演算にて複数種類行う。
【解決手段】ＥＢデータをエリアＡとエリアＡ以外に分ける。エリアＡをあるアルゴリズムを持たせた認識層で覆い、認識層で覆われた部分（認識層Ａ）とそれ以外の部分とに区別する。エリアＡに対して同一のダミーパターンを配置するにはエリアＡに対するダミーパターン発生始点を統一すれば良い。また、エリアＡが回転を持った状態で配置された場合でもエリアＡ内のダミーパターン配置を同一にするにはエリアＡの角のどこが始点となっても同一のダミーパターンが配置される認識層を作成する。認識層において、ダミーパターンの形状及び間隔値はＸ方向、Ｙ方向共に同値であり、認識層ＡのサイズはＸ方向、Ｙ方向共に（（ダミーパターンのサイズ＋間隔値）の倍数）＋ダミーパターンサイズで算出される。 （もっと読む）

【課題】レイアウト構成にかかわらず漏れ電流を防止することができる。
【解決手段】半導体装置１は、階層構造のモジュールを備えている。具体的には、基板２上に載置された第１のモジュール３と、第１のモジュール３と階層関係にある第２のモジュール４と、第１のモジュール３に駆動電圧ＶＤＤ１を供給する第１のパワーゲーティングセル５と、第１のパワーゲーティングセル５を介さずに第２のモジュール４に駆動電圧ＶＤＤ２を供給する第２のパワーゲーティングセル６と、第１のパワーゲーティングセル５の制御信号＃１の切断（ＯＦＦ）に基づいて、第２のパワーゲーティングセル６の制御信号を切断する電源切断検出回路７とを有している。第１のパワーゲーティングセル５および第２のパワーゲーティングセル６とには、それぞれ電源電圧ＶＤＤが供給されている。 （もっと読む）

別個ではあるが機能的にインターフェースされた１つまたは複数のダイナミックアレイ・セクションを含む半導体チップが提供される。各ダイナミックアレイ・セクションは、導電体形状が、半導体チップの複数のレベルのそれぞれにおける仮想格子に沿って線形的に定義されることが必要なダイナミックアレイ・アーキテクチャに従う。各仮想格子は、上位または下位のいずれかのレベルにある別の仮想格子に対して垂直である。各仮想格子は、一定のピッチの間隔を有する平行線の枠組みで定義される。仮想格子のラインの一部は複数の導電体形状によって占められる。実質的に一定のギャップは、仮想格子の共通の線を占める隣接する導電体形状の近接端部間で維持される。上記実質的に一定のギャップは、複数の導電体形状で占められる仮想格子のそれぞれのライン内で維持される。 （もっと読む）

【課題】計算の処理速度が速く且つ計算精度が高い配線困難度の計算方法を提供する。
【解決手段】ネットリストの各セルに対し、より多くのネット数で相互接続されるもの同士を逐次的にグループピングすることで階層的クラスタリングを行い（Ｓ１）、前記ネットリストの各ネットを、そのネットに接続された全てのセルを一括して含むグループが第ｎ階層の各グループのなかに存在し且つ第（ｎ−１）階層の各グループのなかに存在しない場合に第ｎ階層に属させることで、階層的クラスタリングの各階層の何れかに属させ（Ｓ２）、前記ネットリストの各ネットの配線長の見積値を、そのネットの属する階層が下位であるほど小さい値に設定し（Ｓ３）、その設定に基づき前記ネットリストの各ネットの配線長の見積値を合計して前記ネットリストの総配線長の見積値を計算し（Ｓ４）、その計算結果を前記ネットリストの回路規模で割って前記ネットリストの配線難易度を計算する（Ｓ５）。 （もっと読む）

【課題】高集積化を実現し、ノイズの影響を受けにくい半導体集積回路を開発する際、設計者に負担がかからないように、ハードマクロ（３０）を有する半導体集積回路を設計すること。
【解決手段】コンピュータ（１）は、ハードマクロ（３０）内の所定領域（３１）に対して予め設定されている配線を許容するための条件（２３）を取得し（Ｓ２、Ｓ３）、半導体集積回路を表すレイアウトデータ（７）上に配置される配線の中から、所定領域（３１）上を通過する通過配線（４０）を検索する（Ｓ１０）。検索された通過配線（４０）の中から、条件（２３）を満たす正常通過配線（４１）をハードマクロ（３０）上に通過させ、条件（２３）を満たさない違反通過配線（４２）をハードマクロ（３０）から迂回させて配線する。この場合、設計者は、条件（２３）をコンピュータ（１）に与えればよく、設計者にかかる負担が軽減する。 （もっと読む）

【課題】設計の効率を阻害することなく、電源スイッチセルとこれにより電源が遮断される回路セルとを明確に把握することが可能な回路データを生成することができる集積回路設計装置とその方法およびプログラムを提供する。
【解決手段】ＲＴＬデータ生成部１１０において生成されるＲＴＬデータの記述中には、制御信号に応じて電源を遮断すべき回路に対応する階層ブロックと、この制御信号が入力される所定の仮想電源スイッチセルとによって下位階層が構成された、上位階層の階層ブロックが作成される。そのため、ＲＴＬデータの記述における仮想電源スイッチセルと同一階層の階層ブロックとの関係を把握することにより、実際の回路における電源スイッチセルとその電源遮断対象の回路との関係を明確に把握することができる。 （もっと読む）

【課題】 高い歩留まりを得ることができるように、カスタマイズされた回路を正確に試験するための手段を提供する。
【解決手段】 例えばＡＳＩＣのような集積回路においてデバイス固有の試験を実行しパラメータ・データを取得して、過剰な試験時間要件も、追加のシリコンも、特別な試験機器も必要とすることなく、各チップを個別に試験するためのシステムおよび方法（１０００）が提供される。試験システムは、ＩＣ設計における未使用のバックフィル空間に組み込まれたデバイス試験構造（９２０）を含み、ＩＣに含まれる選択された１組のデバイスと同一の１組のダミー・デバイス（９４０）を試験する。デバイス試験構造（９２０）は、カスタマ要件および設計要件（１０１０）に従って、ライブラリ（９２０）から選択される。選択された試験構造は、更に、優先度（１０４０）の順序で優先順位をつけて（１０３０）、設計内の設計要素に割り当てられる。配置アルゴリズム（１０６０）が、設計、レイアウト、および製造要件を用いて、選択した試験構造を、製造される設計（９５０）の最終レイアウトに配置する。 （もっと読む）

【課題】コア領域を複数の機能ブロックに分割し、分割した機能ブロックごとに電力供給および電力遮断することにより低電力化を実現できる半導体装置において、コア領域に形成されている回路を動作させる動作電圧の変動を小さくできる技術を提供する。
【解決手段】半導体チップＣＨＰに形成されているコア領域ＣＲを複数の機能ブロックＡ〜機能ブロックＦに分離する。分離している各機能ブロックＡ〜機能ブロックＦの境界に複数の電源スイッチＳＷを配列した電源スイッチ列ＳＷＬを配置する。この電源スイッチＳＷは、各機能ブロックＡ〜機能ブロックＦへの基準電位の供給および停止を制御する機能を有している。そして、本発明の特徴は、電源スイッチ列ＳＷＬの真上に基準パッドＶＳＳＰＤを配置する点にある。これにより、基準パッドＶＳＳＰＤと電源スイッチＳＷとを接続する配線が短くなる。 （もっと読む）

【課題】セル階層化を十分に行うことができ、データ圧縮効率の高いパターンデータ圧縮処理技術を提供する。
【解決手段】図形パターンに含まれる１以上のアレイについての繰り返しピッチのうちの最頻出のピッチである代表アレイピッチを取得し、代表アレイピッチにピッチを固定してアレイ化を行う。これによって生成された１以上のピッチ固定アレイの中から、繰り返し個数が最小であるアレイを基準アレイとして特定する。図形パターンにおいて、基準アレイを構成する図形の重心を中心とし、代表アレイピッチで囲まれた矩形領域内に位置する、１以上のピッチ固定アレイのそれぞれを構成する図形を、種セルの構成図形として特定する。該構成図形を含む外接矩形を種セルとして設定し、該種セルに基づいて図形パターンについてのセル階層化処理を行う。 （もっと読む）

【課題】 設計コストと設計時間を節約しつつ、性能的に優れた三次元集積回路を設計する。
【解決手段】 二次元レイアウトデータから三次元レイアウトデータを作成する三次元集積回路設計方法であって、半導体基板上に形成される回路の二次元レイアウトデータを、それぞれ異なる層に配置可能な複数のレイアウトブロックデータに分割し、上下に隣接配置される層のそれぞれに配置されるブロックデータのうち一方を裏表に反転したブロックデータを生成し（４）、上下に重ね合わされる複数の層上に、反転されたブロックデータと反転されていないブロックデータとを交互に配置し、回路内で複数のブロックデータに含まれて複数の層に跨る配線のなかから、遅延又は配線の長さを優先して少なくとも１本選び、選んだ配線を上下の層を接続するビアを通じて再配置する（３ａ，４ａ）。 （もっと読む）

【課題】チップ面積の増加を抑えつつ、半導体集積回路のエレクトロマイグレーション耐性を向上させる。
【解決手段】セルＶＤＤ配線２０およびセルＶＳＳ配線２１は、互いに平行に配線され、論理セル１０、１１、１２を含むスタンダードセルに電流を供給する。上層ＶＤＤ配線３０および上層ＶＳＳ配線３１は、セルＶＤＤ配線２０およびセルＶＳＳ配線２１よりも上層に、それらに対して垂直に配線されている。上層ＶＤＤ配線３０は、セルＶＤＤ配線２０とスタックドビア４０によって接続され、上層ＶＳＳ配線３１は、セルＶＳＳ配線２１とスタックドビア４０によって接続されている。セルＶＤＤ配線２０は、上層ＶＤＤ配線３０と重なる領域であって、スタックドビア４０が配置された部分を含む領域に、上層ＶＤＤ配線３０および上層ＶＳＳ配線３１と重ならない領域の幅よりも幅が広い幅広部分を有する。 （もっと読む）