【課題】意図的に導入された実験箇所を含む半導体集積回路装置のレイアウトデータから本来の欠陥のみを抽出する検証装置を提供すること。
【解決手段】検証装置は、設計者により意図的に導入された実験箇所を含む半導体集積回路のレイアウトデータを検証する装置であって、半導体集積回路に対する設計基準および実験箇所を含む１または２以上の検証ルールを生成する検証ルール生成部と、検証ルールに含まれる実験箇所を検証の対象から除外したレイアウトデータを検証ルールのそれぞれについて生成するレイアウトデータ生成部と、実験箇所を検証の対象から除外したレイアウトデータにおいて設計基準を満たさない箇所である欠陥を検証ルールのそれぞれについて抽出する欠陥抽出部とを備える。 （もっと読む）

【課題】メタル密度チェックの精度を向上し、メタル密度チェック実行時のメモリ使用量、処理負荷、及び処理時間を削減する。
【解決手段】ＬＳＩレイアウト設計用マクロモデルにおいて、メタル密度チェックを行う際にチェック単位となるウィンドウの１辺の長さ分と同等、もしくは長さ分以上だけ、マクロ外周部から内側にレイアウト形状を見せるような構造を持たせたマクロモデルを作成することで、マクロモデル使用時のメタル密度チェックの精度を向上させると共に、処理実行時のメモリ消費量及び実行時間の削減を行う。 （もっと読む）

【課題】半導体集積回路の電源ノイズを所定の許容範囲内に抑制するに必要なデカップリング容量を効率的に配置する。
【解決手段】設計装置は、初期見積部と概略電源ノイズ解析部とレイアウト設計部と詳細見積部と詳細電源ノイズ解析部とレイアウト調整部とを備える。初期見積部は、全体の消費電流およびオンチップ容量の概略値を見積る。概略電源ノイズ解析部は、見積られた概略値に基づいて、集中定数回路モデルによりモデル化して電源ノイズ解析を行い、電流容量比を算出する。レイアウト設計部は、電流容量比に基づいて、配置領域が分割された所定の領域毎にセルの配置を行う。詳細見積部は、所定の領域毎に集中定数回路モデルによりモデル化して所定の領域毎の消費電流およびオンチップ容量の詳細値を見積る。詳細電源ノイズ解析部は、詳細値に基づいて、詳細な電源ノイズ解析を行う。レイアウト調整部は、詳細電源ノイズ解析の結果に基づいて、セルの配置の調整を行う。 （もっと読む）

【課題】レイアウト修正を必要としないでメタル密度を均一化し、レイアウト修正を必要としないでダミーメタルを配置する半導体集積回路のレイアウト方法を提供する。
【解決手段】半導体集積回路のレイアウト方法は、フロアプラン時に所定のメタル密度となるように所定の寸法Ｘ×Ｘ及び間隔２Ｘでダミーパターン１を第１領域に配置するステップと、第１領域にタイミング解析をしながらタイミング制約を満たすように論理回路セルを配置し配線を行うステップと、論理回路セルを配置し配線を行うことで生成されるレイアウトパターンが規格を満足しているか検証するステップとを具備する。 （もっと読む）

【課題】メモリアレイチップと論理モジュールチップとを重ね合わせる半導体集積回路の設計において、メモリブロックと論理モジュールとの間の配線長を最小化すること。
【解決手段】本発明の半導体集積回路設計方法は、設計対象の論理回路に含まれるメモリブロックおよび論理モジュールのグルーピングを行うグルーピング工程と、前記グループピングにより生成された各グループを前記論理モジュールチップ上に配置する論理モジュールチップ上グループ配置工程と、前記論理モジュールチップ上の各グループの配置結果に基づき、前記メモリアレイチップに割り当てるメモリブロックを選択するメモリアレイチップ上メモリブロック選択工程と、を有する。 （もっと読む）

【課題】 過剰な設計マージンを省いた回路設計を行うことができる遅延解析装置、遅延解析方法、及びプログラムを提供する。
【解決手段】 本発明の遅延解析装置は、任意区域内外のクロックパスを、ＣＲＰＲ(Clock Reconvergence Pessimism Removal)を考慮して遅延解析する遅延解析部を含む。 （もっと読む）

【課題】 本発明の課題は、電源のオン・オフのタイミングの異なる複数のセルアレイ領域を伝播する信号のタイミングを最適化することを目的とする。
【解決手段】 上記課題は、異なる電源制御のタイミングを有する複数のパワードメインにおいて伝播する信号のタイミングエラーを検出するエラー検出手段と、前記信号が伝播する経路におけるエラーセルに対する隣接パワードメインと該エラーセルが配置されているパワードメインとの電源制御のタイミングに基づいて該隣接パワードメインに挿入するためのセル種別を決定するセル種別決定手段と、前記セル種別決定手段によって決定されたセル種別のセルを該隣接パワードメインに挿入配置するセル挿入配置手段とを有する回路設計装置により達成される。 （もっと読む）

半導体チップは、レイアウト特徴部が第１の仮想格子に従って配置される第１のチップレベルと、レイアウト特徴部が第２の仮想格子に従って配置される第２のチップレベルとを有する論理ブロック区域を含むように定められる。第１の仮想格子と第２の仮想格子の間には、有理空間的関係が存在する。論理ブロック区域内には、複数のセルが配置される。複数のセルの各々は、複数のセル位相のうちの適切な１つに従って定められる。複数のセル位相のうちの適切な１つは、所定の配置セルの第１及び第２のチップレベル内のレイアウト特徴部を所定の配置セルに位置決めされた第１及び第２の仮想格子と整合させる。 （もっと読む）

【課題】クロック・スキューを最小にし、末端の配線構造の効率的な設計を支援し得るデータ処理装置を提供する。
【解決手段】データ処理装置２０は、レイアウト領域に設定された複数のサブ領域を、配線が設けられるべき局所領域と配線が設けられないダミー領域とに分類する領域設定部２２Ｂと、これらサブ領域内にクロック・スキューを最適化する仮想配線の規則構造を形成する規則構造生成部２２Ｃと、当該形成された規則構造のうちダミー領域内に形成された仮想配線を、ダミー領域と局所領域との間の境界線を対称軸として折り返すことにより配線パターンを構成する配線構築部２２Ｄと、を備える。 （もっと読む）

【課題】論理設計の段階では共用回路を各回路ブロックに配置し、その後レイアウト設計に即した実装回路に簡単に変換すること。
【解決手段】論理設計の段階において、設計者は複数の回路ブロックに回路Ｚを配置して設計を行う。その後、レイアウト設計に即した実装回路に変換する際、制御部が回路設計プログラムを読み出して実行することにより、制御部は回路Ｚを共用回路Ｚとして各回路ブロックの共通層に配置し、各回路ブロックから回路Ｚを削除する。そして制御部は回路ブロックと共用回路Ｚの配線を行う。 （もっと読む）

【課題】本発明は、ブロック回路を制御する制御回路の配置に対して良否判定が完了するまでの期間を短縮できる配置検証装置を提供することを目的とする。
【解決手段】本発明は、半導体装置を構成する制御対象のブロック回路と、ブロック回路を制御する制御回路とを所定のフロアに配置し、制御回路の配置に対して良否判定を行う配置検証装置である。そして本発明に係る配置検証装置は、回路仕様に基づき、ブロック回路をフロアに配置するフロアプラン生成部と、フロアに配置したブロック回路、及び回路仕様に記載の制御回路を、所定の基準に基づき階層的にグループ化し、グループツリーを生成するグルーピング生成部と、所定の条件及びグルーピング生成部で生成したグループツリーに基づき、制御回路をフロアに配置する制御回路配置部と、制御回路配置部による制御回路の配置に対して良否判定を行う良否判定部とを備える。 （もっと読む）

【課題】ブロック配置を含むＩＣ設計作業において、やり直し等を削減でき、設計の工数等を低減でき、設計効率を向上できる技術を提供する。
【解決手段】本ブロック配置方法及びプログラムでは、実配置処理の前の段階で、ブロック配置領域の大きさを見積もり、局所的配線混雑の発生を判定し、その結果に基づいてユーザによるブロックの最適な位置の決定を可能とする。Ｓ１でブロック間接続情報を抽出し、Ｓ２でブロックの回路ゲート物量情報を抽出する。Ｓ３，Ｓ４でユーザによりＧＵＩの画面でブロックの位置を決定する。Ｓ５で配線の要求混雑度を評価して画面に表示する。Ｓ６でユーザにより配置の妥当性を判定し、ＯＫであれば、Ｓ７で実現性の高いブロック配置情報が出力される。 （もっと読む）

【課題】ＬＳＩチップ上でハードマクロの安定した性能の駆動を確保する。
【解決手段】半導体集積回路の設計データの作成方法であって、回路ブロックの形状情報、端子位置情報及びタイミング情報が記述された回路ブロックライブラリを作成し、回路ブロック及び回路ブロックに接続するユニットセルを有するモジュール回路の接続情報が記述されたネットリストを作成し、ユニットセルの形状情報、端子位置情報及びタイミング情報が記述されたユニットセルライブラリ、回路ブロックライブラリ及びネットリストを使用して、回路ブロックが配置される回路ブロック配置領域とユニットセルが配置されるユニットセル配置領域とが所定状態で設けられているモジュール回路のレイアウトデータを作成し、回路ブロックライブラリは、回路ブロック配置領域とユニットセル配置領域とが所定状態で設けられている場合の回路ブロックのタイミング情報が記述されている。 （もっと読む）

【課題】
ＯＰＣ処理を行うセルを効率よく選択し、そのセルと等価であるとみなされるセルを特定するフォトマスクパターンデータの作成方法を提供することにある。
【解決手段】
フォトマスクのパターンに対するパターンデータを作成する方法は、階層構造に基づいて、第１セル毎に、その上位となる第１セルの情報を追加する工程と、一の階層に属する第１セルの内、一の階層より上位階層に属する第１セルと同一となる第１セル及び一の階層の直上の上位階層において２以上存在する第１セルに配置されている第１セル、からセル群を構成する工程と、上記のセル群に属する第１セルに対し、光学的近接効果を考慮したパターンデータを作成し、そのパターンデータを含む第２セルより第４セル群を構成する第４セル群構成工程と、入力データにおいて、第１セルを、対応する第２セルに置き換える工程と、を有することを特徴とする。
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【課題】マクロとユーザロジック回路との間の遅延故障を検出するマクロ境界テストにおいて必要なテストパタンの数を減少させる。
【解決手段】本発明の半導体集積回路１０は、マクロ１と、マクロ１の入力に接続されたデータ出力５２を有し、且つ、マクロ１と同じクロックで動作する制御用フリップフロップ３とを備えている。制御用フリップフロップ３は、データ入力５２とは別に設けられた外部制御入力５１及びマクロテストモード切換入力５３に供給される外部制御信号及びマクロモード切換信号により、そのデータ出力を前記クロックに同期してトグルする動作を行うように設定可能であるように構成されている。 （もっと読む）

【課題】従来の遅延計算方法では、実際のＬＳＩの遅延時間と遅延シミュレーションの計算値との誤差が大きくなってしまう問題があった。
【解決手段】本発明にかかる設計方法は、第１のネットリストａに基づいて、設計回路の複数の機能ブロックをレイアウト配置し（１０３）、第１のネットリストａに機能ブロック間を接続するブロック間配線に対応した第１の間経路情報を追加して第２のネットリストＡ０を生成し（１０４）、機能ブロックの端子に機能ブロック内部から接続されるブロック内配線に対応した第２の経路情報を第２のネットリストＡ０に追加して第３のネットリストＡ１を生成し（１０５〜１０７）、第３のネットリストＡ１に含まれる第１の経路情報及び第２の経路情報を連続させたインスタンス間配線の配線抵抗及び配線容量をモデル化した第４のネットリストＡ２を生成し（１０９、１１０）、第４のネットリストＡ２の情報から遅延時間を予測する。 （もっと読む）

【課題】チップを任意のブロック化条件下で切り出したブロックに対し、適切なタイミング制約を作成することにより、効率的な階層設計を実現する。
【解決手段】チップのネットリスト、配置配線情報を読込む（チップレイアウト読込み手段１０５）。次に、ブロック化条件を与え、ブロックに関するレイアウト情報を抽出する（ブロックのレイアウト情報抽出手段１０６）。次に、チップのタイミング解析を行ない、チップのタイミング制約と、タイミング解析結果を格納する（チップのタイミング解析手段１０７）。チップのタイミング制約をもとに、回路を探索しながらブロックのクロック制約を作成する。チップのタイミング解析結果から、ブロックの境界端子制約を作成する。チップのタイミング例外制約及びチップのタイミング解析結果を利用して、ブロックのタイミング例外制約を作成する（ブロックのタイミング制約算出手段１０８）。 （もっと読む）

【課題】電源ノイズを近隣回路に影響を与えないレベルに抑圧し、かつ、回路セルの配置の規則性を乱すことがない効率的なセル配置を実現する。
【解決手段】一方向に配線され幹配線（例えば２Ｓ）と、等間隔の複数の幹配線箇所から各々が分岐された複数の分岐線（例えば２０Ｓ）と、分岐線ごとに設けられたローカル電圧線（仮想ＶＳＳ線３０Ｓ等）と、当該ローカル電圧線と分岐線間のスイッチと、ローカル電圧線に接続された少なくとも１つの回路セルとを、各々が含む複数のセルラインと、複数のセルライン内で、１以上のセルラインを挟んで互いに離れた複数のセルラインが含む所定数のスイッチ（ＳＷ１,ＳＷ２等の対）を同時制御可能に接続する複数の制御線ＣＬ１〜ＣＬ４と、を有する。 （もっと読む）

【課題】フューズが占める面積を減少できる半導体集積装置のフューズ回路を提供する。
【解決手段】複数のフューズを含む第１アップフューズブロックと前記第１アップフューズブロック内のフューズ数より少ないフューズからなる第１ダウンフューズブロックとを有する第１フューズブロック；および前記第１ダウンフューズブロック内のフューズ数と同一数のフューズからなる第２アップフューズブロックと前記第１アップフューズブロック内のフューズ数と同一数のフューズからなる第２ダウンフューズブロックとを有する第２フューズブロックを備える。 （もっと読む）

【課題】本発明は、ハードマクロセルを含む集積回路を精度良く配線解析することが可能な技術を提供することを目的とする。
【解決手段】本実施の形態に係る集積回路の配線解析方法は、コンピュータ装置により、ハードマクロセルを含む集積回路の配線解析を行う方法である。本集積回路の配線解析方法は、集積回路のネットリストからハードマクロセルを削除し、当該ネットリストでの、ハードマクロセルと接続していた部分を外部接続ピンとして置き換える工程（ステップ１７）と、その工程後のネットリストに対して、配線解析を行う工程（ステップ１８）とを備える。 （もっと読む）