【課題】迂回回線やリピーターの多段配置を避けつつ、トップ階層のレイアウト時もしくはＥＣＯ時に、下位階層のブロックの配置情報を変更することなく配線の最適化を行うのみにすることができる半導体集積回路装置のレイアウト方法および半導体集積回路装置の設計装置を提供する。
【解決手段】半導体集積回路からなるブロックを複数有し、少なくとも一つのブロックが他のブロックと電源電圧が異なる多電源設計かつ階層レイアウトされた半導体集積回路装置において、ブロック間のチャネル領域に、複数の電源系統の電源配線をブロック辺に近接して配線する工程と、ブロック間のチャネル領域上に複数の電源系統のリピーターを配置する工程と、リピーターの電源端子を、先に配線したブロック辺に近接した電源配線に接続する工程を、複数ブロック間でリピーターを介して信号線を配線する工程以前に行う。 （もっと読む）

【課題】複数のデザインの合併デザインを表す集積回路に対する複数のデザインを合併する方法を提供する。
【解決手段】本発明は、第１の当事者が第１の集積回路のための第１のデザインを第２の集積回路のための第２のデザインを有する第２の当事者に提供し、それによって第１のデザインが第２のデザイン内に組み込まれることになる方法である。本方法は、第１の当事者の第１のデザインの知的所有権と第２の当事者の第２のデザインの知的所有権とを他の当事者から保護し、同時に第１のデザインと第２のデザインの統合を行うことができることを保証する機構を提供する。 （もっと読む）

【課題】ＬＳＩ設計におけるＩＰの選定の支援を効率的に行うＩＰの適否判定装置等を提供すること。
【解決手段】適否判定装置１０は、入力部２０からの要求に応じ、特定のＩＰに割り当てられたバージョンを第２保持部１３から取得するとともに、入力部２０からの要求に応じ、特定のＬＳＩに組み込まれる特定のＩＰについて、その適合するバージョンを第１保持部１１から取得し、それら双方のバージョンを比較する比較部１２と、比較部１２における比較結果を管理する比較結果管理部１４と、比較結果管理部１４の比較結果を表示部３０に出力する出力部１５とを含む。 （もっと読む）

【課題】半導体集積回路上にメモリ、ロジック、アナログ等を混載し、他と異なる電源をメモリで使用する場合は電源配線を分けねばならず、それぞれの回路ブロックが半導体チップ上の任意の位置に分散して配置されているため、電源配線も分散して配置しなければならず、電源配線の低抵抗化が困難であった。
【解決手段】半導体集積回路上に、メモリマクロを群を成して配置したメモリブロックとして集中的に配置し、その近傍に外部からメモリ電源を供給するメモリ電源端子を配置し、メモリ電源端子からメモリブロックまでのメモリ電源配線を集中的にメモリブロック上に配置する。
これにより、メモリマクロに必要とされるメモリ電源配線領域を削減できるとともに、メモリ電源配線を低抵抗で配線することが可能となり、メモリマクロの安定動作を実現できる。 （もっと読む）

【課題】引き込み配線の数を削減可能な半導体集積回路の設計方法を提供する。
【解決手段】同一のネットを構成するピンを複数のグループにグループ化する第１のステップ（Ｓ１３）と、同一のグループに属するピンを相互に接続するサブ幹線を規定する第２のステップ（Ｓ１４）と、サブ幹線と実質的に平行なメイン幹線を規定する第３のステップ（Ｓ１６）と、少なくともメイン幹線とサブ幹線とを接続する引き込み配線を規定する第４のステップ（Ｓ１７）とを備える。このように、複数のピンをグループ化し、これらをサブ幹線によって相互に接続していることから、引き込み配線の数を減らすことが可能となる。これにより、レイアウト領域の面積に対してネット数が多い場合であっても、自動配線不能なネットが発生する可能性が大幅に少なくなる。 （もっと読む）

【課題】半導体集積回路において、配線のばらつき方は配線層ごと異なるため、クロックパスで使用する配線層が異なると、クロックスキューを生じるため、配線層の違いによるばらつきの差を考慮したタイミング検証手法が必要である。
【解決手段】工程S11でクロックツリーの配線容量が配線層ごとに独立にばらつくとして、すべてのばらつき方の組み合わせについてクロックパスの配線容量を計算し、工程S12ですべてのばらつき方の組み合わせについてクロックパスの遅延時間を計算し、前段フリップフロップと後段フリップフロップの間のクロックスキューを計算し、工程S13でクロックスキューを比較し、最も大きなクロックスキューをクロックスキューマージンとし、工程S14でデータパスの配線容量を計算し、工程S15でデータパスの遅延時間を計算し、工程S16でクロックスキューマージンを使用しタイミング検証を行う。 （もっと読む）

【課題】二重露光フォトリソグラフィ方法を提供する。
【解決手段】第１の高解像度パターンが、作業表面上の第１のフォトレジスト層に形成され、第１の層の一部分は除去されて、作業表面上にこのパターンを露出する。作業表面の露出部分と第１の層の残り部分とは、次に、第２のフォトレジスト層によって覆われる。第２のより低解像度のパターンが、次に第２の層に形成され、第２の層の一部分が除去され、第１のパターンの部分集合である第３のパターンを作業表面上に露出する。標準（非カスタム）マスクを使用して第１のパターンを形成することができ、一方、カスタムであるがより低解像度のマスクは、第２のパターンを形成するのに使用される。 （もっと読む）

【課題】 LSI実装設計において使用される、LSI機能モジュール配置装置及びLSI機能モジュール配置装置であって、機能モジュール間のクリティカルパス数を制約条件としてLSIチップ上に実装される機能モジュール面積を最適化する装置および方法を提供することにある。
【解決手段】 LSI機能モジュール配置装置であって、機能モジュール間のクリティカルパス数を抽出しクリティカルパス数に依存して機能モジュールの最小周辺長を決定する最小周辺長決定部と、該最小周辺長からなる矩形面積と機能モジュールの設計情報から算出される矩形面積とを比較する比較部と、比較の結果面積の大きいほうを該機能モジュールの面積とする面積決定部とを有している。 （もっと読む）

【課題】メッシュで構成されるグローバル電源配線を従来のバンプセル内に含ませることにより、電源配線パタンの構築処理において必要だった処理ステップを大幅に削減し、高速且つ少ないリソースにて処理を行うことができる半導体装置の設計支援装置等を提供する。
【解決手段】半導体装置の複数の層にわたる電源配線層を形成するための複数の配線ブロックであって、各配線ブロックの層厚方向内部に形成された配線パタン構造が互いに異なる複数の配線ブロックの中から所定の配線ブロックをデータとして取得する配線ブロック取得部と、配線ブロック取得部により取得された配線ブロックを組み合わせることにより、半導体装置の複数の層にわたる所定の電源配線層をデータにより形成する電源配線部とを備える。 （もっと読む）

【課題】使用メモリが少なく、かつ、設計期間を短縮できる、という階層設計の利点を損なうことなく、問題分割により結果の全体最適性が失われてしまうという階層設計の問題点を解決する階層設計方法および装置を提供する。
【解決手段】チップのゲートレベル配置または配線終了後、チップ上の任意のレイアウト領域を１つまたは複数切り出してそれぞれをブロック化し、前記切り出したブロック毎に再設計を行い、前記ブロック化した領域の設計を、前記再設計による結果と置換して、チップのレイアウト設計変更を行う。 （もっと読む）

【課題】 コストが少なく長配線が生じる可能性の高いブロック間配線に、容易にアンテナ対策が講じられる半導体集積回路装置を提供することを目的とする。
【解決手段】 複数の集積回路ブロックを有し、前記ブロックに設けられたブロックの入出力端子部同士を配線で接続してブロック間が接続される半導体集積回路装置において、前記ブロックの少なくとも１つの選択されたブロックの入出力端子部にダイオード素子領域が設けられ、このブロックの入出力端子Ａ１と前記ダイオード領域６が接続されると共に、前記ダイオード素子領域に接続された前記端子を用いてブロック間配線が行われている。 （もっと読む）

集積回路内に生成される機構の電気特性を計算するためのシステム。所望のレイアウト設計の全部または一部は、１つ以上の分解能向上技術を使用して、フォトリソグラフィまたは他のプロセス歪みに対し補正される。補正レイアウトのシミュレーションによるレイアウトイメージは、機構の電気特性を計算する電磁界解析プログラムへの入力として使用され、ウエハ上に転写される。本発明はまた、集積回路レイアウト設計内の機構の電気特性を計算するための方法を提供する。
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【課題】トランジスタを含むアナログ回路シミュレーションにおいて、シミュレーション回路を変更することなく回路中の貫通電流を検知できるハイインピーダンス検出方法を提供することを目的とする。
【解決手段】回路中の全ノードに対し、ハイインピーダンス状態になる条件が存在するかどうかを解析する工程を有する。また回路中の全ノードに対し、ハイインピーダンス状態により貫通電流が生じる条件が存在するかどうか解析する工程を有する。またハイインピーダンス状態になる条件と、ハイインピーダンス状態により貫通電流が生じる条件がシミュレーション実行中に成立するかどうかを検出する工程を有する。 （もっと読む）

【課題】ＳＯＩ型の半導体集積回路において本来備えている素子分離構造に見合った自由度の高い電源遮断制御を可能にする。
【解決手段】半導体集積回路は所謂ＳＯＩ型の第１ＭＯＳトランジスタ（ＭＮｔｋ、ＭＰｔｋ）及び第２ＭＯＳトランジスタ（ＭＮｔｎ、ＭＰｔｎ）を複数個有し、第１ＭＯＳトランジスタは第２ＭＯＳトランジスタよりも厚いゲート絶縁膜を有する。第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタは電源遮断可能回路（６）と電源非遮断回路（７）を構成する。電源遮断可能回路は電源配線（ＶＤＤ）とグランド配線（ＶＳＳ）の間に電源スイッチ（１０）を構成する第１ＭＯＳトランジスタとこれに直列する第２ＭＯＳトランジスタとを有する。電源スイッチを構成する第１ＭＯＳトランジスタのゲート制御信号は前記第２ＭＯＳトランジスタのゲート制御信号よりも振幅が大きくされる。 （もっと読む）

【課題】本発明は、固定形状を持つＬＳＩブロックについても、その配置位置を指定できるようになるＬＳＩのフロアプランを決定できるようにするＬＳＩフロアプラン決定装置の提供を目的とする。
【解決手段】ＬＳＩのフロアプランとなるＬＳＩブロックの配置関係をツリー構造で記述する配置関係記述文の初期解を入力あるいは生成する手段と、配置関係記述文を操作し、その操作による配置関係記述文の規定するＬＳＩのフロアプランでは固定形状のＬＳＩブロックが配置不可能である場合には、その配置が可能となるようにと、その固定形状ＬＳＩブロックを１つ又は複数の他のＬＳＩブロックとマージしてそこにパッキングし、その評価を求めて、それに従って配置関係記述文を変更するのか否かを決定することを繰り返していくことで、ＬＳＩのフロアプランを決定する手段とを備えるように構成する。 （もっと読む）

集積回路（ＩＣ）は、少なくともその内の１つが再設定可能である多くの機能ブロック（ＦＢ）を含む。各々のＦＢは、再設定可能機能、再設定不能機能、または追加の「ネスト化された」機能ブロックを使って繰り返し拡張され得る。ＩＣはさらに、多くの入力ピン、多くの出力ピン、加算器、および多くのクロスバー・デバイスを含む。少なくともＩＣレベルにおいてこれらの要素は、全ての入力信号がクロスバー・デバイスの第一サブセットを通してＦＢへ供給され、全ての内部信号はクロスバー・デバイスの第二サブセットを通して、１つのＦＢから他のＦＢへと送られ、全ての出力信号がＦＢよりクロスバー・デバイスの第三サブセットを通して出力ピンへと送られるような方式で結合される。加算器の入力は、少なくとも２つのクロスバー・デバイスの出力に接続され、加算器の出力はクロスバー・デバイスの他の入力に接続される。
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【課題】 アパーチャ上のキャラクタ数の低減とビームの照射回数の低減が可能なレイアウトパターンの作成装置を提供する。
【解決手段】 アパーチャ上に形成されたキャラクタで露光できないレイアウトパターンと類似の形状を有するパターンをキャラクタの部分のパターンから見つけだすレイアウト−キャラクタパターン形状比較選択部３０と、この見つけ出されたパターンをレイアウトパターンと入れ替えるレイアウト−キャラクタパターン代替部３１と、レイアウトパターンがシステムの機能と性能を満たすか検証する検証部３２とを有する。 （もっと読む）

【課題】 マクロセル配置に制約を持たない簡便な半導体集積回路装置、及び当該半導体集積回路装置における電源及びグランド配線レイアウト方法を提供する。
【解決手段】 マクロセル１３０には、自動配置配線にて一つの接点として形成される導通面積１３２ａ，１３３ａを有する電源端子１３２及びグランド端子１３３を配置し、上記電源端子及びグランド端子に対して半導体集積回路装置の電源配線及びグランド配線を配置するようにした。したがって、マクロセルのレイアウトに制約を持たず設計可能である。 （もっと読む）

【課題】ＡＳＩＣとＦＰＧＡの設計品質を確保するとともに開発期間を短縮すること。
【解決手段】回路アーキテクチャ検討結果であり論理設計ドキュメントの一部であるブロックのポート仕様の接続情報のみを用いてデバイス・テクノロジに依存しないブロックのポートとポート間を結ぶネットからなるコア（論理コア）と呼ぶネットリストを生成し、コア（論理コア）から対象ブロックを選択、グループ化し、グループ化したコア（論理コア）のデータを使用する集積回路の開発方法。 （もっと読む）

【課題】半導体集積回路の設計において、電圧降下に関連する回路安定性や歩留まりを確保するための再設計や長時間を要する設計工程の繰り返しの試行回数を低減する。
【解決手段】半導体集積回路設計方法において、取得可能な情報の範囲内で解析対象の電源モデルを選定し（Ｓ１０１）、チップレベルあるいは下位モジュールレベルの初期配置を仮定して作成した電圧降下傾向の情報を作成し（Ｓ１０２）、この情報をもとに、設計初期に決まってくる電圧降下傾向に対応したセル、マクロ及びトランジスタの密度分布を見積もる（Ｓ１０３）。そして、配置密度分布情報を定量的設計情報として設計に盛り込む（Ｓ１０４）。 （もっと読む）