【課題】 半導体集積回路装置の高性能化および高速化を実現できる設計方法を提供する。また、既存のＥＤＡツールを用いた自動化設計フローに融合し、既存技術よりも更なる高性能化および高速化を行うことができる設計方法を提供する。
【解決手段】 半導体集積回路装置内のパスのうち所望する信号到達時間を超えるパスに対し、そのパスに属する構成要素の出力に接続される他の構成要素の数が減少するようにパスを分離する。 （もっと読む）

【課題】
従来のレイアウト設計法では、半導体集積回路上で局所的に消費電流が大きくなる場合などの消費電流分布の偏りが考慮されていなかった。
【解決手段】
本発明は、最上層配線と下層配線とを電気的に接続する電源接続セルを配置する半導体集積回路のレイアウト設計方法であって、半導体集積回路上に複数の機能ブロックの配置を設定する工程と、機能ブロック配置領域外の半導体集積回路形成領域に電源接続セルを複数配置する工程と、電源接続セルの配置に基づいて、最上位配線の電圧降下の影響を解析する工程とを有している。 （もっと読む）

【課題】 回路の配線設計処理時に生じる配線混雑を低減し、設計の後戻りを防止するレイアウト設計方法を提供する。
【解決手段】 半導体集積回路の接続情報に基づいて、ブロックのブロック枠にとらわれることなく、隣接する異なる階層の配線領域を利用して、各ブロックの配線処理を実施する。その際、ブロックのブロック枠を越えて接続する配線に対し、外部ピンを設けず、かつ、隣接する異なる階層の配線としない。その後、各ブロック同様に半導体集積回路の接続情報に基づいて、ブロックのブロック枠にとらわれることなく、隣接する異なる階層の配線領域を利用して、トップ階層配線処理を行う。これによって、配線混雑を緩和できるため、配線混雑が原因のフロアプラン変更に伴う面積増加及び設計後戻りを防止できる。 （もっと読む）

【課題】ゲートレベルのシミュレーションで使用する検証モデルのサイズを低減する。
【解決手段】シミュレーションモデル作成部でゲートレベルの論理をシミュレータで実行可能な基本プリミティブに変換してシミュレーションモデルを作成する際に、縮退処理部２６で基本プリミティブを対象にディレイ段数に影響をあたえることのない削除可能なゲートを判定して削除する。縮退処理部２６は、複数の定数ゲートを１つにまとめる定数ゲート縮退部２８、ファンアウトなしバッファを削除するバッファ縮退部３０及び同一ファンインゲートを１つにまとめる同一ファンインゲート縮退部３２を備える。 （もっと読む）

【課題】簡単かつ効率的なＬＳＩチップのレイアウト設計をおこなうことにより、ＬＳＩチップの製造期間の短縮化および製造コストの低廉化を図ること。
【解決手段】第３配線層データ３０３に形成されている残余のグローバル配線データ７０１、７０２と、第５配線層データ３０５に形成されている固定信号線分データ４０２とを接続する。具体的には、接続部２０７は、第５配線層データ３０５と第３配線層データ３０３の高さ情報の差分を長さとする接続信号線分データ９０１、９０２を生成する。そして、この接続信号線分データ９０１、９０２を、消去部２０６による消去処理によって生成された残余のグローバル配線データ７０１、７０２の端部と、固定信号線分データ４０２の端部との間に配線する。 （もっと読む）

アナログおよび混成信号回路を含む、電子回路を設計する方法および装置であって、実施形態の一例では、階層的設計およびサイジング・フローを、１つ以上の評価モデル（例えば、性能および実現可能性モデル）と共に用いて、あるレベルにおいて得られた結果が階層の他のレベルでも有効であり関連性を保つようにする。別の態様では、例えば、階層の種々のレベルと関連付けられた１つ以上の既存の性能モデルに基づいて性能を評価する後処理ステップによって、設計の歩留まりを考慮して階層的サイジングを実行する。これらの方法はコンピュータ・プログラムにて具体化され、このプログラムを実行するように適合化されたコンピュータ・システムにて実行される。 （もっと読む）

図１ｃは、ルート１１ｃで接続される複数のロジックパス（２７，２９，３１，３３）を備えるロジックツリー１０ｃを示している。各パスの長さは、公称供給電圧でのパスの遅延を表している。ロジックツリー１０ｃのための電圧供給構造は、各ロジックパスの遅延に応じて、図３ｃに示されるように分割される。例えば、ワーストケースの遅延を有するロジックパス（２９）に、電圧レベルＶ１、例えば公称供給電圧、が供給される。より短い遅延を有するロジックパス（２７）および（３１）には、第１の電圧レベルＶ１よりも低い第２の電圧レベルＶ２が供給される。さらに短い遅延を有するロジックパス（３３）には、Ｖ２およびＶ１よりも低い第３の電圧レベルＶ３が供給される。電圧構造は、電圧レベル、したがって電力消費を、ロジックツリー１０ｃの全体的なワーストケースの遅延を増加させることなく、減少させることを可能にする。
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【課題】 コア内電力消費および電力分配の問題を解決する集積回路を提供する。
【解決手段】 親領域（２０）と、この親領域内のネスト化電圧アイランド（２２）の階層オーダと、を有する集積回路。上位電圧アイランドの各々（例えば２４）は、下位電圧アイランド（例えば２２））内にネスト化され、同じ階層構造を有する。 （もっと読む）

本明細書に機能ブロックのベース・アレイを有するＡＳＩＣを開示している。各機能ブロックは、複数のプリミティブ・セルを含む。各プリミティブ・セルは、標準のセル・ライブラリの構成要素によって形成される。ベース・アレイは、後でカスタム回路設計と一緒に使用するために事前製造される。
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【課題】最適で品質の高いフロアプランを短時間で作成でき、データや制約の変更に対しても大幅な変更なしに対応できるＬＳＩ用フロアプラン設計支援方法を提供すること。
【解決手段】フロアプラン全体を監視する戦略エージェント／その支配下で機能ブロック毎に用意されブロックの位置を管理するブロックエージェントを作成し、戦略エージェントがブロックの配置に関する制約を選択すると、各ブロックエージェントが各制約について対応する機能ブロックの制約に対する適応度をブロックの位置の関数として表す適応度関数を生成して合成し、合成した適応度関数に基づいて最も適応度の高い位置に対応する機能ブロックを配置する。戦略エージェントは、配置後にフロアプランの必要条件を満たすかを判断し、満たす場合にはフロアプランの設計を終了し、満たさない場合には制約を選択し直す。 （もっと読む）

【課題】階層構造を有する場合に、消費電力を軽減するためのゲーテッドクロックを簡単に選択することによって、容易に低消費電力の半導体集積回路装置を得ることである。
【解決手段】３つの階層構造を有するとともに、各階層ごとに上位階層から下位階層に動作制御信号（ＣＴＬ１＿２、ＣＴＬ１＿１、ＣＴＬ１＿１＿１）が出力される複数の回路ブロック１〜４を備え、第３階層の回路ブロック４に入力されるゲーテッドクロックとして、異なる階層に出力される２つの動作制御信号（ＣＴＬ１＿１、ＣＴＬ１＿１＿１）をゲート信号として生成した２つのゲーテッドクロック、および、最上位階層の回路ブロック１に入力されるゲーテッドクロックであるマスタークロックからなる３つのゲーテッドクロックを含むグループより選択される１つのゲーテッドクロックを用いる。 （もっと読む）

【課題】 ハードマクロブロックの周辺のようにバッファセル等を挿入することが困難なセル混雑部分や、隣接配線の間隔を広げることが困難な配線混雑部分での、隣接配線間容量値を削減してクロストークノイズを低減させる。
【解決手段】 外部インタフェースを有する複数種類のクロストークノイズ改善用セルをハードマクロブロックの内部の隙間部分に埋め込み、そのクロストークノイズ改善用セルを選択して半導体集積回路の配線に挿入する。隣接する配線の信号遷移期間が重なる場合、改善用セルを遷移期間の長い方の配線に挿入する。または、隣接する配線のうち一方の配線を他の配線層に移動させ、それにより空いた領域にシールド線を配線する。 （もっと読む）

【課題】 データをフレキシブルに利用しうる状態で格納した集積回路装置の設計用データベース及びこれを利用した集積回路装置の設計方法を提供する。
【解決手段】 設計データの格納層であるＶＣＤＢ１００（ＶＣデータベース）と、制御システムであるＶＣＤＢＭＳ２００（ＶＣＤＢマネージメントシステム）とを備えている。ＶＣＤＢ１００には、ＶＣクラスタ３００と、テストベクタクラスタ３０４と、目的別機能検証モデル３２０とが含まれている。ＶＣＤＢ１００内には、共用テストクラスタ４１０と周辺モデルクラスタ４２０とを含むシステム検証用データベース４０２が配置されている。ＶＣＤＢＭＳ２００内には、テストシナリオ，目的別機能検証モデル，システム検証モデルなどの生成を行なう機能検証支援手段５００や、ＶＣインターフェース合成手段７００などが配設されている。 （もっと読む）

【課題】 レイアウトパターンに対する補正結果と、この補正の検証結果とをレイアウトパターン設計者自身が設計中に逐次確認できるレイアウト設計支援装置、コンピュータ読み取り可能な記録媒体を提供する。
【解決手段】 縮小投影露光に使われるレチクルパターンを作成する設計支援装置であって、レイアウトパターンを作成するためのレイアウトエディタ１と、レイアウトパターンに対して補正および検証を行うためのＯＰＣ補正・検証装置２と、レイアウトパターン、補正および検証のデータを格納するためのデータベース３などから構成され、レイアウトエディタ１は、設計者がユーザインタフェースを通して操作することが可能とされ、レイアウトパターンを作成するための機能の他に、ＯＰＣ補正・検証装置２の補正および検証を行うための機能を支援するために、画面上のメニューに補正・検証コマンドが追加されている。 （もっと読む）

【課題】 各ブロックの無駄なセルのない消費電力の小さいシステムＬＳＩの設計を容易に行なうことができる設計方法を提供する。
【解決手段】 インターフェイス、消費電力、動作モデル，トップ階層の接続などに関する情報を格納するモジュールスペック１と、各ブロックの動作の排他律を記述する排他的動作情報２と、各機能の同時作動を回避するための優先機能情報３とを自動生成ツールであるジェネレータ４に入力して、省電力化のためのパワー＆クロックマネジメントモジュール５と、接続情報に関するＷｒａｐｐｅｒ・ＢＡＮＫ・セレクトモジュール６と、共有可能な資産に関する共有リソースモジュール７と、最適化されたトップ階層の接続情報に関する最適化トップ階層モジュール８とを生成する。資産の共有化による小型化と、パワーマネジメントによる省電力化とを実現する。 （もっと読む）