【課題】半導体集積回路のレイアウト設計方法に関し、特にレイアウト設計工程において斜め配線を用い、ハードマクロの周辺における配線リソースを有効に活用することで、配線混雑を緩和する半導体集積回路およびそのレイアウト設計方法を提供する。
【解決手段】本発明の半導体集積回路は、ハードマクロ１辺において最小間隔ａで、互いに斜めにずれて位置するように配置された最小線幅ｃの複数のピンＰを有するハードマクロ１０と、ハードマクロにおけるピンに対して接続された斜め配線Ｎとを備える。ハードマクロの内側にピンが斜めに配置されている。最小間隔で並んだ縦横配線から直接にアクセスが可能で、最小間隔で並んだ斜め配線からも直接にアクセスを可能にする。 （もっと読む）

【課題】階層設計におけるＨ字型クロックツリーのクロック信号分配路を形成する集積回路装置のレイアウト方法を提供する。
【解決手段】Ｈ字型クロックツリー構造により各分割回路領域Ｒ１乃至Ｒ６に対応して配置される最下位クロックドライバＤ３のレイアウトを，回路ブロックＨＬＢ内か外のいずれにすべきかを決定し、その最下位クロックドライバＤ３とそれへのクロック分配経路をレイアウトしておく。その後，各回路ブロック内のレイアウト設計が行われ，最後に設計済みの回路ブロックが半導体基板上に配置される。階層設計のフロアプランの段階で，回路ブロック領域と分割回路領域との関係に基づいて，最下位クロックドライバとクロック分配経路とを，回路ブロック内にあらかじめレイアウトしておくので，各回路ブロック内のクロックのタイミング調整が個別に行われても，各回路ブロックを配置後の全体のクロックのタイミング調整を容易に行うことができる。 （もっと読む）

集積化された検証および製造適応ツールは、複数の異なる検証コンポーネントを使用する検証よりも、効率的な集積デバイス設計の検証を提供する。集積化された検証および製造適応は、複数の検証コンポーネント（例えば、レイアウト対回路図、設計ルールチェック、光学プロセス補正、位相シフトマスク割り当て、ＯＰＣ検証、および機械語変換）によってアクセスされる、共有の設計データを格納する階層型データベースを含む。階層型データベースは、検証される設計に行われる演算のための、検証コンポーネントによって作成および使用される１つ以上の追加的レイヤ構造、または中間レイヤ構造の表示を含む。複数の検証コンポーネントによるアクセスおよび使用のための共有データを有する単一の階層型データベースの使用は、検証プロセスを簡素化し、改善された検証ツールを提供する。
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【課題】 ボルテージソースループを生じ難いシミュレーション方法を提供する。
【解決手段】 階層化回路データの上位側階層の回路ノードを結果出力ノードとするシミュレーションを行って結果を保存する第１処理と、それよりも下位側階層の回路ノードに対し、上記処理で保存されているシミュレーション結果を下位側階層の回路ノードを含む回路領域の入出力情報に用いて、前記シミュレーションと同等の初期条件でシミュレーションを行う第２処理とを採用する。第２処理の対象とされる回路領域が、電圧源とインダクタの何れか１個の素子又は電圧源とインダクタの少なくとも２個以上の連結された素子から構成された部分回路（ＶＬＣ）と、部分回路をその外部に接続する１個以上の外部ノード（Ｎ１〜ＮＮ）とを有し、部分回路がグランド電位（ＧＮＤ）に接続されているとき、第２処理において外部ノードに与える入出力情報を電流情報（ＩＮ１〜ＩＮＮ）とする。 （もっと読む）

【課題】マクロ等の内側領域または外側領域を、物理配線パターンが不明であるブラックボックスとして扱う場合に、物理配線パターンの明らかな領域内の配線について、ブラックボックスから受けるクロストークの影響や配線間に生じる容量を考慮せずに、遅延値を正確に求めること。
【解決手段】ブラックボックス１となるマクロ等２のシールド対象領域の境界上、境界の内側、境界の外側、または境界の内側と外側に、シールド対象領域を囲むようにシールド配線３を設け、このシールド配線３を、マクロ等２の電源端子７や電源配線、またはコンタクト部８を介して他の配線層の電源配線等に電気的に接続して、シールド配線３の電位を固定する。そして、物理配線パターンの明らかな領域内の配線とシールド配線３との間でクロストークの影響や配線間に生じる容量を見積もることにより、正確な遅延値を求める。 （もっと読む）

【課題】チップ設計におけるチップの再設計時間を最小に抑える。
【解決手段】カスタム設計チップを、可変でスケーラブルなモジュールマルチプロセッサ設計で、設計を含むモジュールの再設計を行わずに提供する方法である。
この設計では、ＰＵモジュール、第１の複数のアシストプロセッシングモジュール、及び、各々が複数のアシストプロセッシングモジュールのうち異なる１つに関連付けられている第１の複数のＤＭＡコントロールモジュールが含まれる。複数のモジュールのうち１つ以上のモジュールを含む、第１のマルチプロセッサ設計を生成し、この第１の設計から、削減する、及び／又は、追加するモジュールの数を予め選択する。更に、予め選択されたモジュールが選択された数削減及び／又は追加された、第２のマルチプロセッサ設計を行う。 （もっと読む）

【課題】 光近接効果補正の処理時間を短縮することができる半導体集積回路のレイアウト設計方法を得る。
【解決手段】 半導体集積回路の論理部品に対応した回路パターンである論理基本セルを配置するステップと、論理基本セル間に配線処理を行うステップと、論理基本セルが配置されていない空き領域を検索するステップと、空き領域から矩形領域を抽出するステップと、矩形領域の大きさが規定値以上であれば、矩形領域にフィルセルを所定のルールに従って配置し、フィルセルを所定のルールに従って擬似階層セルにより階層化するステップと、残った空き領域にフィルセルを配置するステップと、半導体集積回路のパターンに対して光近接効果補正を行うステップとを含む。 （もっと読む）

【課題】 回路不良要因であるリソグラフィー処理困難な設計パターンの発生を抑制でき、製造変動によるばらつきを抑制して歩留まりの向上を図ることが可能な半導体集積回路の設計支援システム、半導体集積回路の設計方法、半導体集積回路の設計支援プログラム、半導体集積回路の製造方法を提供する。
【解決手段】 コンピュータネットワーク９を介して収集されたリソグラフィー処理困難な不良パターンの情報を記憶するデータ記憶装置３と、チップ内に複数の領域を定義し、チップのレイアウトを決定するレイアウト手段１０と、不良パターンの情報及びレイアウトの決定結果を読み出して、領域毎に不良パターンの発生頻度を計算し、発生頻度によりレイアウトの製造容易性を解析する製造容易性解析手段２０と、発生頻度が規定値以上の領域を選択的に抽出し、領域内のセル、配線及びビアの配置を修正するレイアウト修正手段１５とを備える。 （もっと読む）

【課題】 制御信号の系統を整理して、不定信号伝播防止回路等の検討漏れの危険性を回避し、さらに、自動化ツールへの搭載へ向けた検討を容易にし、また、チップ内部での電源遮断制御を容易化することができる半導体集積回路装置を提供する。
【解決手段】 半導体集積回路装置において、各独立した電源領域ＡｒｅａＡ〜ＡｒｅａＩごとに電源遮断の優先順を設け、優先順の高い回路がＯＮしている場合にはそれより優先順の低い電源領域はＯＦＦにできないという規則を設けて、設計方法の容易化を図る。また、各独立した電源領域ＡｒｅａＡ〜ＡｒｅａＩ内において、さらに別の電源を印加できる領域を設け、その領域に中継バッファ（リピータ）やクロックバッファ、情報退避用の情報保持ラッチを集積する。レイアウト上は、電源線の電流を分散させる目的でセルがロウ方向に並ぶ方向と垂直な方向にまとめてレイアウトすればよい。 （もっと読む）

【課題】 設計期間の短縮または設計の容易化を実現可能な半導体集積回路の設計方法および設計装置を提供する。
【解決手段】 チップ全体をトップと複数のブロックとに分割し、この複数のブロックの配置配線を行う際（Ｓ１０２，Ｓ１０４）に、自身のブロック以外に属するデータであってこの自身のブロックに対する信号入出力に関連するデータ（論理データ、物理データおよびＲＣデータ）を抽出したブロック用ＩＬＭを用いる。また、このブロック用ＩＬＭを用いたブロックの配置配線は、２段階で行われ、一方の段階（Ｓ１０２）では、例えば、仮配置に基づくＲＣデータを備えたブロック用ＩＬＭを用い、他方の段階（Ｓ１０４）では、実際の配置配線（Ｓ１０２，Ｓ１０４）に基づくＲＣデータを備えたブロック用ＩＬＭを用いる。 （もっと読む）

本発明のいくつかの実施態様は、集積回路（「ＩＣ」）レイアウトを設計するための製造を理解したプロセスを提供する。このプロセスは、ＩＣレイアウトに基づいてＩＣを製造するために使用される一組の機械に対して一組の製造設定を指定する製造構成を受ける。このプロセスは、この指定された製造構成に基づいて一組のデザインルールを規定する。このプロセスは、このＩＣレイアウトを設計するためにこの一組のデザインルールを使用する。本発明のいくつかの実施態様は、集積回路（「ＩＣ」）を製造するための設計を理解したプロセスを提供する。このプロセスは、関連した一組の設計プロパティを備えたＩＣ設計を受ける。このプロセスは、ＩＣを製造するために使用される一組の機械に対して一組の製造設定を指定する製造構成を指定し、ここでこの指定された一組の製造設定は、この一組の設計プロパティに基づく。このプロセスは、製造設定に基づいてＩＣを製造するものである。 （もっと読む）

【課題】 微細化が進んだプロセスに対しても、製造ばらつきの影響を最小限に抑えたクロック信号の供給を可能にする。
【解決手段】 階層設計において、階層トップのクロック経路を抽出し（Ｓ１００）、抽出した各クロック経路から階層クロック入力端子ペアに対応するクロック分岐ポイントを求め（Ｓ１１０）、遅延値をクロック入力端子ペアごとに求める（Ｓ１２０）。求めた遅延値に対して、クロック経路の特性に基づく製造ばらつきを考慮した設計マージンを与えてタイミング制約を作成し（Ｓ１３０）、タイミング制約に従って、階層ブロック内のタイミング調整を行う（Ｓ１４０）。 （もっと読む）

【課題】 論理設計及びレイアウト設計における低消費電力化実現する。
【解決手段】 半導体集積回路設計において使われる通常信号波形がフル振幅で動作する論理セル（以下、フル振幅動作セルと呼ぶ）群の集まりである論理セルライブラリの中に、信号波形が小振幅で動作する論理セル（以下、小振幅動作セルと呼ぶ）群を加えて１つの論理セルライブラリとし、論理セルライブラリを用いてフル振幅動作セルと小振幅動作セルを混在させて論理設計を行なう。
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【課題】 半導体集積回路の階層型レイアウトの自動フロアプラン手法では、ブラックボックスブロックを含む場合、予め設定したブラックボックスブロックの形状や面積が絶対的な影響を及ぼすため、チップレベルで最適となるようにブロックの形状や面積を決定することが困難になる。
【解決手段】 予め設定したブラックボックスブロックの形状や面積に柔軟性を持たせることで、ブラックボックスブロックの形状や面積へチップレベルでの配線混雑等の影響を反映できるようになるとともに、ブラックボックス以外のブロックへも、予め設定したブラックボックスブロックの形状や面積の影響が緩和されることで、チップレベルでの配線混雑等の影響をより反映できるようになる。結果として、チップレベルで最適となるブロック形状をより容易に決定することが可能となり、半導体集積回路の設計期間を短縮することができる。 （もっと読む）

【課題】クロストーク発生による処理工数を削減し、面積増大・消費電力増大を抑制し、また、製品不良発生率を低減する。
【解決手段】レイアウトと並行配線長の制限値を記述する基準値とを入力として、隣接配線の並行配線長を抽出Ｓ１６００する。ネットリストとクロックソースポイントとを入力として、パストレースを行い、クロックネットを抽出Ｓ５００する。ネットリストに記述のセル出力端子における信号波形傾きを記述する傾き情報を入力として、並行配線長抽出手順で抽出し、かつ、クロックネットについて、セル出力端子での信号波形傾きの大きさに基づいて、クロックネットとその隣接配線のいずれかがクロストークの影響を受ける側と与える側に分類し、ネットがクロストークの影響を受ける側であるかどうかを判定Ｓ５０１する。 （もっと読む）

【課題】 ＬＳＩのチップ内遅延ばらつきによるクロックスキューへの影響を、クロックツリー合成以前の設計ステップで適切に予測して、タイミング制約違反に対処することによりクロックツリー合成後にタイミング制約違反が多発することを防ぐ。
【解決手段】 クロックツリー合成以前のステップでタイミング解析を行う際に、クロックツリー構造予測手段７１がクロックツリー合成前の論理回路の構造から合成後のクロックツリーの構造を予測し、遅延時間予測手段７２が予測されたクロックツリーの構造に基づいて各クロックツリーの遅延時間を予測し、クロックスキュー予測手段７３がチップ内遅延変動によって生じるクロックスキューを予測する。 （もっと読む）

【課題】ＡＳＩＣとＦＰＧＡの設計品質を確保するとともに開発期間を短縮すること。
【解決手段】インターネットからのアクセスを監視するファイアウォールと、ユーザが使用するＷｅｂクライアントと通信するＷｅｂサーバと、ユーザの認証を行なう認証サーバと、ユーザを管理するユーザ管理サーバと、ＡＳＩＣとＦＰＧＡの開発用プログラムを実行する論理合成サーバと、Ｐｒｏｊｅｃｔの関係者にメールを配信するメールサーバと、設計情報を格納するファイルサーバと、ＡＳＩＣのインプリメント設計用プログラムを実行するアプリケーションサーバと、ＡＳＩＣとＦＰＧＡの開発状況を監視する監視サーバとから構成されるＡＳＩＣとＦＰＧＡのコンカレント開発システム。 （もっと読む）

【課題】 階層構造を有する論理回路の再構成の作業を容易に且つ確実に実行可能とし得る方法を提供することが課題である。
【解決手段】 階層構造を有する論理回路に関する情報を読み込み、所定の階層に属するインスタンスを他の階層に移動する方法において、前記インスタンスの他の階層への移動の際、当該インスタンスに対する信号の接続を保ったまま、当該移動に伴って新たに要される階層ポートの生成、接続、及び不要となる階層ポートの切断、消去を行う構成である。 （もっと読む）

【課題】クロストーク発生と判定される箇所が膨大で、修正には処理時間の増大や面積増大を招き、修正必要となった場合の手戻りが大きく工数がかかり、クロックなどのタイミング合わせ込みを実施した後であるので修正が難しい。
【解決手段】並行配線長抽出手順においては、階層設計されたレイアウトに対し、レイアウトと並行配線長の制限値を記述する基準値とを入力として、各階層毎に隣接配線の並行配線長を抽出する。バウンダリ情報抽出手順においては、各階層のネットリストから階層を跨ぐ配線の接続関係を調べる。階層組み上げ手順においては、階層を跨ぐ隣接配線の同一ネットについて各階層毎に抽出した並行配線長を足し合わせて階層を跨ぐ並行配線長を計算する。並行配線長チェック手順においては、階層を跨ぐ並行配線長を定められた基準値と比較してクロストーク発生箇所を判定する。 （もっと読む）

【課題】 データ量の少ない配線寄生素子付きネットリストを生成することのできるネットリスト生成装置を提供する。
【解決手段】 メモリセル情報生成部２は、メモリセルの物理端子座標、物理端子名および論理端子名とレイアウトデータを取得して、これらに基づいて、メモリセルの配線に寄生する寄生素子の特定と、物理端子名を含みメモリセルの内部の素子および寄生素子についての物性および接続関係を表わしたメモリセル情報の生成とを行なう。メモリセルアレイ情報生成部３は、メモリセルの物理端子の接続関係を定めた接続情報を取得して、接続情報に基づいて、メモリセルの物理端子にノード名を割当てて、すべてのメモリセルのノード名を表わしたメモリセルアレイ情報を生成する。メモリセルアレイネットリスト生成部４は、メモリセル情報とメモリセルアレイ情報とからなるメモリセルアレイのネットリストを生成する。 （もっと読む）