半導体集積回路
【課題】回路面積の小さく、配線長の短い、高性能な半導体集積回路を提供する。
【解決手段】多層構造で構成される半導体集積回路であって、複数の半導体層にそれぞれ形成された複数のトランジスタによって、複数の信号線の間をそれぞれスイッチングするスイッチブロックと、複数の半導体層のそれぞれに形成され、複数の信号線のそれぞれに接続された複数の論理ブロックとを備える。第１スイッチブロックは、複数の信号線の間の接続形態を変更することができるプログラマブルスイッチブロックである。
【解決手段】多層構造で構成される半導体集積回路であって、複数の半導体層にそれぞれ形成された複数のトランジスタによって、複数の信号線の間をそれぞれスイッチングするスイッチブロックと、複数の半導体層のそれぞれに形成され、複数の信号線のそれぞれに接続された複数の論理ブロックとを備える。第１スイッチブロックは、複数の信号線の間の接続形態を変更することができるプログラマブルスイッチブロックである。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関する。特に本発明は、多層構造で構成されるプログラマブルな半導体集積回路に関する。
【背景技術】
【０００２】
図１は、従来のプログラマブルな半導体集積回路１０の構成を示す。半導体集積回路１０は、プログラム可能に組み合わせられた論理回路やフリップフロップ回路等の遅延回路が内蔵されたＣＬＢ（Ｃｏｎｆｉｇｕｒａｂｌｅ Ｌｏｇｉｃ Ｂｌｏｃｋ）１４と、複数のプログラマブルスイッチによって複数のＣＬＢ間をスイッチングするＰＳＭ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｓｗｉｔｃｈ Ｍａｔｒｉｘ）１２とを備える。
【０００３】
図２は、ＰＳＭ１２の構成を示す。ＰＳＭ１２は、複数のプログラマブルスイッチ１６を有し、それぞれのプログラマブルスイッチ１６は、４本の配線を相互にスイッチングする。図３は、プログラマブルスイッチ１６の構成を示す。プログラマブルスイッチ１６は、例えば、４本の配線に対して６個のスイッチ１８、２０、２２、２４、２６、及び２８を備え、４本の信号線の間を相互にスイッチングする。半導体集積回路１０は、ＣＬＢ１４の論理動作とＰＳＭのスイッチング動作とが外部からの制御信号で指定されることにより、所望の回路動作を実現する。
【０００４】
図４は、メッシュ型の配線構造の半導体集積回路１０をグラフ化したものを示す。メッシュ型の配線構造の半導体集積回路１０において、複数のノード３０は、配線３２によってメッシュ型に接続される。ノード３０は、例えばＣＬＢ１４である。なお、ノード３０の階層に応じてＬｅｖｅｌ１、２、３・・・を定義する。
【０００５】
また、次のように用語を定義する。配線数とは、ある型のグラフを構成するために必要な配線の数をいう。例えば図４のグラフでは配線数は１２である。経路とは、２つのノード間で通信するために通過する最小の配線の数をいう。最長経路とは、経路が最大となる２つのノード間の経路をいう。隣接とは、経路が１である２つのノードの関係をいう。分岐数とは、あるノードに隣接可能なノードの数をいう。
【０００６】
図５及び図６は、ツリー型の配線構造の半導体集積回路をグラフ化したものを示す。ツリー型の配線構造の半導体集積回路において、複数のノード３４は、配線３６によってツリー型に接続される。ノード３４ａは、例えばＰＳＭであり、ノード３４ｂは、例えばＣＬＢである。なお、図５及び図６に示すように、ノード３４の階層に応じてＬｅｖｅｌ１、２、３・・・を定義する。
【０００７】
Ｌｅｖｅｌ１のノードは、１つだけであり、このノードをルートノードという。また、Ｐ分木ツリー型の配線構造の半導体集積回路において、ノード３４に親子関係が存在する。即ち、Ｌｅｖｅｌ（Ｌ）のノードは、Ｌｅｖｅｌ（Ｌ−１）のノードである親ノードと、Ｐ個のＬｅｖｅｌ（Ｌ＋１）のノードである子ノードとに隣接する。
【０００８】
図７は、メッシュ型の配線構造及びツリー型の配線構造におけるノード数Ｎと配線数との関係を示す。Ｌｅｖｅｌ（Ｌ）におけるノード数は、メッシュ型の場合がＬ２であり、Ｐ分木ツリー型の場合がＰＬ−１である。また、Ｌｅｖｅｌ（Ｌ）における配線数は、メッシュ型の場合が２Ｌ（Ｌ−１）であり、Ｐ分木ツリー型の場合がＰＬ−１である。したがって、図７に示すように、メッシュ型の配線構造と２分木ツリー型の配線構造とでは、ノード数が同一であれば配線数もほぼ同一となるが、４分木ツリー型、８分木ツリー型と親ノードからの分岐数が大きくなるにつれて、配線数が小さくなる。
【０００９】
図８は、メッシュ型の配線構造及びツリー型の配線構造におけるノード数Ｎと最長経路との関係を示す。Ｌｅｖｅｌ（Ｌ）におけるノード数は、メッシュ型の場合がＬ２であり、Ｐ分木ツリー型の場合がＰＬ−１である。また、Ｌｅｖｅｌ（Ｌ）における最長経路は、メッシュ型の場合が２（Ｌ−１）であり、Ｐ分木ツリー型の場合が２（Ｌ−１）である。したがって、図８に示すように、ノード数Ｎが４０以上になると、２分木ツリー型、４分木ツリー型、８分木ツリー型のいずれもの配線構造であっても、ツリー型の配線構造より、最長経路が小さくなる。
【００１０】
以上のように、ツリー型の配線構造は、配線数の面においても最長経路の面においても、メッシュ型の配線構造に比べて有利である。さらに、ツリー型の配線構造は、分岐数が大きい程、メッシュ型の配線構造に比べて有利である。
【００１１】
【特許文献１】特開平５−５３６８９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
図９は、８入出力のＰＳＭの平面図を示す。８入出力のＰＳＭは、８本の信号線に対して２８個のスイッチとしてのＭＯＳＦＥＴを備え、８本の信号線の間を相互にスイッチングする。そのため、従来技術による半導体集積回路においてはＭＯＳＦＥＴが一層の半導体層に平面的に配置されるので、多数のＭＯＳＦＥＴを用いて複雑な回路を実装する場合に、回路面積が非常に大きくなってしまうという問題がある。したがって、ツリー型の配線構造は、上述のように、メッシュ型の配線構造に比べて有利であり、さらに分岐数が大きい程有利であるが、回路面積が大きくなってしまうことから実現が困難である。
【００１３】
そこで本発明は、上記の課題を解決することができる半導体集積回路を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【００１４】
本発明の第１の形態によると、多層構造で構成される半導体集積回路であって、複数の半導体層にそれぞれ形成された複数のトランジスタによって、複数の信号線の間をそれぞれスイッチングする第１スイッチブロックと、複数の半導体層のそれぞれに形成され、複数の信号線のそれぞれに接続された複数の第１論理ブロックとを備える。
【００１５】
第１スイッチブロックは、複数の信号線の間の接続形態を変更することができるプログラマブルスイッチブロックであってもよい。
【００１６】
第１論理ブロックは、論理回路の動作を変更することができるプログラマブル論理ブロックであってもよい。
【００１７】
第１スイッチブロックは、第１半導体層に形成された複数の第１半導体層トランジスタと、第２半導体層に形成された複数の第２半導体層トランジスタとを有し、複数の第１論理ブロックのうちの複数の第１半導体層論理ブロックは、第１半導体層に形成され、複数の第１論理ブロックのうちの複数の第２半導体層論理ブロックは、第２半導体層に形成され、複数の第１半導体層論理ブロックは、複数の第１半導体層トランジスタのいずれかによって相互に接続され、複数の第２半導体層論理ブロックは、複数の第２半導体層トランジスタのいずれかによって相互に接続されてもよい。
【００１８】
第１半導体層トランジスタのゲート絶縁膜の絶縁性と、第２半導体層トランジスタのゲート絶縁膜の絶縁性とは概ね同等であってもよい。
【００１９】
第１半導体層論理ブロックと第２半導体層論理ブロックとは、第１半導体層トランジスタによって相互に接続されてもよい。
【００２０】
デジタル信号を入力又は出力する第１半導体層論理ブロック及び第２半導体層論理ブロックは、複数の第１半導体層トランジスタのいずれかによって相互に接続され、アナログ信号を入力又は出力する第１半導体層論理ブロック及び第２半導体層論理ブロックは、複数の第２半導体層トランジスタのいずれかによって相互に接続されてもよい。
【００２１】
複数の第１半導体層論理ブロックと複数の第２半導体層論理ブロックとは、第１半導体層又は第２半導体層における同一の位置に形成されてもよい。
【００２２】
複数の第１論理ブロックのそれぞれは、複数の半導体層にそれぞれ形成された複数のトランジスタによって、複数の信号線の間をそれぞれスイッチングする第２スイッチブロックと、複数の半導体層のそれぞれに形成され、複数の信号線のそれぞれに接続された複数の第２論理ブロックとを有してもよい。
【００２３】
一の第１論理ブロックが有する第２スイッチブロックは、複数の半導体層のうちの第１半導体層に形成された第１半導体層トランジスタと、複数の半導体層のうちの第１半導体層の上層である第２半導体層に形成された第２半導体層トランジスタとを有し、一の第１論理ブロックが有する複数の第２論理ブロックのうちの第１半導体層論理ブロックは、第１半導体層に形成され、一の第１論理ブロックが有する複数の第２論理ブロックのうちの第２半導体層論理ブロックは、第２半導体層に形成され、第１半導体層トランジスタ又は第２半導体層トランジスタは、第１半導体層論理ブロックと第２半導体層論理ブロックとに接続された信号線の間をスイッチングし、他の第１論理ブロックが有する第２スイッチブロックは、複数の半導体層のうちの第２半導体層の上層である第３半導体層に形成された第３半導体層トランジスタと、複数の半導体層のうちの第３半導体層の上層である第４半導体層に形成された第４半導体層トランジスタとを有し、他の第１論理ブロックが有する複数の第２論理ブロックのうちの第３半導体層論理ブロックは、第３半導体層に形成され、他の第１論理ブロックが有する複数の第２論理ブロックのうちの第４半導体層論理ブロックは、第４半導体層に形成され、第３半導体層トランジスタ又は第４半導体層トランジスタは、第３半導体層論理ブロックと第４半導体層論理ブロックとに接続された信号線の間をスイッチングし、第１スイッチブロックは、第１半導体層、第２半導体層、第３半導体層、及び第４半導体層のいずれかにそれぞれ形成された第１上位トランジスタ及び第２上位トランジスタを有し、第１上位トランジスタ又は第２上位トランジスタは、一の第２スイッチブロックと他の第２スイッチブロックとに接続された信号線の間をスイッチングしてもよい。
【００２４】
なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた発明となりうる。
【発明の効果】
【００２５】
本発明によれば、回路面積の小さく、配線長の短い、高性能な半導体集積回路を提供できる。
【発明を実施するための最良の形態】
【００２６】
以下、発明の実施形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲に係る発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００２７】
図１０は、本発明の第１実施形態に係る半導体集積回路１００の一例をグラフ化したものを示す。半導体集積回路１００は、ＰＳＭ１０２及び複数のＣＬＢ１０４を備える。本例において、ＰＳＭ１０２は、８入出力であり、８個のＣＬＢ１０４と接続される。即ち、半導体集積回路１００は、８分木ツリー型のＬＥＶＥＬ２の配線構造を有する。ＰＳＭ１０２は、本発明のスイッチブロックの一例であり、外部からの設定に基づき複数の信号線の間の接続形態を変更することができるプログラマブルスイッチブロックである。ＣＬＢ１０４は、本発明の論理ブロックの一例であり、外部からの設定に基づき論理回路の動作を変更することができるプログラマブル論理ブロックである。
【００２８】
ＰＳＭ１０２は、複数の半導体層にそれぞれ形成された複数のＭＯＳＦＥＴによって、複数のＣＬＢ１０４のそれぞれに接続される複数の信号線の間をそれぞれスイッチングする。複数のＣＬＢ１０４は、複数の半導体層のそれぞれに形成され、ＰＳＭ１０２に接続された複数の信号線のそれぞれに接続される。
【００２９】
以上のようにＰＳＭ１０２及びＣＬＢ１０４を多層構造で構成し、ツリー型の配線構造を有するプログラマブルな半導体集積回路１００を、小さい回路面積で実装することができる。
【００３０】
図１１は、第１実施形態に係る半導体集積回路１００の構成の一例を示す。半導体集積回路１００は、ＰＳＭ１０２と、ＣＬＢ１０４と、ＰＳＭ１０２から複数のＣＬＢ１０４のそれぞれへ信号を入力する複数の入力信号線１０１と、複数のＣＬＢ１０４のそれぞれからＰＳＭ１０２へ信号を出力する複数の出力信号線１０３とを備える。ＰＳＭ１０２は、多層構造で構成され、それぞれの層に設けられたＭＯＳＦＥＴで複数の入力信号線１０１及び複数の出力信号線１０３の間を相互にスイッチングすることによって、半導体集積回路１００の所定の機能又はプログラマブルな機能を実現する。
【００３１】
図１２は、第１実施形態に係る半導体集積回路１００の構成の他の例を示す。半導体集積回路１００は、ＰＳＭ１０２と、ＣＬＢ１０４と、ＰＳＭ１０２とＣＬＢ１０４との間で信号を伝送する複数の入出力信号線１０５とを備える。ＰＳＭ１０２は、多層構造で構成され、それぞれの層に設けられたＭＯＳＦＥＴで複数の入出力信号線１０５の間を相互にスイッチングすることによって、半導体集積回路１００の所定の機能又はプログラマブルな機能を実現する。即ち、１本の信号線を入力信号線及び出力信号線として機能させてもよい。これにより、半導体集積回路１００の配線量を低減することができる。
【００３２】
図１３は、第１実施形態に係るＰＳＭ１０２の構成の一例を断面図で示す。ＰＳＭ１０２は、単結晶のシリコンで形成された第１半導体層４００と、第１半導体層４００に形成された複数のＭＯＳＦＥＴ４０４及び４０６と、第１半導体層４００の上層である多結晶のシリコンで形成された第２半導体層４０８と、第２半導体層４０８に形成された複数のＭＯＳＦＥＴ４１０及び４１２と、第２半導体層４０８の上層である配線層４１４とを備える。ＭＯＳＦＥＴ４０４及び４０６は、本発明の第１半導体層トランジスタの一例であり、ＭＯＳＦＥＴ４１０及び４１２は、本発明の第２半導体層トランジスタの一例である。
【００３３】
第１半導体層４００に形成されたＭＯＳＦＥＴ４０４及び４０６、並び第２半導体層４０８に形成されたＭＯＳＦＥＴ４１０及び４１２が有するソース電極、ドレイン電極、及びゲート電極は、配線層４１４に形成された配線４１６を介して、相互に又はＣＬＢ１０４等の外部に接続される。第１半導体層４００に形成されたＭＯＳＦＥＴ４０４及び４０６に接続された配線４１６は、第２半導体層４０８に貫通して形成されたビアホールを経由して配線層４１４に接続される。また、ＭＯＳＦＥＴ４０４又は４０６とＭＯＳＦＥＴ４１０及び４１２とは、第１半導体層４００から第２半導体層４０８への方向において少なくとも一部分が重なっていることが好ましい。これにより、ＰＳＭ１０２の回路面積を小さくすることができる。
【００３４】
次に、ＰＳＭ１０２の製造方法について説明する。まず、第１半導体層４００を形成し、ＭＯＳＦＥＴ４０４及び４０６を第１半導体層４００に形成する。第１半導体層４００にＭＯＳＦＥＴ４０４及び４０６を形成する場合、第１半導体層４００に、ソース電極及びドレイン電極を形成した後、熱酸化によりゲート絶縁膜を形成して第１ゲート電極を形成する。次に、第１半導体層４００上に第２半導体層４０８を堆積させ、ＭＯＳＦＥＴ４１０及び４１２を第２半導体層４００に形成する。第２半導体層４０８にＭＯＳＦＥＴ４１０及び４１２を形成する場合、第２半導体層４０８に、ソース電極及びドレイン電極を形成した後、ラジカル酸化又はラジカル窒化によりゲート絶縁膜を形成してゲート電極を形成する。次に、配線４１６を含む配線層４１４を形成する。
【００３５】
第１半導体層４００のゲート絶縁膜を熱酸化により形成し、第２半導体層４０８のゲート絶縁膜をラジカル酸化又はラジカル窒化により形成しても、ＭＯＳＦＥＴ４０４及び４０６のゲート絶縁膜の絶縁性は、ＭＯＳＦＥＴ４１０及び４１２のゲート絶縁膜の絶縁性とは概ね同等に形成される。なお、図２１から図２４において、熱酸化により形成されたゲート絶縁膜と比較した、ラジカル酸化又はラジカル窒化により形成されたゲート絶縁膜の性能について説明する。
【００３６】
以上のように、第１半導体層４００のゲート絶縁膜を熱酸化により形成し、第２半導体層４０８のゲート絶縁膜をラジカル酸化又はラジカル窒化により形成することによって、高性能なＰＳＭ１０２を製造することができる。即ち、第２半導体層４０８のゲート絶縁膜を高温プロセス（８００度）である熱酸化によって生成する場合には、第１半導体層４００に形成された配線、例えば融点が６６０度であるアルミニウムで形成された配線が融けてしまうので、ＰＳＭ１０２を形成することができない。なお、第１半導体層４００に融点が高いポリシリコン等で配線を形成することも考えられるが、配線の抵抗が高くなってしまうので、ＰＳＭ１０２の性能を低下させてしまう。そこで、第２半導体層４０８のゲート絶縁膜を低電子温度プラズマ（４００度）等のラジカル酸化又はラジカル窒化により形成することによって、第１半導体層４００の配線をアルミニウム等の抵抗が低い金属により形成することができ、高性能なＰＳＭ１０２を製造することができる。
【００３７】
一方、第１半導体層４００のゲート絶縁膜を熱酸化により形成し、第２半導体層４０８のゲート絶縁膜をラジカル酸化又はラジカル窒化により形成することによって、ＭＯＳＦＥＴ４０４及び４０６のゲート絶縁膜は、ＭＯＳＦＥＴ４１０及び４１２のゲート絶縁膜より絶縁性が高く、つまり、ＭＯＳＦＥＴ４０４又は４０６のソース電極とドレイン電極との間の単位長さ当たりの絶縁性は、ＭＯＳＦＥＴ４１０又は４１２のソース電極とドレイン電極との間の単位長さ当たりの絶縁性より高くなる場合には、ＭＯＳＦＥＴ４０４及び４０６とＭＯＳＦＥＴ４１０及び４１２との電気的特性を統一するため、ＭＯＳＦＥＴ４０４及び４０６を、ＭＯＳＦＥＴ４１０及び４１２より小さくしてもよい。また、この場合、ＭＯＳＦＥＴ４０４及び４０６のゲート電圧は、ＭＯＳＦＥＴ４１０及び４１２のゲート電圧より小さく、ＭＯＳＦＥＴ４０４及び４０６は、ＭＯＳＦＥＴ４１０及び４１２より動作速度が速い。
【００３８】
そこで、ＭＯＳＦＥＴ４０４及び４０６又はＭＯＳＦＥＴ４１０及び４１２が伝送する信号を次にように決定することによって、ＭＯＳＦＥＴ４０４及び４０６又はＭＯＳＦＥＴ４１０及び４１２を性能に応じて動作させ、ＰＳＭ１０２全体として高性能に動作させてもよい。例えば、ゲート絶縁膜が熱酸化により形成されたＭＯＳＦＥＴ４０４及び４０６は、所定周波数より高い周波数の高周波信号を伝送し、ゲート絶縁膜がラジカル酸化又はラジカル窒化により形成されたＭＯＳＦＥＴ４１０及び４１２は、所定周波数より低い周波数の低周波信号を伝送する。他の例においては、ゲート絶縁膜が熱酸化により形成されたＭＯＳＦＥＴ４０４及び４０６は、アナログ信号を伝送し、ゲート絶縁膜がラジカル酸化又はラジカル窒化により形成されたＭＯＳＦＥＴ４１０及び４１２は、デジタル信号を伝送する。このように、熱酸化及びラジカル酸化又はラジカル窒化のいずれによってゲート絶縁膜が形成されたか否かによるＭＯＳＦＥＴの性能に応じて異なる種類の信号を入出力させることによって、ラジカル酸化又はラジカル窒化により形成されたことによるＭＯＳＦＥＴの性能の低下に起因するＰＳＭ１０２の性能の低下を防ぐことができる。
【００３９】
図１４は、第１実施形態に係るＰＳＭ１０２の構成の他の例を断面図で示す。ＰＳＭ１０２は、単結晶のシリコンで形成された第１半導体層５００と、第１半導体層５００に形成された複数のＭＯＳＦＥＴ５０４及び５０６と、第１半導体層５００の上層である多結晶のシリコンで形成された第２半導体層５０８と、第２半導体層５０８に形成された複数のＭＯＳＦＥＴ５１０及び５１２と、第２半導体層５０８の上層である多結晶のシリコンで形成された第３半導体層５２２と、第３半導体層５２２に形成された複数のＭＯＳＦＥＴ５２４及び５２６と、第１半導体層５００と第２半導体層５０８との間に設けられた配線層５１４と、第２半導体層５０８と第３半導体層５２２との間に設けられ配線層５１８と、第３半導体層５２２の上層である配線層５２８とを備える。ＭＯＳＦＥＴ５０４及び５０６は、本発明の第１半導体層トランジスタの一例であり、ＭＯＳＦＥＴ５１０及び５１２は、本発明の第２半導体層トランジスタの一例であり、ＭＯＳＦＥＴ５２４及び５２６は、本発明の第３半導体層トランジスタの一例である。
【００４０】
配線層５１４には、第１半導体層５００に形成されたＭＯＳＦＥＴ５０４及び５０６をＭＯＳＦＥＴ５１０、５１２、５２４、若しくは５２８又はＣＬＢ１０４等の外部と接続する金属配線５１６が形成されている。配線層５１８には、第２半導体層５０８に形成されたＭＯＳＦＥＴ５１０及び５１２をＭＯＳＦＥＴ５０４、５０６、５２４、若しくは５２６又は外部と接続する金属配線５２０が形成されている。配線層５２８には、第３半導体層５２２に形成されたＭＯＳＦＥＴ５２４及び５２６をＭＯＳＦＥＴ５０４、５０６、５１０、若しくは５１２又は外部と接続する配線５３０が形成されている。ＭＯＳＦＥＴ５０４又は５０６とＭＯＳＦＥＴ５１０及び５１２とは、第１半導体層５００から第２半導体層５０８への方向において少なくとも一部分が重なっていることが好ましく、ＭＯＳＦＥＴ５０４又は５０６とＭＯＳＦＥＴ５２４及び５２６とは、第２半導体層５０８から第３半導体層５２２への方向において少なくとも一部分が重なっていることが好ましい。また、ＭＯＳＦＥＴ５０４又は５０６とＭＯＳＦＥＴ５２４及び５２６とは、第２半導体層５０８又は第３半導体層における同一の位置に形成されてもよい。これにより、ＰＳＭ１０２の回路面積を小さくすることができる。
【００４１】
次に、ＰＳＭ１０２の製造方法について説明する。まず、第１半導体層５００を形成し、ＭＯＳＦＥＴ５０４及び５０６を第１半導体層５００に形成する。第１半導体層５００にＭＯＳＦＥＴ５０４及び５０６を形成する場合、第１半導体層５００に、ソース電極及びドレイン電極を形成した後、熱酸化によりゲート絶縁膜を形成して第１ゲート電極を形成する。次に、配線層５１４を第１半導体層５００上に堆積させ、例えばアルミニウム等の金属を材料とする金属配線５１６を配線層５１４に形成する。次に、配線層５１４上に第２半導体層５０８を堆積させ、ＭＯＳＦＥＴ５１０及び５１２を第２半導体層５０８に形成する。第２半導体層５０８にＭＯＳＦＥＴ５１０及び５１２を形成する場合、第２半導体層５０８に、ソース電極及びドレイン電極を形成した後、ラジカル酸化又はラジカル窒化によりゲート絶縁膜を形成してゲート電極を形成する。
【００４２】
次に、配線層５１８を第２半導体層５０８上に堆積させ、例えばアルミニウム等の金属を材料とする金属配線５２０を配線層５１８に形成する。次に、配線層５１８上に第３半導体層５２２を堆積させ、ＭＯＳＦＥＴ５２４及び５２６を第３半導体層５２２に形成する。第３半導体層５２２にＭＯＳＦＥＴ５２４及び５２６を形成する場合、第３半導体層５２２に、ソース電極及びドレイン電極を形成した後、ラジカル酸化又はラジカル窒化によりゲート絶縁膜を形成してゲート電極を形成する。次に、配線５３０を含む配線層５２８を形成する。なお、ＭＯＳＦＥＴ５１０及び５１２は、同一のフォトマスクを用いて、第２半導体層５０８又は第３半導体層５２２における同一の位置に同一の構造で同一のプロセスにより形成される形成される。
【００４３】
以上のように、第１半導体層５００のゲート絶縁膜を熱酸化により形成し、第２半導体層５０８及び第３半導体層５２２のゲート絶縁膜をラジカル酸化又はラジカル窒化により形成することによって、高性能なＰＳＭ１０２を製造することができる。即ち、第２半導体層５０８及び第３半導体層５２２のゲート絶縁膜を高温プロセス（８００度）である熱酸化によって生成する場合には、第１半導体層５００及び第２半導体層５０８に形成された配線、例えば融点が６６０度であるアルミニウムで形成された配線が融けてしまうので、ＰＳＭ１０２を形成することができない。なお、第１半導体層５００及び第２半導体層５０８に融点が高いポリシリコン等で配線を形成することも考えられるが、配線の抵抗が高くなってしまうので、ＰＳＭ１０２の性能を低下させてしまう。そこで、第２半導体層５０８及び第３半導体層５２２のゲート絶縁膜を低電子温度プラズマ（４００度）等のラジカル酸化又はラジカル窒化により形成することによって、第１半導体層５００の配線をアルミニウム等の抵抗が低い金属により形成することができ、高性能なＰＳＭ１０２を製造することができる。
【００４４】
また、ＭＯＳＦＥＴ５０４又は５０６とＭＯＳＦＥＴ５２４及び５２６とを、第２半導体層５０８又は第３半導体層における同一の位置に同一のレイアウトパターンで形成することによって、同一のフォトマスクを繰り返し使用することができるので、マスクコストを低減することができる。また、第１半導体層５００と第２半導体層５０８との間に配線層５１４を設け、また、第２半導体層５０８と第３半導体層５２２との間の配線層５１８を設けることによって、第２半導体層５０８及び第３半導体層５２２にビアホールを形成する必要がないので、回路の集積度を向上することができ、回路面積を小さくすることができる。
【００４５】
第１半導体層５００のゲート絶縁膜を熱酸化により形成し、第２半導体層５０８のゲート絶縁膜をラジカル酸化又はラジカル窒化により形成しても、ＭＯＳＦＥＴ５０４及び５０６のゲート絶縁膜の絶縁性は、ＭＯＳＦＥＴ５１０、５１２、５２４、及び５２６のゲート絶縁膜の絶縁性とは概ね同等に形成される。なお、図２１及び図２２において、熱酸化により形成されたゲート絶縁膜と比較した、ラジカル酸化又はラジカル窒化により形成されたゲート絶縁膜の性能について説明する。
【００４６】
一方、第１半導体層５００のゲート絶縁膜を熱酸化により形成し、第２半導体層５０８及び第３半導体層５２２のゲート絶縁膜をラジカル酸化又はラジカル窒化により形成することによって、ＭＯＳＦＥＴ５０４及び５０６のゲート絶縁膜は、ＭＯＳＦＥＴ５１０、５１２、５２４、及び５２６のゲート絶縁膜より絶縁性が高くなり、ＭＯＳＦＥＴ５１０及び５１２のゲート絶縁膜は、ＭＯＳＦＥＴ５２４及び５２６のゲート絶縁膜と絶縁性が略同一である場合、つまり、ＭＯＳＦＥＴ５０４又は５０６のソース電極とドレイン電極との間の単位長さ当たりの絶縁性は、ＭＯＳＦＥＴ５１０、５１２、５２４、又は５２６のソース電極とドレイン電極との間の単位長さ当たりの絶縁性より高く、ＭＯＳＦＥＴ５１０又は５１２のソース電極とドレイン電極との間の単位長さ当たりの絶縁性は、ＭＯＳＦＥＴ５２４又は５２６のソース電極とドレイン電極との間の単位長さ当たりの絶縁性と略同一である場合には、ＭＯＳＦＥＴ５０４及び５０６とＭＯＳＦＥＴ５１０、５１２、５２４、及び５２６との電気的特性を統一するため、ＭＯＳＦＥＴ５０４及び５０６を、ＭＯＳＦＥＴ５１０、５１２、５２４、及び５２６より小さく、ＭＯＳＦＥＴ５１０及び５１２を、ＭＯＳＦＥＴ５２４及び５２６と略同一の大きさにしてもよい。
【００４７】
また、この場合、ＭＯＳＦＥＴ５０４及び５０６のゲート電圧は、ＭＯＳＦＥＴ５１０、５１２、５２４、及び５２６のゲート電圧より小さく、ＭＯＳＦＥＴ５１０及び５１２のゲート電圧は、ＭＯＳＦＥＴ５２４及び５２６のゲート電圧と略同一となる。また、ＭＯＳＦＥＴ５０４及び５０６は、ＭＯＳＦＥＴ５１０、５１２、５２４、及び５２６より動作速度が速く、ＭＯＳＦＥＴ５１０及び５１２は、ＭＯＳＦＥＴ５２４及び５２６と略同一の動作速度である。
【００４８】
そこで、ＭＯＳＦＥＴ５０４及び５０６又はＭＯＳＦＥＴ５１０、５１２、５２４、及び５２６が伝送する信号を次にように決定することによって、ＭＯＳＦＥＴ５０４及び５０６又はＭＯＳＦＥＴ５１０、５１２、５２４、及び５２６を性能に応じて動作させ、ＰＳＭ１０２全体として高性能に動作させてもよい。例えば、ゲート絶縁膜が熱酸化により形成されたＭＯＳＦＥＴ５０４及び５０６は、所定周波数より高い周波数の高周波信号を伝送し、ゲート絶縁膜がラジカル酸化又はラジカル窒化により形成されたＭＯＳＦＥＴ５１０、５１２、５２４、及び５２６は、所定周波数より低い周波数の低周波信号を伝送する。他の例においては、ゲート絶縁膜が熱酸化により形成されたＭＯＳＦＥＴ５０４及び５０６は、アナログ信号を伝送し、ゲート絶縁膜がラジカル酸化又はラジカル窒化により形成されたＭＯＳＦＥＴ５１０、５１２、５２４、及び５２６は、デジタル信号を伝送する。このように、熱酸化及びラジカル酸化又はラジカル窒化のいずれによってゲート絶縁膜が形成されたか否かによるＭＯＳＦＥＴの性能に応じて異なる種類の信号を入出力させることによって、ラジカル酸化又はラジカル窒化により形成されたことによるＭＯＳＦＥＴの性能の低下に起因するＰＳＭ１０２の性能の低下を防ぐことができる。
【００４９】
図１５及び図１６は、第１実施形態に係るＰＳＭ１０２の構成の一例を平面図で示す。図１５は、第１半導体層５００及び配線層５１４の平面図であり、図１６は、第２半導体層５０８及び配線層５１８の平面図である。
【００５０】
図１５に示すように、第１半導体層５００には、ＭＯＳＦＥＴ７０１〜７１８が形成されており、図１６に示すように、第２半導体層５０８には、ＭＯＳＦＥＴ７１９〜７２８が形成されている。ＰＳＭ１０２は、複数の信号線６０１〜６０８の間をそれぞれスイッチングする８入出力のＰＳＭであり、配線層５１４及び配線層５１８に形成された配線、並びにスルーホール８０１〜８０７によって、ＭＯＳＦＥＴ７０１〜７２８は相互に接続され、ＭＯＳＦＥＴ７０１〜７２８は、複数の信号線６０１〜６０８の間のいずれかをそれぞれスイッチングする。
【００５１】
具体的には、ＭＯＳＦＥＴ７０１は信号線６０１と信号線６０５との間を、ＭＯＳＦＥＴ７０２は信号線６０２と信号線６０５との間を、ＭＯＳＦＥＴ７０３は信号線６０３と信号線６０５との間を、ＭＯＳＦＥＴ７０４は信号線６０４と信号線６０５との間を、ＭＯＳＦＥＴ７０５は信号線６０１と信号線６０６との間を、ＭＯＳＦＥＴ７０６は信号線６０２と信号線６０６との間を、ＭＯＳＦＥＴ７０７は信号線６０３と信号線６０６との間を、ＭＯＳＦＥＴ７０８は信号線６０４と信号線６０６との間を、ＭＯＳＦＥＴ７０９は信号線６０１と信号線６０７との間を、ＭＯＳＦＥＴ７１０は信号線６０２と信号線６０７との間を、ＭＯＳＦＥＴ７１１は信号線６０３と信号線６０７との間を、ＭＯＳＦＥＴ７１２は信号線６０４と信号線６０７との間を、ＭＯＳＦＥＴ７１３は信号線６０２と信号線６０４との間を、ＭＯＳＦＥＴ７１４は信号線６０１と信号線６０３との間を、ＭＯＳＦＥＴ７１５は信号線６０２と信号線６０３との間を、ＭＯＳＦＥＴ７１６は信号線６０１と信号線６０２との間を、ＭＯＳＦＥＴ７１７は信号線６０３と信号線６０４との間を、ＭＯＳＦＥＴ７１８信号線６０１と信号線６０４との間をそれぞれスイッチングする。
【００５２】
また、ＭＯＳＦＥＴ７１９は信号線６０５と信号線６０８との間を、ＭＯＳＦＥＴ７２０は信号線６０５と信号線６０６との間を、ＭＯＳＦＥＴ７２１は信号線６０７と信号線６０８との間を、ＭＯＳＦＥＴ７２２は信号線６０６と信号線６０７との間を、ＭＯＳＦＥＴ７２３は信号線６０５と信号線６０７との間を、ＭＯＳＦＥＴ７２４信号線６０６と信号線６０８との間を、ＭＯＳＦＥＴ７２５は信号線６０１と信号線６０８との間を、ＭＯＳＦＥＴ７２６は信号線６０２と信号線６０８との間を、ＭＯＳＦＥＴ７２７は信号線６０３と信号線６０８との間を、ＭＯＳＦＥＴ７２８は信号線６０４と信号線６０８との間をそれぞれスイッチングする。
【００５３】
以上のように、ＭＯＳＦＥＴ７０１〜７２８を第１半導体層５００及び第２半導体層５０８に分割し積層してＰＳＭ１０２を構成することによって、図９に示した従来技術による８入出力のＰＳＭと比較すると明らかなように、ＰＳＭ１０２の回路面積を小さくすることができる。そのため、チップ面積を小さくすることができるので配線長を短くすることができ、その結果、配線遅延時間が小さくなり、回路を高速で動作させることができる。
【００５４】
また、図１３及び図１４において説明したように、第１半導体層５００に形成されるＭＯＳＦＥＴ７０１〜７１８のゲート絶縁膜は、熱酸化により形成され、第２半導体層５０８に形成されるＭＯＳＦＥＴ７１９〜７２８のゲート絶縁膜は、ラジカル酸化又はラジカル窒化により形成されることにより、ＭＯＳＦＥＴ７１９〜７２８は、ＭＯＳＦＥＴ７０１〜７１８より大きくなる場合には、第２半導体層５１８に形成されるＭＯＳＦＥＴの数は、第１半導体層に形成されるＭＯＳＦＥＴの数より少ないことが好ましい。これにより、第１半導体層５００に形成される回路の回路面積と第２半導体層５０８に形成される回路の回路面積とを略等しくすることができるので、ＰＳＭ１０２のチップ面積を小さくすることができる。
【００５５】
図１７及び図１８は、第１実施形態に係る半導体集積回路１００の構成の一例を示す、図１７は、半導体集積回路１００の構成を断面図で示し、図１８は、半導体集積回路１００の構成を平面図で示す。
【００５６】
半導体集積回路１００は、下層ＰＳＭ１０８及び上層ＰＳＭ１１０を有するＰＳＭ１０２と、複数のＣＬＢ１０４ａ〜１０４ｈとを備える。下層ＰＳＭ１０８は、図１６に示した第１半導体層に形成された、ＰＳＭ１０２の一部である。また、上層ＰＳＭ１１０は、図１５に示した第２半導体層に形成された、ＰＳＭ１０２の一部である。
【００５７】
ＣＬＢ１０４ａ〜１０４ｄは、本発明の第２半導体層論理ブロックの一例であり、第２半導体層に形成されている。また、ＣＬＢ１０４ｅ〜１０４ｈは、本発明の第２半導体層論理ブロックの一例であり、第１半導体層に形成されている。そして、ＣＬＢ１０４ａ〜１０４ｈは、下層ＰＳＭ１０８又は上層ＰＳＭ１１０が有するＭＯＳＦＥＴによって相互に接続されてスイッチングされる。なお、ＣＬＢ１０４ａ〜１０４ｄとＣＬＢ１０４ｅ〜１０４ｈとは、第１半導体層又は第２半導体層における同一の位置に形成されることが好ましい。これにより、半導体集積回路１００の回路面積を小さくすることができる。
【００５８】
第２半導体層に形成されたＣＬＢ１０４ａ〜１０４ｄは、第２半導体層に形成された上層ＰＳＭ１１０が有する複数のＭＯＳＦＥＴのいずれかによって相互に接続されることが好ましい。また、第１半導体層に形成されたＣＬＢ１０４ｅ〜１０４ｈは、第１半導体層に形成された下層ＰＳＭ１０８が有する複数のＭＯＳＦＥＴのいずれかによって相互に接続されることが好ましい。このように、同一の半導体層に形成されたＣＬＢ間を、当該半導体層に形成されたＭＯＳＦＥＴを介して接続することによってＣＬＢ間の配線長を短くすることができる。
【００５９】
また、図１３において説明したように、下層ＰＳＭ１０８が有するＭＯＳＦＥＴのゲート絶縁膜は、熱酸化によってゲート絶縁膜が形成され、上層ＰＳＭ１１０が有するＭＯＳＦＥＴのゲート絶縁膜は、ラジカル酸化又はラジカル窒化によって形成されているため、下層ＰＳＭ１０８の方が上層ＰＳＭ１１０より性能が高い。そのため、第１半導体層に形成されたＣＬＢ１０４ａ〜１０４ｄと第２半導体層に形成されたＣＬＢ１０４ｅ〜１０４ｈとは、第１半導体層に形成された下層ＰＳＭ１０８が有するＭＯＳＦＥＴによって相互に接続されることが好ましい。
【００６０】
また、同様の理由から、デジタル信号を入力又は出力するＣＬＢ１０４ａ〜１０４ｈは、第１半導体層に形成された下層ＰＳＭ１０８が有する複数のＭＯＳＦＥＴのいずれかによって相互に接続され、アナログ信号を入力又は出力するＣＬＢ１０４ａ〜１０４ｈは、第２半導体層に形成された上層ＰＳＭ１１０が有する複数のＭＯＳＦＥＴのいずれかによって相互に接続されることが好ましい。また、所定周波数より高い周波数の高周波信号を入力又は出力するＣＬＢ１０４ａ〜１０４ｈは、第１半導体層に形成された下層ＰＳＭ１０８が有する複数のＭＯＳＦＥＴのいずれかによって相互に接続され、所定周波数より低い周波数の低周波信号を入力又は出力するＣＬＢ１０４ａ〜１０４ｈは、第２半導体層に形成された上層ＰＳＭ１１０が有する複数のＭＯＳＦＥＴのいずれかによって相互に接続されることが好ましい。
【００６１】
以上のように、ＣＬＢ１０４ａ〜１０４ｈの機能に基づいてＭＯＳＦＥＴを選択することによって、ラジカル酸化又はラジカル窒化により形成されたことによるＭＯＳＦＥＴの性能の低下に起因するＰＳＭ１０２の性能の低下を防ぐことができ、半導体集積回路１００全体として高性能に動作させることができる。
【００６２】
図１９は、本発明の第２実施形態に係る半導体集積回路２００の一例をグラフ化したものを示す。以下に説明する部分を除き、構造、機能、作用、効果等において、第２実施形態に係る半導体集積回路２００は、第１実施形態に係る半導体集積回路１００と同一である。
【００６３】
半導体集積回路２００は、ＰＳＭ２０２、複数のＰＳＭ２０４、及び複数ＣＬＢ２０６を備える。本例において、ＰＳＭ２０２は、８入出力であり、８個のＰＳＭ２０４と接続される。また、ＰＳＭ２０４は、８入出力であり、８個のＣＬＢ２０６と接続される。即ち、半導体集積回路２００は、８分木ツリー型のＬＥＶＥＬ３の配線構造を有する。ＰＳＭ２０２及び２０４は、本発明のスイッチブロックの一例であり、外部からの設定に基づき複数の信号線の間の接続形態を変更することができるプログラマブルスイッチブロックである。ＣＬＢ２０６は、本発明の論理ブロックの一例であり、外部からの設定に基づき論理回路の動作を変更することができるプログラマブル論理ブロックである。
【００６４】
ＰＳＭ２０２は、複数の半導体層にそれぞれ形成された複数のＭＯＳＦＥＴによって、複数のＰＳＭ２０４のそれぞれに接続される複数の信号線の間をそれぞれスイッチングする。複数のＰＳＭ２０４は、複数の半導体層にそれぞれ形成された複数のＭＯＳＦＥＴによって、ＰＳＭ２０２及び複数のＣＬＢ２０６のそれぞれに接続される複数の信号線の間をそれぞれスイッチングする。複数のＣＬＢ２０６は、複数の半導体層のそれぞれに形成され、ＰＳＭ２０４に接続された複数の信号線のそれぞれに接続される。
【００６５】
以上のようにＰＳＭ２０２、ＰＳＭ２０４、及びＣＬＢ２０６を多層構造で構成し、ツリー型の配線構造を有するプログラマブルな半導体集積回路１００を、小さい回路面積で実装することができる。
【００６６】
図２０は、第２実施形態に係る半導体集積回路２００の構成の一例を示す。
【００６７】
半導体集積回路２００は、上層ＰＳＭ２０８及び下層ＰＳＭ２１０を有するＰＳＭ２０２と、下層ＰＳＭ２１２ａ及び上層ＰＳＭ２１４ａを有するＰＳＭ２０４ａと、下層ＰＳＭ２１２ｂ及び上層ＰＳＭ２１４ｂを有するＰＳＭ２０４ｂと、下層ＰＳＭ２１２ｃ及び上層ＰＳＭ２１４ｃを有するＰＳＭ２０４ｃと、下層ＰＳＭ２１２ｄ及び上層ＰＳＭ２１４ｄを有するＰＳＭ２０４ｄと、下層ＰＳＭ２１２ｅ及び上層ＰＳＭ２１４ｅを有するＰＳＭ２０４ｄと、下層ＰＳＭ２１２ｆ及び上層ＰＳＭ２１４ｆを有するＰＳＭ２０４ｆと、下層ＰＳＭ２１２ｇ及び上層ＰＳＭ２１４ｇを有するＰＳＭ２０４ｇと、下層ＰＳＭ２１２ｈ及び上層ＰＳＭ２１４ｈを有するＰＳＭ２０４ｈと、複数のＣＬＢ２０６ａ〜２０６ｈ及びＣＬＢ２０６ａ’〜２０６ｈ’とを備える。なお、ＰＳＭ２０４ｅ〜２０４ｈ及びＣＬＢ２０６ｅ〜２０４ｈは図示していない。
【００６８】
なお、ＰＳＭ２０２は、本発明の第１スイッチブロックの一例であり、図１３又は図１４に示した構造を有する。ＰＳＭ２０４ａ、ＣＬＢ２０６ａ、及びＣＬＢ２０６ａ’を含む全体で、ＰＳＭ２０４ｂ、ＣＬＢ２０６ｂ、及びＣＬＢ２０６ｂ’を含む全体で、ＰＳＭ２０４ｃ、ＣＬＢ２０６ｃ、及びＣＬＢ２０６ｃ’を含む全体で、ＰＳＭ２０４ｄ、ＣＬＢ２０６ｄ、及びＣＬＢ２０６ｄ’を含む全体で、それぞれ本発明の第１論理ブロックの一例である。また、ＰＳＭ２０４ａ〜２０４ｄのそれぞれは、本発明の第２スイッチブロックの一例であり、図１３又は図１４に示した構造を有する。また、ＣＬＢ２０６ａ〜２０６ｄ及びＣＬＢ２０６ａ’〜２０６ｄ’のそれぞれは、本発明の第２論理ブロックの一例である。
【００６９】
ＰＳＭ２０４ａ及び２０４ｂは、第１半導体層及び第２半導体層に形成される。具体的には、下層ＰＳＭ２１２ａ及び２１２ｂは、第１半導体層に形成され、上層ＰＳＭ２１４ａ及び２１４ｂは、第２半導体層に形成される。また、ＰＳＭ２０４ｃ及び２０４ｄは、第３半導体層及び第４半導体層に形成される。具体的には、下層ＰＳＭ２１２ｃ及び２１２ｄは、第３半導体層に形成され、上層ＰＳＭ２１４ｃ及び２１４ｄは、第４半導体層に形成される。
【００７０】
ＣＬＢ２０６ａ及び２０６ｂは、第１半導体層に形成され、ＣＬＢ２０６ａ’及び２０６ｂ’は、第１半導体層の上層である第２半導体層に形成され、ＣＬＢ２０６ｃ及び２０６ｄは、第２半導体層の上層である第３半導体層に形成され、ＣＬＢ２０６ｃ’及び２０６ｄ’は、第３半導体層の上層である第４半導体層に形成される。
【００７１】
ＰＳＭ２０２は、第１半導体層、第２半導体層、第３半導体層、及び第４半導体層のいずれかに形成される。本例では、下層ＰＳＭ２１０が第１半導体層に形成され、上層ＰＳＭ２０８が第３半導体層に形成される。他の例では、下層ＰＳＭ２１０が第１半導体層に形成され、上層ＰＳＭ２０８が第２半導体層に形成されてもよいし、下層ＰＳＭ２１０が第２半導体層に形成され、上層ＰＳＭ２０８が第３半導体層に形成されてもよいし、下層ＰＳＭ２１０が第２半導体層に形成され、上層ＰＳＭ２０８が第４半導体層に形成されてもよいし、下層ＰＳＭ２１０が第３半導体層に形成され、上層ＰＳＭ２０８が第４半導体層に形成されてもよい。また、ＰＳＭ２０２は、第１半導体層、第２半導体層、第３半導体層、及び第４半導体層のうちの３つ又は４つの層に形成されてもよい。
【００７２】
ＰＳＭ２０２は、第１半導体層、第２半導体層、第３半導体層、及び第４半導体層のいずれかにそれぞれ形成された複数のＭＯＳＦＥＴを有する。本例では、ＰＳＭ２０２は、第１半導体層に形成された下層ＰＳＭ２１０が含むＭＯＳＦＥＴ、及び第３半導体層に形成されたＭＯＳＦＥＴを有する。ＰＳＭ２０２が有するＭＯＳＦＥＴは、ＰＳＭ２０４ａ〜２０４ｄに接続された信号線の間をスイッチングし、ＰＳＭ２０４ａ〜２０４ｄの接続形態を設定する。なお、ＰＳＭ２０２が有するＭＯＳＦＥＴは、本発明の第１上位トランジスタ又は第２上位トランジスタの一例である。
【００７３】
ＰＳＭ２０４ａは下層ＰＳＭ２１２ａが有するＭＯＳＦＥＴと、上層ＰＳＭ２１４ａが有するＭＯＳＦＥＴとを有する。ＰＳＭ２０４ａが有するＭＯＳＦＥＴは、複数のＣＬＢ２０６ａ及び２０６ａ’にそれぞれ接続された信号線の間をスイッチングし、複数のＣＬＢ２０６ａ及び２０６ａ’の接続形態を設定する。なお、下層ＰＳＭ２１２ａが有するＭＯＳＦＥＴは、本発明の第１半導体層トランジスタの一例であり、上層ＰＳＭ２１４ａが有するＭＯＳＦＥＴは、本発明の第２半導体層トランジスタの一例である。
【００７４】
ＰＳＭ２０４ｂは、下層ＰＳＭ２１２ｂが有するＭＯＳＦＥＴと、上層ＰＳＭ２１４ｂが有するＭＯＳＦＥＴとを有する。ＰＳＭ２０４ｂが有するＭＯＳＦＥＴは、複数のＣＬＢ２０６ｂ及び２０６ｂ’にそれぞれ接続された信号線の間をスイッチングし、ＣＬＢ２０６ｂ及び２０６ｂ’の接続形態を設定する。なお、下層ＰＳＭ２１２ｂが有するＭＯＳＦＥＴは、本発明の第１半導体層トランジスタの一例であり、上層ＰＳＭ２１４ｂが有するＭＯＳＦＥＴは、本発明の第２半導体層トランジスタの一例である。
【００７５】
ＰＳＭ２０４ｃは、下層ＰＳＭ２１２ｃが有するＭＯＳＦＥＴと、上層ＰＳＭ２１４ｃが有するＭＯＳＦＥＴとを有する。ＰＳＭ２０４ｃが有するＭＯＳＦＥＴは、複数のＣＬＢ２０６ｃ及び２０６ｃ’にそれぞれ接続された信号線の間をスイッチングし、ＣＬＢ２０６ｃ及び２０６ｃ’の接続形態を設定する。なお、下層ＰＳＭ２１２ｃが有するＭＯＳＦＥＴは、本発明の第３半導体層トランジスタの一例であり、上層ＰＳＭ２１４ｃが有するＭＯＳＦＥＴは、本発明の第４半導体層トランジスタの一例である。
【００７６】
ＰＳＭ２０４ｄは、下層ＰＳＭ２１２ｄが有するＭＯＳＦＥＴと、上層ＰＳＭ２１４ｄが有するＭＯＳＦＥＴとを有する。ＰＳＭ２０４ｄが有するＭＯＳＦＥＴは、複数のＣＬＢ２０６ｄ及び２０６ｄ’にそれぞれ接続された信号線の間をスイッチングし、ＣＬＢ２０６ｄ及び２０６ｄ’の接続形態を設定する。なお、下層ＰＳＭ２１２ｄが有するＭＯＳＦＥＴは、本発明の第３半導体層トランジスタの一例であり、上層ＰＳＭ２１４ｄが有するＭＯＳＦＥＴは、本発明の第４半導体層トランジスタの一例である。
【００７７】
以上のようにＰＳＭ２０２、ＰＳＭ２０４ａ〜２０４ｄ、並びにＣＬＢ２０６ａ〜２０６ｄ及びＣＬＢ２０６ａ’〜２０６ｄ’を多層構造で構成し、ツリー型の配線構造を有するプログラマブルな半導体集積回路１００を、小さい回路面積で実装することができる。
【００７８】
第１実施形態及び第２実施形態によれば、Ｐ分木ツリー型の配線構造を実現するために必要となるＰＳＭ１０２等の複雑な構造の回路を多層構造で構成することによって、単位面積当たりに実装するＭＯＳＦＥＴの数を多くすることができる。この結果、従来技術による平面的にＭＯＳＦＥＴが実装された回路よりも回路面積を小さくすることができ、また配線長を短くすることができる。配線長を短くすることができることにより、配線遅延時間が小さくなり、回路を高速に動作させることができる。
【００７９】
図２１は、ゲート絶縁膜に印加される電界とリーク電流の電流密度との関係を示す。横軸はゲート絶縁膜に印加される電界（ＭＶ／ｃｍ）であり、縦軸はリーク電流の電流密度（Ａ／ｃｍ２）である。そして、熱酸化により形成されたゲート絶縁膜（熱酸化膜：膜厚２０．７ｎｍ）、熱酸化により形成されたゲート絶縁膜（熱酸化膜：膜厚１５ｎｍ）、ラジカル酸化により形成されたゲート絶縁膜（ラジカル酸化膜：膜厚１８．４ｎｍ）、ラジカル酸化により形成されたゲート絶縁膜（ラジカル酸化膜：膜厚９．４ｎｍ）、及びラジカル窒化により形成されたゲート絶縁膜（ラジカル窒化膜：膜厚９．８ｎｍ）についてリーク電流の大きさを比較する。なお、ゲート電極直下におけるキャリアの濃度を規定する不純物の濃度（ｓｕｂｓｔｒａｔｅ ｉｎｊｅｃｔｉｏｎ）が１０−４ｃｍ−２である場合を示す。
【００８０】
図２１に示すように、ラジカル酸化膜のリーク電流は、熱酸化膜のリーク電流と概ね同等か、又は熱酸化膜のリーク電流より小さい。また、ラジカル窒化膜のリーク電流は、電界が約４（ＭＶ／ｃｍ）より大きい場合には膜厚が２０．７ｎｍの熱酸化膜のリーク電流より小さく、電界が約７（ＭＶ／ｃｍ）より大きい場合には膜厚が１５ｎｍの熱酸化膜のリーク電流より小さい。したがって、ラジカル酸化又はラジカル窒化によりゲート絶縁膜を形成した場合であっても、熱酸化によりゲート絶縁膜を形成した場合に比べて、より高性能なＭＯＳＦＥＴを形成することができる。
【００８１】
図２２は、ゲート電圧とゲート絶縁膜の寿命との関係を示す。横軸はゲート電圧であり、縦軸はＴＤＤＢ（酸化膜経時破壊)評価による半数のゲート絶縁膜が破壊されるまでの時間（寿命）である。そして、熱酸化により形成された熱酸化膜（Ｄｒｙ ＳｉＯ２）、及びラジカル窒化により形成されたラジカル窒化膜（Ｘｅ／ＮＨ３、Ａｒ／ＮＨ３、Ｋｒ／ＮＨ３）についての寿命を比較する。なお、熱酸化膜及びラジカル窒化膜の膜厚が２．４ｎｍである場合を示す。
【００８２】
図２２に示すように、ラジカル窒化膜は、熱酸化膜に比べて寿命が約３万倍になる場合がある。また、熱酸化膜（Ｄｒｙ ＳｉＯ２）の寿命と、キセノンプラズマによるラジカル窒化により形成されたラジカル窒化膜（Ｘｅ／ＮＨ３）の寿命とを例えば１０年に設定すると、熱酸化膜（Ｄｒｙ ＳｉＯ２）の場合にはゲート電圧として２．１Ｖを印加することができるのに対し、ラジカル窒化膜（Ｘｅ／ＮＨ３）の場合にはゲート電圧として３．０Ｖを印加することができる。したがって、ラジカル窒化によりゲート絶縁膜を形成した場合、熱酸化によりゲート絶縁膜を形成した場合に比べて、より動作速度が高速なＭＯＳＦＥＴを形成することができる。
【００８３】
図２３は、ゲート絶縁膜の耐圧を示す。縦軸はワイブル分布であり、横軸はゲート絶縁膜に印加する電界（Ｂｒｅａｋｄｏｗｎ Ｆｉｅｌｄ）（ＭＶ／ｃｍ）である。ここでは、所定の電圧を印加した場合に絶縁破壊が起きる確率が５０％であるときのワイブル分布を０とする。３．５ｎｍ、５．０ｎｍ、及び７．８ｎｍの３種類の膜厚について実験した結果、低電子温度クリプトンプラズマを用いてラジカル酸化により形成されたゲート絶縁膜は、３種類の膜厚のすべてにおいて、熱酸化により形成されたゲート絶縁膜と概ね同等の耐圧を示している。したがって、低電子温度（４００度）でも高品質なゲート絶縁膜を形成することができることが分かる。
【００８４】
図２４は、ゲート絶縁膜の膜厚と絶縁膜破壊までの電荷Ｑｂｄとの関係を示す。ここで、（破壊までの電荷Ｑｂｄ）＝（固定電流）×（破壊までの時間）であり、ゲート絶縁膜の信頼性指標のひとつである。横軸は実効的なゲート絶縁膜の膜厚であり、縦軸は歩留まり６３％となる場合の電荷Ｑｂｄである。そして、熱酸化により形成された熱酸化膜、及びラジカル酸化により形成されたラジカル酸化膜について比較する。
【００８５】
図２４に示すように、実効的なゲート絶縁膜の膜厚が小さい場合（Ｔｅｆｆ＜１００Ａ）、ラジカル酸化膜は、熱酸化膜に比べてＱｂｄ指標での信頼性が約１．５倍になる。これは、ラジカル酸化膜には、熱酸化膜よりも破壊されにくいことを意味する。したがって、ラジカル酸化によりゲート絶縁膜を形成した場合、熱酸化によりゲート絶縁膜を形成した場合に比べて、寿命が長いＭＯＳＦＥＴを形成することができる。
【００８６】
以上、実施形態を用いて本発明を説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。上記実施形態に、多様な変更又は改良を加えることができる。そのような変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【図面の簡単な説明】
【００８７】
【図１】半導体集積回路１０の構成を示す図である。
【図２】ＰＳＭ１２の構成を示す図である。
【図３】プログラマブルスイッチ１６の構成を示す図である。
【図４】メッシュ型の半導体集積回路１０をグラフ化したものを示す図である。
【図５】ツリー型の半導体集積回路をグラフ化したものを示す図である。
【図６】ツリー型の半導体集積回路をグラフ化したものを示す図である。
【図７】ノード数Ｎと配線数との関係を示す図である。
【図８】ノード数Ｎと最長経路との関係を示す図である。
【図９】８入出力のＰＳＭの平面図を示す図である。
【図１０】半導体集積回路１００の一例をグラフ化したものを示す図である。
【図１１】半導体集積回路１００の構成の一例を示す図である。
【図１２】半導体集積回路１００の構成の他の例を示す図である。
【図１３】ＰＳＭ１０２の構成の一例の断面図である。
【図１４】ＰＳＭ１０２の構成の他の例の断面図である。
【図１５】第１半導体層５００及び配線層５１４の平面図である。
【図１６】第２半導体層５０８及び配線層５１８の平面図である。
【図１７】半導体集積回路１００の構成の断面図である。
【図１８】半導体集積回路１００の構成の平面図である。
【図１９】半導体集積回路２００の一例をグラフ化したものを示す図である。
【図２０】半導体集積回路２００の構成の一例を示す図である。
【図２１】ゲート絶縁膜に印加される電界とリーク電流との関係を示す図である。
【図２２】ゲート電圧とゲート絶縁膜の寿命との関係を示す図である。
【図２３】ゲート絶縁膜の耐圧を示す図である。
【図２４】ゲート絶縁膜の膜厚と絶縁膜破壊までの電荷との関係を示す図である。
【符号の説明】
【００８８】
１００ 半導体集積回路
１０１ 入力信号線
１０２ ＰＳＭ
１０３ 出力信号線
１０４ ＣＬＢ
１０５ 入出力信号線
１０８ 下層ＰＳＭ
１１０ 上層ＰＳＭ
２００ 半導体集積回路
２０２ ＰＳＭ
２０４ ＰＳＭ
２０６ ＣＬＢ
２０８ 上層ＰＳＭ
２１０ 下層ＰＳＭ
２１２ 下層ＰＳＭ
２１４ 上層ＰＳＭ
４００ 第１半導体層
４０４ ＭＯＳＦＥＴ
４０６ ＭＯＳＦＥＴ
４０８ 第２半導体層
４１０ ＭＯＳＦＥＴ
４１２ ＭＯＳＦＥＴ
４１４ 配線層
４１６ 配線
５００ 第１半導体層
５０４ ＭＯＳＦＥＴ
５０６ ＭＯＳＦＥＴ
５０８ 第２半導体層
５１０ ＭＯＳＦＥＴ
５１２ ＭＯＳＦＥＴ
５１４ 配線層
５１６ 金属配線
５１８ 配線層
５２０ 金属配線
５２２ 第３半導体層
５２４ ＭＯＳＦＥＴ
５２６ ＭＯＳＦＥＴ
５２８ 配線層
５３０ 配線
６０１〜６０８ 信号線
７０１〜７２８ ＭＯＳＦＥＴ
８０１〜８０７ スルーホール
【技術分野】
【０００１】
本発明は、半導体集積回路に関する。特に本発明は、多層構造で構成されるプログラマブルな半導体集積回路に関する。
【背景技術】
【０００２】
図１は、従来のプログラマブルな半導体集積回路１０の構成を示す。半導体集積回路１０は、プログラム可能に組み合わせられた論理回路やフリップフロップ回路等の遅延回路が内蔵されたＣＬＢ（Ｃｏｎｆｉｇｕｒａｂｌｅ Ｌｏｇｉｃ Ｂｌｏｃｋ）１４と、複数のプログラマブルスイッチによって複数のＣＬＢ間をスイッチングするＰＳＭ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｓｗｉｔｃｈ Ｍａｔｒｉｘ）１２とを備える。
【０００３】
図２は、ＰＳＭ１２の構成を示す。ＰＳＭ１２は、複数のプログラマブルスイッチ１６を有し、それぞれのプログラマブルスイッチ１６は、４本の配線を相互にスイッチングする。図３は、プログラマブルスイッチ１６の構成を示す。プログラマブルスイッチ１６は、例えば、４本の配線に対して６個のスイッチ１８、２０、２２、２４、２６、及び２８を備え、４本の信号線の間を相互にスイッチングする。半導体集積回路１０は、ＣＬＢ１４の論理動作とＰＳＭのスイッチング動作とが外部からの制御信号で指定されることにより、所望の回路動作を実現する。
【０００４】
図４は、メッシュ型の配線構造の半導体集積回路１０をグラフ化したものを示す。メッシュ型の配線構造の半導体集積回路１０において、複数のノード３０は、配線３２によってメッシュ型に接続される。ノード３０は、例えばＣＬＢ１４である。なお、ノード３０の階層に応じてＬｅｖｅｌ１、２、３・・・を定義する。
【０００５】
また、次のように用語を定義する。配線数とは、ある型のグラフを構成するために必要な配線の数をいう。例えば図４のグラフでは配線数は１２である。経路とは、２つのノード間で通信するために通過する最小の配線の数をいう。最長経路とは、経路が最大となる２つのノード間の経路をいう。隣接とは、経路が１である２つのノードの関係をいう。分岐数とは、あるノードに隣接可能なノードの数をいう。
【０００６】
図５及び図６は、ツリー型の配線構造の半導体集積回路をグラフ化したものを示す。ツリー型の配線構造の半導体集積回路において、複数のノード３４は、配線３６によってツリー型に接続される。ノード３４ａは、例えばＰＳＭであり、ノード３４ｂは、例えばＣＬＢである。なお、図５及び図６に示すように、ノード３４の階層に応じてＬｅｖｅｌ１、２、３・・・を定義する。
【０００７】
Ｌｅｖｅｌ１のノードは、１つだけであり、このノードをルートノードという。また、Ｐ分木ツリー型の配線構造の半導体集積回路において、ノード３４に親子関係が存在する。即ち、Ｌｅｖｅｌ（Ｌ）のノードは、Ｌｅｖｅｌ（Ｌ−１）のノードである親ノードと、Ｐ個のＬｅｖｅｌ（Ｌ＋１）のノードである子ノードとに隣接する。
【０００８】
図７は、メッシュ型の配線構造及びツリー型の配線構造におけるノード数Ｎと配線数との関係を示す。Ｌｅｖｅｌ（Ｌ）におけるノード数は、メッシュ型の場合がＬ２であり、Ｐ分木ツリー型の場合がＰＬ−１である。また、Ｌｅｖｅｌ（Ｌ）における配線数は、メッシュ型の場合が２Ｌ（Ｌ−１）であり、Ｐ分木ツリー型の場合がＰＬ−１である。したがって、図７に示すように、メッシュ型の配線構造と２分木ツリー型の配線構造とでは、ノード数が同一であれば配線数もほぼ同一となるが、４分木ツリー型、８分木ツリー型と親ノードからの分岐数が大きくなるにつれて、配線数が小さくなる。
【０００９】
図８は、メッシュ型の配線構造及びツリー型の配線構造におけるノード数Ｎと最長経路との関係を示す。Ｌｅｖｅｌ（Ｌ）におけるノード数は、メッシュ型の場合がＬ２であり、Ｐ分木ツリー型の場合がＰＬ−１である。また、Ｌｅｖｅｌ（Ｌ）における最長経路は、メッシュ型の場合が２（Ｌ−１）であり、Ｐ分木ツリー型の場合が２（Ｌ−１）である。したがって、図８に示すように、ノード数Ｎが４０以上になると、２分木ツリー型、４分木ツリー型、８分木ツリー型のいずれもの配線構造であっても、ツリー型の配線構造より、最長経路が小さくなる。
【００１０】
以上のように、ツリー型の配線構造は、配線数の面においても最長経路の面においても、メッシュ型の配線構造に比べて有利である。さらに、ツリー型の配線構造は、分岐数が大きい程、メッシュ型の配線構造に比べて有利である。
【００１１】
【特許文献１】特開平５−５３６８９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
図９は、８入出力のＰＳＭの平面図を示す。８入出力のＰＳＭは、８本の信号線に対して２８個のスイッチとしてのＭＯＳＦＥＴを備え、８本の信号線の間を相互にスイッチングする。そのため、従来技術による半導体集積回路においてはＭＯＳＦＥＴが一層の半導体層に平面的に配置されるので、多数のＭＯＳＦＥＴを用いて複雑な回路を実装する場合に、回路面積が非常に大きくなってしまうという問題がある。したがって、ツリー型の配線構造は、上述のように、メッシュ型の配線構造に比べて有利であり、さらに分岐数が大きい程有利であるが、回路面積が大きくなってしまうことから実現が困難である。
【００１３】
そこで本発明は、上記の課題を解決することができる半導体集積回路を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【００１４】
本発明の第１の形態によると、多層構造で構成される半導体集積回路であって、複数の半導体層にそれぞれ形成された複数のトランジスタによって、複数の信号線の間をそれぞれスイッチングする第１スイッチブロックと、複数の半導体層のそれぞれに形成され、複数の信号線のそれぞれに接続された複数の第１論理ブロックとを備える。
【００１５】
第１スイッチブロックは、複数の信号線の間の接続形態を変更することができるプログラマブルスイッチブロックであってもよい。
【００１６】
第１論理ブロックは、論理回路の動作を変更することができるプログラマブル論理ブロックであってもよい。
【００１７】
第１スイッチブロックは、第１半導体層に形成された複数の第１半導体層トランジスタと、第２半導体層に形成された複数の第２半導体層トランジスタとを有し、複数の第１論理ブロックのうちの複数の第１半導体層論理ブロックは、第１半導体層に形成され、複数の第１論理ブロックのうちの複数の第２半導体層論理ブロックは、第２半導体層に形成され、複数の第１半導体層論理ブロックは、複数の第１半導体層トランジスタのいずれかによって相互に接続され、複数の第２半導体層論理ブロックは、複数の第２半導体層トランジスタのいずれかによって相互に接続されてもよい。
【００１８】
第１半導体層トランジスタのゲート絶縁膜の絶縁性と、第２半導体層トランジスタのゲート絶縁膜の絶縁性とは概ね同等であってもよい。
【００１９】
第１半導体層論理ブロックと第２半導体層論理ブロックとは、第１半導体層トランジスタによって相互に接続されてもよい。
【００２０】
デジタル信号を入力又は出力する第１半導体層論理ブロック及び第２半導体層論理ブロックは、複数の第１半導体層トランジスタのいずれかによって相互に接続され、アナログ信号を入力又は出力する第１半導体層論理ブロック及び第２半導体層論理ブロックは、複数の第２半導体層トランジスタのいずれかによって相互に接続されてもよい。
【００２１】
複数の第１半導体層論理ブロックと複数の第２半導体層論理ブロックとは、第１半導体層又は第２半導体層における同一の位置に形成されてもよい。
【００２２】
複数の第１論理ブロックのそれぞれは、複数の半導体層にそれぞれ形成された複数のトランジスタによって、複数の信号線の間をそれぞれスイッチングする第２スイッチブロックと、複数の半導体層のそれぞれに形成され、複数の信号線のそれぞれに接続された複数の第２論理ブロックとを有してもよい。
【００２３】
一の第１論理ブロックが有する第２スイッチブロックは、複数の半導体層のうちの第１半導体層に形成された第１半導体層トランジスタと、複数の半導体層のうちの第１半導体層の上層である第２半導体層に形成された第２半導体層トランジスタとを有し、一の第１論理ブロックが有する複数の第２論理ブロックのうちの第１半導体層論理ブロックは、第１半導体層に形成され、一の第１論理ブロックが有する複数の第２論理ブロックのうちの第２半導体層論理ブロックは、第２半導体層に形成され、第１半導体層トランジスタ又は第２半導体層トランジスタは、第１半導体層論理ブロックと第２半導体層論理ブロックとに接続された信号線の間をスイッチングし、他の第１論理ブロックが有する第２スイッチブロックは、複数の半導体層のうちの第２半導体層の上層である第３半導体層に形成された第３半導体層トランジスタと、複数の半導体層のうちの第３半導体層の上層である第４半導体層に形成された第４半導体層トランジスタとを有し、他の第１論理ブロックが有する複数の第２論理ブロックのうちの第３半導体層論理ブロックは、第３半導体層に形成され、他の第１論理ブロックが有する複数の第２論理ブロックのうちの第４半導体層論理ブロックは、第４半導体層に形成され、第３半導体層トランジスタ又は第４半導体層トランジスタは、第３半導体層論理ブロックと第４半導体層論理ブロックとに接続された信号線の間をスイッチングし、第１スイッチブロックは、第１半導体層、第２半導体層、第３半導体層、及び第４半導体層のいずれかにそれぞれ形成された第１上位トランジスタ及び第２上位トランジスタを有し、第１上位トランジスタ又は第２上位トランジスタは、一の第２スイッチブロックと他の第２スイッチブロックとに接続された信号線の間をスイッチングしてもよい。
【００２４】
なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた発明となりうる。
【発明の効果】
【００２５】
本発明によれば、回路面積の小さく、配線長の短い、高性能な半導体集積回路を提供できる。
【発明を実施するための最良の形態】
【００２６】
以下、発明の実施形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲に係る発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００２７】
図１０は、本発明の第１実施形態に係る半導体集積回路１００の一例をグラフ化したものを示す。半導体集積回路１００は、ＰＳＭ１０２及び複数のＣＬＢ１０４を備える。本例において、ＰＳＭ１０２は、８入出力であり、８個のＣＬＢ１０４と接続される。即ち、半導体集積回路１００は、８分木ツリー型のＬＥＶＥＬ２の配線構造を有する。ＰＳＭ１０２は、本発明のスイッチブロックの一例であり、外部からの設定に基づき複数の信号線の間の接続形態を変更することができるプログラマブルスイッチブロックである。ＣＬＢ１０４は、本発明の論理ブロックの一例であり、外部からの設定に基づき論理回路の動作を変更することができるプログラマブル論理ブロックである。
【００２８】
ＰＳＭ１０２は、複数の半導体層にそれぞれ形成された複数のＭＯＳＦＥＴによって、複数のＣＬＢ１０４のそれぞれに接続される複数の信号線の間をそれぞれスイッチングする。複数のＣＬＢ１０４は、複数の半導体層のそれぞれに形成され、ＰＳＭ１０２に接続された複数の信号線のそれぞれに接続される。
【００２９】
以上のようにＰＳＭ１０２及びＣＬＢ１０４を多層構造で構成し、ツリー型の配線構造を有するプログラマブルな半導体集積回路１００を、小さい回路面積で実装することができる。
【００３０】
図１１は、第１実施形態に係る半導体集積回路１００の構成の一例を示す。半導体集積回路１００は、ＰＳＭ１０２と、ＣＬＢ１０４と、ＰＳＭ１０２から複数のＣＬＢ１０４のそれぞれへ信号を入力する複数の入力信号線１０１と、複数のＣＬＢ１０４のそれぞれからＰＳＭ１０２へ信号を出力する複数の出力信号線１０３とを備える。ＰＳＭ１０２は、多層構造で構成され、それぞれの層に設けられたＭＯＳＦＥＴで複数の入力信号線１０１及び複数の出力信号線１０３の間を相互にスイッチングすることによって、半導体集積回路１００の所定の機能又はプログラマブルな機能を実現する。
【００３１】
図１２は、第１実施形態に係る半導体集積回路１００の構成の他の例を示す。半導体集積回路１００は、ＰＳＭ１０２と、ＣＬＢ１０４と、ＰＳＭ１０２とＣＬＢ１０４との間で信号を伝送する複数の入出力信号線１０５とを備える。ＰＳＭ１０２は、多層構造で構成され、それぞれの層に設けられたＭＯＳＦＥＴで複数の入出力信号線１０５の間を相互にスイッチングすることによって、半導体集積回路１００の所定の機能又はプログラマブルな機能を実現する。即ち、１本の信号線を入力信号線及び出力信号線として機能させてもよい。これにより、半導体集積回路１００の配線量を低減することができる。
【００３２】
図１３は、第１実施形態に係るＰＳＭ１０２の構成の一例を断面図で示す。ＰＳＭ１０２は、単結晶のシリコンで形成された第１半導体層４００と、第１半導体層４００に形成された複数のＭＯＳＦＥＴ４０４及び４０６と、第１半導体層４００の上層である多結晶のシリコンで形成された第２半導体層４０８と、第２半導体層４０８に形成された複数のＭＯＳＦＥＴ４１０及び４１２と、第２半導体層４０８の上層である配線層４１４とを備える。ＭＯＳＦＥＴ４０４及び４０６は、本発明の第１半導体層トランジスタの一例であり、ＭＯＳＦＥＴ４１０及び４１２は、本発明の第２半導体層トランジスタの一例である。
【００３３】
第１半導体層４００に形成されたＭＯＳＦＥＴ４０４及び４０６、並び第２半導体層４０８に形成されたＭＯＳＦＥＴ４１０及び４１２が有するソース電極、ドレイン電極、及びゲート電極は、配線層４１４に形成された配線４１６を介して、相互に又はＣＬＢ１０４等の外部に接続される。第１半導体層４００に形成されたＭＯＳＦＥＴ４０４及び４０６に接続された配線４１６は、第２半導体層４０８に貫通して形成されたビアホールを経由して配線層４１４に接続される。また、ＭＯＳＦＥＴ４０４又は４０６とＭＯＳＦＥＴ４１０及び４１２とは、第１半導体層４００から第２半導体層４０８への方向において少なくとも一部分が重なっていることが好ましい。これにより、ＰＳＭ１０２の回路面積を小さくすることができる。
【００３４】
次に、ＰＳＭ１０２の製造方法について説明する。まず、第１半導体層４００を形成し、ＭＯＳＦＥＴ４０４及び４０６を第１半導体層４００に形成する。第１半導体層４００にＭＯＳＦＥＴ４０４及び４０６を形成する場合、第１半導体層４００に、ソース電極及びドレイン電極を形成した後、熱酸化によりゲート絶縁膜を形成して第１ゲート電極を形成する。次に、第１半導体層４００上に第２半導体層４０８を堆積させ、ＭＯＳＦＥＴ４１０及び４１２を第２半導体層４００に形成する。第２半導体層４０８にＭＯＳＦＥＴ４１０及び４１２を形成する場合、第２半導体層４０８に、ソース電極及びドレイン電極を形成した後、ラジカル酸化又はラジカル窒化によりゲート絶縁膜を形成してゲート電極を形成する。次に、配線４１６を含む配線層４１４を形成する。
【００３５】
第１半導体層４００のゲート絶縁膜を熱酸化により形成し、第２半導体層４０８のゲート絶縁膜をラジカル酸化又はラジカル窒化により形成しても、ＭＯＳＦＥＴ４０４及び４０６のゲート絶縁膜の絶縁性は、ＭＯＳＦＥＴ４１０及び４１２のゲート絶縁膜の絶縁性とは概ね同等に形成される。なお、図２１から図２４において、熱酸化により形成されたゲート絶縁膜と比較した、ラジカル酸化又はラジカル窒化により形成されたゲート絶縁膜の性能について説明する。
【００３６】
以上のように、第１半導体層４００のゲート絶縁膜を熱酸化により形成し、第２半導体層４０８のゲート絶縁膜をラジカル酸化又はラジカル窒化により形成することによって、高性能なＰＳＭ１０２を製造することができる。即ち、第２半導体層４０８のゲート絶縁膜を高温プロセス（８００度）である熱酸化によって生成する場合には、第１半導体層４００に形成された配線、例えば融点が６６０度であるアルミニウムで形成された配線が融けてしまうので、ＰＳＭ１０２を形成することができない。なお、第１半導体層４００に融点が高いポリシリコン等で配線を形成することも考えられるが、配線の抵抗が高くなってしまうので、ＰＳＭ１０２の性能を低下させてしまう。そこで、第２半導体層４０８のゲート絶縁膜を低電子温度プラズマ（４００度）等のラジカル酸化又はラジカル窒化により形成することによって、第１半導体層４００の配線をアルミニウム等の抵抗が低い金属により形成することができ、高性能なＰＳＭ１０２を製造することができる。
【００３７】
一方、第１半導体層４００のゲート絶縁膜を熱酸化により形成し、第２半導体層４０８のゲート絶縁膜をラジカル酸化又はラジカル窒化により形成することによって、ＭＯＳＦＥＴ４０４及び４０６のゲート絶縁膜は、ＭＯＳＦＥＴ４１０及び４１２のゲート絶縁膜より絶縁性が高く、つまり、ＭＯＳＦＥＴ４０４又は４０６のソース電極とドレイン電極との間の単位長さ当たりの絶縁性は、ＭＯＳＦＥＴ４１０又は４１２のソース電極とドレイン電極との間の単位長さ当たりの絶縁性より高くなる場合には、ＭＯＳＦＥＴ４０４及び４０６とＭＯＳＦＥＴ４１０及び４１２との電気的特性を統一するため、ＭＯＳＦＥＴ４０４及び４０６を、ＭＯＳＦＥＴ４１０及び４１２より小さくしてもよい。また、この場合、ＭＯＳＦＥＴ４０４及び４０６のゲート電圧は、ＭＯＳＦＥＴ４１０及び４１２のゲート電圧より小さく、ＭＯＳＦＥＴ４０４及び４０６は、ＭＯＳＦＥＴ４１０及び４１２より動作速度が速い。
【００３８】
そこで、ＭＯＳＦＥＴ４０４及び４０６又はＭＯＳＦＥＴ４１０及び４１２が伝送する信号を次にように決定することによって、ＭＯＳＦＥＴ４０４及び４０６又はＭＯＳＦＥＴ４１０及び４１２を性能に応じて動作させ、ＰＳＭ１０２全体として高性能に動作させてもよい。例えば、ゲート絶縁膜が熱酸化により形成されたＭＯＳＦＥＴ４０４及び４０６は、所定周波数より高い周波数の高周波信号を伝送し、ゲート絶縁膜がラジカル酸化又はラジカル窒化により形成されたＭＯＳＦＥＴ４１０及び４１２は、所定周波数より低い周波数の低周波信号を伝送する。他の例においては、ゲート絶縁膜が熱酸化により形成されたＭＯＳＦＥＴ４０４及び４０６は、アナログ信号を伝送し、ゲート絶縁膜がラジカル酸化又はラジカル窒化により形成されたＭＯＳＦＥＴ４１０及び４１２は、デジタル信号を伝送する。このように、熱酸化及びラジカル酸化又はラジカル窒化のいずれによってゲート絶縁膜が形成されたか否かによるＭＯＳＦＥＴの性能に応じて異なる種類の信号を入出力させることによって、ラジカル酸化又はラジカル窒化により形成されたことによるＭＯＳＦＥＴの性能の低下に起因するＰＳＭ１０２の性能の低下を防ぐことができる。
【００３９】
図１４は、第１実施形態に係るＰＳＭ１０２の構成の他の例を断面図で示す。ＰＳＭ１０２は、単結晶のシリコンで形成された第１半導体層５００と、第１半導体層５００に形成された複数のＭＯＳＦＥＴ５０４及び５０６と、第１半導体層５００の上層である多結晶のシリコンで形成された第２半導体層５０８と、第２半導体層５０８に形成された複数のＭＯＳＦＥＴ５１０及び５１２と、第２半導体層５０８の上層である多結晶のシリコンで形成された第３半導体層５２２と、第３半導体層５２２に形成された複数のＭＯＳＦＥＴ５２４及び５２６と、第１半導体層５００と第２半導体層５０８との間に設けられた配線層５１４と、第２半導体層５０８と第３半導体層５２２との間に設けられ配線層５１８と、第３半導体層５２２の上層である配線層５２８とを備える。ＭＯＳＦＥＴ５０４及び５０６は、本発明の第１半導体層トランジスタの一例であり、ＭＯＳＦＥＴ５１０及び５１２は、本発明の第２半導体層トランジスタの一例であり、ＭＯＳＦＥＴ５２４及び５２６は、本発明の第３半導体層トランジスタの一例である。
【００４０】
配線層５１４には、第１半導体層５００に形成されたＭＯＳＦＥＴ５０４及び５０６をＭＯＳＦＥＴ５１０、５１２、５２４、若しくは５２８又はＣＬＢ１０４等の外部と接続する金属配線５１６が形成されている。配線層５１８には、第２半導体層５０８に形成されたＭＯＳＦＥＴ５１０及び５１２をＭＯＳＦＥＴ５０４、５０６、５２４、若しくは５２６又は外部と接続する金属配線５２０が形成されている。配線層５２８には、第３半導体層５２２に形成されたＭＯＳＦＥＴ５２４及び５２６をＭＯＳＦＥＴ５０４、５０６、５１０、若しくは５１２又は外部と接続する配線５３０が形成されている。ＭＯＳＦＥＴ５０４又は５０６とＭＯＳＦＥＴ５１０及び５１２とは、第１半導体層５００から第２半導体層５０８への方向において少なくとも一部分が重なっていることが好ましく、ＭＯＳＦＥＴ５０４又は５０６とＭＯＳＦＥＴ５２４及び５２６とは、第２半導体層５０８から第３半導体層５２２への方向において少なくとも一部分が重なっていることが好ましい。また、ＭＯＳＦＥＴ５０４又は５０６とＭＯＳＦＥＴ５２４及び５２６とは、第２半導体層５０８又は第３半導体層における同一の位置に形成されてもよい。これにより、ＰＳＭ１０２の回路面積を小さくすることができる。
【００４１】
次に、ＰＳＭ１０２の製造方法について説明する。まず、第１半導体層５００を形成し、ＭＯＳＦＥＴ５０４及び５０６を第１半導体層５００に形成する。第１半導体層５００にＭＯＳＦＥＴ５０４及び５０６を形成する場合、第１半導体層５００に、ソース電極及びドレイン電極を形成した後、熱酸化によりゲート絶縁膜を形成して第１ゲート電極を形成する。次に、配線層５１４を第１半導体層５００上に堆積させ、例えばアルミニウム等の金属を材料とする金属配線５１６を配線層５１４に形成する。次に、配線層５１４上に第２半導体層５０８を堆積させ、ＭＯＳＦＥＴ５１０及び５１２を第２半導体層５０８に形成する。第２半導体層５０８にＭＯＳＦＥＴ５１０及び５１２を形成する場合、第２半導体層５０８に、ソース電極及びドレイン電極を形成した後、ラジカル酸化又はラジカル窒化によりゲート絶縁膜を形成してゲート電極を形成する。
【００４２】
次に、配線層５１８を第２半導体層５０８上に堆積させ、例えばアルミニウム等の金属を材料とする金属配線５２０を配線層５１８に形成する。次に、配線層５１８上に第３半導体層５２２を堆積させ、ＭＯＳＦＥＴ５２４及び５２６を第３半導体層５２２に形成する。第３半導体層５２２にＭＯＳＦＥＴ５２４及び５２６を形成する場合、第３半導体層５２２に、ソース電極及びドレイン電極を形成した後、ラジカル酸化又はラジカル窒化によりゲート絶縁膜を形成してゲート電極を形成する。次に、配線５３０を含む配線層５２８を形成する。なお、ＭＯＳＦＥＴ５１０及び５１２は、同一のフォトマスクを用いて、第２半導体層５０８又は第３半導体層５２２における同一の位置に同一の構造で同一のプロセスにより形成される形成される。
【００４３】
以上のように、第１半導体層５００のゲート絶縁膜を熱酸化により形成し、第２半導体層５０８及び第３半導体層５２２のゲート絶縁膜をラジカル酸化又はラジカル窒化により形成することによって、高性能なＰＳＭ１０２を製造することができる。即ち、第２半導体層５０８及び第３半導体層５２２のゲート絶縁膜を高温プロセス（８００度）である熱酸化によって生成する場合には、第１半導体層５００及び第２半導体層５０８に形成された配線、例えば融点が６６０度であるアルミニウムで形成された配線が融けてしまうので、ＰＳＭ１０２を形成することができない。なお、第１半導体層５００及び第２半導体層５０８に融点が高いポリシリコン等で配線を形成することも考えられるが、配線の抵抗が高くなってしまうので、ＰＳＭ１０２の性能を低下させてしまう。そこで、第２半導体層５０８及び第３半導体層５２２のゲート絶縁膜を低電子温度プラズマ（４００度）等のラジカル酸化又はラジカル窒化により形成することによって、第１半導体層５００の配線をアルミニウム等の抵抗が低い金属により形成することができ、高性能なＰＳＭ１０２を製造することができる。
【００４４】
また、ＭＯＳＦＥＴ５０４又は５０６とＭＯＳＦＥＴ５２４及び５２６とを、第２半導体層５０８又は第３半導体層における同一の位置に同一のレイアウトパターンで形成することによって、同一のフォトマスクを繰り返し使用することができるので、マスクコストを低減することができる。また、第１半導体層５００と第２半導体層５０８との間に配線層５１４を設け、また、第２半導体層５０８と第３半導体層５２２との間の配線層５１８を設けることによって、第２半導体層５０８及び第３半導体層５２２にビアホールを形成する必要がないので、回路の集積度を向上することができ、回路面積を小さくすることができる。
【００４５】
第１半導体層５００のゲート絶縁膜を熱酸化により形成し、第２半導体層５０８のゲート絶縁膜をラジカル酸化又はラジカル窒化により形成しても、ＭＯＳＦＥＴ５０４及び５０６のゲート絶縁膜の絶縁性は、ＭＯＳＦＥＴ５１０、５１２、５２４、及び５２６のゲート絶縁膜の絶縁性とは概ね同等に形成される。なお、図２１及び図２２において、熱酸化により形成されたゲート絶縁膜と比較した、ラジカル酸化又はラジカル窒化により形成されたゲート絶縁膜の性能について説明する。
【００４６】
一方、第１半導体層５００のゲート絶縁膜を熱酸化により形成し、第２半導体層５０８及び第３半導体層５２２のゲート絶縁膜をラジカル酸化又はラジカル窒化により形成することによって、ＭＯＳＦＥＴ５０４及び５０６のゲート絶縁膜は、ＭＯＳＦＥＴ５１０、５１２、５２４、及び５２６のゲート絶縁膜より絶縁性が高くなり、ＭＯＳＦＥＴ５１０及び５１２のゲート絶縁膜は、ＭＯＳＦＥＴ５２４及び５２６のゲート絶縁膜と絶縁性が略同一である場合、つまり、ＭＯＳＦＥＴ５０４又は５０６のソース電極とドレイン電極との間の単位長さ当たりの絶縁性は、ＭＯＳＦＥＴ５１０、５１２、５２４、又は５２６のソース電極とドレイン電極との間の単位長さ当たりの絶縁性より高く、ＭＯＳＦＥＴ５１０又は５１２のソース電極とドレイン電極との間の単位長さ当たりの絶縁性は、ＭＯＳＦＥＴ５２４又は５２６のソース電極とドレイン電極との間の単位長さ当たりの絶縁性と略同一である場合には、ＭＯＳＦＥＴ５０４及び５０６とＭＯＳＦＥＴ５１０、５１２、５２４、及び５２６との電気的特性を統一するため、ＭＯＳＦＥＴ５０４及び５０６を、ＭＯＳＦＥＴ５１０、５１２、５２４、及び５２６より小さく、ＭＯＳＦＥＴ５１０及び５１２を、ＭＯＳＦＥＴ５２４及び５２６と略同一の大きさにしてもよい。
【００４７】
また、この場合、ＭＯＳＦＥＴ５０４及び５０６のゲート電圧は、ＭＯＳＦＥＴ５１０、５１２、５２４、及び５２６のゲート電圧より小さく、ＭＯＳＦＥＴ５１０及び５１２のゲート電圧は、ＭＯＳＦＥＴ５２４及び５２６のゲート電圧と略同一となる。また、ＭＯＳＦＥＴ５０４及び５０６は、ＭＯＳＦＥＴ５１０、５１２、５２４、及び５２６より動作速度が速く、ＭＯＳＦＥＴ５１０及び５１２は、ＭＯＳＦＥＴ５２４及び５２６と略同一の動作速度である。
【００４８】
そこで、ＭＯＳＦＥＴ５０４及び５０６又はＭＯＳＦＥＴ５１０、５１２、５２４、及び５２６が伝送する信号を次にように決定することによって、ＭＯＳＦＥＴ５０４及び５０６又はＭＯＳＦＥＴ５１０、５１２、５２４、及び５２６を性能に応じて動作させ、ＰＳＭ１０２全体として高性能に動作させてもよい。例えば、ゲート絶縁膜が熱酸化により形成されたＭＯＳＦＥＴ５０４及び５０６は、所定周波数より高い周波数の高周波信号を伝送し、ゲート絶縁膜がラジカル酸化又はラジカル窒化により形成されたＭＯＳＦＥＴ５１０、５１２、５２４、及び５２６は、所定周波数より低い周波数の低周波信号を伝送する。他の例においては、ゲート絶縁膜が熱酸化により形成されたＭＯＳＦＥＴ５０４及び５０６は、アナログ信号を伝送し、ゲート絶縁膜がラジカル酸化又はラジカル窒化により形成されたＭＯＳＦＥＴ５１０、５１２、５２４、及び５２６は、デジタル信号を伝送する。このように、熱酸化及びラジカル酸化又はラジカル窒化のいずれによってゲート絶縁膜が形成されたか否かによるＭＯＳＦＥＴの性能に応じて異なる種類の信号を入出力させることによって、ラジカル酸化又はラジカル窒化により形成されたことによるＭＯＳＦＥＴの性能の低下に起因するＰＳＭ１０２の性能の低下を防ぐことができる。
【００４９】
図１５及び図１６は、第１実施形態に係るＰＳＭ１０２の構成の一例を平面図で示す。図１５は、第１半導体層５００及び配線層５１４の平面図であり、図１６は、第２半導体層５０８及び配線層５１８の平面図である。
【００５０】
図１５に示すように、第１半導体層５００には、ＭＯＳＦＥＴ７０１〜７１８が形成されており、図１６に示すように、第２半導体層５０８には、ＭＯＳＦＥＴ７１９〜７２８が形成されている。ＰＳＭ１０２は、複数の信号線６０１〜６０８の間をそれぞれスイッチングする８入出力のＰＳＭであり、配線層５１４及び配線層５１８に形成された配線、並びにスルーホール８０１〜８０７によって、ＭＯＳＦＥＴ７０１〜７２８は相互に接続され、ＭＯＳＦＥＴ７０１〜７２８は、複数の信号線６０１〜６０８の間のいずれかをそれぞれスイッチングする。
【００５１】
具体的には、ＭＯＳＦＥＴ７０１は信号線６０１と信号線６０５との間を、ＭＯＳＦＥＴ７０２は信号線６０２と信号線６０５との間を、ＭＯＳＦＥＴ７０３は信号線６０３と信号線６０５との間を、ＭＯＳＦＥＴ７０４は信号線６０４と信号線６０５との間を、ＭＯＳＦＥＴ７０５は信号線６０１と信号線６０６との間を、ＭＯＳＦＥＴ７０６は信号線６０２と信号線６０６との間を、ＭＯＳＦＥＴ７０７は信号線６０３と信号線６０６との間を、ＭＯＳＦＥＴ７０８は信号線６０４と信号線６０６との間を、ＭＯＳＦＥＴ７０９は信号線６０１と信号線６０７との間を、ＭＯＳＦＥＴ７１０は信号線６０２と信号線６０７との間を、ＭＯＳＦＥＴ７１１は信号線６０３と信号線６０７との間を、ＭＯＳＦＥＴ７１２は信号線６０４と信号線６０７との間を、ＭＯＳＦＥＴ７１３は信号線６０２と信号線６０４との間を、ＭＯＳＦＥＴ７１４は信号線６０１と信号線６０３との間を、ＭＯＳＦＥＴ７１５は信号線６０２と信号線６０３との間を、ＭＯＳＦＥＴ７１６は信号線６０１と信号線６０２との間を、ＭＯＳＦＥＴ７１７は信号線６０３と信号線６０４との間を、ＭＯＳＦＥＴ７１８信号線６０１と信号線６０４との間をそれぞれスイッチングする。
【００５２】
また、ＭＯＳＦＥＴ７１９は信号線６０５と信号線６０８との間を、ＭＯＳＦＥＴ７２０は信号線６０５と信号線６０６との間を、ＭＯＳＦＥＴ７２１は信号線６０７と信号線６０８との間を、ＭＯＳＦＥＴ７２２は信号線６０６と信号線６０７との間を、ＭＯＳＦＥＴ７２３は信号線６０５と信号線６０７との間を、ＭＯＳＦＥＴ７２４信号線６０６と信号線６０８との間を、ＭＯＳＦＥＴ７２５は信号線６０１と信号線６０８との間を、ＭＯＳＦＥＴ７２６は信号線６０２と信号線６０８との間を、ＭＯＳＦＥＴ７２７は信号線６０３と信号線６０８との間を、ＭＯＳＦＥＴ７２８は信号線６０４と信号線６０８との間をそれぞれスイッチングする。
【００５３】
以上のように、ＭＯＳＦＥＴ７０１〜７２８を第１半導体層５００及び第２半導体層５０８に分割し積層してＰＳＭ１０２を構成することによって、図９に示した従来技術による８入出力のＰＳＭと比較すると明らかなように、ＰＳＭ１０２の回路面積を小さくすることができる。そのため、チップ面積を小さくすることができるので配線長を短くすることができ、その結果、配線遅延時間が小さくなり、回路を高速で動作させることができる。
【００５４】
また、図１３及び図１４において説明したように、第１半導体層５００に形成されるＭＯＳＦＥＴ７０１〜７１８のゲート絶縁膜は、熱酸化により形成され、第２半導体層５０８に形成されるＭＯＳＦＥＴ７１９〜７２８のゲート絶縁膜は、ラジカル酸化又はラジカル窒化により形成されることにより、ＭＯＳＦＥＴ７１９〜７２８は、ＭＯＳＦＥＴ７０１〜７１８より大きくなる場合には、第２半導体層５１８に形成されるＭＯＳＦＥＴの数は、第１半導体層に形成されるＭＯＳＦＥＴの数より少ないことが好ましい。これにより、第１半導体層５００に形成される回路の回路面積と第２半導体層５０８に形成される回路の回路面積とを略等しくすることができるので、ＰＳＭ１０２のチップ面積を小さくすることができる。
【００５５】
図１７及び図１８は、第１実施形態に係る半導体集積回路１００の構成の一例を示す、図１７は、半導体集積回路１００の構成を断面図で示し、図１８は、半導体集積回路１００の構成を平面図で示す。
【００５６】
半導体集積回路１００は、下層ＰＳＭ１０８及び上層ＰＳＭ１１０を有するＰＳＭ１０２と、複数のＣＬＢ１０４ａ〜１０４ｈとを備える。下層ＰＳＭ１０８は、図１６に示した第１半導体層に形成された、ＰＳＭ１０２の一部である。また、上層ＰＳＭ１１０は、図１５に示した第２半導体層に形成された、ＰＳＭ１０２の一部である。
【００５７】
ＣＬＢ１０４ａ〜１０４ｄは、本発明の第２半導体層論理ブロックの一例であり、第２半導体層に形成されている。また、ＣＬＢ１０４ｅ〜１０４ｈは、本発明の第２半導体層論理ブロックの一例であり、第１半導体層に形成されている。そして、ＣＬＢ１０４ａ〜１０４ｈは、下層ＰＳＭ１０８又は上層ＰＳＭ１１０が有するＭＯＳＦＥＴによって相互に接続されてスイッチングされる。なお、ＣＬＢ１０４ａ〜１０４ｄとＣＬＢ１０４ｅ〜１０４ｈとは、第１半導体層又は第２半導体層における同一の位置に形成されることが好ましい。これにより、半導体集積回路１００の回路面積を小さくすることができる。
【００５８】
第２半導体層に形成されたＣＬＢ１０４ａ〜１０４ｄは、第２半導体層に形成された上層ＰＳＭ１１０が有する複数のＭＯＳＦＥＴのいずれかによって相互に接続されることが好ましい。また、第１半導体層に形成されたＣＬＢ１０４ｅ〜１０４ｈは、第１半導体層に形成された下層ＰＳＭ１０８が有する複数のＭＯＳＦＥＴのいずれかによって相互に接続されることが好ましい。このように、同一の半導体層に形成されたＣＬＢ間を、当該半導体層に形成されたＭＯＳＦＥＴを介して接続することによってＣＬＢ間の配線長を短くすることができる。
【００５９】
また、図１３において説明したように、下層ＰＳＭ１０８が有するＭＯＳＦＥＴのゲート絶縁膜は、熱酸化によってゲート絶縁膜が形成され、上層ＰＳＭ１１０が有するＭＯＳＦＥＴのゲート絶縁膜は、ラジカル酸化又はラジカル窒化によって形成されているため、下層ＰＳＭ１０８の方が上層ＰＳＭ１１０より性能が高い。そのため、第１半導体層に形成されたＣＬＢ１０４ａ〜１０４ｄと第２半導体層に形成されたＣＬＢ１０４ｅ〜１０４ｈとは、第１半導体層に形成された下層ＰＳＭ１０８が有するＭＯＳＦＥＴによって相互に接続されることが好ましい。
【００６０】
また、同様の理由から、デジタル信号を入力又は出力するＣＬＢ１０４ａ〜１０４ｈは、第１半導体層に形成された下層ＰＳＭ１０８が有する複数のＭＯＳＦＥＴのいずれかによって相互に接続され、アナログ信号を入力又は出力するＣＬＢ１０４ａ〜１０４ｈは、第２半導体層に形成された上層ＰＳＭ１１０が有する複数のＭＯＳＦＥＴのいずれかによって相互に接続されることが好ましい。また、所定周波数より高い周波数の高周波信号を入力又は出力するＣＬＢ１０４ａ〜１０４ｈは、第１半導体層に形成された下層ＰＳＭ１０８が有する複数のＭＯＳＦＥＴのいずれかによって相互に接続され、所定周波数より低い周波数の低周波信号を入力又は出力するＣＬＢ１０４ａ〜１０４ｈは、第２半導体層に形成された上層ＰＳＭ１１０が有する複数のＭＯＳＦＥＴのいずれかによって相互に接続されることが好ましい。
【００６１】
以上のように、ＣＬＢ１０４ａ〜１０４ｈの機能に基づいてＭＯＳＦＥＴを選択することによって、ラジカル酸化又はラジカル窒化により形成されたことによるＭＯＳＦＥＴの性能の低下に起因するＰＳＭ１０２の性能の低下を防ぐことができ、半導体集積回路１００全体として高性能に動作させることができる。
【００６２】
図１９は、本発明の第２実施形態に係る半導体集積回路２００の一例をグラフ化したものを示す。以下に説明する部分を除き、構造、機能、作用、効果等において、第２実施形態に係る半導体集積回路２００は、第１実施形態に係る半導体集積回路１００と同一である。
【００６３】
半導体集積回路２００は、ＰＳＭ２０２、複数のＰＳＭ２０４、及び複数ＣＬＢ２０６を備える。本例において、ＰＳＭ２０２は、８入出力であり、８個のＰＳＭ２０４と接続される。また、ＰＳＭ２０４は、８入出力であり、８個のＣＬＢ２０６と接続される。即ち、半導体集積回路２００は、８分木ツリー型のＬＥＶＥＬ３の配線構造を有する。ＰＳＭ２０２及び２０４は、本発明のスイッチブロックの一例であり、外部からの設定に基づき複数の信号線の間の接続形態を変更することができるプログラマブルスイッチブロックである。ＣＬＢ２０６は、本発明の論理ブロックの一例であり、外部からの設定に基づき論理回路の動作を変更することができるプログラマブル論理ブロックである。
【００６４】
ＰＳＭ２０２は、複数の半導体層にそれぞれ形成された複数のＭＯＳＦＥＴによって、複数のＰＳＭ２０４のそれぞれに接続される複数の信号線の間をそれぞれスイッチングする。複数のＰＳＭ２０４は、複数の半導体層にそれぞれ形成された複数のＭＯＳＦＥＴによって、ＰＳＭ２０２及び複数のＣＬＢ２０６のそれぞれに接続される複数の信号線の間をそれぞれスイッチングする。複数のＣＬＢ２０６は、複数の半導体層のそれぞれに形成され、ＰＳＭ２０４に接続された複数の信号線のそれぞれに接続される。
【００６５】
以上のようにＰＳＭ２０２、ＰＳＭ２０４、及びＣＬＢ２０６を多層構造で構成し、ツリー型の配線構造を有するプログラマブルな半導体集積回路１００を、小さい回路面積で実装することができる。
【００６６】
図２０は、第２実施形態に係る半導体集積回路２００の構成の一例を示す。
【００６７】
半導体集積回路２００は、上層ＰＳＭ２０８及び下層ＰＳＭ２１０を有するＰＳＭ２０２と、下層ＰＳＭ２１２ａ及び上層ＰＳＭ２１４ａを有するＰＳＭ２０４ａと、下層ＰＳＭ２１２ｂ及び上層ＰＳＭ２１４ｂを有するＰＳＭ２０４ｂと、下層ＰＳＭ２１２ｃ及び上層ＰＳＭ２１４ｃを有するＰＳＭ２０４ｃと、下層ＰＳＭ２１２ｄ及び上層ＰＳＭ２１４ｄを有するＰＳＭ２０４ｄと、下層ＰＳＭ２１２ｅ及び上層ＰＳＭ２１４ｅを有するＰＳＭ２０４ｄと、下層ＰＳＭ２１２ｆ及び上層ＰＳＭ２１４ｆを有するＰＳＭ２０４ｆと、下層ＰＳＭ２１２ｇ及び上層ＰＳＭ２１４ｇを有するＰＳＭ２０４ｇと、下層ＰＳＭ２１２ｈ及び上層ＰＳＭ２１４ｈを有するＰＳＭ２０４ｈと、複数のＣＬＢ２０６ａ〜２０６ｈ及びＣＬＢ２０６ａ’〜２０６ｈ’とを備える。なお、ＰＳＭ２０４ｅ〜２０４ｈ及びＣＬＢ２０６ｅ〜２０４ｈは図示していない。
【００６８】
なお、ＰＳＭ２０２は、本発明の第１スイッチブロックの一例であり、図１３又は図１４に示した構造を有する。ＰＳＭ２０４ａ、ＣＬＢ２０６ａ、及びＣＬＢ２０６ａ’を含む全体で、ＰＳＭ２０４ｂ、ＣＬＢ２０６ｂ、及びＣＬＢ２０６ｂ’を含む全体で、ＰＳＭ２０４ｃ、ＣＬＢ２０６ｃ、及びＣＬＢ２０６ｃ’を含む全体で、ＰＳＭ２０４ｄ、ＣＬＢ２０６ｄ、及びＣＬＢ２０６ｄ’を含む全体で、それぞれ本発明の第１論理ブロックの一例である。また、ＰＳＭ２０４ａ〜２０４ｄのそれぞれは、本発明の第２スイッチブロックの一例であり、図１３又は図１４に示した構造を有する。また、ＣＬＢ２０６ａ〜２０６ｄ及びＣＬＢ２０６ａ’〜２０６ｄ’のそれぞれは、本発明の第２論理ブロックの一例である。
【００６９】
ＰＳＭ２０４ａ及び２０４ｂは、第１半導体層及び第２半導体層に形成される。具体的には、下層ＰＳＭ２１２ａ及び２１２ｂは、第１半導体層に形成され、上層ＰＳＭ２１４ａ及び２１４ｂは、第２半導体層に形成される。また、ＰＳＭ２０４ｃ及び２０４ｄは、第３半導体層及び第４半導体層に形成される。具体的には、下層ＰＳＭ２１２ｃ及び２１２ｄは、第３半導体層に形成され、上層ＰＳＭ２１４ｃ及び２１４ｄは、第４半導体層に形成される。
【００７０】
ＣＬＢ２０６ａ及び２０６ｂは、第１半導体層に形成され、ＣＬＢ２０６ａ’及び２０６ｂ’は、第１半導体層の上層である第２半導体層に形成され、ＣＬＢ２０６ｃ及び２０６ｄは、第２半導体層の上層である第３半導体層に形成され、ＣＬＢ２０６ｃ’及び２０６ｄ’は、第３半導体層の上層である第４半導体層に形成される。
【００７１】
ＰＳＭ２０２は、第１半導体層、第２半導体層、第３半導体層、及び第４半導体層のいずれかに形成される。本例では、下層ＰＳＭ２１０が第１半導体層に形成され、上層ＰＳＭ２０８が第３半導体層に形成される。他の例では、下層ＰＳＭ２１０が第１半導体層に形成され、上層ＰＳＭ２０８が第２半導体層に形成されてもよいし、下層ＰＳＭ２１０が第２半導体層に形成され、上層ＰＳＭ２０８が第３半導体層に形成されてもよいし、下層ＰＳＭ２１０が第２半導体層に形成され、上層ＰＳＭ２０８が第４半導体層に形成されてもよいし、下層ＰＳＭ２１０が第３半導体層に形成され、上層ＰＳＭ２０８が第４半導体層に形成されてもよい。また、ＰＳＭ２０２は、第１半導体層、第２半導体層、第３半導体層、及び第４半導体層のうちの３つ又は４つの層に形成されてもよい。
【００７２】
ＰＳＭ２０２は、第１半導体層、第２半導体層、第３半導体層、及び第４半導体層のいずれかにそれぞれ形成された複数のＭＯＳＦＥＴを有する。本例では、ＰＳＭ２０２は、第１半導体層に形成された下層ＰＳＭ２１０が含むＭＯＳＦＥＴ、及び第３半導体層に形成されたＭＯＳＦＥＴを有する。ＰＳＭ２０２が有するＭＯＳＦＥＴは、ＰＳＭ２０４ａ〜２０４ｄに接続された信号線の間をスイッチングし、ＰＳＭ２０４ａ〜２０４ｄの接続形態を設定する。なお、ＰＳＭ２０２が有するＭＯＳＦＥＴは、本発明の第１上位トランジスタ又は第２上位トランジスタの一例である。
【００７３】
ＰＳＭ２０４ａは下層ＰＳＭ２１２ａが有するＭＯＳＦＥＴと、上層ＰＳＭ２１４ａが有するＭＯＳＦＥＴとを有する。ＰＳＭ２０４ａが有するＭＯＳＦＥＴは、複数のＣＬＢ２０６ａ及び２０６ａ’にそれぞれ接続された信号線の間をスイッチングし、複数のＣＬＢ２０６ａ及び２０６ａ’の接続形態を設定する。なお、下層ＰＳＭ２１２ａが有するＭＯＳＦＥＴは、本発明の第１半導体層トランジスタの一例であり、上層ＰＳＭ２１４ａが有するＭＯＳＦＥＴは、本発明の第２半導体層トランジスタの一例である。
【００７４】
ＰＳＭ２０４ｂは、下層ＰＳＭ２１２ｂが有するＭＯＳＦＥＴと、上層ＰＳＭ２１４ｂが有するＭＯＳＦＥＴとを有する。ＰＳＭ２０４ｂが有するＭＯＳＦＥＴは、複数のＣＬＢ２０６ｂ及び２０６ｂ’にそれぞれ接続された信号線の間をスイッチングし、ＣＬＢ２０６ｂ及び２０６ｂ’の接続形態を設定する。なお、下層ＰＳＭ２１２ｂが有するＭＯＳＦＥＴは、本発明の第１半導体層トランジスタの一例であり、上層ＰＳＭ２１４ｂが有するＭＯＳＦＥＴは、本発明の第２半導体層トランジスタの一例である。
【００７５】
ＰＳＭ２０４ｃは、下層ＰＳＭ２１２ｃが有するＭＯＳＦＥＴと、上層ＰＳＭ２１４ｃが有するＭＯＳＦＥＴとを有する。ＰＳＭ２０４ｃが有するＭＯＳＦＥＴは、複数のＣＬＢ２０６ｃ及び２０６ｃ’にそれぞれ接続された信号線の間をスイッチングし、ＣＬＢ２０６ｃ及び２０６ｃ’の接続形態を設定する。なお、下層ＰＳＭ２１２ｃが有するＭＯＳＦＥＴは、本発明の第３半導体層トランジスタの一例であり、上層ＰＳＭ２１４ｃが有するＭＯＳＦＥＴは、本発明の第４半導体層トランジスタの一例である。
【００７６】
ＰＳＭ２０４ｄは、下層ＰＳＭ２１２ｄが有するＭＯＳＦＥＴと、上層ＰＳＭ２１４ｄが有するＭＯＳＦＥＴとを有する。ＰＳＭ２０４ｄが有するＭＯＳＦＥＴは、複数のＣＬＢ２０６ｄ及び２０６ｄ’にそれぞれ接続された信号線の間をスイッチングし、ＣＬＢ２０６ｄ及び２０６ｄ’の接続形態を設定する。なお、下層ＰＳＭ２１２ｄが有するＭＯＳＦＥＴは、本発明の第３半導体層トランジスタの一例であり、上層ＰＳＭ２１４ｄが有するＭＯＳＦＥＴは、本発明の第４半導体層トランジスタの一例である。
【００７７】
以上のようにＰＳＭ２０２、ＰＳＭ２０４ａ〜２０４ｄ、並びにＣＬＢ２０６ａ〜２０６ｄ及びＣＬＢ２０６ａ’〜２０６ｄ’を多層構造で構成し、ツリー型の配線構造を有するプログラマブルな半導体集積回路１００を、小さい回路面積で実装することができる。
【００７８】
第１実施形態及び第２実施形態によれば、Ｐ分木ツリー型の配線構造を実現するために必要となるＰＳＭ１０２等の複雑な構造の回路を多層構造で構成することによって、単位面積当たりに実装するＭＯＳＦＥＴの数を多くすることができる。この結果、従来技術による平面的にＭＯＳＦＥＴが実装された回路よりも回路面積を小さくすることができ、また配線長を短くすることができる。配線長を短くすることができることにより、配線遅延時間が小さくなり、回路を高速に動作させることができる。
【００７９】
図２１は、ゲート絶縁膜に印加される電界とリーク電流の電流密度との関係を示す。横軸はゲート絶縁膜に印加される電界（ＭＶ／ｃｍ）であり、縦軸はリーク電流の電流密度（Ａ／ｃｍ２）である。そして、熱酸化により形成されたゲート絶縁膜（熱酸化膜：膜厚２０．７ｎｍ）、熱酸化により形成されたゲート絶縁膜（熱酸化膜：膜厚１５ｎｍ）、ラジカル酸化により形成されたゲート絶縁膜（ラジカル酸化膜：膜厚１８．４ｎｍ）、ラジカル酸化により形成されたゲート絶縁膜（ラジカル酸化膜：膜厚９．４ｎｍ）、及びラジカル窒化により形成されたゲート絶縁膜（ラジカル窒化膜：膜厚９．８ｎｍ）についてリーク電流の大きさを比較する。なお、ゲート電極直下におけるキャリアの濃度を規定する不純物の濃度（ｓｕｂｓｔｒａｔｅ ｉｎｊｅｃｔｉｏｎ）が１０−４ｃｍ−２である場合を示す。
【００８０】
図２１に示すように、ラジカル酸化膜のリーク電流は、熱酸化膜のリーク電流と概ね同等か、又は熱酸化膜のリーク電流より小さい。また、ラジカル窒化膜のリーク電流は、電界が約４（ＭＶ／ｃｍ）より大きい場合には膜厚が２０．７ｎｍの熱酸化膜のリーク電流より小さく、電界が約７（ＭＶ／ｃｍ）より大きい場合には膜厚が１５ｎｍの熱酸化膜のリーク電流より小さい。したがって、ラジカル酸化又はラジカル窒化によりゲート絶縁膜を形成した場合であっても、熱酸化によりゲート絶縁膜を形成した場合に比べて、より高性能なＭＯＳＦＥＴを形成することができる。
【００８１】
図２２は、ゲート電圧とゲート絶縁膜の寿命との関係を示す。横軸はゲート電圧であり、縦軸はＴＤＤＢ（酸化膜経時破壊)評価による半数のゲート絶縁膜が破壊されるまでの時間（寿命）である。そして、熱酸化により形成された熱酸化膜（Ｄｒｙ ＳｉＯ２）、及びラジカル窒化により形成されたラジカル窒化膜（Ｘｅ／ＮＨ３、Ａｒ／ＮＨ３、Ｋｒ／ＮＨ３）についての寿命を比較する。なお、熱酸化膜及びラジカル窒化膜の膜厚が２．４ｎｍである場合を示す。
【００８２】
図２２に示すように、ラジカル窒化膜は、熱酸化膜に比べて寿命が約３万倍になる場合がある。また、熱酸化膜（Ｄｒｙ ＳｉＯ２）の寿命と、キセノンプラズマによるラジカル窒化により形成されたラジカル窒化膜（Ｘｅ／ＮＨ３）の寿命とを例えば１０年に設定すると、熱酸化膜（Ｄｒｙ ＳｉＯ２）の場合にはゲート電圧として２．１Ｖを印加することができるのに対し、ラジカル窒化膜（Ｘｅ／ＮＨ３）の場合にはゲート電圧として３．０Ｖを印加することができる。したがって、ラジカル窒化によりゲート絶縁膜を形成した場合、熱酸化によりゲート絶縁膜を形成した場合に比べて、より動作速度が高速なＭＯＳＦＥＴを形成することができる。
【００８３】
図２３は、ゲート絶縁膜の耐圧を示す。縦軸はワイブル分布であり、横軸はゲート絶縁膜に印加する電界（Ｂｒｅａｋｄｏｗｎ Ｆｉｅｌｄ）（ＭＶ／ｃｍ）である。ここでは、所定の電圧を印加した場合に絶縁破壊が起きる確率が５０％であるときのワイブル分布を０とする。３．５ｎｍ、５．０ｎｍ、及び７．８ｎｍの３種類の膜厚について実験した結果、低電子温度クリプトンプラズマを用いてラジカル酸化により形成されたゲート絶縁膜は、３種類の膜厚のすべてにおいて、熱酸化により形成されたゲート絶縁膜と概ね同等の耐圧を示している。したがって、低電子温度（４００度）でも高品質なゲート絶縁膜を形成することができることが分かる。
【００８４】
図２４は、ゲート絶縁膜の膜厚と絶縁膜破壊までの電荷Ｑｂｄとの関係を示す。ここで、（破壊までの電荷Ｑｂｄ）＝（固定電流）×（破壊までの時間）であり、ゲート絶縁膜の信頼性指標のひとつである。横軸は実効的なゲート絶縁膜の膜厚であり、縦軸は歩留まり６３％となる場合の電荷Ｑｂｄである。そして、熱酸化により形成された熱酸化膜、及びラジカル酸化により形成されたラジカル酸化膜について比較する。
【００８５】
図２４に示すように、実効的なゲート絶縁膜の膜厚が小さい場合（Ｔｅｆｆ＜１００Ａ）、ラジカル酸化膜は、熱酸化膜に比べてＱｂｄ指標での信頼性が約１．５倍になる。これは、ラジカル酸化膜には、熱酸化膜よりも破壊されにくいことを意味する。したがって、ラジカル酸化によりゲート絶縁膜を形成した場合、熱酸化によりゲート絶縁膜を形成した場合に比べて、寿命が長いＭＯＳＦＥＴを形成することができる。
【００８６】
以上、実施形態を用いて本発明を説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。上記実施形態に、多様な変更又は改良を加えることができる。そのような変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【図面の簡単な説明】
【００８７】
【図１】半導体集積回路１０の構成を示す図である。
【図２】ＰＳＭ１２の構成を示す図である。
【図３】プログラマブルスイッチ１６の構成を示す図である。
【図４】メッシュ型の半導体集積回路１０をグラフ化したものを示す図である。
【図５】ツリー型の半導体集積回路をグラフ化したものを示す図である。
【図６】ツリー型の半導体集積回路をグラフ化したものを示す図である。
【図７】ノード数Ｎと配線数との関係を示す図である。
【図８】ノード数Ｎと最長経路との関係を示す図である。
【図９】８入出力のＰＳＭの平面図を示す図である。
【図１０】半導体集積回路１００の一例をグラフ化したものを示す図である。
【図１１】半導体集積回路１００の構成の一例を示す図である。
【図１２】半導体集積回路１００の構成の他の例を示す図である。
【図１３】ＰＳＭ１０２の構成の一例の断面図である。
【図１４】ＰＳＭ１０２の構成の他の例の断面図である。
【図１５】第１半導体層５００及び配線層５１４の平面図である。
【図１６】第２半導体層５０８及び配線層５１８の平面図である。
【図１７】半導体集積回路１００の構成の断面図である。
【図１８】半導体集積回路１００の構成の平面図である。
【図１９】半導体集積回路２００の一例をグラフ化したものを示す図である。
【図２０】半導体集積回路２００の構成の一例を示す図である。
【図２１】ゲート絶縁膜に印加される電界とリーク電流との関係を示す図である。
【図２２】ゲート電圧とゲート絶縁膜の寿命との関係を示す図である。
【図２３】ゲート絶縁膜の耐圧を示す図である。
【図２４】ゲート絶縁膜の膜厚と絶縁膜破壊までの電荷との関係を示す図である。
【符号の説明】
【００８８】
１００ 半導体集積回路
１０１ 入力信号線
１０２ ＰＳＭ
１０３ 出力信号線
１０４ ＣＬＢ
１０５ 入出力信号線
１０８ 下層ＰＳＭ
１１０ 上層ＰＳＭ
２００ 半導体集積回路
２０２ ＰＳＭ
２０４ ＰＳＭ
２０６ ＣＬＢ
２０８ 上層ＰＳＭ
２１０ 下層ＰＳＭ
２１２ 下層ＰＳＭ
２１４ 上層ＰＳＭ
４００ 第１半導体層
４０４ ＭＯＳＦＥＴ
４０６ ＭＯＳＦＥＴ
４０８ 第２半導体層
４１０ ＭＯＳＦＥＴ
４１２ ＭＯＳＦＥＴ
４１４ 配線層
４１６ 配線
５００ 第１半導体層
５０４ ＭＯＳＦＥＴ
５０６ ＭＯＳＦＥＴ
５０８ 第２半導体層
５１０ ＭＯＳＦＥＴ
５１２ ＭＯＳＦＥＴ
５１４ 配線層
５１６ 金属配線
５１８ 配線層
５２０ 金属配線
５２２ 第３半導体層
５２４ ＭＯＳＦＥＴ
５２６ ＭＯＳＦＥＴ
５２８ 配線層
５３０ 配線
６０１〜６０８ 信号線
７０１〜７２８ ＭＯＳＦＥＴ
８０１〜８０７ スルーホール
【特許請求の範囲】
【請求項１】
多層構造で構成される半導体集積回路であって、
複数の半導体層にそれぞれ形成された複数のトランジスタによって、複数の信号線の間をそれぞれスイッチングする第１スイッチブロックと、
前記複数の半導体層のそれぞれに形成され、前記複数の信号線のそれぞれに接続された複数の第１論理ブロックと
を備える半導体集積回路。
【請求項２】
前記第１スイッチブロックは、前記複数の信号線の間の接続形態を変更することができるプログラマブルスイッチブロックである
請求項１に記載の半導体集積回路。
【請求項３】
前記第１論理ブロックは、論理回路の動作を変更することができるプログラマブル論理ブロックである
請求項１に記載の半導体集積回路。
【請求項４】
前記第１スイッチブロックは、
前記第１半導体層に形成された複数の第１半導体層トランジスタと、
前記第２半導体層に形成された複数の第２半導体層トランジスタと
を有し、
前記複数の第１論理ブロックのうちの複数の第１半導体層論理ブロックは、前記第１半導体層に形成され、
前記複数の第１論理ブロックのうちの複数の第２半導体層論理ブロックは、前記第２半導体層に形成され、
前記複数の第１半導体層論理ブロックは、前記複数の第１半導体層トランジスタのいずれかによって相互に接続され、
前記複数の第２半導体層論理ブロックは、前記複数の第２半導体層トランジスタのいずれかによって相互に接続される
請求項１に記載の半導体集積回路。
【請求項５】
前記第１半導体層トランジスタのゲート絶縁膜の絶縁性と、前記第２半導体層トランジスタのゲート絶縁膜の絶縁性とは概ね同等である
請求項４に記載の半導体集積回路。
【請求項６】
前記第１半導体層論理ブロックと前記第２半導体層論理ブロックとは、前記第１半導体層トランジスタによって相互に接続される
請求項５に記載の半導体集積回路。
【請求項７】
デジタル信号を入力又は出力する前記第１半導体層論理ブロック及び前記第２半導体層論理ブロックは、前記複数の第１半導体層トランジスタのいずれかによって相互に接続され、
アナログ信号を入力又は出力する前記第１半導体層論理ブロック及び前記第２半導体層論理ブロックは、前記複数の第２半導体層トランジスタのいずれかによって相互に接続される
請求項５に記載の半導体集積回路。
【請求項８】
前記複数の第１半導体層論理ブロックと前記複数の第２半導体層論理ブロックとは、前記第１半導体層又は前記第２半導体層における同一の位置に形成される
請求項５に記載の半導体集積回路。
【請求項９】
前記複数の第１論理ブロックのそれぞれは、
複数の半導体層にそれぞれ形成された複数のトランジスタによって、複数の信号線の間をそれぞれスイッチングする第２スイッチブロックと、
前記複数の半導体層のそれぞれに形成され、前記複数の信号線のそれぞれに接続された複数の第２論理ブロックと
を有する請求項１に記載の半導体集積回路。
【請求項１０】
一の前記第１論理ブロックが有する前記第２スイッチブロックは、
前記複数の半導体層のうちの第１半導体層に形成された第１半導体層トランジスタと、
前記複数の半導体層のうちの前記第１半導体層の上層である第２半導体層に形成された第２半導体層トランジスタと
を有し、
前記一の第１論理ブロックが有する前記複数の第２論理ブロックのうちの第１半導体層論理ブロックは、前記第１半導体層に形成され、
前記一の第１論理ブロックが有する前記複数の第２論理ブロックのうちの第２半導体層論理ブロックは、前記第２半導体層に形成され、
前記第１半導体層トランジスタ又は前記第２半導体層トランジスタは、前記第１半導体層論理ブロックと前記第２半導体層論理ブロックとに接続された信号線の間をスイッチングし、
他の前記第１論理ブロックが有する前記第２スイッチブロックは、
前記複数の半導体層のうちの前記第２半導体層の上層である第３半導体層に形成された第３半導体層トランジスタと、
前記複数の半導体層のうちの前記第３半導体層の上層である第４半導体層に形成された第４半導体層トランジスタと
を有し、
前記他の第１論理ブロックが有する前記複数の第２論理ブロックのうちの第３半導体層論理ブロックは、前記第３半導体層に形成され、
前記他の第１論理ブロックが有する前記複数の第２論理ブロックのうちの第４半導体層論理ブロックは、前記第４半導体層に形成され、
前記第３半導体層トランジスタ又は前記第４半導体層トランジスタは、前記第３半導体層論理ブロックと前記第４半導体層論理ブロックとに接続された信号線の間をスイッチングし、
前記第１スイッチブロックは、
前記第１半導体層、前記第２半導体層、前記第３半導体層、及び前記第４半導体層のいずれかにそれぞれ形成された第１上位トランジスタ及び第２上位トランジスタ
を有し、
前記第１上位トランジスタ又は前記第２上位トランジスタは、前記一の第２スイッチブロックと前記他の第２スイッチブロックとに接続された信号線の間をスイッチングする
請求項９に記載の半導体集積回路。
【請求項１】
多層構造で構成される半導体集積回路であって、
複数の半導体層にそれぞれ形成された複数のトランジスタによって、複数の信号線の間をそれぞれスイッチングする第１スイッチブロックと、
前記複数の半導体層のそれぞれに形成され、前記複数の信号線のそれぞれに接続された複数の第１論理ブロックと
を備える半導体集積回路。
【請求項２】
前記第１スイッチブロックは、前記複数の信号線の間の接続形態を変更することができるプログラマブルスイッチブロックである
請求項１に記載の半導体集積回路。
【請求項３】
前記第１論理ブロックは、論理回路の動作を変更することができるプログラマブル論理ブロックである
請求項１に記載の半導体集積回路。
【請求項４】
前記第１スイッチブロックは、
前記第１半導体層に形成された複数の第１半導体層トランジスタと、
前記第２半導体層に形成された複数の第２半導体層トランジスタと
を有し、
前記複数の第１論理ブロックのうちの複数の第１半導体層論理ブロックは、前記第１半導体層に形成され、
前記複数の第１論理ブロックのうちの複数の第２半導体層論理ブロックは、前記第２半導体層に形成され、
前記複数の第１半導体層論理ブロックは、前記複数の第１半導体層トランジスタのいずれかによって相互に接続され、
前記複数の第２半導体層論理ブロックは、前記複数の第２半導体層トランジスタのいずれかによって相互に接続される
請求項１に記載の半導体集積回路。
【請求項５】
前記第１半導体層トランジスタのゲート絶縁膜の絶縁性と、前記第２半導体層トランジスタのゲート絶縁膜の絶縁性とは概ね同等である
請求項４に記載の半導体集積回路。
【請求項６】
前記第１半導体層論理ブロックと前記第２半導体層論理ブロックとは、前記第１半導体層トランジスタによって相互に接続される
請求項５に記載の半導体集積回路。
【請求項７】
デジタル信号を入力又は出力する前記第１半導体層論理ブロック及び前記第２半導体層論理ブロックは、前記複数の第１半導体層トランジスタのいずれかによって相互に接続され、
アナログ信号を入力又は出力する前記第１半導体層論理ブロック及び前記第２半導体層論理ブロックは、前記複数の第２半導体層トランジスタのいずれかによって相互に接続される
請求項５に記載の半導体集積回路。
【請求項８】
前記複数の第１半導体層論理ブロックと前記複数の第２半導体層論理ブロックとは、前記第１半導体層又は前記第２半導体層における同一の位置に形成される
請求項５に記載の半導体集積回路。
【請求項９】
前記複数の第１論理ブロックのそれぞれは、
複数の半導体層にそれぞれ形成された複数のトランジスタによって、複数の信号線の間をそれぞれスイッチングする第２スイッチブロックと、
前記複数の半導体層のそれぞれに形成され、前記複数の信号線のそれぞれに接続された複数の第２論理ブロックと
を有する請求項１に記載の半導体集積回路。
【請求項１０】
一の前記第１論理ブロックが有する前記第２スイッチブロックは、
前記複数の半導体層のうちの第１半導体層に形成された第１半導体層トランジスタと、
前記複数の半導体層のうちの前記第１半導体層の上層である第２半導体層に形成された第２半導体層トランジスタと
を有し、
前記一の第１論理ブロックが有する前記複数の第２論理ブロックのうちの第１半導体層論理ブロックは、前記第１半導体層に形成され、
前記一の第１論理ブロックが有する前記複数の第２論理ブロックのうちの第２半導体層論理ブロックは、前記第２半導体層に形成され、
前記第１半導体層トランジスタ又は前記第２半導体層トランジスタは、前記第１半導体層論理ブロックと前記第２半導体層論理ブロックとに接続された信号線の間をスイッチングし、
他の前記第１論理ブロックが有する前記第２スイッチブロックは、
前記複数の半導体層のうちの前記第２半導体層の上層である第３半導体層に形成された第３半導体層トランジスタと、
前記複数の半導体層のうちの前記第３半導体層の上層である第４半導体層に形成された第４半導体層トランジスタと
を有し、
前記他の第１論理ブロックが有する前記複数の第２論理ブロックのうちの第３半導体層論理ブロックは、前記第３半導体層に形成され、
前記他の第１論理ブロックが有する前記複数の第２論理ブロックのうちの第４半導体層論理ブロックは、前記第４半導体層に形成され、
前記第３半導体層トランジスタ又は前記第４半導体層トランジスタは、前記第３半導体層論理ブロックと前記第４半導体層論理ブロックとに接続された信号線の間をスイッチングし、
前記第１スイッチブロックは、
前記第１半導体層、前記第２半導体層、前記第３半導体層、及び前記第４半導体層のいずれかにそれぞれ形成された第１上位トランジスタ及び第２上位トランジスタ
を有し、
前記第１上位トランジスタ又は前記第２上位トランジスタは、前記一の第２スイッチブロックと前記他の第２スイッチブロックとに接続された信号線の間をスイッチングする
請求項９に記載の半導体集積回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【公開番号】特開２００６−３２７３１（Ｐ２００６−３２７３１Ａ）
【公開日】平成１８年２月２日（２００６．２．２）
【国際特許分類】
【出願番号】特願２００４−２１０６９８（Ｐ２００４−２１０６９８）
【出願日】平成１６年７月１６日（２００４．７．１６）
【出願人】（３９０００５１７５）株式会社アドバンテスト (1,005)
【出願人】（５０４１５７０２４）国立大学法人東北大学 (2,297)
【Ｆターム（参考）】
【公開日】平成１８年２月２日（２００６．２．２）
【国際特許分類】
【出願日】平成１６年７月１６日（２００４．７．１６）
【出願人】（３９０００５１７５）株式会社アドバンテスト (1,005)
【出願人】（５０４１５７０２４）国立大学法人東北大学 (2,297)
【Ｆターム（参考）】
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