コンピューティングのアーキテクチャは、ナノメートルスケールのクロスバースイッチ(100)を含み、これらナノメートルスケールのクロスバースイッチ(100)は、ナノメートルスケールのクロスバースイッチ(100)において論理値をインピーダンスとして符号化する一連のパルスに応答して論理関数を実行するように構成されている。
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【課題】 発熱した半導体素子を効率良く冷却したり、その半導体素子から伝わる熱を速やかに外部に放熱できる半導体装置を提供する。
【解決手段】 半導体装置は、主表面１ａを有する半導体基板１と、主表面１ａ上に形成され、主表面１ａに設けられた半導体素子を覆う層間絶縁膜２と、層間絶縁膜２に形成され、冷却用流体が流れる冷却路３とを備える。冷却路３は、層間絶縁膜２の内部を循環するように形成されている。冷却路３は、冷却用流体が供給される一方端４と、冷却用流体が排出される他方端５とを含む。 （もっと読む）

【課題】 集積回路（ＩＣ）ダイ素子が積層されたハイブリッド型の再構成可能なプロセッサモジュールを提供する。
【解決手段】 本明細書に開示する一実施形態に係る再構成可能なプロセッサモジュールは、薄いマイクロプロセッサダイ素子、メモリダイ素子および／またはＦＰＧＡダイ素子が積層され、ダイの厚み方向に貫通しているコンタクトによりこれらのダイ素子が相互接続される構造を持つとしてもよい。このようなプロセッサモジュールは、マイクロプロセッサとＦＰＧＡ間でのデータ共有化速度を大幅に上げることができ、完成アセンブリの歩留まりを改善すると同時に完成アセンブリの製造コストを削減するという効果を奏する。 （もっと読む）

集積回路（「ＩＣ」）製作におけるタイミングドリブンの形状クロージャのためのシステム及び方法が提供される。これらの統合設計製造工程（「ＩＤＭＰ」）は、ＩＣ製作のタイミング及びジオメトリ検証工程の情報をＩＣ設計に統合するデルタフローを含む。デルタフローは、回路特徴パラメータに関する差分情報を処理するためのデルタ−ジオメトリタイミング予測工程及び／又はデルタ−タイミング形状予測工程を含むインクリメンタルフローである。デルタフローは、回路特徴パラメータに対応する差分又はデルタ情報を用いてＩＣ設計を独自に再特徴付けする。デルタフローは、新しい回路特徴パラメータを生成する必要がなく、更にＩＣ設計の全ての情報を再処理することを必要とせずに、デバイス及び相互接続構造部の対応するパラメータを強調又は再特徴付けするデルタ出力（インクリメンタルの）を提供する。 （もっと読む）

半導体装置（１０）は、ワイヤボンディングのために周囲に多数のボンド・パッド（２４）を有する。半導体装置（１０）は、モジュール（１２）およびその他の回路を有するが、モジュール（１２）は検査のために他の回路よりも遥かに長い時間を必要とする。比較的少数のボンド・パッド（２０）、モジュール・ボンド・パッド（２０）が、少なくとも部分的に、内蔵自己検査（ＢＩＳＴ）（１６）回路を有する半導体装置によるモジュール検査のために必要である。これらのモジュール・ボンド・パッド（２２）の機能性は、半導体装置（１０）の上面上および内部に二重化されており、モジュール検査パッド（２２）は周辺のボンド・パッド（２４）よりも遥かに大きい。検査のために大きなパッド（２２）を有することにより、プローブ・ニードルを長くすることができ、したがって並行検査機能が向上する。機能性の二重化は、モジュール・ボンド・パッド（２０）およびモジュール検査パッド（２２）が互いに短絡しなくてよいように、検査パッド・インターフェースを介して達成する。
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【課題】 ある機能ブロック内の回路に間違いがあった場合における予備素子への配線切り替えを簡単に行うことができるようにするとともに、予備素子への配線長もできるだけ短くできるようにする。
【解決手段】 機能ブロック２ａ〜２ｆ内の回路に間違いがあったときに代用する予備素子１１〜１６を、機能ブロック２ａ〜２ｆ間のデッドスペース１００ではなく、機能ブロック２ａ〜２ｆ内に配置することにより、ある機能ブロック内の回路に間違いがあった場合における予備素子への配線の際に、他の機能ブロックが邪魔になることがないようにするとともに、同じ機能ブロック内で配線することによって予備素子への配線長も短くできるようにする。さらに、既に拡散工程が済んでいる機能ブロック２ａ〜２ｆに予備素子を配置することで、メタル配線の工程から作業を開始すれば良いようにする。 （もっと読む）