【課題】半導体装置の内部回路に使用する銅配線と同時に形成可能な銅配線を備え、半導体基板にダメージを与えることなくヒューズの切断が可能であり、しかも、ヒューズ用配線間の間隔を十分に狭くでき、小面積に配置できるヒューズ素子構造を提供する。
【解決手段】各ヒューズ配線１ａ、１ｂ、１ｃ、１ｄが、赤外波長領域のレーザー光線を照射することにより切断される切断用ヒューズ配線２０１、２０２、２０３、２０４と銅配線２０５、２０６、２０７、２０８とを備え、切断用ヒューズ配線と銅配線とが接続され、切断用ヒューズ配線と平面視で重なり合わない銅配線上に位置するレーザー反射領域２と、銅配線と平面視で重なり合わない切断用ヒューズ配線上に位置する切断配線領域３とを有し、中央ヒューズ配線１ｃでは、切断配線領域３の両側に隣り合うヒューズ配線１ｂ、１ｄのレーザー反射領域２が配置されているヒューズ素子構造１０とする。 （もっと読む）

【課題】半導体装置の経時的な絶縁破壊寿命を高精度で予測することができる設計支援装置およびそれを用いた半導体装置の製造方法を提供する。
【解決手段】設計支援装置１００は、設計パターンデータ入力部８１０と、工程ばらつき入力部８２０と、工程ばらつきの実現値生成部８５４と、最小間隔算出部８５５と、絶縁破壊時間の累積分布関数確定部８５６と、絶縁破壊時間の実現値生成部８５７とを備えている。工程ばらつきおよび絶縁破壊時間のそれぞれの実現値はモンテカルロ法により生成される。最小間隔算出部８５５は、工程ばらつきの実現値に基づいてビアパターンと配線パターンとの最小間隔を算出する。 （もっと読む）

【課題】実施例は、ダミーパターン間のオーバーラップが可能な新しい模様のダミーパターンを提供することができる半導体素子及びその製造方法を提供することを目的とする。
【解決手段】実施例による半導体素子は、基板上に形成された第１ダミーパターンと、前記第１ダミーパターンとオーバーラップされるように形成された第２ダミーパターンと、及び前記第１ダミーパターンと前記第２ダミーパターンとを電気的に連結するように形成された第３ダミーパターンとを含むことを特徴とする。 （もっと読む）

【課題】半導体素子及びその製造方法を提供する。
【解決手段】基板上に形成された第１メインパターンと、第１メインパターンの形成された層に、第１メインパターンと平行な方向に形成された第１ダミーパターンとを含む半導体素子とした。これにより、メタル層別に、メインパターン形態と方向性を考慮してダミーパターンが挿入され、より多くのダミーパターンが挿入されるようにし、パターンの密度を高める。また、メインパターンと同じ方向にダミーパターンを形成することによって、パターンの均一性をより高め、パターンの均一性確保によって各パターンのＣＤ（Ｃｒｉｔｉｃａｌ Ｄｉａｍｅｔｅｒ）の一定化を図り、かつ、メインパターンと同じ方向にダミーパターンを形成することによって、メインパターンとダミーパターンの方向性の規則性によって設計工程及び製造工程の単純化を図る。 （もっと読む）

【課題】より微細化された半導体装置に対して、回路セルを適切に動作させるための電源配線を有しつつ、チップ面積の増加を抑制する半導体装置を提供する。
【解決手段】複数の基本セルが配置されるセル配置領域と、基本電源配線とを備える半導体装置を構成する。ここにおいて、そのセル配置領域には、基本電源配線に接続されるプリミティブセル（２）と、基本電源配線に接続される高消費電流セル（３）とを配置する。また、プリミティブセル（２）に第１電流（Ｉ２）を供給する複数の通常電源スイッチセル（４）を、セル配置領域に規則的に配置する。そして、高消費電流セル（３）に所定の電流（Ｉ１）が流れるように構成された電源スイッチ付電源強化セル（５）を高消費電流セル（３）の近傍に配置する。 （もっと読む）

【課題】デュアルダマシン（Dual-Damascene）法を用いた多層Ｃｕ配線の形成工程を簡略化する。
【解決手段】層間絶縁膜４５上に形成したフォトレジスト膜５１をマスクにして層間絶縁膜４５をドライエッチングし、層間絶縁膜４５の中途部に形成したストッパ膜４６の表面でエッチングを停止することによって配線溝５２、５３を形成する。ここで、ストッパ膜４６を光反射率の低いＳｉＣＮ膜によって構成し、フォトレジスト膜５１を露光する際の反射防止膜として機能させることにより、フォトレジスト膜５１の下層に反射防止膜を形成する工程が不要となる。 （もっと読む）

【課題】面積効率を高めることが可能な半導体装置を提供すること。
【解決手段】所定層に形成された複数の導電体領域と、所定層の上層である絶縁層に形成され、少なくとも複数の導電体領域以外の領域を覆う絶縁膜領域と、絶縁膜領域に沿って形成され、複数の導電体領域間を接続する接続用配線と、を有する。 （もっと読む）

【課題】 パターンの面積率を所定値以上に確保しつつ電圧降下対策が施された半導体装置、およびその半導体装置の設計方法を提供する。
【解決手段】 本発明の半導体装置設計方法及び半導体装置は、配線層の空き領域に面積率達成の目的で挿入されるダミーメタルをＶＤＤまたはＶＳＳの電源配線に２箇所以上で接続することで、電源配線の補強を図りつつ、所定の面積率の達成を可能にする。 （もっと読む）

【課題】ヒューズ素子の配置に必要な平面積を減少させることができ、ヒューズ素子を高密度で配置することができるヒューズ素子構造および半導体装置を提供する。
【解決手段】絶縁層６に形成された穴２と、前記穴２の内壁に形成された抵抗値可変材料層１１と、前記抵抗値可変材料層１１を覆って形成された基準電源配線層３と、一方の端部が外部と導電接続され、他方の端部１３ａが前記内壁に露出されて前記抵抗値可変材料層１１に接触された複数の引き出し配線１３とを備えたヒューズ素子構造１０ａとする。 （もっと読む）

【課題】マスク修正等を行わず、簡単な処置で半導体集積回路の追加修正を行えるものとする。
【解決手段】多層メタル配線層と、スタンダードセル１１と、ＰＭＯＳトランジスタＭ１及びＮＭＯＳトランジスタＭ２を含んだフィラーセル６１と、を備える半導体集積回路において、フィラーセル６１は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタＭ２のレイアウト形状をそのままにして、前記ＰＭＯＳトランジスタＭ１のゲート端子とドレイン端子とソース端子、及び、ＮＭＯＳトランジスタＭ２のゲート端子とドレイン端子とソース端子の接続を、多層メタル配線層の配線の修正で変更可能なレイアウトパターンを備える。 （もっと読む）

【課題】ＤＲＣレイアウト検証時に、複数の設計基準が存在する図形の包含関係を検証できるレイアウト作成装置、レイアウト作成方法及び半導体装置製造方法を提供する。
【解決手段】論理回路図を設計する論理回路図設計部３０と、レイアウトデータを作成し、且つ、検証用図形作成用データを生成するレイアウト設計部４０と、前記レイアウトデータにおいて素子及び素子間の接続が正確か否かを照合確認する論理接続検証部６０と、前記レイアウトデータが設計ルールを満たすか否かを照合確認するルール・チェック部７０と、検証用図形を作成する検証図形生成部８０と、前記レイアウトデータが設計ルールを満たすか否かを照合確認する図形検証部９０と、前記論理接続検証部３０、前記ルール・チェック部７０及び前記図形検証部９０におけるすべての検証に合格したレイアウトデータを出力するデータ出力部２００と、を有する半導体集積回路のレイアウト作成装置２０。 （もっと読む）

【課題】書き込み時の消費電力が小さく、読み出し専用の記憶装置のメモリ素子に用いられるアンチヒューズを提供する。
【解決手段】アンチヒューズは、第１導電層１１と、第１導電層１１上に非晶質シリコン膜１３と絶縁膜１４とを交互に積層した２層以上の多層膜２０と、多層膜２０上に第２導電層１２を有する。第１導電層１１と第２導電層１２の間に電圧を印加して、多層膜２０の抵抗を低下させることで、メモリ素子にデータを書き込む。第１導電層１１と第２導電層１２の間に非晶質シリコン１３よりも抵抗が高い絶縁膜１４を形成することで、書き込み時にアンチヒューズに流れる電流が低減される。 （もっと読む）

【課題】コア領域を複数の機能ブロックに分割し、分割した機能ブロックごとに電力供給および電力遮断することにより低電力化を実現できる半導体装置において、コア領域に形成されている回路を動作させる動作電圧の変動を小さくできる技術を提供する。
【解決手段】半導体チップＣＨＰに形成されているコア領域ＣＲを複数の機能ブロックＡ〜機能ブロックＦに分離する。分離している各機能ブロックＡ〜機能ブロックＦの境界に複数の電源スイッチＳＷを配列した電源スイッチ列ＳＷＬを配置する。この電源スイッチＳＷは、各機能ブロックＡ〜機能ブロックＦへの基準電位の供給および停止を制御する機能を有している。そして、本発明の特徴は、電源スイッチ列ＳＷＬの真上に基準パッドＶＳＳＰＤを配置する点にある。これにより、基準パッドＶＳＳＰＤと電源スイッチＳＷとを接続する配線が短くなる。 （もっと読む）

【課題】 インダクタを組み込んだ改善された静電放電（ＥＳＤ）回路構造体を提供する。
【解決手段】 回路（例えば、静電放電（ＥＳＤ）回路）、設計方法、及び、設計システムの実施形態が開示される。回路において、ＥＳＤデバイスが第１の金属レベル（例えば、Ｍ１）に配線接続される。第１の金属レベルの上の第２の金属レベル（例えば、Ｍ５）内にインダクタが形成され、ＥＳＤデバイスの上に配置され、このＥＳＤデバイスに単一の垂直ビア・スタックによって並列に電気的に接続される。インダクタは、所与の適用周波数に対して、ＥＳＤデバイスのキャパシタンス値を無効化するように構成される。インダクタのクォリティ・ファクタは、第２の金属レベルと第１の金属レベルとの間の第３の金属レベル（例えば、Ｍ３）に、誘導結合を最小にするためのシールドを設けることにより最適化される。シールド内の開口部はビア・スタックがその中を貫通できるようにし、サイズ・スケーリング及びＥＳＤロバスト性の改善にたいしてＱファクタの減少をトレードオフする。 （もっと読む）

【課題】 設計コストと設計時間を節約しつつ、性能的に優れた三次元集積回路を設計する。
【解決手段】 二次元レイアウトデータから三次元レイアウトデータを作成する三次元集積回路設計方法であって、半導体基板上に形成される回路の二次元レイアウトデータを、それぞれ異なる層に配置可能な複数のレイアウトブロックデータに分割し、上下に隣接配置される層のそれぞれに配置されるブロックデータのうち一方を裏表に反転したブロックデータを生成し（４）、上下に重ね合わされる複数の層上に、反転されたブロックデータと反転されていないブロックデータとを交互に配置し、回路内で複数のブロックデータに含まれて複数の層に跨る配線のなかから、遅延又は配線の長さを優先して少なくとも１本選び、選んだ配線を上下の層を接続するビアを通じて再配置する（３ａ，４ａ）。 （もっと読む）

【課題】複数の接続孔を用いて配線間を接続する半導体装置において、信頼性を向上させる。
【解決手段】第１の絶縁膜８上及び第１の配線１０ａ上に形成された第２の絶縁膜１１と、第２の絶縁膜１１に形成されており、第１の配線１０ａの上方を通る溝１２ａと、溝１２ａの底部に位置していて第１の配線１０ａ上に配置された第１の接続孔及び第２の接続孔１２ｂと、溝１２ａ、並びに第１の接続孔及び第２の接続孔１２ｂに埋め込まれた第２の配線１３ａとを具備する、第２の配線１３ａは、第１の配線１０ａとは同一長さにおける抵抗値が異なり、第２の接続孔は第１の配線１０ａ又は第２の配線１３ａの幅方向において第１の接続孔と異なる位置に配置されている。 （もっと読む）

【課題】従来の半導体装置においては、配線の伝送特性が不安定となってしまう。
【解決手段】半導体装置１は、高周波配線１０、ダミー導体パターン２０、配線３０、およびダミー導体パターン４０を備えている。高周波配線１０の近傍には、ダミー導体パターン２０が配置されている。配線３０の近傍には、ダミー導体パターン４０が配置されている。高周波配線１０とダミー導体パターン２０との間の距離の最小値ｄ１は、配線３０とダミー導体パターン４０との間の距離の最小値ｄ２よりも大きい。 （もっと読む）

【課題】チップ面積の増加を抑えつつ、半導体集積回路のエレクトロマイグレーション耐性を向上させる。
【解決手段】セルＶＤＤ配線２０およびセルＶＳＳ配線２１は、互いに平行に配線され、論理セル１０、１１、１２を含むスタンダードセルに電流を供給する。上層ＶＤＤ配線３０および上層ＶＳＳ配線３１は、セルＶＤＤ配線２０およびセルＶＳＳ配線２１よりも上層に、それらに対して垂直に配線されている。上層ＶＤＤ配線３０は、セルＶＤＤ配線２０とスタックドビア４０によって接続され、上層ＶＳＳ配線３１は、セルＶＳＳ配線２１とスタックドビア４０によって接続されている。セルＶＤＤ配線２０は、上層ＶＤＤ配線３０と重なる領域であって、スタックドビア４０が配置された部分を含む領域に、上層ＶＤＤ配線３０および上層ＶＳＳ配線３１と重ならない領域の幅よりも幅が広い幅広部分を有する。 （もっと読む）

【課題】本発明は、配線変更によるタイミング修正におけるダミーメタル変更の影響を低減し、効率的なレイアウト修正方法を提供することを目的とする。
【解決手段】ダミーメタルを含む回路のタイミング検証を行い、タイミング検証によりタイミング違反が検出された場合に回路のレイアウトを修正するレイアウト修正方法は、ダミーメタルにコストを設定し、コストを考慮しながらダミーメタルを含む回路の配線の配置を変更する各段階を含むことを特徴とする。 （もっと読む）

【課題】配線を絶縁分離する絶縁膜のアスペクト比が大きくなると、配線の不良（配線抵抗の上昇や配線間の絶縁耐圧の低下）が発生するという問題があった。
【解決手段】半導体装置１は、層間絶縁膜１０上に形成された低誘電率膜１４を含む絶縁膜１８と、絶縁膜１８に形成された配線溝２６内に形成された配線２４を有している。２本の配線２４は、長さＬを有している。２本の配線２４の間に挟まれ、かつ、２本の配線２４に接している部分の絶縁膜１８ａは、高さＨ、長さＬ、幅Ｗを有している。絶縁膜１８ａは、配線２４と接する側壁面を有しており、絶縁膜１８ａのアスペクト比Ｙと絶縁膜１８ａの側壁面の面積Ｘ［ｎｍ^２］とが、Ｙ≦−２．９×１０^−７・Ｘ+９．４９なる関係を満たすように設定されている。 （もっと読む）