半導体装置及びその製造方法
【課題】複数の接続孔を用いて配線間を接続する半導体装置において、信頼性を向上させる。
【解決手段】第１の絶縁膜８上及び第１の配線１０ａ上に形成された第２の絶縁膜１１と、第２の絶縁膜１１に形成されており、第１の配線１０ａの上方を通る溝１２ａと、溝１２ａの底部に位置していて第１の配線１０ａ上に配置された第１の接続孔及び第２の接続孔１２ｂと、溝１２ａ、並びに第１の接続孔及び第２の接続孔１２ｂに埋め込まれた第２の配線１３ａとを具備する、第２の配線１３ａは、第１の配線１０ａとは同一長さにおける抵抗値が異なり、第２の接続孔は第１の配線１０ａ又は第２の配線１３ａの幅方向において第１の接続孔と異なる位置に配置されている。
【解決手段】第１の絶縁膜８上及び第１の配線１０ａ上に形成された第２の絶縁膜１１と、第２の絶縁膜１１に形成されており、第１の配線１０ａの上方を通る溝１２ａと、溝１２ａの底部に位置していて第１の配線１０ａ上に配置された第１の接続孔及び第２の接続孔１２ｂと、溝１２ａ、並びに第１の接続孔及び第２の接続孔１２ｂに埋め込まれた第２の配線１３ａとを具備する、第２の配線１３ａは、第１の配線１０ａとは同一長さにおける抵抗値が異なり、第２の接続孔は第１の配線１０ａ又は第２の配線１３ａの幅方向において第１の接続孔と異なる位置に配置されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の接続孔を用いて配線間を接続する半導体装置及びその製造方法に関する。特に本発明は、信頼性を向上させた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置のデザインルールの微細化及び集積度向上に伴い、半導体装置の配線の微細化及び多層化が進んでいる。微細化が非常に進んでいる半導体装置（特に論理回路系の半導体装置）において、配線を伝わる信号の速度は、配線抵抗と配線間容量に依存しているが、配線を伝わる信号の速度低下が半導体装置全体の信号遅延の主たる要因であることから、配線抵抗や接続孔抵抗を低減することは重要である。
【０００３】
多層配線技術において、配線層間は、層間絶縁膜に形成された接続孔を介して接続されている。配線がＡｌ合金配線で形成されている場合、接続孔にはタングステンが埋め込まれていた。この半導体装置において、タングステンプラグはＡｌ合金配線に対して抵抗が非常の大きかった。このため、複数の接続孔を用いて配線間を接続する場合、特定の接続孔を流れる電流量が他の接続孔を流れる電流量より大きくなることはほとんど無かった。
【０００４】
近年、配線の抵抗を下げることを目的として、配線に銅を用いた半導体装置が出てきている。図６（Ａ）は、このような半導体装置の製造方法を説明するための断面図であり、図６（Ｂ）は図６（Ａ）の状態における半導体装置の平面図である。図６（Ａ）は図６（Ｂ）のＡ−Ａ´断面に相当する。
【０００５】
まず、シリコン基板１００、素子分離膜１０２、及びシリコン基板１００に形成されたトランジスタ１０３それぞれの上方に層間絶縁膜１０８を形成する。次いで、層間絶縁膜１０８に形成された溝及び接続孔内に、バリアメタル膜１１０ｂ及びＣｕ配線１１０ａを埋め込む。Ｃｕ配線１１０ａは、図示しない配線及びトランジスタ１０３上に位置するタングステンプラグ１０４を介して、トランジスタ１０３に電気的に接続する。
【０００６】
次いで、層間絶縁膜１０８上に層間絶縁膜１１１を形成し、層間絶縁膜１１１に複数の接続孔１１２ｂ及び溝１１２ａを形成する。接続孔１１２ｂは溝１１２ａの端部の底面に形成されており、Ｃｕ配線１１０ａ上に位置している。溝１１２ａの延伸方向はＣｕ配線１１０ａの延伸方向と同一方向であり、複数の接続孔１１２ｂは、溝１１２ａの延伸方向に沿って配置されており、溝１１２ａの幅方向の位置は略同一である（例えば特許文献１参照）。
【０００７】
次いで、溝１１２ａ内及び複数の接続孔１１２ｂ内に、バリアメタル膜１１３ｂ及びＣｕ配線１１３ａを埋め込む。Ｃｕ配線１１３ａは、複数の接続孔１１２ｂ内に埋め込まれた部分それぞれでＣｕ配線１１０ａに電気的に接続している。またＣｕ配線１１３ａの単位長さあたりの抵抗値は、Ｃｕ配線１１０ａの単位長さあたりの抵抗値より小さい状況が必ずある。
【０００８】
図７は、Ｃｕ配線１１３ａとＣｕ配線１１０ａの接続部分の等価回路を示している。上記したように、複数の接続孔１１２ｂは、溝１１２ａすなわちＣｕ配線１１０ａ，１１３ａの延伸方向に沿って配置されているため、いずれの接続孔１１２ｂを電流が流れるかによって、Ｃｕ配線１１３ａ及びＣｕ配線１１０ａの実効長が異なってくる。具体的には、図６及び図７の例において、電流が図中左側の接続孔１１２ｂを通った場合、電流が図中右側の接続孔１１２ｂを通った場合と比較して、Ｃｕ配線１１３ａの実効長が短くなり、その代わりにＣｕ配線１１０ａの実効長が長くなる。
【０００９】
また、Ｃｕ配線１１３ａの単位長さあたりの抵抗値は、Ｃｕ配線１１０ａの単位長さあたりの抵抗値より小さい。従って、電流は、Ｃｕ配線１１０ａの実効長がなるべく短くなるように流れてしまい、その結果、複数の接続孔１１２ｂ相互間において、電流量が異なってくる。
【００１０】
【特許文献１】特開２００４−３１４３９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
上記したように、従来の半導体装置では、配線の端部に複数の接続孔を形成する場合、これら接続孔を、配線の延伸方向に沿って配置し、幅方向における位置は略同一であった。このような構造において、上下の配線で単位長さあたりの抵抗値が異なる場合、接続孔相互間において流れる電流量が異なってくる。この場合、電流量が多い接続孔において、エレクトロマイグレーションに起因した劣化が激しくなり。半導体装置の信頼性の劣化の原因になっていた。
【００１２】
本発明は上記のような事情を考慮してなされたものであり、その目的は、複数の接続孔を用いて配線間を接続する場合に、信頼性を向上させた半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１３】
上記課題を解決するため、本発明に係る半導体装置は、半導体基板の上又は上方に位置する第１の絶縁膜と、
前記第１の絶縁膜に埋め込まれた第１の配線と、
前記第１の絶縁膜上及び前記第１の配線上に形成された第２の絶縁膜と、
前記第２の絶縁膜に形成され、前記第１の配線上に配置された第１の接続孔及び第２の接続孔と、
前記第２の絶縁膜に形成されており、底部の一部が前記第１の接続孔及び前記第２の接続孔それぞれに繋がり、かつ前記第１の配線と同一方向に延伸する溝と、
前記溝、前記第１の接続孔、及び前記第２の接続孔に埋め込まれた第２の配線と、
を具備し、
前記第２の配線は、前記第１の配線とは同一長さにおける抵抗値が異なり、
前記第１の接続孔及び前記第２の接続孔によって形成される列は、前記第１の配線の幅方向と略平行である。
【００１４】
この半導体装置によれば、前記第１の接続孔及び前記第２の接続孔によって形成される列は、前記第１の配線の幅方向と略平行であるため、前記第１の接続孔及び前記第２の接続孔相互間で流れる電流量が異なってくることを抑制できる。従って、前記第１の接続孔及び前記第２の接続孔のいずれかにおいて、エレクトロマイグレーションに起因した劣化が激しくなることを抑制でき、その結果、前記半導体装置の信頼性を向上できる。
【００１５】
本発明に係る他の半導体装置は、半導体基板の上又は上方に位置する第１の絶縁膜と、
前記第１の絶縁膜に埋め込まれた第１の配線と、
前記第１の絶縁膜上及び前記第１の配線上に形成された第２の絶縁膜と、
前記第２の絶縁膜に形成され、前記第１の配線上に配置された第１の接続孔及び第２の接続孔と、
前記第２の絶縁膜に形成されており、底部の一部が前記第１の接続孔及び前記第２の接続孔それぞれに繋がり、かつ前記第１の配線と同一方向に延伸する溝と、
前記溝、前記第１の接続孔、及び前記第２の接続孔に埋め込まれた第２の配線と、
を具備し、
前記第２の配線は、前記第１の配線とは同一長さにおける抵抗値が異なり、
前記第２の接続孔は、前記第１の接続孔に対して、前記第１の配線の幅方向にずれて配置されている。
【００１６】
本発明に係る他の半導体装置は、半導体基板の上又は上方に位置する第１の絶縁膜と、
前記第１の絶縁膜に埋め込まれた第１の配線と、
前記第１の絶縁膜上及び前記第１の配線上に形成された第２の絶縁膜と、
前記第２の絶縁膜に形成され、前記第１の配線上に配置された第１の接続孔及び第２の接続孔と、
前記第２の絶縁膜に形成されており、底部の一部が前記第１の接続孔及び前記第２の接続孔それぞれに繋がり、かつ前記第１の配線に対して斜めに延伸する溝と、
前記溝、前記第１の接続孔、及び前記第２の接続孔に埋め込まれた第２の配線と、
を具備し、
前記第２の配線は、前記第１の配線とは同一長さにおける抵抗値が異なり、
前記第２の接続孔は、前記第１の接続孔に対して、前記第１の配線と前記第２の配線のうち幅が広い方の幅方向にずれて配置されている。
【００１７】
前記第２の配線は、例えば、前記第１の配線と略同一の材料で構成され、前記第１の配線と厚さが異なる。
【００１８】
本発明に係る半導体装置の製造方法は、半導体基板の上又は上方に位置する第１の絶縁膜に溝を形成し、該溝に第１の配線を埋め込む工程と、
前記第１の絶縁膜上及び前記第１の配線上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜に、前記第１の配線上に配置された第１の接続孔及び第２の接続孔、並びに、第１の接続孔及び第２の接続孔にそれぞれ繋がり、且つ、前記第１の配線と同一方向に延伸していて前記第１の配線の上方を通る溝を形成する工程と、
前記溝、並びに、前記第１の接続孔及び前記第２の接続孔に埋め込まれた第２の配線を形成する工程と、
を具備し、
前記第２の配線は、前記第１の配線と同一長さにおける抵抗値が異なり、
前記第１の接続孔及び前記第２の接続孔を形成する工程において、前記第１の接続孔及び前記第２の接続孔によって形成される列を、前記第１の配線の幅方向と略平行にする。
【００１９】
本発明に係る他の半導体装置の製造方法は、半導体基板の上又は上方に位置する第１の絶縁膜に溝を形成し、該溝に第１の配線を埋め込む工程と、
前記第１の絶縁膜上及び前記第１の配線上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜に、前記第１の配線上に配置された第１の接続孔及び第２の接続孔、並びに、第１の接続孔及び第２の接続孔にそれぞれ繋がり、且つ、前記第１の配線と同一方向に延伸していて前記第１の配線の上方を通る溝を形成する工程と、
前記溝、並びに、前記第１の接続孔及び前記第２の接続孔に埋め込まれた第２の配線を形成する工程と、
を具備し、
前記第２の配線は、前記第１の配線と同一長さにおける抵抗値が異なり、
前記第１の接続孔及び前記第２の接続孔を形成する工程において、前記第２の接続孔の位置を、前記第１の配線又は前記第２の配線の幅方向にずらす。
【００２０】
本発明に係る他の半導体装置の製造方法は、半導体基板の上又は上方に位置する第１の絶縁膜に溝を形成し、該溝に第１の配線を埋め込む工程と、
前記第２の絶縁膜に、前記第１の配線上に配置された第１の接続孔及び第２の接続孔、並びに、第１の接続孔及び第２の接続孔にそれぞれ繋がり、且つ、前記第１の配線の上方を通る溝を形成する工程と、
前記溝、並びに、前記第１の接続孔及び前記第２の接続孔に埋め込まれた第２の配線を形成する工程と、
を具備し、
前記第２の配線は、前記第１の配線と同一長さにおける抵抗値が異なり、
前記溝、前記第１の接続孔及び前記第２の接続孔を形成する工程において、前記溝を、前記第１の配線に対して斜めに延伸させ、
前記第１の接続孔及び前記第２の接続孔を形成する工程において、前記第２の接続孔を、前記第１の接続孔に対して、前記第１の配線と前記第２の配線のうち幅が広い方の幅方向にずれて配置する、
【発明を実施するための最良の形態】
【００２１】
以下、図面を参照して本発明の実施形態について説明する。図１（Ａ）及び図１（Ｂ）は、本発明の第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。図１（Ｃ）は図１（Ｂ）の状態における半導体装置の平面図である。本実施形態によって製造される半導体装置は、複数の接続孔を用いて配線間を接続しているが、複数の接続孔によって形成される列は、配線の幅方向（すなわち電流が流れる方向に対して直角な方向）と略平行になっている。
【００２２】
まず図１（Ａ）に示すように、シリコン基板１に素子分離膜２を埋め込む。次いでシリコン基板１を熱酸化する。これによりシリコン基板１には、ゲート絶縁膜３が形成される。次いでゲート絶縁膜３上を含む全面上にポリシリコン膜を形成し、このポリシリコン膜を選択的に除去する。これによりゲート絶縁膜３上には、ゲート電極４が形成される。次いでゲート電極４及び素子分離膜２をマスクとして、シリコン基板１に不純物を導入する。これによりシリコン基板１には、低濃度不純物領域６が形成される。次いで、ゲート電極４上を含む全面上に絶縁膜を形成し、この絶縁膜をエッチバックする。これにより、ゲート電極４の側壁はサイドウォール５が形成される。次いで、ゲート電極４、サイドウォール５、及び素子分離膜２をマスクとして、シリコン基板１に不純物を導入する。これによりシリコン基板１には、ソース及びドレインとなる不純物領域７が形成される。
このようにしてシリコン基板１には、トランジスタが形成される。
【００２３】
次いで、トランジスタ上及び素子分離膜２上に、エッチングストッパー膜（例えば窒化シリコン膜）２０ａを形成し、更にエッチングストッパー膜２０ａ上に層間絶縁膜（例えば酸化シリコン膜）２０を形成する。次いで層間絶縁膜２０上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして層間絶縁膜２０をエッチングする。これにより層間絶縁膜２０及びエッチングストッパー膜２０ａには、トランジスタ上（例えば不純物領域７上）に位置する接続孔が形成される。その後、レジストパターンを除去する。
【００２４】
次いで、接続孔内、及び層間絶縁膜２０上にバリアメタル膜（例えばＴｉ及びＴｉＮをこの順に積層した膜）を形成し、更にこのバリアメタル膜上にタングステン膜をＣＶＤ法により形成する。次いで、層間絶縁膜２０上に位置するタングステン膜及びバリアメタル膜をＣＭＰ法により研磨除去する。これにより、トランジスタ上に位置する接続孔には、バリアメタル膜２１ａ及びタングステンプラグ２１が埋め込まれる。
【００２５】
その後、層間絶縁膜２０及びタングステンプラグ２１の上又は上方に、エッチングストッパー膜（例えば炭化シリコン膜：図示せず）及び層間絶縁膜（例えば酸化シリコン膜）８をこの順に形成する。上記したエッチングストッパー膜と層間絶縁膜２０の間には、少なくとも一層の配線が形成されているが、複数層の配線及びこれらの間に位置するエッチングストッパー膜及び層間絶縁膜が形成されていてもよい。この配線は、タングステンプラグ２１に電気的に接続している。
【００２６】
次いで、層間絶縁膜８上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして層間絶縁膜８をエッチングする。これにより層間絶縁膜８及びエッチングストッパー膜には、下部の配線上に位置する接続孔９ｂが形成される。その後、レジストパターンを除去する。
【００２７】
次いで、接続孔９ｂ内及び層間絶縁膜８上にフォトレジスト膜（図示せず）を形成する。次いで、このフォトレジスト膜を露光及び現像し、層間絶縁膜８上に位置するフォトレジスト膜の一部を除去する。次いで、このフォトレスト膜をマスクとして、層間絶縁膜８をエッチングする。これにより層間絶縁膜８には溝９ａが形成される。溝９ａの底面には、接続孔９ｂが位置する。その後、フォトレジスト膜を除去する。
【００２８】
次いで、溝９ａ内、接続孔９ｂ内、及び層間絶縁膜８上にバリアメタル膜（例えばＴａ及びＴａＮをこの順に積層した膜）１０ｂを形成し、更にバリアメタル膜１０ｂ上にＣｕ膜をスパッタリング法及びめっき法により形成する。次いで、層間絶縁膜８上に位置するＣｕ膜及びバリアメタル膜１０ｂをＣＭＰ法により研磨除去する。これにより溝９ａ内及び接続孔９ｂ内には、バリアメタル膜１０ｂ及びＣｕ配線１０ａが埋め込まれる。Ｃｕ配線１０ａは、接続孔９ｂに埋め込まれた部分、上記した一層又は複数層の配線、及びタングステンプラグ２１を介して、トランジスタに電気的に接続している。
【００２９】
次いで図１（Ｂ）に示すように、Ｃｕ配線１０ａ上及び層間絶縁膜８上に、エッチングストッパー膜（例えば炭化シリコン膜）１１ａを形成し、更にエッチングストッパー膜１１ａ上に層間絶縁膜（例えば酸化シリコン膜）１１を形成する。次いで、層間絶縁膜１１１及びエッチグストッパー膜１１ａに、Ｃｕ配線１０ａの端部上に位置する複数の接続孔１２ｂを形成し、更に層間絶縁膜１１に溝１２ａを形成する。接続孔１２ｂ及び溝１２ａの形成方法は、接続孔９ｂ及び溝９ａの形成方法と略同様である。
【００３０】
図１（Ｂ）及び図１（Ｃ）に示すように、溝１２ａの端部の底面には、複数の接続孔１２ｂが位置する。溝１２ａの延伸方向はＣｕ配線１０ａの延伸方向と略同一であり、複数の接続孔１２ｂによって形成される列は、溝１２ａの幅方向と略平行である。また溝１２ａの深さは、溝９ａの深さより深い。
【００３１】
次いで、溝１２ａ内及び複数の接続孔１２ｂ内に、バリアメタル膜１３ｂ及びＣｕ配線１３ａを埋め込む。バリアメタル膜１３ｂ及びＣｕ配線１３ａの埋込方法は、バリアメタル膜１０ｂ及びＣｕ配線１０ａの埋込方法と略同様である。Ｃｕ配線１３ａは、複数の接続孔１２ｂに埋め込まれている部分それぞれを介して、Ｃｕ配線１０ａに電気的に接続している。上記したように、溝１２ａの深さは、溝９ａの深さより深いため、溝１２ａの幅が、溝９ａの幅と略同様であってもＣｕ配線１３ａの単位長さあたりの抵抗値は、Ｃｕ配線１０ａの単位長さ当たりの抵抗値より小さい。
【００３２】
図２は、Ｃｕ配線１３ａとＣｕ配線１０ａの接続部分の等価回路を示している。上記したように、複数の接続孔１２ｂが形成する列は、溝１２ａすなわちＣｕ配線１０ａ，１３ａの幅方向に略平行であり、複数の接続孔１２ｂはＣｕ配線１０ａ，１３ａの延伸方向において略同一の位置に並んで配置されている。このため、いずれの接続孔１２ｂを電流が流れた場合でも、Ｃｕ配線１３ａ及びＣｕ配線１０ａの実効長が略同じになる。このため、Ｃｕ配線１３ａの単位長さあたりの抵抗値が、Ｃｕ配線１０ａの単位長さあたりの抵抗値より小さい場合においても、複数の接続孔１２ｂそれぞれを流れる電流量が異なることを抑制できる。
【００３３】
以上、第１の実施形態に係る半導体装置の製造方法によれば、Ｃｕ配線１３ａとＣｕ配線１０ａは、互いに略同一方向に延伸しており、それぞれの端部が重なっている。この重なっている部分に位置する層間絶縁膜１１及びエッチングストッパー膜１１ａには、複数の接続孔１２ｂが形成されている。複数の接続孔１２ｂが形成する列は、Ｃｕ配線１３ａ，１０ａの幅方向と略平行であり、複数の接続孔１２ｂはＣｕ配線１０ａ，１３ａの延伸方向において略同一の位置に並んで配置されている。このため、いずれの接続孔１２ｂを電流が流れた場合でも、Ｃｕ配線１３ａ及びＣｕ配線１０ａの実効長が略同じになる。
【００３４】
従って、Ｃｕ配線１３ａの単位長さあたりの抵抗値が、Ｃｕ配線１０ａの単位長さあたりの抵抗値より小さい場合においても、複数の接続孔１２ｂそれぞれを流れる電流量が異なることを抑制できる。このため、特定の接続孔１２ｂにおいて、エレクトロマイグレーションに起因した劣化が激しくなることを抑制でき、その結果、半導体装置の信頼性を向上できる。
【００３５】
図３は、本発明の第２の実施形態に係る半導体装置の構成を説明するための平面図である。本実施形態に係る半導体装置は、Ｃｕ配線１０ａ，１３ａの端部すなわち互いに重なっている部分が、他の部分と比較して幅広になっている点を除いて、第１の実施形態によって製造される半導体装置と略同様である。また本実施形態に係る半導体装置の製造方法は、第１の実施形態と略同様である。
【００３６】
本実施形態によっても第１の実施形態と同様の効果を得ることができる。また、Ｃｕ配線１０ａ，１３ａの端部以外の部分を細くしても、互いに重なっている部分に複数の接続孔１２ｂを、Ｃｕ配線１０ａ，１３ａの延伸方向において略同一の位置に並んで配置することができる。
【００３７】
図４は、本発明の第３の実施形態に係る半導体装置の構成を説明するための平面図である。本実施形態に係る半導体装置は、Ｃｕ配線１０ａ，１３ａの端部において複数の接続孔１２ｂが、Ｃｕ配線１３ａ，１０ａの延伸方向及び幅方向それぞれで互いにずれている点を除いて、第１の実施形態によって製造される半導体装置と略同様である。図４に示す例において２つの接続孔１２ｂは、Ｃｕ配線１０ａ，１３ａの幅方向で一部が互いに重なっているが、互いに重なっていなくても良い。また本実施形態に係る半導体装置の製造方法は、第１の実施形態と略同様である。
【００３８】
本実施形態によれば、複数の接続孔１２ｂは、Ｃｕ配線１３ａ，１０ａの幅方向において互いにずれているため、Ｃｕ配線１３ａ，１０ａの延伸方向において互いに異なる位置に配置されていても、複数の接続孔１２ｂ相互間で流れる電流量が異なってくることを抑制できる。従って、本実施形態によっても特定の接続孔１２ｂにおいて、エレクトロマイグレーションに起因した劣化が激しくなることを抑制でき、その結果、半導体装置の信頼性を向上できる。
【００３９】
図５は、本発明の第４の実施形態に係る半導体装置の構成を説明するための平面図である。本実施形態に係る半導体装置は、Ｃｕ配線１３ａが、Ｃｕ配線１０ａの延伸方向に対して斜め（例えば４５°）に延伸している点、Ｃｕ配線１３ａがＣｕ配線１０ａに対して幅が大きい点、及び複数の接続孔１２ｂが、Ｃｕ配線１３ａの幅方向に互いにずれている点を除いて、第１の実施形態によって製造される半導体装置と略同様である。また本実施形態に係る半導体装置の製造方法は、第１の実施形態と略同様である。
【００４０】
本実施形態によれば、複数の接続孔１２ｂが、Ｃｕ配線１３ａの幅方向に互いにずれている為、特定の接続孔１２ｂにおいて、エレクトロマイグレーションに起因した劣化が激しくなることを抑制でき、その結果、半導体装置の信頼性を向上できる。
【００４１】
また、電流を流すことで接続孔の抵抗で発生した熱を、効率よく配線に放熱することが可能になり、その結果、半導体装置の信頼性が向上する。
【００４２】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。
【図面の簡単な説明】
【００４３】
【図１】（Ａ），（Ｂ）は第１の実施形態に係る半導体装置の製造方法を説明するための断面図、（Ｃ）は（Ｂ）の状態における半導体装置の平面図。
【図２】Ｃｕ配線１３ａとＣｕ配線１０ａの接続部分の等価回路図。
【図３】第２の実施形態に係る半導体装置の構成を説明するための平面図。
【図４】第３の実施形態に係る半導体装置の構成を説明するための平面図。
【図５】第４の実施形態に係る半導体装置の構成を説明するための平面図。
【図６】（Ａ）は従来の半導体装置の製造方法を説明するための断面図、（Ｂ）は（Ａ）の状態における半導体装置の平面図。
【図７】Ｃｕ配線１１３ａとＣｕ配線１１０ａの接続部分の等価回路図。
【符号の説明】
【００４４】
１，１００…シリコン基板、２，１０２…素子分離膜、３…ゲート絶縁膜、４…ゲート電極、５…サイドウォール、６…低濃度不純物領域、７…不純物領域、８，１１，２０，１０８，１１１…層間絶縁膜、８ａ，１１ａ、２０ａ…エッチングストッパー膜、９ａ，１２ａ，１１２ａ…溝、９ｂ，１２ｂ，１１２ｂ…接続孔、１０ａ，１３ａ，１１０ａ，１１３ａ…Ｃｕ配線、１０ｂ，１３ｂ，２１ａ，１１０ｂ，１１３ｂ…バリアメタル膜、２１…タングステンプラグ
【技術分野】
【０００１】
本発明は、複数の接続孔を用いて配線間を接続する半導体装置及びその製造方法に関する。特に本発明は、信頼性を向上させた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置のデザインルールの微細化及び集積度向上に伴い、半導体装置の配線の微細化及び多層化が進んでいる。微細化が非常に進んでいる半導体装置（特に論理回路系の半導体装置）において、配線を伝わる信号の速度は、配線抵抗と配線間容量に依存しているが、配線を伝わる信号の速度低下が半導体装置全体の信号遅延の主たる要因であることから、配線抵抗や接続孔抵抗を低減することは重要である。
【０００３】
多層配線技術において、配線層間は、層間絶縁膜に形成された接続孔を介して接続されている。配線がＡｌ合金配線で形成されている場合、接続孔にはタングステンが埋め込まれていた。この半導体装置において、タングステンプラグはＡｌ合金配線に対して抵抗が非常の大きかった。このため、複数の接続孔を用いて配線間を接続する場合、特定の接続孔を流れる電流量が他の接続孔を流れる電流量より大きくなることはほとんど無かった。
【０００４】
近年、配線の抵抗を下げることを目的として、配線に銅を用いた半導体装置が出てきている。図６（Ａ）は、このような半導体装置の製造方法を説明するための断面図であり、図６（Ｂ）は図６（Ａ）の状態における半導体装置の平面図である。図６（Ａ）は図６（Ｂ）のＡ−Ａ´断面に相当する。
【０００５】
まず、シリコン基板１００、素子分離膜１０２、及びシリコン基板１００に形成されたトランジスタ１０３それぞれの上方に層間絶縁膜１０８を形成する。次いで、層間絶縁膜１０８に形成された溝及び接続孔内に、バリアメタル膜１１０ｂ及びＣｕ配線１１０ａを埋め込む。Ｃｕ配線１１０ａは、図示しない配線及びトランジスタ１０３上に位置するタングステンプラグ１０４を介して、トランジスタ１０３に電気的に接続する。
【０００６】
次いで、層間絶縁膜１０８上に層間絶縁膜１１１を形成し、層間絶縁膜１１１に複数の接続孔１１２ｂ及び溝１１２ａを形成する。接続孔１１２ｂは溝１１２ａの端部の底面に形成されており、Ｃｕ配線１１０ａ上に位置している。溝１１２ａの延伸方向はＣｕ配線１１０ａの延伸方向と同一方向であり、複数の接続孔１１２ｂは、溝１１２ａの延伸方向に沿って配置されており、溝１１２ａの幅方向の位置は略同一である（例えば特許文献１参照）。
【０００７】
次いで、溝１１２ａ内及び複数の接続孔１１２ｂ内に、バリアメタル膜１１３ｂ及びＣｕ配線１１３ａを埋め込む。Ｃｕ配線１１３ａは、複数の接続孔１１２ｂ内に埋め込まれた部分それぞれでＣｕ配線１１０ａに電気的に接続している。またＣｕ配線１１３ａの単位長さあたりの抵抗値は、Ｃｕ配線１１０ａの単位長さあたりの抵抗値より小さい状況が必ずある。
【０００８】
図７は、Ｃｕ配線１１３ａとＣｕ配線１１０ａの接続部分の等価回路を示している。上記したように、複数の接続孔１１２ｂは、溝１１２ａすなわちＣｕ配線１１０ａ，１１３ａの延伸方向に沿って配置されているため、いずれの接続孔１１２ｂを電流が流れるかによって、Ｃｕ配線１１３ａ及びＣｕ配線１１０ａの実効長が異なってくる。具体的には、図６及び図７の例において、電流が図中左側の接続孔１１２ｂを通った場合、電流が図中右側の接続孔１１２ｂを通った場合と比較して、Ｃｕ配線１１３ａの実効長が短くなり、その代わりにＣｕ配線１１０ａの実効長が長くなる。
【０００９】
また、Ｃｕ配線１１３ａの単位長さあたりの抵抗値は、Ｃｕ配線１１０ａの単位長さあたりの抵抗値より小さい。従って、電流は、Ｃｕ配線１１０ａの実効長がなるべく短くなるように流れてしまい、その結果、複数の接続孔１１２ｂ相互間において、電流量が異なってくる。
【００１０】
【特許文献１】特開２００４−３１４３９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
上記したように、従来の半導体装置では、配線の端部に複数の接続孔を形成する場合、これら接続孔を、配線の延伸方向に沿って配置し、幅方向における位置は略同一であった。このような構造において、上下の配線で単位長さあたりの抵抗値が異なる場合、接続孔相互間において流れる電流量が異なってくる。この場合、電流量が多い接続孔において、エレクトロマイグレーションに起因した劣化が激しくなり。半導体装置の信頼性の劣化の原因になっていた。
【００１２】
本発明は上記のような事情を考慮してなされたものであり、その目的は、複数の接続孔を用いて配線間を接続する場合に、信頼性を向上させた半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１３】
上記課題を解決するため、本発明に係る半導体装置は、半導体基板の上又は上方に位置する第１の絶縁膜と、
前記第１の絶縁膜に埋め込まれた第１の配線と、
前記第１の絶縁膜上及び前記第１の配線上に形成された第２の絶縁膜と、
前記第２の絶縁膜に形成され、前記第１の配線上に配置された第１の接続孔及び第２の接続孔と、
前記第２の絶縁膜に形成されており、底部の一部が前記第１の接続孔及び前記第２の接続孔それぞれに繋がり、かつ前記第１の配線と同一方向に延伸する溝と、
前記溝、前記第１の接続孔、及び前記第２の接続孔に埋め込まれた第２の配線と、
を具備し、
前記第２の配線は、前記第１の配線とは同一長さにおける抵抗値が異なり、
前記第１の接続孔及び前記第２の接続孔によって形成される列は、前記第１の配線の幅方向と略平行である。
【００１４】
この半導体装置によれば、前記第１の接続孔及び前記第２の接続孔によって形成される列は、前記第１の配線の幅方向と略平行であるため、前記第１の接続孔及び前記第２の接続孔相互間で流れる電流量が異なってくることを抑制できる。従って、前記第１の接続孔及び前記第２の接続孔のいずれかにおいて、エレクトロマイグレーションに起因した劣化が激しくなることを抑制でき、その結果、前記半導体装置の信頼性を向上できる。
【００１５】
本発明に係る他の半導体装置は、半導体基板の上又は上方に位置する第１の絶縁膜と、
前記第１の絶縁膜に埋め込まれた第１の配線と、
前記第１の絶縁膜上及び前記第１の配線上に形成された第２の絶縁膜と、
前記第２の絶縁膜に形成され、前記第１の配線上に配置された第１の接続孔及び第２の接続孔と、
前記第２の絶縁膜に形成されており、底部の一部が前記第１の接続孔及び前記第２の接続孔それぞれに繋がり、かつ前記第１の配線と同一方向に延伸する溝と、
前記溝、前記第１の接続孔、及び前記第２の接続孔に埋め込まれた第２の配線と、
を具備し、
前記第２の配線は、前記第１の配線とは同一長さにおける抵抗値が異なり、
前記第２の接続孔は、前記第１の接続孔に対して、前記第１の配線の幅方向にずれて配置されている。
【００１６】
本発明に係る他の半導体装置は、半導体基板の上又は上方に位置する第１の絶縁膜と、
前記第１の絶縁膜に埋め込まれた第１の配線と、
前記第１の絶縁膜上及び前記第１の配線上に形成された第２の絶縁膜と、
前記第２の絶縁膜に形成され、前記第１の配線上に配置された第１の接続孔及び第２の接続孔と、
前記第２の絶縁膜に形成されており、底部の一部が前記第１の接続孔及び前記第２の接続孔それぞれに繋がり、かつ前記第１の配線に対して斜めに延伸する溝と、
前記溝、前記第１の接続孔、及び前記第２の接続孔に埋め込まれた第２の配線と、
を具備し、
前記第２の配線は、前記第１の配線とは同一長さにおける抵抗値が異なり、
前記第２の接続孔は、前記第１の接続孔に対して、前記第１の配線と前記第２の配線のうち幅が広い方の幅方向にずれて配置されている。
【００１７】
前記第２の配線は、例えば、前記第１の配線と略同一の材料で構成され、前記第１の配線と厚さが異なる。
【００１８】
本発明に係る半導体装置の製造方法は、半導体基板の上又は上方に位置する第１の絶縁膜に溝を形成し、該溝に第１の配線を埋め込む工程と、
前記第１の絶縁膜上及び前記第１の配線上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜に、前記第１の配線上に配置された第１の接続孔及び第２の接続孔、並びに、第１の接続孔及び第２の接続孔にそれぞれ繋がり、且つ、前記第１の配線と同一方向に延伸していて前記第１の配線の上方を通る溝を形成する工程と、
前記溝、並びに、前記第１の接続孔及び前記第２の接続孔に埋め込まれた第２の配線を形成する工程と、
を具備し、
前記第２の配線は、前記第１の配線と同一長さにおける抵抗値が異なり、
前記第１の接続孔及び前記第２の接続孔を形成する工程において、前記第１の接続孔及び前記第２の接続孔によって形成される列を、前記第１の配線の幅方向と略平行にする。
【００１９】
本発明に係る他の半導体装置の製造方法は、半導体基板の上又は上方に位置する第１の絶縁膜に溝を形成し、該溝に第１の配線を埋め込む工程と、
前記第１の絶縁膜上及び前記第１の配線上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜に、前記第１の配線上に配置された第１の接続孔及び第２の接続孔、並びに、第１の接続孔及び第２の接続孔にそれぞれ繋がり、且つ、前記第１の配線と同一方向に延伸していて前記第１の配線の上方を通る溝を形成する工程と、
前記溝、並びに、前記第１の接続孔及び前記第２の接続孔に埋め込まれた第２の配線を形成する工程と、
を具備し、
前記第２の配線は、前記第１の配線と同一長さにおける抵抗値が異なり、
前記第１の接続孔及び前記第２の接続孔を形成する工程において、前記第２の接続孔の位置を、前記第１の配線又は前記第２の配線の幅方向にずらす。
【００２０】
本発明に係る他の半導体装置の製造方法は、半導体基板の上又は上方に位置する第１の絶縁膜に溝を形成し、該溝に第１の配線を埋め込む工程と、
前記第２の絶縁膜に、前記第１の配線上に配置された第１の接続孔及び第２の接続孔、並びに、第１の接続孔及び第２の接続孔にそれぞれ繋がり、且つ、前記第１の配線の上方を通る溝を形成する工程と、
前記溝、並びに、前記第１の接続孔及び前記第２の接続孔に埋め込まれた第２の配線を形成する工程と、
を具備し、
前記第２の配線は、前記第１の配線と同一長さにおける抵抗値が異なり、
前記溝、前記第１の接続孔及び前記第２の接続孔を形成する工程において、前記溝を、前記第１の配線に対して斜めに延伸させ、
前記第１の接続孔及び前記第２の接続孔を形成する工程において、前記第２の接続孔を、前記第１の接続孔に対して、前記第１の配線と前記第２の配線のうち幅が広い方の幅方向にずれて配置する、
【発明を実施するための最良の形態】
【００２１】
以下、図面を参照して本発明の実施形態について説明する。図１（Ａ）及び図１（Ｂ）は、本発明の第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。図１（Ｃ）は図１（Ｂ）の状態における半導体装置の平面図である。本実施形態によって製造される半導体装置は、複数の接続孔を用いて配線間を接続しているが、複数の接続孔によって形成される列は、配線の幅方向（すなわち電流が流れる方向に対して直角な方向）と略平行になっている。
【００２２】
まず図１（Ａ）に示すように、シリコン基板１に素子分離膜２を埋め込む。次いでシリコン基板１を熱酸化する。これによりシリコン基板１には、ゲート絶縁膜３が形成される。次いでゲート絶縁膜３上を含む全面上にポリシリコン膜を形成し、このポリシリコン膜を選択的に除去する。これによりゲート絶縁膜３上には、ゲート電極４が形成される。次いでゲート電極４及び素子分離膜２をマスクとして、シリコン基板１に不純物を導入する。これによりシリコン基板１には、低濃度不純物領域６が形成される。次いで、ゲート電極４上を含む全面上に絶縁膜を形成し、この絶縁膜をエッチバックする。これにより、ゲート電極４の側壁はサイドウォール５が形成される。次いで、ゲート電極４、サイドウォール５、及び素子分離膜２をマスクとして、シリコン基板１に不純物を導入する。これによりシリコン基板１には、ソース及びドレインとなる不純物領域７が形成される。
このようにしてシリコン基板１には、トランジスタが形成される。
【００２３】
次いで、トランジスタ上及び素子分離膜２上に、エッチングストッパー膜（例えば窒化シリコン膜）２０ａを形成し、更にエッチングストッパー膜２０ａ上に層間絶縁膜（例えば酸化シリコン膜）２０を形成する。次いで層間絶縁膜２０上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして層間絶縁膜２０をエッチングする。これにより層間絶縁膜２０及びエッチングストッパー膜２０ａには、トランジスタ上（例えば不純物領域７上）に位置する接続孔が形成される。その後、レジストパターンを除去する。
【００２４】
次いで、接続孔内、及び層間絶縁膜２０上にバリアメタル膜（例えばＴｉ及びＴｉＮをこの順に積層した膜）を形成し、更にこのバリアメタル膜上にタングステン膜をＣＶＤ法により形成する。次いで、層間絶縁膜２０上に位置するタングステン膜及びバリアメタル膜をＣＭＰ法により研磨除去する。これにより、トランジスタ上に位置する接続孔には、バリアメタル膜２１ａ及びタングステンプラグ２１が埋め込まれる。
【００２５】
その後、層間絶縁膜２０及びタングステンプラグ２１の上又は上方に、エッチングストッパー膜（例えば炭化シリコン膜：図示せず）及び層間絶縁膜（例えば酸化シリコン膜）８をこの順に形成する。上記したエッチングストッパー膜と層間絶縁膜２０の間には、少なくとも一層の配線が形成されているが、複数層の配線及びこれらの間に位置するエッチングストッパー膜及び層間絶縁膜が形成されていてもよい。この配線は、タングステンプラグ２１に電気的に接続している。
【００２６】
次いで、層間絶縁膜８上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして層間絶縁膜８をエッチングする。これにより層間絶縁膜８及びエッチングストッパー膜には、下部の配線上に位置する接続孔９ｂが形成される。その後、レジストパターンを除去する。
【００２７】
次いで、接続孔９ｂ内及び層間絶縁膜８上にフォトレジスト膜（図示せず）を形成する。次いで、このフォトレジスト膜を露光及び現像し、層間絶縁膜８上に位置するフォトレジスト膜の一部を除去する。次いで、このフォトレスト膜をマスクとして、層間絶縁膜８をエッチングする。これにより層間絶縁膜８には溝９ａが形成される。溝９ａの底面には、接続孔９ｂが位置する。その後、フォトレジスト膜を除去する。
【００２８】
次いで、溝９ａ内、接続孔９ｂ内、及び層間絶縁膜８上にバリアメタル膜（例えばＴａ及びＴａＮをこの順に積層した膜）１０ｂを形成し、更にバリアメタル膜１０ｂ上にＣｕ膜をスパッタリング法及びめっき法により形成する。次いで、層間絶縁膜８上に位置するＣｕ膜及びバリアメタル膜１０ｂをＣＭＰ法により研磨除去する。これにより溝９ａ内及び接続孔９ｂ内には、バリアメタル膜１０ｂ及びＣｕ配線１０ａが埋め込まれる。Ｃｕ配線１０ａは、接続孔９ｂに埋め込まれた部分、上記した一層又は複数層の配線、及びタングステンプラグ２１を介して、トランジスタに電気的に接続している。
【００２９】
次いで図１（Ｂ）に示すように、Ｃｕ配線１０ａ上及び層間絶縁膜８上に、エッチングストッパー膜（例えば炭化シリコン膜）１１ａを形成し、更にエッチングストッパー膜１１ａ上に層間絶縁膜（例えば酸化シリコン膜）１１を形成する。次いで、層間絶縁膜１１１及びエッチグストッパー膜１１ａに、Ｃｕ配線１０ａの端部上に位置する複数の接続孔１２ｂを形成し、更に層間絶縁膜１１に溝１２ａを形成する。接続孔１２ｂ及び溝１２ａの形成方法は、接続孔９ｂ及び溝９ａの形成方法と略同様である。
【００３０】
図１（Ｂ）及び図１（Ｃ）に示すように、溝１２ａの端部の底面には、複数の接続孔１２ｂが位置する。溝１２ａの延伸方向はＣｕ配線１０ａの延伸方向と略同一であり、複数の接続孔１２ｂによって形成される列は、溝１２ａの幅方向と略平行である。また溝１２ａの深さは、溝９ａの深さより深い。
【００３１】
次いで、溝１２ａ内及び複数の接続孔１２ｂ内に、バリアメタル膜１３ｂ及びＣｕ配線１３ａを埋め込む。バリアメタル膜１３ｂ及びＣｕ配線１３ａの埋込方法は、バリアメタル膜１０ｂ及びＣｕ配線１０ａの埋込方法と略同様である。Ｃｕ配線１３ａは、複数の接続孔１２ｂに埋め込まれている部分それぞれを介して、Ｃｕ配線１０ａに電気的に接続している。上記したように、溝１２ａの深さは、溝９ａの深さより深いため、溝１２ａの幅が、溝９ａの幅と略同様であってもＣｕ配線１３ａの単位長さあたりの抵抗値は、Ｃｕ配線１０ａの単位長さ当たりの抵抗値より小さい。
【００３２】
図２は、Ｃｕ配線１３ａとＣｕ配線１０ａの接続部分の等価回路を示している。上記したように、複数の接続孔１２ｂが形成する列は、溝１２ａすなわちＣｕ配線１０ａ，１３ａの幅方向に略平行であり、複数の接続孔１２ｂはＣｕ配線１０ａ，１３ａの延伸方向において略同一の位置に並んで配置されている。このため、いずれの接続孔１２ｂを電流が流れた場合でも、Ｃｕ配線１３ａ及びＣｕ配線１０ａの実効長が略同じになる。このため、Ｃｕ配線１３ａの単位長さあたりの抵抗値が、Ｃｕ配線１０ａの単位長さあたりの抵抗値より小さい場合においても、複数の接続孔１２ｂそれぞれを流れる電流量が異なることを抑制できる。
【００３３】
以上、第１の実施形態に係る半導体装置の製造方法によれば、Ｃｕ配線１３ａとＣｕ配線１０ａは、互いに略同一方向に延伸しており、それぞれの端部が重なっている。この重なっている部分に位置する層間絶縁膜１１及びエッチングストッパー膜１１ａには、複数の接続孔１２ｂが形成されている。複数の接続孔１２ｂが形成する列は、Ｃｕ配線１３ａ，１０ａの幅方向と略平行であり、複数の接続孔１２ｂはＣｕ配線１０ａ，１３ａの延伸方向において略同一の位置に並んで配置されている。このため、いずれの接続孔１２ｂを電流が流れた場合でも、Ｃｕ配線１３ａ及びＣｕ配線１０ａの実効長が略同じになる。
【００３４】
従って、Ｃｕ配線１３ａの単位長さあたりの抵抗値が、Ｃｕ配線１０ａの単位長さあたりの抵抗値より小さい場合においても、複数の接続孔１２ｂそれぞれを流れる電流量が異なることを抑制できる。このため、特定の接続孔１２ｂにおいて、エレクトロマイグレーションに起因した劣化が激しくなることを抑制でき、その結果、半導体装置の信頼性を向上できる。
【００３５】
図３は、本発明の第２の実施形態に係る半導体装置の構成を説明するための平面図である。本実施形態に係る半導体装置は、Ｃｕ配線１０ａ，１３ａの端部すなわち互いに重なっている部分が、他の部分と比較して幅広になっている点を除いて、第１の実施形態によって製造される半導体装置と略同様である。また本実施形態に係る半導体装置の製造方法は、第１の実施形態と略同様である。
【００３６】
本実施形態によっても第１の実施形態と同様の効果を得ることができる。また、Ｃｕ配線１０ａ，１３ａの端部以外の部分を細くしても、互いに重なっている部分に複数の接続孔１２ｂを、Ｃｕ配線１０ａ，１３ａの延伸方向において略同一の位置に並んで配置することができる。
【００３７】
図４は、本発明の第３の実施形態に係る半導体装置の構成を説明するための平面図である。本実施形態に係る半導体装置は、Ｃｕ配線１０ａ，１３ａの端部において複数の接続孔１２ｂが、Ｃｕ配線１３ａ，１０ａの延伸方向及び幅方向それぞれで互いにずれている点を除いて、第１の実施形態によって製造される半導体装置と略同様である。図４に示す例において２つの接続孔１２ｂは、Ｃｕ配線１０ａ，１３ａの幅方向で一部が互いに重なっているが、互いに重なっていなくても良い。また本実施形態に係る半導体装置の製造方法は、第１の実施形態と略同様である。
【００３８】
本実施形態によれば、複数の接続孔１２ｂは、Ｃｕ配線１３ａ，１０ａの幅方向において互いにずれているため、Ｃｕ配線１３ａ，１０ａの延伸方向において互いに異なる位置に配置されていても、複数の接続孔１２ｂ相互間で流れる電流量が異なってくることを抑制できる。従って、本実施形態によっても特定の接続孔１２ｂにおいて、エレクトロマイグレーションに起因した劣化が激しくなることを抑制でき、その結果、半導体装置の信頼性を向上できる。
【００３９】
図５は、本発明の第４の実施形態に係る半導体装置の構成を説明するための平面図である。本実施形態に係る半導体装置は、Ｃｕ配線１３ａが、Ｃｕ配線１０ａの延伸方向に対して斜め（例えば４５°）に延伸している点、Ｃｕ配線１３ａがＣｕ配線１０ａに対して幅が大きい点、及び複数の接続孔１２ｂが、Ｃｕ配線１３ａの幅方向に互いにずれている点を除いて、第１の実施形態によって製造される半導体装置と略同様である。また本実施形態に係る半導体装置の製造方法は、第１の実施形態と略同様である。
【００４０】
本実施形態によれば、複数の接続孔１２ｂが、Ｃｕ配線１３ａの幅方向に互いにずれている為、特定の接続孔１２ｂにおいて、エレクトロマイグレーションに起因した劣化が激しくなることを抑制でき、その結果、半導体装置の信頼性を向上できる。
【００４１】
また、電流を流すことで接続孔の抵抗で発生した熱を、効率よく配線に放熱することが可能になり、その結果、半導体装置の信頼性が向上する。
【００４２】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。
【図面の簡単な説明】
【００４３】
【図１】（Ａ），（Ｂ）は第１の実施形態に係る半導体装置の製造方法を説明するための断面図、（Ｃ）は（Ｂ）の状態における半導体装置の平面図。
【図２】Ｃｕ配線１３ａとＣｕ配線１０ａの接続部分の等価回路図。
【図３】第２の実施形態に係る半導体装置の構成を説明するための平面図。
【図４】第３の実施形態に係る半導体装置の構成を説明するための平面図。
【図５】第４の実施形態に係る半導体装置の構成を説明するための平面図。
【図６】（Ａ）は従来の半導体装置の製造方法を説明するための断面図、（Ｂ）は（Ａ）の状態における半導体装置の平面図。
【図７】Ｃｕ配線１１３ａとＣｕ配線１１０ａの接続部分の等価回路図。
【符号の説明】
【００４４】
１，１００…シリコン基板、２，１０２…素子分離膜、３…ゲート絶縁膜、４…ゲート電極、５…サイドウォール、６…低濃度不純物領域、７…不純物領域、８，１１，２０，１０８，１１１…層間絶縁膜、８ａ，１１ａ、２０ａ…エッチングストッパー膜、９ａ，１２ａ，１１２ａ…溝、９ｂ，１２ｂ，１１２ｂ…接続孔、１０ａ，１３ａ，１１０ａ，１１３ａ…Ｃｕ配線、１０ｂ，１３ｂ，２１ａ，１１０ｂ，１１３ｂ…バリアメタル膜、２１…タングステンプラグ
【特許請求の範囲】
【請求項１】
半導体基板の上又は上方に位置する第１の絶縁膜と、
前記第１の絶縁膜に埋め込まれた第１の配線と、
前記第１の絶縁膜上及び前記第１の配線上に形成された第２の絶縁膜と、
前記第２の絶縁膜に形成され、前記第１の配線上に配置された第１の接続孔及び第２の接続孔と、
前記第２の絶縁膜に形成されており、底部の一部が前記第１の接続孔及び前記第２の接続孔それぞれに繋がり、かつ前記第１の配線と同一方向に延伸する溝と、
前記溝、前記第１の接続孔、及び前記第２の接続孔に埋め込まれた第２の配線と、
を具備し、
前記第２の配線は、前記第１の配線とは同一長さにおける抵抗値が異なり、
前記第１の接続孔及び前記第２の接続孔によって形成される列は、前記第１の配線の幅方向と略平行である半導体装置。
【請求項２】
半導体基板の上又は上方に位置する第１の絶縁膜と、
前記第１の絶縁膜に埋め込まれた第１の配線と、
前記第１の絶縁膜上及び前記第１の配線上に形成された第２の絶縁膜と、
前記第２の絶縁膜に形成され、前記第１の配線上に配置された第１の接続孔及び第２の接続孔と、
前記第２の絶縁膜に形成されており、底部の一部が前記第１の接続孔及び前記第２の接続孔それぞれに繋がり、かつ前記第１の配線と同一方向に延伸する溝と、
前記溝、前記第１の接続孔、及び前記第２の接続孔に埋め込まれた第２の配線と、
を具備し、
前記第２の配線は、前記第１の配線とは同一長さにおける抵抗値が異なり、
前記第２の接続孔は、前記第１の接続孔に対して、前記第１の配線の幅方向にずれて配置されている半導体装置。
【請求項３】
半導体基板の上又は上方に位置する第１の絶縁膜と、
前記第１の絶縁膜に埋め込まれた第１の配線と、
前記第１の絶縁膜上及び前記第１の配線上に形成された第２の絶縁膜と、
前記第２の絶縁膜に形成され、前記第１の配線上に配置された第１の接続孔及び第２の接続孔と、
前記第２の絶縁膜に形成されており、底部の一部が前記第１の接続孔及び前記第２の接続孔それぞれに繋がり、かつ前記第１の配線に対して斜めに延伸する溝と、
前記溝、前記第１の接続孔、及び前記第２の接続孔に埋め込まれた第２の配線と、
を具備し、
前記第２の配線は、前記第１の配線とは同一長さにおける抵抗値が異なり、
前記第２の接続孔は、前記第１の接続孔に対して、前記第１の配線と前記第２の配線のいずれかの幅方向にずれて配置されている半導体装置。
【請求項４】
前記第２の配線は、前記第１の配線と略同一の材料で構成され、前記第１の配線と厚さが異なる請求項１〜３のいずれか一項に記載の半導体装置。
【請求項５】
半導体基板の上又は上方に位置する第１の絶縁膜に溝を形成し、該溝に第１の配線を埋め込む工程と、
前記第１の絶縁膜上及び前記第１の配線上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜に、前記第１の配線上に配置された第１の接続孔及び第２の接続孔、並びに、第１の接続孔及び第２の接続孔にそれぞれ繋がり、且つ、前記第１の配線と同一方向に延伸していて前記第１の配線の上方を通る溝を形成する工程と、
前記溝、並びに、前記第１の接続孔及び前記第２の接続孔に埋め込まれた第２の配線を形成する工程と、
を具備し、
前記第２の配線は、前記第１の配線と同一長さにおける抵抗値が異なり、
前記第１の接続孔及び前記第２の接続孔を形成する工程において、前記第１の接続孔及び前記第２の接続孔によって形成される列を、前記第１の配線の幅方向と略平行にする半導体装置の製造方法。
【請求項６】
半導体基板の上又は上方に位置する第１の絶縁膜に溝を形成し、該溝に第１の配線を埋め込む工程と、
前記第１の絶縁膜上及び前記第１の配線上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜に、前記第１の配線上に配置された第１の接続孔及び第２の接続孔、並びに、第１の接続孔及び第２の接続孔にそれぞれ繋がり、且つ、前記第１の配線と同一方向に延伸していて前記第１の配線の上方を通る溝を形成する工程と、
前記溝、並びに、前記第１の接続孔及び前記第２の接続孔に埋め込まれた第２の配線を形成する工程と、
を具備し、
前記第２の配線は、前記第１の配線と同一長さにおける抵抗値が異なり、
前記第１の接続孔及び前記第２の接続孔を形成する工程において、前記第２の接続孔の位置を、前記第１の配線又は前記第２の配線の幅方向にずらす半導体装置の製造方法。
【請求項７】
半導体基板の上又は上方に位置する第１の絶縁膜に溝を形成し、該溝に第１の配線を埋め込む工程と、
前記第１の絶縁膜上及び前記第１の配線上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜に、前記第１の配線上に配置された第１の接続孔及び第２の接続孔、並びに、第１の接続孔及び第２の接続孔にそれぞれ繋がり、且つ、前記第１の配線の上方を通る溝を形成する工程と、
前記溝、並びに、前記第１の接続孔及び前記第２の接続孔に埋め込まれた第２の配線を形成する工程と、
を具備し、
前記第２の配線は、前記第１の配線と同一長さにおける抵抗値が異なり、
前記溝、前記第１の接続孔及び前記第２の接続孔を形成する工程において、前記溝を、前記第１の配線に対して斜めに延伸させ、
前記第１の接続孔及び前記第２の接続孔を形成する工程において、前記第２の接続孔を、前記第１の接続孔に対して、前記第１の配線と前記第２の配線のうち幅が広い方の幅方向にずれて配置する半導体装置の製造方法。
【請求項１】
半導体基板の上又は上方に位置する第１の絶縁膜と、
前記第１の絶縁膜に埋め込まれた第１の配線と、
前記第１の絶縁膜上及び前記第１の配線上に形成された第２の絶縁膜と、
前記第２の絶縁膜に形成され、前記第１の配線上に配置された第１の接続孔及び第２の接続孔と、
前記第２の絶縁膜に形成されており、底部の一部が前記第１の接続孔及び前記第２の接続孔それぞれに繋がり、かつ前記第１の配線と同一方向に延伸する溝と、
前記溝、前記第１の接続孔、及び前記第２の接続孔に埋め込まれた第２の配線と、
を具備し、
前記第２の配線は、前記第１の配線とは同一長さにおける抵抗値が異なり、
前記第１の接続孔及び前記第２の接続孔によって形成される列は、前記第１の配線の幅方向と略平行である半導体装置。
【請求項２】
半導体基板の上又は上方に位置する第１の絶縁膜と、
前記第１の絶縁膜に埋め込まれた第１の配線と、
前記第１の絶縁膜上及び前記第１の配線上に形成された第２の絶縁膜と、
前記第２の絶縁膜に形成され、前記第１の配線上に配置された第１の接続孔及び第２の接続孔と、
前記第２の絶縁膜に形成されており、底部の一部が前記第１の接続孔及び前記第２の接続孔それぞれに繋がり、かつ前記第１の配線と同一方向に延伸する溝と、
前記溝、前記第１の接続孔、及び前記第２の接続孔に埋め込まれた第２の配線と、
を具備し、
前記第２の配線は、前記第１の配線とは同一長さにおける抵抗値が異なり、
前記第２の接続孔は、前記第１の接続孔に対して、前記第１の配線の幅方向にずれて配置されている半導体装置。
【請求項３】
半導体基板の上又は上方に位置する第１の絶縁膜と、
前記第１の絶縁膜に埋め込まれた第１の配線と、
前記第１の絶縁膜上及び前記第１の配線上に形成された第２の絶縁膜と、
前記第２の絶縁膜に形成され、前記第１の配線上に配置された第１の接続孔及び第２の接続孔と、
前記第２の絶縁膜に形成されており、底部の一部が前記第１の接続孔及び前記第２の接続孔それぞれに繋がり、かつ前記第１の配線に対して斜めに延伸する溝と、
前記溝、前記第１の接続孔、及び前記第２の接続孔に埋め込まれた第２の配線と、
を具備し、
前記第２の配線は、前記第１の配線とは同一長さにおける抵抗値が異なり、
前記第２の接続孔は、前記第１の接続孔に対して、前記第１の配線と前記第２の配線のいずれかの幅方向にずれて配置されている半導体装置。
【請求項４】
前記第２の配線は、前記第１の配線と略同一の材料で構成され、前記第１の配線と厚さが異なる請求項１〜３のいずれか一項に記載の半導体装置。
【請求項５】
半導体基板の上又は上方に位置する第１の絶縁膜に溝を形成し、該溝に第１の配線を埋め込む工程と、
前記第１の絶縁膜上及び前記第１の配線上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜に、前記第１の配線上に配置された第１の接続孔及び第２の接続孔、並びに、第１の接続孔及び第２の接続孔にそれぞれ繋がり、且つ、前記第１の配線と同一方向に延伸していて前記第１の配線の上方を通る溝を形成する工程と、
前記溝、並びに、前記第１の接続孔及び前記第２の接続孔に埋め込まれた第２の配線を形成する工程と、
を具備し、
前記第２の配線は、前記第１の配線と同一長さにおける抵抗値が異なり、
前記第１の接続孔及び前記第２の接続孔を形成する工程において、前記第１の接続孔及び前記第２の接続孔によって形成される列を、前記第１の配線の幅方向と略平行にする半導体装置の製造方法。
【請求項６】
半導体基板の上又は上方に位置する第１の絶縁膜に溝を形成し、該溝に第１の配線を埋め込む工程と、
前記第１の絶縁膜上及び前記第１の配線上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜に、前記第１の配線上に配置された第１の接続孔及び第２の接続孔、並びに、第１の接続孔及び第２の接続孔にそれぞれ繋がり、且つ、前記第１の配線と同一方向に延伸していて前記第１の配線の上方を通る溝を形成する工程と、
前記溝、並びに、前記第１の接続孔及び前記第２の接続孔に埋め込まれた第２の配線を形成する工程と、
を具備し、
前記第２の配線は、前記第１の配線と同一長さにおける抵抗値が異なり、
前記第１の接続孔及び前記第２の接続孔を形成する工程において、前記第２の接続孔の位置を、前記第１の配線又は前記第２の配線の幅方向にずらす半導体装置の製造方法。
【請求項７】
半導体基板の上又は上方に位置する第１の絶縁膜に溝を形成し、該溝に第１の配線を埋め込む工程と、
前記第１の絶縁膜上及び前記第１の配線上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜に、前記第１の配線上に配置された第１の接続孔及び第２の接続孔、並びに、第１の接続孔及び第２の接続孔にそれぞれ繋がり、且つ、前記第１の配線の上方を通る溝を形成する工程と、
前記溝、並びに、前記第１の接続孔及び前記第２の接続孔に埋め込まれた第２の配線を形成する工程と、
を具備し、
前記第２の配線は、前記第１の配線と同一長さにおける抵抗値が異なり、
前記溝、前記第１の接続孔及び前記第２の接続孔を形成する工程において、前記溝を、前記第１の配線に対して斜めに延伸させ、
前記第１の接続孔及び前記第２の接続孔を形成する工程において、前記第２の接続孔を、前記第１の接続孔に対して、前記第１の配線と前記第２の配線のうち幅が広い方の幅方向にずれて配置する半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２００８−２２７２２７（Ｐ２００８−２２７２２７Ａ）
【公開日】平成２０年９月２５日（２００８．９．２５）
【国際特許分類】
【出願番号】特願２００７−６４６９８（Ｐ２００７−６４６９８）
【出願日】平成１９年３月１４日（２００７．３．１４）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成２０年９月２５日（２００８．９．２５）
【国際特許分類】
【出願日】平成１９年３月１４日（２００７．３．１４）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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