【課題】信頼性が高く、特性の改善された半導体装置を提供すること。
【解決手段】本発明の一態様に係る半導体装置１は、ワンチップに規則性を有するレイアウト領域と、規則性のないレイアウト領域を備える半導体装置であって、下層導電層１１と、下層導電層１１上に形成された層間絶縁膜と、その上に形成された上層配線層Ｍ１と、下層導電層１１と上層配線層Ｍ１とを、実質的に最短距離で電気的に接続するように配設した接続プラグ１０とを備える。そして、規則性を有するレイアウト領域における少なくとも一部の領域において、下層導電層１１と上層配線層Ｍ１との電気的接続が、下層導電層１１の直上から延在する直上位置、当該直上位置から離間したシフト位置に配設した少なくとも２つの接続プラグ１０と、これらを電気的に接続するための中間接続層２０により行われている。 （もっと読む）

集積回路（「ＩＣ」）のキャパシタ（２００）は、集積回路の第１のパターニングされた金属層に形成された分配グリッド（２２６）と、分配グリッドに接続され、分配グリッドから離れる方に第１の方向に沿って延在する第１の縦方向導電性フィラメント（２０２）とを含む。第２の縦方向導電性フィラメント（２０３）は、分配グリッドに接続され、反対方向に延在する。第１のグリッドプレート（２２５）および第２のグリッドプレート（２２４）は、第１のパターニングされた金属層の上および下に形成される。グリッドプレートは、第１のおよび第２の縦方向導電性フィラメントを包囲する。分配グリッド、第１の縦方向導電性フィラメント、および第２の縦方向導電性フィラメントは、キャパシタの第１のノードに接続され、かつ第１のノードの一部分を形成し、第１のグリッドプレートおよび第２のグリッドプレートは、キャパシタの第２のノードに接続され、かつ第２のノードの一部分を形成する。
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【課題】製造安定性に優れ、接触抵抗の低減を図ることができる半導体装置およびこの半導体装置の製造方法を提供する。
【解決手段】半導体装置１は、上層配線１２と、下層配線１１と、上層配線１２および下層配線１１間に配置された絶縁層２２〜２４と、絶縁層２２〜２４中に形成されて上層配線１２および下層配線１１を接続する接続部１３と、絶縁層２４中に配置されて、接続部１３に接続される導電層を有する素子１４とを有する。接続部１３は、下層配線１１上および素子１４の前記導電層の端部上にわたって配置され、接続部１３は、下層配線１１上面、素子１４の導電層の端部の上面および側面に接触している。 （もっと読む）

集積回路（「ＩＣ」）のキャパシタ（１００）は、ＩＣの層に形成され、キャパシタの第１のノードに電気的に接続され、かつ第１のノードの一部分を形成する第１の複数の導電性交差部（１０２，１０４）と、ＩＣの金属層に形成された第２の複数の導電性交差部（１０８，１１０）とを有する。第２の複数の導電性交差部の導電性交差部は、キャパシタの第２のノードに電気的に接続され、かつ第２のノードの一部分を形成し、第１のノードに容量結合する。
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【課題】上層配線の幅によらずにコンタクトプラグの底面がアンカー構造となり、下層配線との接続抵抗を低減できる半導体装置とその製造方法を提供する。
【解決手段】基板に下層配線Ｗ１となる第１導電層を形成し、絶縁膜を形成し、上層配線用溝とこれに連通するようにコンタクトホールＣＨを形成する。次に、コンタクトホール及び上層配線用溝の内壁面を被覆してバリアメタル層を形成し、その上層にコンタクトホール及び上層配線用溝に埋め込んで第２導電層を形成する。ここで、上層配線用溝及びコンタクトホールを形成する工程において、上層配線Ｗ２と下層配線Ｗ１の交差する領域に、上層配線にスリットＳＬ１，ＳＬ２または切り欠きを設けて幅が狭くなった部分ＮＰが設けられるように上層配線用溝を形成し、この幅が狭くなった部分ＮＰにおいてコンタクトホールＣＨを形成する。 （もっと読む）

電気的に作動するデバイスが、第１の電極、第２の電極並びに当該第１及び第２の電極間に堆積させた活性領域を備えている。当該デバイスは、ｉ）第１の電極と活性領域との界面、又はｉｉ）第２の電極と活性領域との界面、又はｉｉｉ）活性領域と第１及び第２の電極のそれぞれとの各界面で局在化された、少なくとも１つのドーパント導入剤又はドーパントをさらに含む。
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【課題】回路レイアウト毎の平坦性評価を高速に実行し、ダミーフィルを支援すること。
【解決手段】レイアウトパターンにＣＭＰを行なった際の高さばらつきが指定された上限となる配線密度、配線周囲長、密度差最大値の範囲をクリティカル領域として求める。そして、入力されたレイアウトパターンをメッシュ分割して各メッシュの配線密度、配線周囲長、密度差最大値をメッシュデータとして算出し、各メッシュのメッシュデータがクリティカル領域にあるか否かを示すクリティカリティマップと、パターン全体の高さばらつきの予測値とを算出する。 （もっと読む）

【課題】面積の増加なしに、印加電圧の揺らぎの許容範囲を広くする。
【解決手段】半導体装置２００は、電気ヒューズ１００と、電気ヒューズ１００に電圧を印加するための第１の大面積配線１１６および第２の大面積配線１２６とを含む。電気ヒューズ１００は、上層ヒューズ配線１１２と、下層ヒューズ配線１２２と、上層ヒューズ配線１１２および下層ヒューズ配線１２２とを接続するビア１３０と、から構成されるヒューズユニット１０２と、上層ヒューズ配線１１２と第１の大面積配線１１６とを接続するとともに、屈曲したパターンを有する上層引出配線１１４と、下層ヒューズ配線１２２と第２の大面積配線１２６とを接続するとともに、屈曲したパターンを有する下層引出配線１２４とを含む。 （もっと読む）

【課題】繋ぎ露光において、マスクパターンの一端部を幅広に形成したマスクを使用しなくても、マスクの相対的な位置ずれに伴う配線抵抗の増大や配線信頼性の低下などの電気的な特性劣化を抑制する。
【解決手段】本発明の半導体装置は、半導体基板上で隣り合う第１の露光領域及び第２の露光領域のうち、第１の露光領域に第１の露光マスクを用いて形成された第１配線パターン101と、第１配線パターン101と繋ぎ合わせるための配線パターンとして、第１配線パターン101と同層でかつ第２の露光領域に第２の露光マスクを用いて形成された第２配線パターン102と、第１配線パターン101と第２配線パターン102との繋ぎ合わせ部分に形成されたビア103,104と、ビア103,104の間に形成された繋ぎパターン105とを備える。 （もっと読む）

【課題】配線効率を悪くすることなく効率よくノイズを除去可能な半導体集積回路を提供する。
【解決手段】スタンダードセル１０に論理回路領域１０ａと容量領域１０ｂとを具備させ、同一の配線層に属する１本の電源配線２２及び２本の接地配線２０，２１（または２本の電源配線及び１本の接地配線）をスタンダードセル１０に接続し、容量領域１０ｂにおいて、ＭＯＳ容量１７を同一の配線層の電源配線２２と接地配線２１との間に接続する。 （もっと読む）

【課題】 設計段階中の集積回路の電気性能への製造プロセスの影響のシミュレーションを行なうための方法、装置及びコンピュータ・プログラムを提供すること。
【解決手段】 集積回路の設計を生成し、集積回路の設計を生成しながら、簡単化されたモデルを用いて集積回路の製造中に用いられることになる処理ステップから結果として生じる集積回路の少なくとも１つの物理的特性を予測し、簡単化されたモデルは、物理的特性をモデル化するために用いられる包括的シミュレーション・プログラムを用いて設計生成作業の前に実行されたシミュレーションから得られ、予測された物理的特性を用いて集積回路の性能を予測し、性能の予測に基づいて集積回路の設計を調整することによって、集積回路の製造中の化学機械研磨（ＣＭＰ）ステップの影響をシミュレートするための高速かつ正確なモデルを方法、装置及びコンピュータ・プログラムが提供する。 （もっと読む）

【課題】複数の半導体チップが同一パッケージに積層された半導体装置に関し、複数の半導体チップのいずれかで生成される電圧を、他の半導体チップに電源電圧として供給し、安定して動作できる技術を提供する。
【解決手段】主なものの１つの例として、２つのチップを積層して、パッドＡ，ＢおよびＣをそれぞれのチップの並んだ辺に配置し、それらのパッドをそれぞれ金属線ｗｉｒｅＡ，ＢおよびＣで共通に接続する。もう１つの例は、パッドＡ，ＢおよびＣが配置された辺とは異なる辺に沿ってパッドＨおよびパッドＪを配置し、さらに金属線ｗｉｒｅＨＪによりチップ間ボンディング接続する。 （もっと読む）

【課題】半導体回路装置のレイアウトに対する少ない調整により、当該半導体回路装置に生じた伝搬遅延時間の設計値からのずれを調整することのできる半導体回路装置を提供する。
【解決手段】ＣＭＰによる配線構造のばらつきを抑えるために設けられる複数のダミーメタルＣ１〜Ｃ５それぞれが、層間容量を有するようにダミーメタルの直上・直下に予めメタル領域・ポリシリコン領域を配置する。伝播遅延時間の調整が必要な配線には、当該配線が配置されるメタル層のマスクパターンのみを変更して、ダミーメタルＣ１〜Ｃ５を当該配線に接続して配線の容量を増加させることにより伝搬遅延時間を調整する。 （もっと読む）

【課題】切断された電気ヒューズの切断状態を良好に保つ。
【解決手段】半導体装置２００は、基板上に形成された下層配線１２０と、下層配線１２０上に下層配線１２０に接続して設けられたビア１３０と、ビア１３０上にビア１３０に接続して設けられた上層配線１１０とを含む電気ヒューズ１００であって、切断状態において、電気ヒューズ１００を構成する導電体が外方に流出してなる流出部が形成されることにより切断される電気ヒューズ１００と、上層配線１１０および下層配線１２０の一方と同層に上層配線１１０および下層配線１２０の一方の側方に形成されるとともに、上層配線１１０および下層配線１２０と電気的に接続された熱拡散用上層配線１５２ａを含む熱拡散部１５０ａとを含む。 （もっと読む）

【課題】本発明は、半導体装置のロジック領域に冗長救済を行う構成を提供することを目的とする。
【解決手段】本発明の１つの実施の形態は、ロジック領域２を有する半導体装置１である。そして、当該半導体装置１は、ロジック領域２内に設けられる同一の構成を有する複数の基本セル２１と、複数の基本セル２１と同一の構成を有する冗長セル２２と、複数の基本セル２１及び冗長セル２２のそれぞれに入力される信号を切り替える入力セレクタ２３と、基本セル２１及び冗長セル２２のそれぞれから出力される信号を切り替える出力セレクタ２４とを備えている。さらに、当該半導体装置１は、入力セレクタ２３及び出力セレクタ２４のうち少なくとも一方を切り替えて、冗長セル２２を機能させ複数の基本セル２１のうち故障したセルを救済する。 （もっと読む）

【課題】追加工程なくフューズ下に配線等を配置可能な半導体装置及びその製造方法を提供する。
【解決手段】この半導体装置は、絶縁層に設けられた複数の第１キャパシタ孔５２と、第１キャパシタ孔５２に形成された容量素子Ｃと、容量素子Ｃと結合するトランジスタＴｒとからなるＤＲＡＭセルと、絶縁層に設けられた複数の第２キャパシタ孔４０と、第２キャパシタ孔４０の間に形成されるフューズ素子（３１、５１）と、を備えている。 （もっと読む）

【課題】回路パターンの上に形成される薄膜の膜厚をより正確に予測し得る膜厚予測方法を提供する。
【解決手段】膜厚予測方法にあっては、第２の被処理層の断面形状に関する第１の実測データベース、回路パターンの周辺長と第２の被処理層の厚さとの関係に関する第２の実測データベース、第２の被処理層の平坦化レートに関する第３の実測データベース、第２の被処理層の基準膜厚Ｔ_blkを予め求めておき、基板の上に形成すべき第１の被処理層を所定の大きさの碁盤目状のメッシュに区切り、各メッシュ（ｉ，ｊ）におけるパターン面積率α_ij、回路パターンの周辺長Ｌ_ij、第２の被処理層の初期厚さＴ_{2_INI_ij}、基準膜厚Ｔ_blk、第１の実測データベース、第２の実測データベース及び第３の実測データベースに基づき、第２の被処理層の初期膜厚予測値Ｐｒ_ij及び第２の被処理層の平坦化量Ｈ_ijを求め、第２の被処理層を平坦化した後の第２の被処理層の膜厚を予測する。 （もっと読む）

【課題】上地層における信号配線を妨げることなく電源配線パターンの強化を行うことができる、半導体集積回路及び半導体集積回路のレイアウト方法を提供する。
【解決手段】論理素子が設けられた下地層と、前記下地層上に設けられた上地層とを備える半導体集積回路のレイアウト方法において、前記上地層に複数本に延びる電源配線をレイアウトし、電源配線データを生成するステップと、前記下地層に前記論理素子をレイアウトし、論理素子データを生成するステップと、前記電源配線データ及び前記論理素子データに基づいて、前記下地層に、導電性である電源強化用パターンをレイアウトし、電源強化用パターンデータを生成するステップとを具備し、前記電源強化用パターンデータを生成するステップは、前記電源強化用パターンを、前記下地層における前記論理素子がレイアウトされていない領域に、前記複数本に延びる電源配線パターン同士が接続されるようにレイアウトするステップを備えている。 （もっと読む）

【課題】本発明は、製造工程の大きな変更もなく、１枚のマスクの変更のみで駆動時の出力波形の立ち上がりの時間的変化率を緩やかにできるＭＯＳトランジスタを提供することを目的とする。
【解決手段】半導体基板上８０に所定のゲート幅Ｗを有して延在する複数のゲート１０が略平行に配置され、該ゲートの両側にソース２０とドレイン３０が交互に配置された複数のトランジスタセルを含むＭＯＳトランジスタ１００、１００ａであって、
前記ゲート１０の両端部１１、１２と平面視的に重なり、前記ゲート１０の両端部１１、１２から同電位の供給が可能に配置されたゲート配線層７０を有し、
該ゲート配線層７０と前記ゲート１０の端部とを電気的に接続するゲートコンタクト４０が、前記ゲート１０の端部１１、１２の片側のみに設けられたトランジスタセルを含むことを特徴とする。 （もっと読む）

【課題】回路設計に要する期間を短縮することが可能な機能セルとその機能セルを含む半導体装置およびその機能セルを用いた半導体回路設計方法を提供する。
【解決手段】半導体装置は、同一の論理回路機能を実現し、互いに電気的特性の異なる第１および第２の機能セル３ａ、３ｂを備える。第１の機能セル３ａは第１の外部接続配線を含む。第２の機能セル３ｂは第２の外部接続配線を含む。第１の機能セル３ａの外周の形状は、第２の機能セル３ｂの外周の形状とほぼ同一である。第１の外部接続配線の第１の機能セル３ａ平面内における位置は、第２の外部接続配線の第２の機能セル３ｂ平面内における位置とほぼ同一である。 （もっと読む）