【課題】フォトリソグラフィ工程で生じる光近接効果に起因するゲート長のばらつきとゲートの寄生容量のばらつきを抑制し、標準セルの実際の特性を反映させたライブラリを設計可能とし、これにより設計マージンを小さくして高性能な半導体集積回路を提供する。
【解決手段】標準セルＳｃ１を配列して半導体集積回路を設計する方法において、標準セルＳｃ１を構成するゲートパターン５の端部に、該ゲートパターン５と垂直な方向にダミーパターン３を配置し、該ダミーパターン３の配置により、ゲートパターン５の端部での該ゲートパターンの占有密度の低下を補う。 （もっと読む）

【課題】配線層の平坦性を維持しつつ、配線とインダクタとの間に生じる寄生容量を低減させた半導体装置を提供する。
【解決手段】半導体装置は、半導体基板１０１上に形成された第１の層間絶縁膜５０６と、第１の層間絶縁膜５０６のうち配線形成領域内に位置する部分に埋め込まれた配線１０６と、第１の層間絶縁膜５０６のうち配線形成領域内に位置する部分に埋め込まれた第１のダミーパターン１０７と、第１の層間絶縁膜５０６のうちインダクタ領域内に位置する部分に埋め込まれた第２のダミーパターン１０８と、第１の層間絶縁膜５０６の上方に形成された第２の層間絶縁膜と、第２のダミーパターン１０８の上方であって、第２の層間絶縁膜のうちインダクタ領域内に位置する部分に埋め込まれたインダクタ１１１とを備える。第２のダミーパターン１０８として金属が形成されていない。 （もっと読む）

【課題】配線に多数のスルーホールが存在する場合にも、多数のスルーホール分割要素に分割されることを回避し、分割要素の数の増大を抑制し、配線抵抗の算出時間を短縮する装置の提供。
【解決手段】第１配線層と第２配線層の配線を接続する複数のスルーホールを有する領域に、複数のスルーホールを含む枠図形ＦＦ１を設定し、枠図形を複数の枠領域ＦＲ１〜３に分割する。各枠領域内の複数のスルーホールを合成して１つのスルーホールにまとめ、各枠領域内にはそれぞれ１つの合成スルーホールＣＴ１〜３が設定される。各枠領域に１つに設定されたスルーホールの位置を基準として、第１配線層、第２配線層における枠図形に対応する配線抵抗を分割した抵抗値ＲＬ１１〜１４、ＲＬ２１〜２２と、各枠領域内で１つに設定されたスルーホールの抵抗値ＲＣＴ１〜３とを用いて、抵抗回路網を作成し、抵抗回路網を１つの抵抗ＲＳに合成する。 （もっと読む）

【課題】アクティブフィーチャの容量カップリングを低減する。
【解決手段】本発明は、研磨ダミーフィーチャパターンの無差別な配置ではなく、研磨ダミーフィーチャパターンの選択的な配置を使用する。トポグラフィ変化の低周波数（数百ミクロン以上）及び高周波数（１０ミクロン以下）の両方が検討された。研磨ダミーフィーチャパターンは半導体デバイス及び半導体デバイスの作製に使用される研磨条件に特に適合されている。集積回路をデザインする場合にはアクティブフィーチャの研磨効果が予測可能である。研磨ダミーフィーチャパターンが例図とに配置された後、局部的な（デバイスの全てではなく一部）レベルにおいて、及びさらに広域的なレベル（全デバイス、デバイスとは、レチクルフィールド、或いはさらにはウェハ全体に対応する）平坦性が検査される。 （もっと読む）

【課題】 配線に対するエレクトロマイグレーションの影響を排除する点で、従来の構造は十分とはいえない。
【解決手段】 半導体基板の上に第１の配線が配置されている。半導体基板の上であって、第１の配線とは異なる高さに第２の配線が配置されている。第１のビアが、第１の配線と第２の配線とを高さ方向に接続する。第２のビアが、高さ方向に関して第１のビアとは反対側において第１の配線に接続される。第１の配線は、第１のビアとの接続点から基板面内の第１の方向に延在し、第２のビアは、第１のビアよりも第１の方向にずれた位置に配置されており、第２のビアは、高さ方向に電流を流す電流路として作用しない。 （もっと読む）

【課題】Ｃｕを主成分とする材料からなる最上層配線からのパッシベーション膜の剥離を防止することができる、半導体装置を提供する。
【解決手段】半導体装置１は、層間絶縁膜２６と、絶縁材料からなり、層間絶縁膜２６上に形成されたパッシベーション膜３３と、銅を主成分とする材料からなり、層間絶縁膜２６の表面とパッシベーション膜３３との間に形成された最上層配線２８と、アルミニウムを主成分とする材料からなり、パッシベーション膜３３と最上層配線２８の表面との間に介在され、最上層配線２８の表面を被覆する配線被覆膜３１とを含む。 （もっと読む）

【課題】ゲート引き込み配線の長さが長く、ゲート引き込み配線に接続できる信号線の本数を十分に確保された半導体装置を提供する。
【解決手段】本発明の半導体装置は、第１の方向に並置された複数の回路セルであって、それぞれはその方向と略直交する第２の方向に並置された第１の導電型の第１の領域と第２の導電型の第２の領域とに分離される複数の回路セルと、第２の方向に平行離間して配置すると共に第１の方向に延伸する第１の電源線及び第２の電源線とを備え、第１の領域は第１の電源線から第１の電源電位が供給される少なくとも一の第１のトランジスタを有し、第２の領域は第２の電源線から第２の電源電位が供給される少なくとも一の第２のトランジスタを有し、複数の回路セルのうちの少なくとも１つの回路セルはさらに第１の領域において第１及び第２のトランジスタの間に第１の容量素子を有することを特徴とする。 （もっと読む）

【課題】スタンバイ電流を低減したい回路ブロックに電流の供給を制御するスイッチ回路のレイアウト面積を抑制する。
【解決手段】半導体基板上に、第1方向に延伸する第1及び第2電源線で、第1及び第2電源線は第1方向に直交に配置され、第1電源線に第1電源電位が供給され、第2電源線に第2電源電位が供給される第1及び第2電源線と、第1方向に延伸し、第2方向に配置された第3電源線と、アクティブ時に第1及び第2電源電位の間の第1電源電圧で動作する回路ブロックで、複数の第1導電型の第1トランジスタと複数の第2導電型の第2トランジスタを備え、複数の第1トランジスタの少なくとも1つは第3電源線に接続される回路ブロックと、第1電源線と第3電源線の間に接続され、回路ブロックがアクティブ状態のとき第1及び第3電源線を導通状態として第3電源線に第1電源電位を供給し、スタンバイ状態のとき第1及び第3電源線とを非導通状態とする第３トランジスタとを有する。 （もっと読む）

【課題】配線効率が向上した半導体装置を提供する。
【解決手段】本発明の半導体装置は、第１の配線層と、その上方に形成された第２の配線層と、第２の配線層で第１の方向に平行離間して形成されると共にその方向に略直交する第２の方向に延在する第１及び第２の電源線で、第１及び第２の電源線には第１の電源電位が供給され、第１の電源線は第１のトランジスタの上方に配置してその第１の拡散層に接続され、第２の電源線は第２のトランジスタの上方に配置してその第１の拡散層に接続されている第１及び第２の電源線と、第１のトランジスタの第２の拡散層と第２のトランジスタの第１のゲート電極との間、又は、第１及び第２のトランジスタの第１のゲート電極の間のいずれか一方に配置された信号経路であって、信号経路は第１及び第２の電源線の間に第２の配線層に形成された第１の部分を含む信号経路とを備えたことを特徴とする。 （もっと読む）

【課題】クラックからの水分侵入に起因する金属配線端面の腐食防止、あるいは金属配線端面の腐食が生じている場合でも該腐食が液晶表示装置を駆動する液晶表示部分を構成するゲート線等の金属配線にまで到達することを防止する技術を提供する。
【解決手段】基板の上に、複数の金属配線が同一平面上に形成され、金属配線の上に絶縁膜が形成された積層構造を有し、切り出し加工により切断端面が露出している第１の金属配線を有する配線構造であって、
第１の金属配線の線幅をＸ（μｍ）、
第１の金属配線の長さをＹ（μｍ）としたとき、
（１）若しくは（２）、および／または下記（３）の要件を満足することを特徴とする配線構造。
（１）Ｘ≦２０μｍ
（２）Ｘ＞２０μｍのときは、Ｙ≧１０Ｘ−１６０、
（３）第１の金属配線の切断端面から、第１の金属配線に隣接する第２の金属配線までの間において、第１の金属配線は絶縁膜の存在しない領域Ｚを有する。 （もっと読む）

【課題】ヒューズ部を容易に切断する。
【解決手段】基体上に設けられるヒューズ部２０と、前記ヒューズ部２０の上層又は前記基体と前記ヒューズ部２０の間の下層に配置され、かつ前記ヒューズ部２０が通電した際に、前記ヒューズ部２０の一部分と同電位となり、前記ヒューズ部２０の一部分側から、前記一部分と相違する電位となる前記ヒューズ部２０の他の部分の上層又は下層まで延在する導電部１６と、を備える。 （もっと読む）

【課題】チップ面積を増加させずに、半導体チップの主面上に占める配線領域を拡大する。
【解決手段】半導体チップの主面上に形成された例えばＭＩＳトランジスタなどを含んで構成される内部回路７から、例えばダイオードからなる保護素子１１および保護素子１２に電気的に接続する信号配線８を保護素子１１と保護素子１２との間の配線１３上の取り出し口２９から引き出して、信号配線８が占める信号配線領域１０を、保護素子１２上および電極パッド９下に設ける。 （もっと読む）

【課題】半導体装置の製造方法において、ヒューズ層を覆う絶縁膜の膜厚を精度良く調整する。
【解決手段】半導体基板１０上にザッピング素子１のヒューズ層１２を形成し、ヒューズ層１２を覆う第１の絶縁膜１３を形成する。第１の絶縁膜１３上にはヒューズ層１２を覆うエッチングストッパー膜１４を形成し、エッチングストッパー膜１４を覆う第２の絶縁膜１６を形成する。他の工程を経た後、第１のエッチング工程として、ヒューズ層１２上で、第２の絶縁膜１６をエッチングストッパー膜１４に対して選択的にエッチングすることにより、エッチングストッパー膜１４の表面を露出させる。次に、第２のエッチング工程として、ヒューズ層１２上で、エッチングストッパー膜１４を第１の絶縁膜１３に対して選択的にエッチングすることにより、第１の絶縁膜１３の表面を露出させる。 （もっと読む）

【課題】使用した配線用マスクを簡単かつ確実に判別でき、確認工数を削減する。
【解決手段】所定の配線パターンと共に両端に端子を備えた抵抗素子の複数４１、４２、４３、を含む抵抗素子領域を形成するための所定配線用マスクを用いたリソグラフィステップと、半導体ウエハ特有の配線パターンと共に特有の配線パターンに応じて抵抗素子の端子間にて直列およびまたは並列接続された接続配線を含む識別領域５０を形成するための識別配線５１用マスクを用いたリソグラフィステップと、接続配線に接続され露出したパッド１９を形成するためのパッド配線用マスクを用いたリソグラフィステップと、を含む。第１配線層および第２配線層の抵抗素子領域および識別領域の組がＴＥＧチップまたはスクライブラインに形成されている。露出したパッドを介して抵抗素子の直列およびまたは並列接続された接続配線の抵抗値を測定するステップを更に含む。 （もっと読む）

【課題】低い印加電圧（３Ｖ以下）で導通状態を変更可能なアンチヒューズ素子（アンチヒューズ構造）を提供する。
【解決手段】本発明のアンチヒューズ構造１００は、第一配線３と、前記第一配線３上に順次積層された、不純物を含有した第一の多結晶シリコン膜６、第一のタングステンシリサイド膜７、第一の窒化タングステン膜８からなる第一のアンチヒューズ部２０ａと、前記第一のアンチヒューズ部２０ａ上に接続された第二配線１０と、を具備してなることを特徴とする。 （もっと読む）

【課題】機能マクロの内部配線と電源端子との間に生じる寄生容量を小さくすることができる半導体集積回路のレイアウト設計装置及びレイアウト設計方法を提供する。
【解決手段】半導体集積回路のレイアウト設計方法は、第１メタル層として半導体素子、第２メタル層として内部配線、第３メタル層として帯状の電源端子を有する機能マクロを半導体集積回路上に配置し、半導体集積回路の配置結果情報及び機能マクロの情報が登録されたライブラリを参照して前記機能マクロの配置方向を判定し、機能マクロが基本の状態から９０度回転していると判定した場合は、電源端子に接続する、第４メタル層となる電源接続配線を、その長手方向が前記電源端子に重なるように配置し、電源接続配線上に当該電源接続配線と直行する方向に第５メタル層となるメッシュ状電源配線を配置する。 （もっと読む）

【課題】アナログ回路に利用される抵抗素子の配置領域面積を低減し、抵抗素子の相対精度を向上させる半導体装置及び半導体装置のレイアウト設計方法を提供する。
【解決手段】一の方向に並列配置されたトランジスタ素子（トランジスタ素子Ｑ１及びトランジスタ素子Ｑ２）と、トランジスタ素子上に層間絶縁膜（層間絶縁膜１４）を介して形成された抵抗素子（抵抗素子Ｒ１及び抵抗素子Ｒ２）を有し、平面視において抵抗素子の長さ方向はトランジスタ素子のチャネル幅方向に直交する。 （もっと読む）

【課題】ヒューズ素子形成領域の配線を露出させることなく、クラックストップトレンチとボンディングパッド開口部を同時に形成する半導体ウエハ及びその製造方法を提供する。
【解決手段】半導体基板と多層配線構造とを少なくとも具備してなり、前記多層配線構造がチップ領域Ａとヒューズ素子形成領域Ｂおよびダイシング領域Ｃとに渡って形成されてなる半導体ウエハにおいて、前記チップ領域に位置する前記多層配線構造上には、前記配線で構成されたボンディングパッド１７０が形成される一方、前記ダイシング領域には、前記多層配線構造が一部除去されることによって形成された二本以上が並行して並ぶダミーリングおよび、前記ダミーリング間に形成された、クラックストップトレンチ１５２となる溝部が設けられていることを特徴とする半導体ウエハを採用する。 （もっと読む）

【課題】配線として用いられる金属シリサイド層の断線の発生を抑えつつ、微細化を可能にする半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、半導体基板と、半導体基板のタップ領域４０、トランジスタ領域３６、及びシリサイド配線領域３８に形成された活性領域と、シリサイド配線領域３８上からトランジスタ領域３６上に亘って形成されたゲート電極２１と、活性領域上に設けられた金属シリサイド層４４ａとを備えている。シリサイド配線領域３８の少なくとも一部上におけるゲート電極２１と金属シリサイド層４４ａとの距離は、トランジスタ領域３６上におけるゲート電極と金属シリサイド層４４ａとの距離よりも小さい。 （もっと読む）

【課題】電気ヒューズに電流を流したときの被切断部の発熱を大きくして、電気ヒューズを切断しやすくする。
【解決手段】半導体装置１００は、基板１０１上に形成された層間絶縁膜１０８と、層間絶縁膜１０８中に形成された第１の配線１２０により構成され、被切断部１５２を有する電気ヒューズ１５０と、第１の配線１２０と同層において、被切断部１５２の両側方に、それぞれ、被切断部１５２に沿って延在して形成された第２の配線１２６および第３の配線１２８と、を含む。ここで、被切断部１５２と第２の配線１２６との間、および被切断部１５２と第３の配線１２８との間には、それぞれ、被切断部１５２に沿って延在して形成されたエアギャップ１１８が設けられている。 （もっと読む）